DE102016106872A1 - Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements - Google Patents

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Till Schlösser
Karl-Heinz Gebhardt
Detlef Weber
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Abstract

Ein Verfahren zum Ausbilden einer integrierten Schaltung, die einen lateralen Graben-Transistor und ein Logikschaltungselement enthält, umfasst ein Ausbilden einer Vielzahl von Gategräben (S100) in der ersten Hauptoberfläche eines Halbleitersubstrats, wobei die Gategräben so gebildet werden, dass eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft. Ferner umfasst das Verfahren ein Ausbilden einer Source-Kontaktvertiefung (S110), die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, und die Source-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt, ein Ausbilden eines Sourcegebiets (S120), das ein Durchführen eines Dotierungsprozesses umfasst, um Dotierstoffe durch eine Seitenwand der Source-Kontaktvertiefung einzuführen, und ein Füllen eines Opfermaterials (S130) in die Source-Kontaktvertiefung. Außerdem umfasst das Verfahren danach ein Ausbilden von Komponenten (S140) des Logikschaltungselements, danach ein Entfernen des Opfermaterials (S150) aus der Source-Kontaktvertiefung und ein Füllen eines leitfähigen Sourcematerials (S160) in die Source-Kontaktvertiefung.

Description

  • HINTERGRUND
  • Leistungstransistoren, die gewöhnlich in der Automobil- und Industrieelektronik verwendet werden, erfordern einen niedrigen Einschaltwiderstand (Ron A), während ein hohes Spannungssperrvermögen sichergestellt wird. Beispielsweise sollte ein MOS-(”Metall-Oxid-Halbleiter”-)Leistungstransistor in Abhängigkeit von Anwendungsanforderungen imstande sein, Drain-Source-Spannungen Vds von einigen zehn bis einigen hundert oder tausend Volt zu sperren. MOS-Leistungstransistoren leiten typischerweise sehr hohe Ströme, welche bei typischen Gate-Source-Spannungen von etwa 2 bis 20 V bis zu einigen hundert Ampere betragen können. Leistungstransistoren für niedrige Spannungen werden in einem Drain-Source-Spannungsbereich Vds unterhalb 10 Volt angewendet.
  • Laterale Leistungsvorrichtungen, in welchen ein Stromfluss hauptsächlich parallel zu einer ersten Hauptoberfläche eines Halbleitersubstrats stattfindet, sind für integrierte Schaltungen nützlich, in denen weitere Komponenten wie etwa Schalter, Brücken und Steuerschaltungen integriert sind. Allgemein werden Transistoren untersucht, welche als ein niederohmiger Leistungsschalter für niedrige Spannungen genutzt werden können und welche mit einer Treiberschaltung integriert werden können.
  • Konzepte, um logische Schaltungen, analoge Schaltungen und Leistungstransistoren in einem Chip zu integrieren, werden entwickelt. In diesen Vorrichtungen müssen die einzelnen Komponenten voneinander isoliert sein, so dass sie deren Funktionalität nicht wechselseitig beeinflussen bzw. beeinträchtigen. Insbesondere werden Verfahren untersucht, durch welche die Komponenten der einzelnen Schaltungen durch gemeinsame Bearbeitungsverfahren gebildet werden können.
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Ausbilden einer integrierten Schaltung zu liefern, wobei das Verfahren eine reduzierte Komplexität aufweist. Ferner besteht eine Aufgabe darin, eine entsprechende integrierte Schaltung zu schaffen.
  • Gemäß der vorliegenden Erfindung werden die obigen Aufgaben durch den beanspruchten Gegenstand gemäß den unabhängigen Ansprüchen gelöst. Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer integrierten Schaltung, die einen lateralen Trench- bzw. Graben-Transistor und ein Logikschaltungselement enthält, ein Ausbilden einer Vielzahl von Gategräben in einer ersten Hauptoberfläche eines Halbleitersubstrats, wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft. Das Verfahren umfasst ferner ein Ausbilden einer Source-Kontaktvertiefung, die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die Source-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt, und ein Ausbilden eines Sourcegebiets, das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden. Das Verfahren umfasst weiter ein Füllen eines Opfermaterials in die Source-Kontaktvertiefung, danach ein Ausbilden von Komponenten des Logikschaltungselements, danach ein Entfernen der Opferschicht aus der Source-Kontaktvertiefung; und ein Füllen eines leitfähigen Sourcematerials in die Source-Kontaktvertiefung.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer integrierten Schaltung, die einen lateralen Graben-Transistor und ein Logikschaltungselement enthält, ein Ausbilden einer Vielzahl von Gategräben in einer ersten Hauptoberfläche eines Halbleitersubstrats, wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft, ein Ausbilden einer Drain-Kontaktvertiefung, die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei sich die Drain-Kontaktvertiefung entlang der Vielzahl von Gategräben erstreckt. Das Verfahren umfasst ferner ein Ausbilden eines Draingebiets, das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe eines ersten Leitfähigkeitstyps durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden, ein Füllen eines Opfermaterials in die Drain-Kontaktvertiefung und danach ein Ausbilden von Komponenten des Logikschaltungselements. Das Verfahren umfasst anschließend ein Entfernen des Opfermaterials aus der Drain-Kontaktvertiefung und Füllen eines leitfähigen Sourcematerials in die Drain-Kontaktvertiefung.
  • Gemäß einer Ausführungsform umfasst eine Halbleitervorrichtung ein Array von Transistorzellen, wobei jede der Transistorzellen in einem Halbleitersubstrat mit einer ersten Hauptoberfläche ausgebildet ist und ein zwischen einem Sourcegebiet und einem Draingebiet angeordnetes Bodygebiet und Gategräben enthält, die auf gegenüberliegenden Seiten des Bodygebiets angeordnet sind, wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft. Das Sourcegebiet, das Bodygebiet und das Draingebiet sind entlang der ersten Richtung angeordnet. Die Halbleitervorrichtung umfasst ferner Gateelektroden, die jeweils in den Gategräben angeordnet sind, und Gatekontakte, jeder zum Verbinden einer der Gateelektroden mit einem Gateanschluss, wobei die Gatekontakte voneinander räumlich getrennt sind.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und nach Betrachten der beiliegenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis von Ausführungsformen der Erfindung zu liefern, und sie sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und zahlreiche der beabsichtigten Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechende ähnliche Teile an.
  • 1A zeigt eine perspektivische Ansicht eines Bereichs einer integrierten Schaltung gemäß einer Ausführungsform.
  • 1B zeigt eine Querschnittsansicht eines Bereichs der integrierten Schaltung gemäß einer Ausführungsform.
  • 2A–2I veranschaulichen Querschnittsansichten eines Werkstücks, wenn das Verfahren zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform durchgeführt wird.
  • 3A–3G zeigen Querschnittsansichten eines Werkstücks, wenn weitere Schritte zum Herstellen der integrierten Schaltung gemäß einer Ausführungsform durchgeführt werden.
  • 4A–4E zeigen Querschnittsansichten eines Werkstücks, wenn Schritte zum Herstellen von Komponenten einer integrierten Schaltung gemäß einer Modifikation durchgeführt werden.
  • 5 zeigt eine Querschnittsansicht eines Beispiels einer integrierten Schaltung gemäß einer Ausführungsform.
  • 6A fasst ein Verfahren gemäß einer Ausführungsform zusammen.
  • 6B fasst ein Verfahren gemäß einer weiteren Ausführungsform zusammen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang wird eine Richtungsterminologie, wie ”Oberseite”, ”Boden”, ”Vorderseite”, ”Rückseite”, ”vorne”, ”hinten” usw. in Bezug auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsformen der Erfindung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Zwecke der Darstellung verwendet und ist in keiner Weise begrenzend. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem durch die Patentansprüche definierten Bereich abzuweichen.
  • Die Beschreibung der Ausführungsformen ist nicht begrenzend. Insbesondere können Elemente der im Folgenden beschriebenen Ausführungsformen mit Elementen von verschiedenen Ausführungsformen kombiniert werden.
  • Die Begriffe ”Wafer”, ”Substrat” oder ”Halbleiterwafer”, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten aus Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß anderen Ausführungsformen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Der Begriff ”lateral” und ”horizontal”, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Die bzw. eines Chips sein.
  • Der Begriff ”vertikal”, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • Die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe sind offene Begriffe, die das Vorhandensein der festgestellten Elemente oder Merkmale angeben, jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierungskonzentrationen durch Angabe von ”–” oder ”+” neben dem Dotierungstyp ”n” oder ”p”. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines ”n”-Dotierungsgebiets ist, während ein ”n+”-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein ”n”-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene ”n”-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben. In den Figuren und der Beschreibung werden die dotierten Bereiche des besseren Verständnisses wegen häufig mit ”p” oder ”n”-dotiert bezeichnet. Diese Bezeichnung ist jedoch nicht beschränkend zu verstehen. Der Dotierungstyp kann beliebig sein, solange die beschriebene Funktionalität erzielt wird. Auch können in allen Ausführungsformen die Dotierungstypen vertauscht sein.
  • Die vorliegende Beschreibung bezieht sich auf einen ”ersten” und einen ”zweiten” Leitfähigkeitstyp von Dotierstoffen, wobei Halbleiterbereiche damit dotiert sind. Der erste Leitfähigkeitstyp kann ein p-Typ sein, und der zweite Leitfähigkeitstyp kann ein n-Typ sein, oder umgekehrt. Wie allgemein bekannt ist, können abhängig von dem Dotierungstyp oder der Polarität der Source- und Draingebiete Feldeffekttransistoren mit isoliertem Gate (IGFETs) wie etwa Metall-Oxid-Hableiter-Feldeffekttransistoren (MOSFETs) n-Kanal- oder p-Kanal-MOSFETs sein. Beispielsweise sind in einem n-Kanal-MOSFET das Source- und das Draingebiet mit n-Typ-Dotierstoffen dotiert. In einem p-Kanal-MOSFET sind das Source- und das Draingebiet mit p-Typ-Dotierstoffen dotiert. Wie klar zu verstehen ist, können in dem Zusammenhang der vorliegenden Beschreibung die Dotierungstypen umgekehrt werden. Wenn ein spezifischer Strompfad mittels einer Richtungssprache beschrieben wird, soll diese Sprache nur verstanden werden als ein Beschreiben des Pfades und nicht der Polarität des Stromflusses, d. h., ob der Strom von der Source zum Drain oder umgekehrt fließt. Die Figuren können polaritätsempfindliche Komponenten umfassen, beispielsweise Dioden. Wie klar zu verstehen ist, ist die spezifische Anordnung von diesen polaritätsempfindlichen Komponenten als ein Beispiel gegeben und kann invertiert werden, um die beschriebene Funktionalität zu erhalten, abhängig davon, ob der erste Leitfähigkeitstyp einen n-Typ oder einen p-Typ meint.
  • 1A zeigt eine perspektivische Ansicht eines Bereichs der integrierten Schaltung gemäß einer Ausführungsform. 1A zeigt eine Halbleitervorrichtung 20 mit einem Array von Transistorzellen 200, die in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche 110 ausgebildet sind. Das Array von Transistorzellen 200 umfasst ein Sourcegebiet 201 und ein Draingebiet 205. Jede der Transistorzellen 200 umfasst ein Bodygebiet 220, das zwischen dem Sourcegebiet 201 und dem Draingebiet 205 angeordnet ist. Das Sourcegebiet 201, das Bodygebiet 220 und das Draingebiet 205 sind entlang einer ersten Richtung parallel zur ersten Hauptoberfläche des Halbleitersubstrats 100, z. B. der x-Richtung, angeordnet.
  • Die Halbleitervorrichtung 20 umfasst Gategräben 212. Eine Längsachse der Gategräben 212 verläuft in der ersten Richtung. Die Gategräben 212 sind auf gegenüberliegenden Seiten des Bodygebiets 220 angeordnet. Die Halbleitervorrichtung 20 hinweg kann der Abstand zwischen benachbarten Gategräben 212 konstant sein oder kann variieren. Die Anzahl von Gategräben 212 und somit der Abstand zwischen benachbarten Gategräben 212 können gemäß den Anforderungen ausgewählt werden. Der Ausdruck ”lateraler Trench- bzw. Graben-Transistor” bezieht sich allgemein auf einen Transistor mit einer Gateelektrode 210 in einem Gategraben 212 in einem Halbleitersubstrat 100. Die Gateelektrode 210 eines lateralen Graben-Transistors ist dafür eingerichtet, eine Leitfähigkeit eines Stromflusses in einer lateralen oder horizontalen Richtung zu steuern. Beispielsweise können das Sourcegebiet 201, das Bodygebiet 220 und das Draingebiet 205 des lateralen Graben-Transistors entlang einer horizontalen Richtung angeordnet sein. Gemäß einer Ausführungsform kann der Abstand zwischen benachbarten Gategräben 212 kleiner als eine Breite der Gategräben 212 sein. In diesem Fall kann das Bodygebiet 220 durch benachbarte Gategräben 212 in eine Vielzahl von Rippen bzw. Grate strukturiert sein, und der laterale Graben-Transistor kann einen FinFET verwirklichen. Die Rippen, in die das Bodygebiet 220 strukturiert ist, erstrecken sich in der ersten Richtung. Gemäß einer weiteren Ausführungsform kann der Abstand zwischen benachbarten Gategräben 212 größer als die Breite der Gategräben 212 sein.
  • Gateelektroden der einzelnen Transistorzellen sind in jedem der Gategräben 212 angeordnet. Das Array von Transistoren kann ferner einen Sourcekontakt 420 aufweisen, welcher in einer Source-Kontaktvertiefung 207 angeordnet ist. Die Vorrichtung kann weiter einen Drainkontakt 423 aufweisen, welcher in einer Drain-Kontaktvertiefung 208 angeordnet ist. Die Gateelektroden 210, die den jeweiligen Transistorzellen 200 zugeordnet sind, sind über einzelne Gatekontakte 421 mit einem Gateanschluss 502 verbunden. Die Transistorzellen können ferner einen Bodykontaktbereich 225 aufweisen, welcher unterhalb der Source-Kontaktvertiefung 207 angeordnet sein kann. Gemäß weiteren Ausführungsformen kann der Bodykontaktbereich 225 an einer Seitenwand der Source-Kontaktvertiefung 207 angeordnet sind. Die Bodykontaktbereiche 225 und das Sourcegebiet 201 können abwechselnd angeordnet sein. Der Bodykontaktbereich ist dafür eingerichtet, das Bodygebiet 220 mit dem Sourcekontakt 202 elektrisch zu verbinden. Der Bodykontaktbereich 225 vermeidet oder verschlechtert einen parasitären Bipolartransistor, welcher ansonsten gebildet werden könnte.
  • Die Transistorzellen 200 können ferner eine Driftzone 260 aufweisen, welche zwischen dem Bodygebiet 220 und dem Draingebiet 205 angeordnet ist. Ferner können die Transistorzellen 200 eine Feldplatte 250 aufweisen. Gemäß der in 1 gezeigten Ausführungsform kann die Feldplatte 250 in Feldplattengräben 252 angeordnet sein. Die Feldplattengräben 252 können sich in der ersten Richtung erstrecken und können auf gegenüberliegenden Seiten der Driftzone 260 angeordnet sein. Zum Beispiel können das Sourcegebiet 201 und das Draingebiet 205 vom ersten Leitfähigkeitstyp, z. B. n-Typ, sein. Das Bodygebiet 220 kann vom zweiten Leitfähigkeitstyp, z. B. p-Typ, sein. Die Driftzone 260 kann vom ersten Leitfähigkeitstyp bei einer geringeren Dotierungskonzentration als die Source- und die Draingebiete 201, 205 sein. Der Bodykontaktbereich 225 kann vom zweiten Leitfähigkeitstyp bei einer höheren Dotierungskonzentration als das Bodygebiet 220 sein.
  • 1B zeigt eine Querschnittsansicht einer Komponente der Halbleitervorrichtung 20, welche zwischen II und II' gelegt ist. Die Querschnittsansicht von 1B kann so gelegt sein, dass sie eine Vielzahl von Gateelektroden 210 benachbarter Transistorzellen 200 schneidet. Wie veranschaulicht ist, können Gategräben 212 auf gegenüberliegenden Seiten der Bodygebiete 220 angeordnet sein. Die Bodygebiete 220 umfassen eine obere Oberfläche 220a und Seitenwände 220b. Die Gateelektrode 210 ist den Seitenwänden 220b der Bodygebiete benachbart angeordnet. Eine Gate-Dielektrikumschicht 211 ist zwischen der Seitenwand 220b der Bodygebiete und der Gateelektrode 210 angeordnet.
  • Wenn der Transistor eingeschaltet wird, z. B. indem eine geeignete Spannung an die Gateelektrode 210 angelegt wird, wird an der Grenze zwischen dem Bodygebiet 220 und dem Gatedielektrikum 211 eine leitfähige Inversionsschicht 215 ausgebildet. Demgemäß ist der Transistor in einem leitenden Zustand vom Sourcegebiet 201 zum Draingebiet 205. Falls ausgeschaltet wird, wird keine leitfähige Inversionsschicht ausgebildet, und der Transistor ist in einem nichtleitenden Zustand. Die einzelnen Gateelektroden 210, welche jeweiligen Bodygebieten 220 zugeordnet sind, sind über Gatekontakte 421 mit einem Gateanschluss 502 verbunden. Eine isolierende Schicht 411 ist der oberen Seite 220a von jedem der Bodygebiete 220 benachbart angeordnet. Detaillierter beschrieben fehlt die Gateelektrode 210 in einem horizontalen Bereich, der über der oberen Seite 220a des Bodygebiets 220 angeordnet ist.
  • Gemäß einer Ausführungsform beträgt die Breite d1 des Bodygebiets 220 d1 > 2 × ld, wobei ld eine Länge einer Verarmungszone bezeichnet, welche an der Grenzfläche zwischen der Gate-Dielektrikumschicht 211 und dem Bodygebiet 220 ausgebildet wird. Allgemein wird angenommen, dass in einem Transistor die Länge der Verarmungszone bei einer der Schwellenspannung entsprechenden Gatespannung der maximalen Breite der Verarmungszone entspricht. Beispielsweise kann die Breite der Verarmungszone bestimmt werden als:
    Figure DE102016106872A1_0002
    wobei εs die Permittivität des Halbleitermaterials (11,9·ε0 für Silizium) bezeichnet, k die Boltzmann-Konstante (1,38066·10–23 J/K) bezeichnet, T die Temperatur, z. B. 293 K, bezeichnet, in den natürlichen Logarithmus bezeichnet, NA die Verunreinigungskonzentration des Halbleiterkörpers bezeichnet, ni die intrinsische Trägerkonzentration (1,45·1010 für Silizium bei 27°C) bezeichnet und q die Elementarladung (1,6·10–19 C) bezeichnet.
  • Insbesondere können die an gegenüberliegenden Seitenwänden 220b eines Bodygebiets 220 ausgebildeten Verarmungszonen nicht miteinander verschmelzen, so dass das Bodygebiet 220 mit dem Bodykontaktbereich 225 entlang der gesamten Länge des Bodygebiets 220 verbunden sein kann. Beispielsweise kann die Breite der Gräben annähernd 20 bis 1000 nm, zum Beispiel mehr als 200 nm, entlang der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 betragen. Ferner kann der Abstand zwischen benachbarten Gräben, der der Breite d1 der Bodygebiete entspricht, größer als 100 nm, zum Beispiel mehr als 130 nm, z. B. sogar mehr als 200, 300, 400 oder 500 nm, sein. Gemäß einer weiteren Ausführungsform kann die Breite d1 des Bodygebiets d1 < 2 × ld sein, wobei ld die Länge einer Verarmungszone bezeichnet, welche an der Grenzfläche zwischen der Gate-Dielektrikumschicht 211 und dem Bodygebiet 220 gebildet wird. In diesem Fall können die in den Bodygebieten 220 an gegenüberliegenden Seitenwänden 220b eines Bodygebiets ausgebildeten Kanalgebiete physisch miteinander in Kontakt stehen, wenn zum Beispiel eine der Schwellspannung entsprechende Spannung an den Gateanschluss angelegt ist. Gemäß der Ausführungsform kann das Bodygebiet 220 vollständig verarmt sein, wenn die Gateelektrode auf ein geeignetes Potential gelegt ist. Auf einen solchen Transistor wird auch als ein ”vollständig verarmter” Transistor verwiesen. In solch einem Transistor kann eine optimale Subschwellspannung erreicht werden, und Kurzkanaleffekte können effizient unterdrückt werden, was verbesserte Vorrichtungseigenschaften zur Folge hat. Gemäß dieser Ausführungsform kann die Breite des Bodygebiets 220 annähernd 20 bis 130 nm, z. B. 40 bis 120 nm, entlang der zweiten Richtung und parallel zur ersten Hauptoberfläche 110 des Halbleitersubstrats 100 betragen.
  • Zum Herstellen einer integrierten Schaltung mit einem lateralen Graben-Transistor, wie in 1A und 1B dargestellt ist, und eines Logikschaltungselements kann ein Halbleitersubstrat 100 so bearbeitet bzw. prozessiert werden, dass es einen lateralen Graben-Transistorbereich 10 und einen Logikschaltungsbereich 15 umfasst. Beispielsweise können Isolierungsgräben 172 mit einer isolierenden Auskleidungsschicht 170 und einer leitfähigen oder isolierenden Füllung 175 gebildet werden. Ferner können flache Grabenisolierungsgebiete gebildet werden, und weitere Komponenten können in dem Logikschaltungsbereich definiert werden. Dotierungsprozesse können ferner durchgeführt werden, z. B. im lateralen Graben-Transistorbereich 10. Beispielsweise kann ein erster dotierter Bereich 130, welcher vom ersten Leitfähigkeitstyp, z. B. n-Typ, sein kann, in einem oberen Bereich des Halbleitersubstrats 100 definiert werden. Danach wird über der ersten Hauptoberfläche 110 des Halbleitersubstrats eine Siliziumoxidschicht 140 gebildet, wahlweise gefolgt von einer Siliziumnitridschicht 150. Die Siliziumoxidschicht 140 und Siliziumnitridschicht 150 können den Logikschaltungsbereich 15 während der nächsten Bearbeitungsschritte schützen. 2A zeigt ein Beispiel einer resultierenden Struktur. Die Querschnittsansichten der 2A und nachfolgender Figuren sind so gelegt, dass sie den lateralen Graben-Transistor zwischen IV und IV', wie auch in 1A gezeigt ist, schneiden, wenn nichts anderes angegeben ist.
  • Die nächsten Figuren zeigen die Ausbildung von Elementen des lateralen Graben-Transistors.
  • Gategräben 212, eine Source-Kontaktvertiefung 207 und eine Drain-Kontaktvertiefung 208 werden in der ersten Hauptoberfläche des Halbleitersubstrats 100 ausgebildet. Wahlweise können auch Feldplattengräben 252 in der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 definiert werden. Dies kann beispielsweise bewerkstelligt werden, indem eine Hartmaskenschicht (Stapel) über dem Halbleitersubstrat oder Werkstück gebildet wird und indem die Hartmaskenschicht (Stapel) fotolithografisch strukturiert wird. Die Einfügung im rechten oberen Bereich von 2B zeigt ein Beispiel eines Layouts von Gategräben 212, einer Source-Kontaktvertiefung 207, einer Drain-Kontaktvertiefung 208 und wahlweise Feldplattengräben 252. Die Einfügung im rechten oberen Bereich von 2B zeigt auch die Lage von Querschnittsansichten, die zwischen IV und IV' gelegt sind. Da die Anzahl von Gategräben 212 von 2B geringer als die Anzahl von Gategräben 212, die in 1A gezeigt sind, ist, und die Gategräben an einer zwischen benachbarten Feldplattengräben 252 angeordneten Position angeordnet sind, kann die Querschnittsansicht zwischen IV und IV' entlang einem gewinkelten Weg wie in der Einfügung dargestellt gelegt sein. Diese Elemente können in dem lateralen Graben-Transistorbereich 10 ausgebildet werden, wohingegen der Logikschaltungsbereich 15 durch die Hartmaskenschicht geschützt ist. Nach Definieren der Strukturen in der Hartmaskenschicht wird ein Ätzprozess durchgeführt, um die Gategräben 212, die Source-Kontaktvertiefung 207, die Drain-Kontaktvertiefung 208 und wahlweise die Feldplattengräben 252 zu ätzen. Dies kann beispielsweise durch einen gemeinschaftlichen bzw. gemeinsamen Bearbeitungsschritt bewerkstelligt werden. Aufgrund der größeren Breite der Feldplattengräben 252 können die Feldplattengräben bei einer höheren Ätzrate geätzt werden, was eine größere Tiefe der Feldplattengräben 252 zur Folge hat. Danach wird der verbleibende Bereich der Hartmaske von der Oberfläche der Siliziumnitridschicht 150 entfernt. 2B zeigt ein Beispiel einer resultierenden Struktur.
  • Danach kann über dem Halbleitersubstrat eine Feldoxidschicht 160 gebildet werden. Ein Verfahren zum Ausbilden einer Feldoxidschicht 160 kann beispielsweise ein thermisches Oxidationsverfahren, ein Abscheidungsverfahren oder eine Kombination dieser Verfahren umfassen. Ein Beispiel eines thermischen Oxidationsverfahrens umfasst ein Verfahren einer in-situ-Dampferzeugung (”ISSG”) oder ein PECVD-(”plasmaunterstütztes chemisches Gasphasenabscheidungs-”)Verfahren unter Verwendung von TEOS (Tetraethylorthosilikat) als Startmaterial. Die Feldoxidschicht 160 kann eine Dicke von annähernd 100 bis 500 nm je nach der Spannungsklasse des Leitungstransistors aufweisen, der gebildet werden soll. Danach kann ein Ausheilschritt durchgeführt werden. Die Feldoxidschicht 160 bedeckt die Oberfläche des Logikschaltungsbereichs und bedeckt Komponenten des lateralen Graben-Transistorbereichs 10. Ferner kleidet die Feldoxidschicht 160 die Feldplattengräben 252 aus. Die Feldoxidschicht füllt die Gategräben 212, die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208.
  • 2C zeigt ein Beispiel einer resultierenden Struktur. Danach können Dotierungsschritte durchgeführt werden, um den Bodybereich des lateralen Graben-Transistors zu definieren. Zu diesem Zweck kann ein Hartmaskenschichtstapel 180, z. B. eine Kohlenstoff-Hartmaske 171, über dem Halbleitersubstrat ausgebildet werden, welcher eine amorphe Siliziumschicht 174 folgen kann. Der Hartmaskenschichtstapel 180 wird unter Verwendung von z. B. eines fotolithografischen Verfahrens strukturiert. Der Hartmaskenschichtstapel 180 wird so strukturiert, dass die Drain-Kontaktvertiefung 208, die Source-Kontaktvertiefung 207 und ein Halbleiterbereich zwischen der Source-Kontaktvertiefung und dem Feldplattengraben 252 unbedeckt bzw. freigelegt bleiben. Ferner ist der Logikschaltungsbereich 15 durch den Hartmaskenschichtstapel 180 bedeckt. Danach wird eine Fotoresistschicht 173 über der resultierenden Struktur ausgebildet. Die Fotoresistschicht 173 wird so strukturiert, dass die Source-Kontaktvertiefung 207 und benachbartes Halbleitermaterial freigelegt bleiben. Die Drain-Kontaktvertiefung 208 wird von der Fotoresistschicht 173 bedeckt. Ionenimplantationsverfahren zum Definieren des Bodygebiets können dann durchgeführt werden. Beispielsweise können verschiedene Verfahren bei verschiedenen Energien und wahlweise unter verschiedenen Winkeln oder verschiedenen Implantationsdosen verwendet werden. Die verschiedenen Parameter können dafür eingestellt sein, ein gewünschtes Dotierungsprofil einzurichten. Beispielsweise können die verschiedenen Energien so eingestellt sein, dass ein konstantes Dotierungsniveau bei verschiedenen Tiefen des Substrats erreicht wird. Als Folge wird der zweite dotierte Bereich 222 gebildet. Der zweite dotierte Bereich 222 ist der Source-Kontaktvertiefung 207 direkt benachbart und überlappt mit den Gategräben 212.
  • 2D zeigt ein Beispiel einer resultierenden Struktur. Die Querschnittsansicht von 2D ist so gelegt, dass sie einen Querschnitt des lateralen Graben-Transistorbereichs 10 zwischen I und I' zeigt, wie auch in 1A dargestellt ist. Wie gezeigt ist, wird aufgrund des Dotierungsschritts mit Dotierstoffen des zweiten Leitfähigkeitstyps, z. B. Dotierstoffen vom n-Typ, der dotierte Bereich 222 gebildet.
  • Als eine Alternative zu der oben beschriebenen Sequenz können klassische lithografische Verfahren zum Ausbilden des Bodyimplantationsgebiets und zum Ätzen des Oxids ausgeführt werden.
  • Danach kann die Kohlenstoff-Hartmaske 171 getrimmt, z. B. isotrop geätzt werden, so dass der Gategraben 212 freigelegt ist. Ein Ätzprozess zum Ätzen von Siliziumoxid wird danach durchgeführt. Als Folge wird die Feldoxidschicht 160 aus den Gategräben, aus der Source-Kontaktvertiefung 207 und aus der Drain-Kontaktvertiefung 208 entfernt. Eine Oxidschicht, die eine Gate-Dielektrikumschicht 211 sowie eine Siliziumoxidschicht 111 bildet, welche die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208 auskleidet, kann geschaffen werden. Beispielsweise kann ein Ausbilden der Oxidschicht ein thermisches Oxidationsverfahren oder ein Abscheidungsverfahren oder eine Kombination dieser Verfahren, ähnlich wie oben erläutert wurde, umfassen. Beispielsweise kann die Oxidschicht 111 durch thermische Oxidation gebildet werden. 2E zeigt ein Beispiel einer resultierenden Struktur.
  • Die Reste der Hartmaske werden dann entfernt. 2F zeigt ein Beispiel einer resultierenden Struktur. Wie in 2F veranschaulicht ist, ist der Feldplattengraben 252 mit der Feldoxidschicht 160 ausgekleidet. Ferner sind der Gategraben 212, die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208 mit einer dünnen dielektrischen Schicht 211, 111 ausgekleidet.
  • Danach wird in den Feldplattengraben 252 und den Gategraben 212 ein leitfähiges Material 185 zum Ausbilden der Feldplatte 250 und der Gateelektrode 210 gefüllt. Beispielsweise kann hoch n-dotiertes Polysilizium durch allgemein bekannte Verfahren gebildet werden. Wie gezeigt ist, wird eine dicke Polysiliziumschicht über dem Logikschaltungsbereich 15 gebildet. Ferner wird eine dicke Polysiliziumschicht 185 über dem lateralen Graben-Transistorbereich 10 ausgebildet. Die Polysiliziumschicht 185 wird planarisiert. 2G zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird ein Polierschritt, z. B. ein CMP-(”chemischmechanischer Polier-”)Schritt durchgeführt, um die Polysiliziumschicht und die Siliziumoxidschicht 160 zu planarisieren. Beispielsweise kann der CMP-Schritt unter Verwendung der Siliziumnitridschicht 150 als Stoppschicht durchgeführt werden. Als Folge sind die obere Seite der Gateelektrode und der Feldplatte 250 bündig mit einer oberen Seite der Siliziumnitridschicht 150. Danach kann über dem Werkstück eine Fotoresistschicht 187 ausgebildet werden. Die Fotoresistschicht 187 kann so strukturiert werden, dass das Polysilizium 185 in der Drain-Kontaktvertiefung 208 und in der Source-Kontaktvertiefung 207 freigelegt wird. Das Polysilizium 185 wird dann aus der Drain-Kontaktvertiefung 208 und aus der Source-Kontaktvertiefung 207 entfernt. Ein Dotierungsprozess kann durchgeführt werden, um das Sourcegebiet 201 und das Draingebiet 205 auszubilden. Dies kann beispielsweise unter Verwendung eines Schritts einer geneigten Ionenimplantation bewerkstelligt werden, welcher Dotierstoffe durch eine Seitenwand der Source-Kontaktvertiefung 207 oder der Drain-Kontaktvertiefung 208 einführt. Der Bodykontaktbereich 225 kann ferner durch einen entsprechenden Dotierungsprozess definiert werden. Beispielsweise kann der Dotierungsprozess ein vertikaler Dotierungsprozess sein, welcher einen Bodenbereich der Source-Kontaktvertiefung 207 dotiert.
  • Vor einem Durchführen des Dotierungsprozesses zum Definieren des Bodykontaktbereichs 225 kann zum Beispiel die Drain-Kontaktvertiefung 208 durch die geeigneten Materialien bedeckt werden, so dass Dotierstoffe nur in die Source-Kontaktvertiefung 207 eingeführt werden. Alternativ dazu kann der Bodykontaktbereich auch gebildet werden, indem eine Seitenwand der Source-Kontaktvertiefung 207 dotiert wird, zum Beispiel wenn der Bodykontaktbereich einen vertikalen Bereich aufweist, der sich entlang der Source-Kontaktvertiefung in einer vertikalen Richtung erstreckt. In diesem Fall können erste Seitenwandbereiche durch die Polysiliziumfüllung 185 bedeckt sein, während ein Dotierungsprozess zum Ausbilden der Sourcegebiete 201 durchgeführt wird. Danach kann weiteres Polysilizium in die Source-Kontaktvertiefung 207 gefüllt werden, und das Material in der Source-Kontaktvertiefung 207 kann strukturiert werden, um jene Bereiche freizulegen, in denen der Bodykontaktbereich 225 ausgebildet werden soll. Der Bodykontaktbereich kann gebildet werden, indem mit Dotierstoffen des zweiten Leitfähigkeitstyps dotiert wird, wohingegen das Sourcegebiet gebildet wird, indem mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert wird.
  • Wie ohne weiteres erkannt wird, können die Dotierungsprozesse zum Dotieren mit dem ersten Leitfähigkeitstyp und dem zweiten Leitfähigkeitstyp umgekehrt werden. 2H veranschaulicht schematisch den Prozess zum Durchführen eines Prozesses einer geneigten Ionenimplantation.
  • Danach wird ein Opfermaterial 190 wie etwa dotiertes Polysilizium in die Source-Kontaktvertiefung 207 und in die Drain-Kontaktvertiefung 208 gefüllt. Ferner kann ein CMP-Schritt durchgeführt werden, um eine planare Oberfläche zu erhalten. Eine Siliziumnitridauskleidung 151 kann dann über der resultierenden Struktur gebildet werden. 2I zeigt ein Beispiel einer Querschnittsansicht eines Werkstücks nach Durchführen dieses Bearbeitungsschritts. Wie dargestellt ist, sind die im lateralen Graben-Transistorbereich 10 ausgebildeten Komponenten durch die Siliziumnitridauskleidung 151 geschützt.
  • Wie zu verstehen ist, sind aufgrund des CMP-Prozesses, welcher nach Füllen des leitfähigen Materials in die Gategräben durchgeführt wird, die Gateelektroden 210 verschiedener Gategräben 212, und zugeordnet verschiedenen Transistorzellen 200, nicht physisch miteinander verbunden. Mit anderen Worten können in einer ähnlichen Weise, wie in 1B gezeigt wurde, die Gateelektroden benachbarter Transistorzellen nicht durch einen horizontalen Bereich der Gateelektrode verbunden sein. Stattdessen werden sie mit jeweiligen Gatekontakten verbunden sein, welche mit einem Gateanschluss verbunden sind.
  • Gemäß einer Modifikation des oben beschriebenen Prozessablaufs können die Dotierungsprozesse zum Ausbilden des Sourcegebiets, des Draingebiets und des Bodykontaktbereichs nach Entfernen der Reste der Hartmaske, wie oben mit Verweis auf 2F beschrieben, durchgeführt werden. In diesem Fall kann auf ein Entfernen der Polysiliziumschicht 185 aus der Source-Kontaktvertiefung 207 und aus der Drain-Kontaktvertiefung verzichtet werden. Die Polysiliziumschicht 185 entspricht in diesem Fall der in die Source-Kontaktvertiefung und die Drain-Kontaktvertiefung gefüllte Opferschicht.
  • 3A bis 3F erläutern Prozesse zum Ausbilden von Komponenten der Logikschaltung im Logikschaltungsbereich 15.
  • In einem ersten Prozess wird die Siliziumnitridauskleidung 150, welche als eine Block- bzw. Sperrmaske dient, vom Logikschaltungsbereich entfernt. Ferner können wahlweise Bereiche der Oxidschicht entfernt werden. Flache Grabenisolierungs-(STI-)Bereiche 169 werden weiter in der ersten Hauptoberfläche 110 ausgebildet. 3A zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird ein Dotierungsprozess durchgeführt, um einen dotierten Wannenbereich 300 zu bilden. Ferner werden Implantationsschritte durchgeführt, um eine Schwellspannung des zu bildenden Transistors einzustellen. Außerdem kann eine Gate-Dielektrikumschicht 311 über dem Oberflächenbereich des Substrats gebildet werden. Beispielsweise kann die Gate-Dielektrikumschicht 311 durch einen sogenannten Dual-Gate-Oxidprozess geschaffen werden, welcher Oxidschichten mit verschiedenen Dicken bildet. 3B zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird eine leitfähige Schicht zum Ausbilden der Gateelektrode wie etwa dotiertes Polysilizium über der resultierenden Struktur gebildet und z. B. unter Verwendung fotolithografischer Verfahren strukturiert, um eine Gateelektrode 310 der Logikschaltung zu bilden. Abstandshalter 312 aus Siliziumnitrid können Seitenwänden der Gateelektrode 310 benachbart ausgebildet werden. Nimmt man die Gateelektrode und die Abstandshalter als eine Ätzmaske, kann die Gate-Dielektrikumschicht 311 strukturiert werden. Ferner können Source- und Drainimplantationsschritte durchgeführt werden, um ein Sourcegebiet 301 und ein Draingebiet 302 der Logikschaltung zu bilden. 3C zeigt ein Beispiel einer resultierenden Struktur.
  • Danach kann eine Siliziumnitridschicht 410, welche als eine Maske dienen kann, über einer Oberfläche des Werkstücks ausgebildet werden. Die Siliziumnitridschicht 410 kann so strukturiert werden, dass sie den Isolationsgraben 172 bedeckt. Danach können Metallsilizidkontakte 303, 304, 305 über dem Sourcegebiet 301, dem Draingebiet 302 und der Gateelektrode 310 der Logikschaltung z. B. unter Verwendung eines selbstjustierenden Silizidprozesses (engl. self-aligned silicide process) gebildet werden. Beispielsweise kann eine Metallschicht wie etwa Titan, Nickel oder Kobalt z. B. durch Sputtern über einer Oberfläche des Werkstücks gebildet werden. Danach wird das Werkstück z. B. bei einer Temperatur von 450 bis 750°C ausgeheilt. Aufgrund dieses Ausheilens wird eine Metallsilizidschicht an der Grenzfläche zwischen der Metallschicht und dem Siliziummaterial ausgebildet. Ferner wird keine Metallsilizidschicht bei jenen Bereichen gebildet, in denen die Metallschicht über einer Siliziumnitridschicht oder einer isolierenden Schicht ausgebildet ist.
  • Als Folge des Silizidprozesses wird ein Sourcekontakt 303 dem Sourcegebiet 301 benachbart ausgebildet, wird ein Drainkontakt 304 dem Draingebiet 302 der Logik benachbart ausgebildet, und ein Gatekontakt 305 wird der Gateelektrode 310 der Logik benachbart ausgebildet. 3D zeigt ein Beispiel einer resultierenden Struktur.
  • Danach werden weitere Auskleidungsschichten und isolierende Schichten über dem resultierenden Werkstück gebildet. Beispielsweise kann eine Siliziumnitridschicht 411 über dem Werkstück gebildet werden, gefolgt von einer isolierenden Schicht 412, z. B. einer PSG-(Phosphorsilikatglas”-) oder BPSG-(”Borphosphorsilikatglas-)Schicht 412. 3E zeigt ein Beispiel eines resultierenden Werkstücks.
  • Ein lithografisches Verfahren kann danach verwendet werden, um die isolierende Schicht 412 über dem Opfermaterial 190 in der Source-Kontaktvertiefung 207 und der Drain-Kontaktvertiefung 208 zu öffnen. Ein Ätzprozess wird durchgeführt, um das Opfermaterial 190 aus diesen Vertiefungen zu entfernen. Die Oxidschicht 111, die die Seitenwände und die Bodenseite der Source-Kontaktvertiefung 207 und der Drain-Kontaktvertiefung 208 auskleidet, wird entfernt. 3F zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird ein fotolithografischer Prozess ausgeführt, um so Öffnungen in der isolierenden Schicht 412 auszubilden, um Gatekontakte 421 in Kontakt mit den Gateelektroden 210 auszubilden, und um Feldplattenkontakte 422 zu bilden, welche mit den Feldplatten 250 in Kontakt stehen. Nach Definieren der Kontaktlöcher kann ein Metall (leitfähiges Sourcematerial) in der Source-Kontaktvertiefung 207, der Drain-Kontaktvertiefung 208 und den Kontaktlöchern zum Kontaktieren der Gateelektroden 210 und den Kontaktlöchern zum Kontaktieren der Feldplatten 250 gebildet werden. Dies kann beispielsweise bewerkstelligt werden, indem eine Kombination aus Ti/TiN durch ein CVD- oder Sputterverfahren gebildet wird, gefolgt von einem Ausbilden einer Wolframschicht durch ein CVD-Verfahren. Dadurch können zum Beispiel der Sourcekontakt 420, der Drainkontakt 423, der Gatekontakt 421 und der Feldplattenkontakt 422 im lateralen Graben-Transistorbereich 10 gebildet werden.
  • Wenn die Kontakte im lateralen Graben-Transistorbereich 10 gebildet werden, können auch Kontakte zu Komponenten im Logikschaltungsbereich 15 ausgebildet werden. Zum Beispiel kann ein Sourcekontaktstöpsel 424 zum Sourcekontakt 303 gebildet werden. Ferner kann ein Drainkontaktstöpsel 425 in Kontakt mit dem Drainkontakt 304 des Logikschaltungsbereichs 15 definiert werden. Gemäß einer weiteren Ausführungsform können die Kontakte im Logikschaltungsbereich 15 ebenfalls vor oder nach Ausbilden der Kontakte in den lateralen Graben-Transistorbereich 10 geschaffen werden.
  • Wie ohne weiteres zu verstehen ist, kann das Verfahren zum Ausbilden der Kontakte und Kontaktlöcher auf verschiedene Weisen modifiziert werden. Beispielsweise können die Kontaktlöcher zum Kontaktieren der Gateelektroden 210 und der Feldplatten 250 durch Ätzschritte gebildet werden, welche auch das Opfermaterial 190 aus der Source-Kontaktvertiefung und der Drain-Kontaktvertiefung entfernen. 3G zeigt ein Beispiel einer resultierenden Struktur. Wie dargestellt ist, wird eine Halbleitervorrichtung 20, z. B. ein lateraler Graben-Transistor mit einer Vielzahl von Transistorzellen, in dem lateralen Graben-Transistorbereich 10 gebildet. Ferner wird in dem Logikschaltungsbereich 15 ein Logikschaltungselement 25 ausgebildet.
  • Der Sourcekontakt 420 ist zum Beispiel mit einer Vielzahl paralleler Transistorzellen verbunden und ist ferner mit dem Sourceanschluss 501 verbunden. Eine Vielzahl von Gateelektroden 210 ist ferner über getrennte Gatekontakte 421 mit dem Gateanschluss 502 verbunden. In einer ähnlichen Weise ist eine Vielzahl von Feldplattenkontakten 422 mit einer Vielzahl von Feldplatten 252 und mit z. B. dem Sourceanschluss 501 oder einem anderen Anschluss 503 verbunden. Außerdem ist der Drainkontakt 423 mit einer Vielzahl benachbarter Transistorzellen 200 elektrisch verbunden.
  • Wie oben erläutert wurde, können aufgrund des Merkmals, dass zuerst Komponenten des lateralen Graben-Transistors, z. B. des Leistungstransistors, gebildet werden, gefolgt von einem Füllen eines Opfermaterials, welches bei einer späteren Bearbeitungsstufe durch eine temperaturempfindliche leitfähige Füllung ersetzt werden kann, in die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208, Prozesse, welche höhere Temperaturen erfordern können, z. B. Temperaturen, die notwendig sind, um Komponenten in dem Logikschaltungsbereich auszubilden, ausgeführt werden. Da die Prozesse zum Ausbilden der Metallkontakte nach Bearbeiten bzw. Prozessieren der Komponenten der Logikschaltung durchgeführt werden, werden hohe Temperaturen zum Ausbilden der Komponenten der Logikschaltung die integrierte Schaltung nicht beeinflussen. Dotierungsprozesse zum Ausbilden des Source- und Draingebiets des Logikschaltungselements werden ferner nach den Prozessen zum Ausbilden des Sourcegebiets des lateralen Graben-Transistors durchgeführt. Folglich können Nachteile, z. B. Kurzschlüsse im Logikschaltungsbereich, vermieden werden. Diese Nachteile könnten auftreten, wenn die Temperaturbehandlung zum Ausdiffundieren der Dotierstoffe, um das Sourcegebiet zu bilden, nach Ausbilden des Source- und Draingebiets des Logikschaltungselements durchgeführt wird. Aufgrund der speziellen Bearbeitungs- bzw. Prozessierungssequenz, einschließlich eines Füllens eines leitfähigen Materials in den Feldplattengraben 252 und den Gategraben 212, gefolgt von einem CMP-Schritt, kann ferner eine hohe Planarität des Substratbereichs erreicht werden, in welchem die Komponenten des lateralen Graben-Transistors gebildet werden. Als Folge weist die Oberfläche des Werkstücks einen geringen Grad einer Topografie auf und ist sehr planar. Dies erleichtert das Verfahren zum Ausbilden einer integrierten Schaltung weiter.
  • 4A bis 4E zeigen Modifikationen des Prozesses, durch welchen die Topografie des Substrats weiter reduziert werden kann.
  • Beginnend von dem Werkstück aus, welches z. B. in 2A gezeigt ist, wird ein weiterer Dotierungsprozess durchgeführt, um den zweiten dotierten Bereich 222 in dem lateralen Graben-Transistorbereich 10 zu bilden. Danach kann ein Oxidationsschritt durchgeführt werden, um so die Siliziumoxidschicht 140 zu bilden. Ferner kann eine Siliziumnitridauskleidung 150 über der gesamten Oberfläche des Werkstücks gebildet werden. Eine (nicht dargestellte) Hartmaske kann danach geschaffen werden. Beispielsweise kann die Hartmaske eine BSG-Schicht aufweisen, welche eine Dicke von 400 bis 600 nm, z. B. 500 nm, aufweisen kann, gefolgt von einer Kohlenstoffschicht, welche eine Dicke von 250 bis 350 nm, z. B. 300 nm, aufweisen kann. Danach kann eine SiON-Schicht, welche eine Dicke von annähernd 50 nm haben kann, über dem resultierenden Werkstück geschaffen werden. Feldplattengräben 252 können dann in der ersten Hauptoberfläche 110 des Halbleitersubstrats fotolithografisch definiert werden. Die Gräben können in dem Hartmaskenschichtstapel definiert werden, gefolgt von einem Ätzschritt zum Ätzen der Gräben. Danach werden die Reste der Hartmaske entfernt, und ein isotroper Ätzschritt kann durchgeführt werden, um die Randecken zu runden. Ein thermischer Oxidationsschritt kann ausgeführt werden, gefolgt von einem Prozess zum Ausbilden einer Feldoxidschicht 160. Beispielsweise kann die Feldoxidschicht 160 durch ein CVD-Verfahren unter niedrigem Druck mit TEOS als Startmaterial gebildet werden. Die Feldoxidschicht kann eine Dicke von annähernd 200 bis 300 nm, z. B. 220 nm, aufweisen. 4A zeigt ein Beispiel einer resultierenden Struktur.
  • Danach kann ein Hartmaskenschichtstapel über der resultierenden Struktur ausgebildet werden. Beispielsweise kann die Hartmaskenschicht eine Kohlenstoffschicht 171 aufweisen, gefolgt von einer weiteren Schicht 176, z. B. einer SiON-Schicht oder einer amorphen Siliziumschicht. Der Gategraben 212, die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208 werden dann fotolithografisch definiert. Ein Ätzschritt wird durchgeführt, um die Source-Kontaktvertiefung 207, die Drain-Kontaktvertiefung 208 und den Gategraben 212 zu ätzen. 4B zeigt ein Beispiel einer resultierenden Struktur.
  • Wie dargestellt ist, wird aufgrund der Tatsache, dass die Feldplattengräben 252 nach Ausbilden des zweiten dotierten Bereichs 222 gebildet werden, die Feldoxidschicht 160 über dem zweiten dotierten Bereich 222 ausgebildet. Folglich kann ein höherer Grad an Planarität des Werkstücks erreicht werden. Danach werden die Reste des Hartmaskenschichtstapels entfernt. Weitere Bereiche der Feldoxidschicht 160 über der horizontalen Siliziumnitridauskleidung werden entfernt, gefolgt von einem Oxidationsschritt zum Ausbilden einer Gate-Dielektrikumschicht 211 auf Seitenwänden und der Bodenseite des Gategrabens 212 und zum Ausbilden einer Dielektrikumschicht 111 auf einer Bodenseite und einer Seitenwand der Source-Kontaktvertiefung 207 und der Drain-Kontaktvertiefung 208. Eine dotierte Polysiliziumschicht 185 wird gebildet, um die Gategräben 212, optional die Feldplattengräben 252, die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208 zu füllen. Ein CMP-Schritt kann durchgeführt werden, welcher auf einer Oberseite der Siliziumnitridschicht 150 stoppt. 4C zeigt ein Beispiel eines resultierenden Werkstücks. Aufgrund des Fehlens einer Stufe der Feldoxidschicht 160 über den horizontalen Bereichen des Werkstücks kann ein höherer Grad an Planarität erreicht werden.
  • In einer ähnlichen Weise, wie oben erläutert wurde, wird danach eine Fotoresistschicht 178 über dem Werkstück gebildet und strukturiert, um eine obere Seite der Source-Kontaktvertiefung 207 und der Drain-Kontaktvertiefung 208 freizulegen. Dotierungsprozesse zum Ausbilden des Sourcegebiets 201, des Draingebiets 205 und des Bodykontaktbereichs 225 werden in ähnlicher Weise ausgeführt, wie oben mit Verweis auf 2H erläutert wurde. 4D zeigt ein Beispiel einer Struktur, wenn dieser Prozess einer geneigten Ionenimplantation durchgeführt wird.
  • Danach wird eine Opferschicht 190 gebildet, um die Source-Kontaktvertiefung 207 und die Drain-Kontaktvertiefung 208 zu füllen. Ein CMP-Schritt wird dann ausgeführt, um eine planare Oberfläche zu erhalten. 4E zeigt ein Beispiel einer resultierenden Struktur. Beginnend von der in 4E gezeigten Struktur aus wird der mit Verweis auf 3A bis 3G veranschaulichte Prozess durchgeführt, um die in 3G gezeigte Struktur zu erhalten.
  • Ein Verfahren zum Ausbilden einer integrierten Schaltung mit einem lateralen Graben-Leistungstransistor für hohe Spannungen wurde im Vorhergehenden beschrieben. Der oben beschriebene laterale Graben-Leistungstransistor umfasst detaillierter beschrieben eine Driftzone und optional eine Feldplatte. Gemäß einer weiteren Ausführungsform kann die integrierte Schaltung einen lateralen Graben-Transistor für niedrige Spannungen ohne eine Driftzone und ohne eine Feldplatte aufweisen. In solch einem lateralen Graben-Transistor für niedrige Spannungen ist das Draingebiet 205 dem Bodygebiet 220 direkt benachbart. Der Prozess, welcher z. B. auf der mit Verweis auf 4A bis 4E beschriebenen Modifikation basiert, kann weiter modifiziert werden, um einen lateralen Graben-Transistor für niedrige Spannungen auszubilden. Beginnend von dem in 2A gezeigten Werkstück aus wird zum Beispiel ein weiterer Dotierungsprozess durchgeführt, um das zweite dotierte Gebiet 222 in dem lateralen Graben-Transistorbereich 10 auszubilden. Danach kann ein Oxidationsschritt durchgeführt werden, um die Siliziumoxidschicht 140 zu bilden. Ferner kann eine Siliziumnitridauskleidung 150 über der gesamten Oberfläche des Werkstücks gebildet werden. Danach kann eine (nicht dargestellte) Hartmaske geschaffen werden. Beispielsweise kann die Hartmaske eine BSG-Schicht aufweisen, welche eine Dicke von 400 bis 600 nm, z. B. 500 nm, aufweisen kann, gefolgt von einer Kohlenstoffschicht, welche eine Dicke von 250 bis 350 nm, z. B. 300 nm, haben kann. Danach kann eine SiON-Schicht, welche eine Dicke von annähernd 50 nm haben kann, über dem resultierenden Werkstück ausgebildet werden. Gategräben 212, eine Source-Kontaktvertiefung 207 und eine Drain-Kontaktvertiefung 208 können dann in der ersten Hauptoberfläche 110 des Halbleitersubstrats fotolithografisch definiert werden. Die Gräben können im Hartmaskenschichtstapel definiert werden, gefolgt von einem Ätzschritt zum Ätzen der Gräben. Danach werden die Reste der Hartmaske entfernt, und ein isotroper Ätzschritt kann durchgeführt werden, um die Randecken zu runden. Als Folge kann eine Struktur erhalten werden, die der in 4B gezeigten ähnlich ist.
  • Die weiteren, mit Verweis auf 4C bis 4E und ferner 3A bis 3G beschriebenen Schritte können dann durchgeführt werden, um die Komponenten der integrierten Schaltung mit dem lateralen Graben-Transistor für niedrige Spannungen zu bilden.
  • 5 zeigt ein Beispiel einer Querschnittsansicht einer integrierten Schaltung 4 gemäß einer Ausführungsform. Die integrierte Schaltung 4, die in 5 gezeigt ist, umfasst eine Vielzahl von Vorrichtungen, die in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche 110 ausgebildet sind. Die einzelnen Vorrichtungen sind mittels vertikaler Isolierungsgräben 405 voneinander isoliert, welche Gräben sein können, die sich in einer Tiefenrichtung des Halbleitersubstrats erstrecken. Eine isolierende Schicht kann auf Seitenwänden der Isolierungsgräben ausgebildet sein. Ferner kann ein leitfähiges Material in die Isolierungsgräben gefüllt sein, welche mit einem Substratkontakt elektrisch verbunden sein können. Eine horizontale vergrabene Schicht 105 kann im Halbleitersubstrat 100 ausgebildet sein. Die Isolierungsgräben 405 können sich in eine größere Tiefe als die vergrabene Schicht erstrecken. Eine dotierte Schicht 106 des ersten Leitfähigkeitstyps kann über der vergrabenen Schicht 105 ausgebildet sein. Komponenten der verschiedenen Schaltungen sind in der dotierten Schicht 106 des ersten Leitfähigkeitstyps definiert.
  • Beispielsweise kann die integrierte Schaltung einen Leistungstransistor 530 umfassen, welcher in der Weise gebildet wurde, wie oben mit Verweis auf 2A bis 4E erläutert wurde. Der Leistungstransistor 530 umfasst einen zweiten dotierten Bereich 531, ein Sourcegebiet 532 und ein Draingebiet 538. Das Sourcegebiet 532 kann mit einem Sourceanschluss elektrisch verbunden sein, und der Drainkontakt 535 kann mit einem Drainanschluss elektrisch verbunden sein. Der Transistor 530 umfasst ferner eine Gateelektrode 533 und wahlweise eine Feldplatte 534. Eine Driftzone 536 ist zwischen dem Bodygebiet 537 und dem Drainkontakt 535 angeordnet. Das Bodygebiet 537 ist in dem zweiten dotierten Bereich 531 ausgebildet.
  • Die integrierte Schaltung 4 kann ferner einen lateralen Graben-Transistor 510 für niedrige Spannungen aufweisen. Der laterale Graben-Transistor 510 für niedrige Spannungen kann einen ähnlichen Aufbau wie der Transistor 530 für hohe Spannungen aufweisen. Der laterale Graben-Transistor 510 für niedrige Spannungen kann durch das Verfahren hergestellt werden, das oben erläutert wurde. Im Gegensatz zum Transistor 530 für hohe Spannungen umfasst der Transistor 510 für niedrige Spannungen ein Draingebiet 512, welches dem Bodygebiet 517 direkt benachbart ist. Der Transistor 510 für niedrige Spannungen weist keine Driftzone zwischen dem Draingebiet 512 und dem Bodygebiet 517 auf. Beispielsweise kann das Draingebiet 512 in dem zweiten dotierten Bereich 516 des zweiten Leitfähigkeitstyps angeordnet sein. Der Transistor 510 für niedrige Spannungen kann ferner eine Feldplatte 514 und einen Kontakt 515 aufweisen, welcher die erste dotierte Schicht 106 mit einem zugehörigen Anschluss elektrisch verbindet.
  • Die Schaltung kann ferner einen Transistor 480 für hohe Spannungen aufweisen, z. B. einen PMOS-Transistor für hohe Spannungen mit einem n-Wannenbereich 481 und einem p-Wannenbereich 482. Der Transistor umfasst ein Sourcegebiet 483, eine Gateelektrode 485, eine Driftzone 487 und ein Draingebiet 484. Der Transistor 480 kann ferner eine Feldplatte 486 aufweisen. Beispielsweise können die Gateelektrode 485 und die Feldplatte 486 als planare Elemente realisiert sein. Insbesondere kann ein leitfähiges Material der Gateelektrode 485 und der Feldplatte 486 über einer Oberfläche 110 des Halbleitersubstrats angeordnet sein. Der Transistor 480 für hohe Spannungen kann durch das oben erläuterte Verfahren geschaffen werden.
  • Die integrierte Schaltung kann ferner CMOS-Transistoren 440, 460, z. B. einen n-Kanal-Transistor 440 und einen p-Kanal-Transistor 460, umfassen. Der n-Kanal-Transistor 440 umfasst ein Sourcegebiet 442, eine Gateelektrode 444 und ein Draingebiet 443. Das Bodygebiet ist im zweiten dotierten Bereich 441 ausgebildet. Der Transistor umfasst ferner eine Feldplatte 446 und einen Kontaktbereich 445 zum Kontaktieren des ersten dotierten Bereichs 106 mit einem EPI-Kontakt. Der Transistor 440 umfasst weiter einen Bodykontakt 447.
  • Der p-Kanal-Transistor 460 umfasst ein Sourcegebiet 462 und ein Draingebiet 463 und ferner eine Gateelektrode 464. Der p-Kanal-Transistor 460 umfasst weiter einen Bodykontakt 465. Der n-Kanal-Transistor 440 und der p-Kanal-Transistor 460 können durch den Prozess wie oben erläutert gebildet werden.
  • Die integrierte Schaltung 4 kann weiter einen Bipolartransistor 428 enthalten. Der Bipolartransistor 428 kann einen dotierten Emitterbereich 430 und einen dotierten Kollektorbereich 431 umfassen. Der dotierte Emitterbereich 430 ist über einen Emitterkontakt 435 mit einem Emitteranschluss elektrisch verbunden. Der dotierte Kollektorbereich 431 ist über einen Kollektorkontakt 437 mit einem Kollektoranschluss elektrisch verbunden. Eine Gateelektrode 436 ist zwischen dem dotierten Emitterbereich 430 und dem dotierten Kollektorbereich 431 angeordnet. Die Gateelektrode 436 ist ganz über der ersten Hauptoberfläche 110 des Halbleitersubstrats angeordnet. Der Bipolartransistor 428 umfasst ferner einen mit einem Basisanschluss verbundenen Basiskontakt 427. Der Bipolartransistor 428 kann ferner eine Feldplatte 426 aufweisen, die zum Beispiel mit einem Sourceanschluss elektrisch verbunden sein.
  • 6A fasst ein Verfahren gemäß einer Ausführungsform zusammen. Ein Verfahren zum Ausbilden einer integrierten Schaltung, die ein Array von Transistoren und ein Logikschaltungselement einschließt, umfasst ein Ausbilden einer Vielzahl von Gategräben (S100) in einer ersten Hauptoberfläche eines Halbleitersubstrats, wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft, ein Ausbilden einer Source-Kontaktvertiefung (S110), die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die Source-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt, ein Ausbilden eines Sourcegebiets (S120), das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden, und ein Füllen eines Opfermaterials in die Source-Kontaktvertiefung (S130). Ferner umfasst das Verfahren danach ein Ausbilden von Komponenten des Logikschaltungselements (S140), danach ein Entfernen des Opfermaterials aus der Source-Kontaktvertiefung (150) und ein Füllen eines leitfähigen Sourcematerials in die Source-Kontaktvertiefung (S160).
  • 6B veranschaulicht ein Verfahren zum Ausbilden einer integrierten Schaltung, die ein Array von Transistoren und ein Logikschaltungselement einschließt, gemäß einer weiteren Ausführungsform. Das Verfahren umfasst ein Ausbilden einer Vielzahl von Gategräben in einer ersten Hauptoberfläche eines Halbleitersubstrats (S200), wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft, ein Ausbilden einer Drain-Kontaktvertiefung (S210), die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die Drain-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt, ein Ausbilden eines Draingebiets (S220), das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe eines ersten Leitfähigkeitstyps durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden, und ein Füllen eines Opfermaterials in die Drain-Kontaktvertiefung (S230). Das Verfahren umfasst ferner danach ein Ausbilden von Komponenten des Logikschaltungselements (S240), danach ein Entfernen des Opfermaterials aus der Drain-Kontaktvertiefung (S250) und ein Füllen eines leitfähigen Sourcematerials in die Drain-Kontaktvertiefung (S260).
  • Das Verfahren kann ferner ein Ausbilden eines zweiten dotierten Bereichs eines zweiten Leitfähigkeitstyps in einem Bereich des Halbleitersubstrats (S270) umfassen, was durchgeführt werden kann, bevor die Vielzahl von Gategräben gebildet wird. Gemäß dieser Ausführungsform können die Gategräben und die Drain-Kontaktvertiefung in dem zweiten dotierten Bereich des zweiten Leitfähigkeitstyps ausgebildet werden.
  • Obgleich Ausführungsformen der Erfindung oben beschrieben wurden, ist es offensichtlich, dass weitere Ausführungsformen ausgestaltet werden können. Beispielsweise können weitere Ausführungsformen irgendeine Unterkombination von Merkmalen, die in den Patentansprüchen angegeben sind, oder irgendeine Unterkombination von Elementen, die in den oben gegebenen Beispielen beschrieben sind, umfassen. Demgemäß sollen der Geist und Umfang der beigefügten Patentansprüche nicht auf die Beschreibung der hier enthaltenen Ausführungsformen begrenzt sein.

Claims (15)

  1. Verfahren zum Ausbilden einer integrierten Schaltung, die einen lateralen Graben-Transistor und ein Logikschaltungselement enthält, wobei das Verfahren umfasst: Ausbilden einer Vielzahl von Gategräben (S100) in einer ersten Hauptoberfläche eines Halbleitersubstrats, wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft; Ausbilden einer Source-Kontaktvertiefung (S110), die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die Source-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt; Ausbilden eines Sourcegebiets (S120), das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden; Füllen eines Opfermaterials (S130) in die Source-Kontaktvertiefung und, danach Ausbilden von Komponenten (S140) des Logikschaltungselements; danach Entfernen des Opfermaterials (S150) aus der Source-Kontaktvertiefung; und Füllen eines leitfähigen Sourcematerials (S160) in die Source-Kontaktvertiefung.
  2. Verfahren nach Anspruch 1, wobei ein Ausbilden von Komponenten der Logikschaltung ein Ausbilden von Komponenten eines Transistors umfasst.
  3. Verfahren nach Anspruch 2, wobei ein Ausbilden von Komponenten des Transistors ein Ausbilden eines Source- und eines Draingebiets umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden von Gatekontakten, die jeweils ein leitfähiges Material in einem entsprechenden der Gategräben kontaktieren.
  5. Verfahren nach Anspruch 4, wobei die Gatekontakte, Kontakte zum leitfähigen Sourcematerial und Kontaktstöpsel zu Komponenten der Logikschaltung durch gemeinsame Prozesse gebildet werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden von Feldplattengräben, wobei die Feldplattengräben, die Gategräben und die Source-Kontaktvertiefung durch gemeinsame Ätzprozesse gebildet werden.
  7. Verfahren nach Anspruch 6, ferner umfassend ein Ausbilden einer Feldoxidschicht, um die Feldplattengräben auszukleiden, wobei die Feldoxidschicht die Gategräben und die Source-Kontaktvertiefung füllt.
  8. Verfahren nach einem der Ansprüche 1 bis 5, ferner umfassend ein Ausbilden von Feldplattengräben vor einem Ausbilden der Gategräben.
  9. Verfahren nach Anspruch 8, ferner umfassend ein Ausbilden einer Feldoxidschicht vor einem Ausbilden der Gategräben.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden eines ersten dotierten Bereichs eines ersten Leitfähigkeitstyps in einem Gebiet des Halbleitersubstrats vor einem Ausbilden der Vielzahl von Gategräben, wobei die Gategräben und die Source-Kontaktvertiefung in dem ersten dotierten Bereich gebildet werden.
  11. Verfahren zum Ausbilden einer integrierten Schaltung, die einen lateralen Graben-Transistor und ein Logikschaltungselement enthält, wobei das Verfahren umfasst: Ausbilden einer Vielzahl von Gategräben in einer ersten Hauptoberfläche eines Halbleitersubstrats (S200), wobei eine Längsachse der Gategräben in einer ersten Richtung parallel zur ersten Hauptoberfläche verläuft; Ausbilden einer Drain-Kontaktvertiefung, die in einer zweiten Richtung parallel zur ersten Hauptoberfläche verläuft (S210), wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die Drain-Kontaktvertiefung sich entlang der Vielzahl von Gategräben erstreckt; Ausbilden eines Draingebiets (S220), das ein Durchführen eines Dotierungsprozesses umfasst, indem Dotierstoffe eines ersten Leitfähigkeitstyps durch eine Seitenwand der Source-Kontaktvertiefung eingeführt werden; Füllen eines Opfermaterials in die Drain-Kontaktvertiefung (S230), und danach Ausbilden von Komponenten des Logikschaltungselements (S240); danach Entfernen des Opfermaterials aus der Drain-Kontaktvertiefung (S250); und Füllen eines leitfähigen Sourcematerials in die Drain-Kontaktvertiefung (S260).
  12. Verfahren nach Anspruch 11, ferner umfassend ein Ausbilden eines zweiten dotierten Bereichs eines zweiten Leitfähigkeitstyps in einem Gebiet des Halbleitersubstrats (S270), wobei die Gategräben und die Drain-Kontaktvertiefung in dem zweiten dotierten Bereich vom zweiten Leitfähigkeitstyp ausgebildet werden.
  13. Halbleitervorrichtung (20, 510, 530), umfassend ein Array von Transistorzellen (200), wobei jede der Transistorzellen (200) in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110) ausgebildet ist und umfasst: ein Bodygebiet (220, 513, 537), das zwischen einem Sourcegebiet (201) und einem Draingebiet (205) angeordnet ist, Gategräben (212), die auf gegenüberliegenden Seiten des Bodygebiets (220, 513, 537) angeordnet sind, wobei eine Längsachse der Gategräben (212) in einer ersten Richtung parallel zur ersten Hauptoberfläche (110) verläuft, wobei das Sourcegebiet (210), das Bodygebiet (220, 513, 537) und das Draingebiet (205) entlang der ersten Richtung angeordnet sind; Gateelektroden (210), die jeweils in den Gategräben (212) angeordnet sind, und Gatekontakte (421), jeder zum Verbinden einer der Gateelektroden (210) mit einem Gateanschluss (502), wobei die Gatekontakte (421) voneinander räumlich getrennt sind.
  14. Halbleitervorrichtung 20) nach Anspruch 13, wobei das Sourcegebiet (201) und das Draingebiet (205) von einem ersten Leitfähigkeitstyp sind, ferner umfassend einen zweiten dotierten Bereich (222, 516) eines zweiten Leitfähigkeitstyps, eine Source-Kontaktvertiefung (207) und eine Drain-Kontaktvertiefung (208), wobei die Source-Kontaktvertiefung (207) und die Drain-Kontaktvertiefung (208) in dem zweiten dotierten Bereich (222, 516) des zweiten Leitfähigkeitstyps angeordnet sind.
  15. Integrierte Schaltung (4), umfassend eine Halbleitervorrichtung (20) nach Anspruch 13 oder 14 und ein Logikschaltungselement (25), das im Halbleitersubstrat (100) ausgebildet ist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875320B (zh) * 2018-08-29 2022-02-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110491945B (zh) * 2019-08-13 2023-08-15 上海华力集成电路制造有限公司 半导体器件及其制造方法
US11610991B2 (en) * 2020-10-28 2023-03-21 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256791A1 (en) * 2012-03-27 2013-10-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
DE102014113741A1 (de) * 2013-10-02 2015-04-02 Infineon Technologies Austria Ag Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung mit lateralen fet-zellen und feldplatten

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118149A (en) 1997-03-17 2000-09-12 Kabushiki Kaisha Toshiba Trench gate MOSFET
GB0012137D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
US8004051B2 (en) * 2009-02-06 2011-08-23 Texas Instruments Incorporated Lateral trench MOSFET having a field plate
US8669611B2 (en) * 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US9412881B2 (en) * 2012-07-31 2016-08-09 Silanna Asia Pte Ltd Power device integration on a common substrate
US9006811B2 (en) 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
US9799762B2 (en) 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US8847311B2 (en) 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9978862B2 (en) * 2013-04-30 2018-05-22 Infineon Technologies Austria Ag Power transistor with at least partially integrated driver stage
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
DE102015106683B4 (de) 2015-04-29 2021-11-25 Infineon Technologies Ag Halbleitervorrichtung mit einem feldeffekttransistor und verfahren zum herstellen der halbleitervorrichtung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256791A1 (en) * 2012-03-27 2013-10-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
DE102014113741A1 (de) * 2013-10-02 2015-04-02 Infineon Technologies Austria Ag Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung mit lateralen fet-zellen und feldplatten

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