CN107393871A - 集成电路及其制造方法和半导体器件 - Google Patents

集成电路及其制造方法和半导体器件 Download PDF

Info

Publication number
CN107393871A
CN107393871A CN201710240263.3A CN201710240263A CN107393871A CN 107393871 A CN107393871 A CN 107393871A CN 201710240263 A CN201710240263 A CN 201710240263A CN 107393871 A CN107393871 A CN 107393871A
Authority
CN
China
Prior art keywords
contact groove
source
gate trench
gate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710240263.3A
Other languages
English (en)
Inventor
安德烈亚斯·迈泽尔
卡尔-海因茨·格布哈特
蒂尔·施勒塞尔
德特勒夫·韦伯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN107393871A publication Critical patent/CN107393871A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

本发明涉及制造包括横向沟槽晶体管和逻辑电路元件的集成电路的方法、半导体器件和集成电路。本发明的方法包括在半导体衬底的第一主表面中形成多个栅极沟槽(S100)，其中，栅极沟槽形成为使得栅极沟槽的纵轴沿平行于第一主表面的第一方向延伸。该方法还包括：形成沿与第一主表面平行的第二方向延伸的源极接触槽(S110)，第二方向垂直于第一方向，源极接触槽沿所述多个栅极沟槽延伸；形成源极区(S120)，包括穿过源极接触槽的侧壁引入掺杂剂来执行掺杂过程；以及在源极接触槽中填充牺牲材料(S130)。该方法还包括：之后，形成逻辑电路元件的部件(S140)；然后从源极接触槽去除牺牲材料(S150)；以及在源极接触槽中填充源极导电材料(S160)。

Description

集成电路及其制造方法和半导体器件
技术领域
本发明涉及集成电路领域，具体地涉及用于制造包括横向沟槽晶体管和逻辑电路元件的集成电路的方法、半导体器件和集成电路。
背景技术
通常用于汽车和工业电子的功率晶体管需要低导通电阻(Ron A)，同时确保高压阻挡能力。例如，MOS(“金属氧化物半导体”)功率晶体管应当能够根据应用需要阻挡几十到几百或几千伏特的漏极-源极电压Vds。MOS功率晶体管通常传导非常大的电流，其在约2V到20V的典型栅极-源极电压下可能达到几百安培。低压功率晶体管应用于低于10伏特的漏极-源极电压范围Vds。
电流流动主要与半导体衬底的第一主表面平行地发生的横向功率器件对于集成有诸如开关、桥和控制电路的另外的部件的集成电路是有用的。通常，正在研究可以用作低电阻低压功率开关并且可以与驱动电路集成的晶体管。
正在开发用于将逻辑电路、模拟电路和功率晶体管集成在一个芯片中的概念。在这些器件中，单个的部件必须彼此绝缘，使得它们不会相互影响其功能。特别地，正在研究通过其可以通过常规处理方法形成单个电路的部件的方法。
因此，本发明的目的是提供一种改进的用于形成集成电路的方法，该方法具有降低的复杂性。此外，目的是提供一种相应的集成电路。
根据本发明，上述目的通过根据独立权利要求的要求保护的主题实现。实施方式在从属权利要求中限定。
发明内容
根据实施方式，形成包括横向沟槽晶体管和逻辑电路元件的集成电路的方法包括在半导体衬底的第一主表面中形成多个栅极沟槽，其中，栅极沟槽的纵轴沿平行于第一主表面的第一方向延伸。该方法还包括：形成沿与第一主表面平行的第二方向延伸的源极接触槽，第二方向垂直于第一方向，源极接触槽沿着所述多个栅极沟槽延伸；以及形成源极区，包括通过穿过源极接触槽的侧壁引入掺杂剂来执行掺杂过程。该方法还包括在源极接触槽中填充牺牲材料；之后，形成逻辑电路元件的部件；然后从源极接触槽去除牺牲材料；以及在源极接触槽中填充源极导电材料。
根据实施方式，形成包括横向沟槽晶体管和逻辑电路元件的集成电路的方法包括：在半导体衬底的第一主表面中形成多个栅极沟槽，其中，栅极沟槽的纵轴沿平行于第一主表面的第一方向延伸；形成沿与第一主表面平行的第二方向延伸的漏极接触槽，第二方向垂直于第一方向，漏极接触槽沿所述多个栅极沟槽延伸。该方法还包括：形成漏极区，包括通过穿过源极接触槽的侧壁引入第一导电类型的掺杂剂来执行掺杂过程；在漏极接触槽中填充牺牲材料；之后形成逻辑电路元件的部件。该方法包括：然后从漏极接触槽去除牺牲材料；以及在漏极接触槽中填充源极导电材料。
根据实施方式，半导体器件包括晶体管单元的阵列，每个晶体管单元形成在具有第一主表面的半导体衬底中，并且每个晶体管单元包括：设置在源极区和漏极区之间的本体区；以及布置在本体区的相对侧上的栅极沟槽，栅极沟槽的纵轴沿平行于第一主表面的第一方向延伸。源极区、本体区和漏极区沿着第一方向布置。半导体器件还包括：分别布置在栅极沟槽中的栅电极；以及栅极接触件，其每个用于将栅电极中之一连接到栅极端子，栅极接触件在空间上彼此分离。
在阅读以下详细描述和查看附图后，本领域技术人员将认识到另外的特征和优点。
附图说明
附图被包括以提供对本发明的实施方式的进一步理解，并且被并入并构成本说明书的一部分。附图示出了本发明的实施方式，并且与说明书一起用于解释原理。随着通过参考以下详细描述，本发明的其他实施方式和许多预期优点变得更好理解，它们将被更容易地意识到。附图的元件不一定相对于彼此成比例。相同的附图标记表示相应的相似部分。
图1A示出了根据实施方式的集成电路的一部分的透视图。
图1B示出了根据实施方式的集成电路的一部分的截面图。
图2A至图2I示出了根据实施方式在执行制造集成电路的方法时工件的截面图。
图3A至图3G示出了根据实施方式在执行制造集成电路的另外的步骤时工件的截面图。
图4A至图4E示出了根据变型在执行制造集成电路的部件的步骤时工件的截面图。
图5示出了根据实施方式的集成电路的示例的截面图。
图6A总结了根据实施方式的方法。
图6B总结了根据另一实施方式的方法。
具体实施方式
在下面的详细描述中，参考形成本文的一部分的附图，并且在附图中通过图示的方式示出了可以实践本发明的具体实施方式。在这方面，参考所描述的附图的取向使用诸如“顶”、“底”、“前”、“后”、“首”、“尾”等方向性术语。由于本发明的实施方式的部件可以以多个不同的取向定位，所以方向性术语用于说明的目的，而决不是限制性的。应当理解，在不脱离由权利要求限定的范围的情况下，可以利用其他实施方式并且可以进行结构或逻辑改变。
实施方式的描述不是限制性的。特别地，下文描述的实施方式的元件可以与不同实施方式的元件组合。
在以下描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂及未掺杂的半导体、由基底半导体基体支承的硅外延层以及其他半导体结构。半导体不需要是硅基的。半导体也可以是硅锗、锗或砷化镓。根据其他实施方式，碳化硅(SiC)或氮化镓(GaN)可以形成半导体衬底材料。
本说明书中使用的术语“横向”和“水平”旨在描述平行于半导体衬底或半导体本体的第一表面的取向。这可以是例如晶片或管芯的表面。
本说明书中使用的术语“竖直”旨在描述垂直于半导体衬底或半导体本体的第一表面布置的取向。
如本文所使用的，术语“具有”、“含有”、“包括”、“包含”等是表示所述元素或特征的存在但不排除附加元素或特征的开放式术语。冠词“一”、“一个”和“该”旨在包括复数和单数，除非上下文另有明确指出。
附图和描述通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区域的掺杂浓度，而“n+”掺杂区域的掺杂浓度高于“n”掺杂区域。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好地理解，通常将掺杂部分称为“p”或“n”掺杂。应当清楚地理解，这个名称决不是限制性的。只要实现所描述的功能，掺杂类型可以是任意的。此外，在所有实施方式中，掺杂类型可以颠倒。
本说明书涉及半导体部分被掺杂的“第一”和“第二”导电类型的掺杂剂。第一导电类型可以是p型，并且第二导电类型可以是n型，反之亦然。众所周知，取决于源极区和漏极区的掺杂类型或极性，诸如金属氧化物半导体场效应晶体管(MOSFET)的绝缘栅场效应晶体管(IGFET)可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极区和漏极区掺杂有n型掺杂剂。在p沟道MOSFET中，源极区和漏极区掺杂有p型掺杂剂。应当清楚地理解，在本说明书的上下文中，掺杂类型可以颠倒。如果使用方向性语言描述特定的电流路径，则该描述仅被理解为指示电流流动的路径而不是极性，即电流是从源极流向漏极还是从漏极流向源极。附图可以包括极性敏感部件，例如二极管。应当清楚地理解，这些极性敏感部件的具体布置作为示例给出，并且可以被颠倒以便实现所描述的功能，这取决于第一导电类型是指n型还是p型。
图1A示出了根据实施方式的集成电路的一部分的透视图。图1A示出了包括形成在具有第一主表面110的半导体衬底100中的晶体管单元200的阵列的半导体器件20。晶体管单元200的阵列包括源极区201和漏极区205。每个晶体管单元200包括设置在源极区201和漏极区205之间的本体区220。源极区201、本体区220和漏极区205沿着平行于半导体衬底100的第一主表面的第一方向布置，例如x方向。
半导体器件20包括栅极沟槽212。栅极沟槽212的纵轴在第一方向上延伸。栅极沟槽212设置在本体区220的相对侧上。在整个半导体器件20中，相邻栅极沟槽212之间的距离可以是恒定的或可以变化。栅极沟槽212的数目以及相邻的栅极沟槽212之间的距离可以根据需求进行选择。术语“横向沟槽晶体管”通常是指包括半导体衬底100中的栅极沟槽212中的栅电极210的晶体管。横向沟槽晶体管的栅电极210被配置成控制沿横向或水平方向流动的电流的传导性。例如，横向沟槽晶体管的源极区201、本体区220和漏极区205可以沿水平方向布置。根据实施方式，相邻栅极沟槽212之间的距离可以小于栅极沟槽212的宽度。在这种情况下，本体区220可以通过相邻的栅极沟槽212被图案化成多个脊，并且横向沟槽晶体管可以实现FinFET。本体区220被图案化成的脊沿着第一方向延伸。根据另一实施方式，相邻栅极沟槽212之间的距离可以大于栅极沟槽212的宽度。
单个晶体管单元的栅电极设置在每个栅极沟槽212中。晶体管阵列还可以包括布置在源极接触槽207中的源极接触件420。该器件还可以包括设置在漏极接触槽208中的漏极接触件423。被分配给相应的晶体管单元200的栅电极210经由单个栅极接触件421连接至栅极端子502。晶体管单元还可以包括可以设置在源极接触槽207下的本体接触件225。根据另外的实施方式，本体接触件225可以设置在源极接触槽207的侧壁处。本体接触件225和源极区201可以交替地设置。本体接触件被配置成将本体区220与源极接触件202电连接。本体接触件225避免或防止否则可能形成的寄生双极晶体管。
晶体管单元200还可以包括设置在本体区220和漏极区205之间的漂移区260。此外，晶体管单元200可以包括场板250。根据图1所示的实施方式，场板250可以布置在场板沟槽252中。场板沟槽252可以在第一方向上延伸并且可以设置在漂移区260的相对侧上。例如，源极区201和漏极区205可以具有第一导电类型，例如n型。本体区220可以具有第二导电类型，例如p型。漂移区260可以具有比源极区201和漏极区205的掺杂浓度低的掺杂浓度的第一导电类型。本体接触件225可以具有比本体区220的掺杂浓度高的掺杂浓度的第二导电类型。
图1B示出了可以在II和II'之间截取的半导体器件20的部分的截面图。图1B的截面图可以被截取成横断相邻晶体管单元200的多个栅电极210。如所示出的，栅极沟槽212可以设置在本体区220的相对侧上。本体区220包括顶表面220a和侧壁220b。栅电极210被设置为与本体区的侧壁220b相邻。栅极电介质层211设置在本体区的侧壁220b与栅电极210之间。
当例如通过向栅电极210施加适当的电压而接通晶体管时，在本体区220与栅极电介质211之间的边界处形成导电反型层215。因此，晶体管处于从源极区201到漏极区205的导通状态。在关断的情况下，不形成导电反型层，晶体管处于非导通状态。被分配到相应本体区220的单个栅电极210经由栅极接触件421连接至栅极端子502。绝缘层411被设置为与每个本体区220的顶侧220a相邻。更详细地，在设置在本体区220的顶侧220a上的水平部分中不存在栅电极210。
根据实施方式，本体区220的宽度d1为d1>2×ld，其中，ld表示形成在栅极电介质层211与本体区220之间的界面处的耗尽区的长度。通常，假设在晶体管中，在与阈值电压对应的栅极电压下的耗尽区的长度对应于耗尽区的最大宽度。例如，耗尽区的宽度可以被确定为：
其中，εs表示半导体材料的介电常数(对于硅为11.9*ε0)，k表示玻尔兹曼常数(1.38066×10-23J/K)，T表示温度，例如293K，ln表示自然对数，NA表示半导体本体的杂质浓度，ni表示本征载流子浓度(对于硅在27℃为1.45×1010)，q表示基元电荷(1.6*10-19C)。
特别地，形成在本体区220的相对侧壁220b处的耗尽区可以不彼此合并，使得本体区220可以沿着本体区220的整个长度连接至本体接触件225。例如，沟槽的宽度可以为约20nm至1000nm，例如沿着半导体衬底100的第一主表面110大于200nm。此外，与本体区的宽度d1对应的相邻沟槽之间的距离可以大于100nm，例如大于130nm，例如甚至大于200nm、300nm、400nm或500nm。根据另一实施方式，本体区的宽度d1可以是d1<2×ld，其中，ld表示形成在栅极电介质层211与本体区220之间的界面处的耗尽区的长度。在这种情况下，当例如向栅极端子施加与阈值电压对应的电压时，形成在本体区220中的在本体区的相对侧壁220b处的沟道区可以彼此物理接触。根据实施方式，当栅电极被设置为适当的电位时，本体区220可以被完全耗尽。这种晶体管也被称为“完全耗尽”晶体管。在这样的晶体管中，可以实现最佳的亚阈值电压，并且可以有效地抑制短沟道效应，从而改善器件特性。根据该实施方式，本体区220的宽度可以为约20nm至130nm，例如，沿着与半导体衬底100的第一主面110平行的第二方向为40nm至120nm。
为了制造包括如图1A和图1B所示的横向沟槽晶体管和逻辑电路元件的集成电路，可以对半导体衬底100进行处理使其包括横向沟槽晶体管部分10和逻辑电路部分15。例如可以形成包括绝缘衬里层170和导电或绝缘填充物175的隔离沟槽172。此外，可以形成浅沟槽隔离区，并且可以在逻辑电路部分中限定其他部件。此外，可以例如，在横向沟槽晶体管部分10中执行掺杂过程。例如，可以具有诸如n型的第一导电类型的第一掺杂部130可以限定在半导体衬底100的上部中。此后，硅氧化物层140形成在半导体衬底的第一主表面110之上，任选地之后是硅氮化物层150。硅氧化物层140和硅氮化物层150可以在随后的处理步骤期间保护逻辑电路部分15。图2A示出了得到的结构的示例。图2A和随后的图的截面图被截取成横断如图1A所示的IV与IV'之间的横向沟槽晶体管，除非另有说明。
随后的附图示出了横向沟槽晶体管的元件的形成。
在半导体衬底100的第一主表面中形成栅极沟槽212、源极接触槽207和漏极接触槽208。任选地，也可以在半导体衬底100的第一主表面110中限定场板沟槽252。例如，这可以通过在半导体衬底或工件之上形成硬掩模层(堆叠)并且通过对硬掩模层(堆叠)进行光刻图案化来实现。图2B的右上部的插图示出了栅极沟槽212、源极接触槽207、漏极接触槽208和任选的场板沟槽252的布局的示例。图2B的右上部中的插图还指示在IV与IV'之间截取的截面图的位置。由于图2B的栅极沟槽212的数目小于图1A所示的栅极沟槽212的数目，并且栅极沟槽被布置在设置在相邻的场板沟槽252之间的位置处，所以IV与IV'之间的截面图可以沿着插图中所示的转变角度的路径截取。这些元件可以形成在横向沟槽晶体管部分10中，而逻辑电路部分15被硬掩模层保护。在硬掩模层中确定结构之后，执行蚀刻过程以蚀刻栅极沟槽212、源极接触槽207、漏极接触槽208以及可选的场板沟槽252。例如，这可以通过共同或联合的处理步骤来实现。由于场板沟槽252的较大的宽度，可以以较高的蚀刻速率蚀刻场板沟槽，得到场板沟槽252的较深的深度。此后，从硅氮化物层150的表面去除硬掩模的剩余部分。图2B示出了得到的结构的示例。
此后，可以在半导体衬底之上形成场氧化物层160。例如，形成场氧化物层160的方法可以包括热氧化方法、沉积方法或这些方法的组合。热氧化法的一个示例包括使用TEOS(原硅酸四乙酯)作为起始材料的原位蒸汽产生(“ISSG”)法或PECVD(“等离子体增强化学气相沉积”)方法。根据要形成的功率晶体管的电压等级，场氧化物层160可以具有约100nm至500nm的厚度。此后，可以执行退火步骤。场氧化物层160覆盖逻辑电路部分的表面并且覆盖横向沟槽晶体管部分10的部件。此外，场氧化物层160给场板沟槽252做衬里。场氧化物层填充栅极沟槽212、源极接触槽207和漏极接触槽208。
图2C示出了得到的结构的示例。此后，可以执行掺杂步骤以限定横向沟槽晶体管的本体部分。为此，可以在半导体衬底之上形成诸如碳硬掩模171的硬掩模层堆叠180，随后可以是非晶硅层174。利用例如光刻法对硬掩模层堆叠180进行图案化。硬掩模层堆叠180被图案化以使漏极接触槽208、源极接触槽207以及源极接触槽与场板沟槽252之间的半导体部分未被覆盖。此外，逻辑电路部分15被硬掩模层堆叠180覆盖。此后，在得到的结构之上形成光致抗蚀剂层173。对光致抗蚀剂层173进行图案化以使源极接触槽207和相邻的半导体材料未被覆盖。通过光致抗蚀剂层173覆盖漏极接触槽208。然后，可以执行用于限定本体区的离子注入方法。例如，可以以不同的能量以及任选的不同的角度或不同的注入剂量采用不同的方法。可以设置不同的参数以便设置期望的掺杂分布。例如，可以设置不同的能量以在衬底的不同深度处实现恒定的掺杂水平。因此，形成第二掺杂部222。第二掺杂部222直接与源极接触槽207相邻并与栅极沟槽212交叠。
图2D示出了得到的结构的一个示例。图2D的截面图被截取成示出横向沟槽晶体管部分10的在如图1A所示的I和I'之间的截面。如所示出的，由于采用诸如n型掺杂剂的第二导电类型的掺杂剂的掺杂步骤，形成了掺杂部222。
作为上述序列的替代，可以执行经典的光刻方法用于形成本体注入区以及用于蚀刻氧化物。
此后，可以修整碳硬掩模171，例如，各向同性蚀刻，使得栅极沟槽212不被覆盖。然后，执行蚀刻硅氧化物的蚀刻过程。因此，从栅极沟槽、源极接触槽207和漏极接触槽208去除场氧化物层160。可以形成形成栅极电介质层211的氧化物层以及作为源极接触槽207和漏极接触槽208的衬里的硅氧化物层111。例如，形成氧化物层可以包括热氧化方法或沉积方法或者与上述方法相似的这些方法的组合。例如，可以通过热氧化形成氧化物层111。图2E示出了得到的结构的示例。
然后，去除硬掩模的残留物。图2F示出了得到的结构的示例。如图2F所示，场板沟槽252用场氧化物层160作为衬里。此外，栅极沟槽212、源极接触槽207和漏极接触槽208用薄电介质层211、111作为衬里。
此后，用于形成场板250和栅电极210的导电材料185填充在场板沟槽252和栅极沟槽212中。例如，可以通过通常已知的方法形成重n掺杂的多晶硅。如所示出的，在逻辑电路部分15之上形成有厚的多晶硅层。此外，在横向沟槽晶体管部分10之上形成有厚的多晶硅层185。多晶硅层185被平坦化。图2G示出了得到的结构的一个示例。
此后，可以执行诸如CMP(“化学机械抛光”)的抛光步骤以使多晶硅层和硅氧化物层160平坦化。例如，可以利用硅氮化物层150作为阻挡层来执行CMP步骤。因此，栅电极和场板250的上侧与硅氮化物层150的上侧齐平。此后，可以在工件之上形成光致抗蚀剂层187。光致抗蚀剂层187可以被图案化以露出漏极接触槽208和源极接触槽207中的多晶硅185。然后，从漏极接触槽208和源极接触槽207去除多晶硅185。可以执行掺杂过程以形成源极区201和漏极区205。例如，这可以利用倾斜离子注入步骤来实现，所述倾斜离子注入步骤通过穿过源极接触槽207或漏极接触槽208的侧壁引入掺杂剂。此外，可以通过相应的掺杂过程来限定本体接触件225。例如，掺杂过程可以是掺杂源极接触槽207的底部的竖直掺杂过程。
例如，在执行用于限定本体接触件225的掺杂过程之前，可以通过合适的材料覆盖漏极接触槽208使得掺杂剂将仅被引入源极接触槽207中。可替选地，例如在本体接触件包括在竖直方向上沿着源极接触槽延伸的竖直部分的情况下，也可以通过掺杂源极接触槽207的侧壁而形成本体接触件。在这种情况下，第一侧壁部可以被多晶硅填充物185覆盖，同时执行用于形成源极区201的掺杂过程。此后，可以在源极接触槽207中填充另外的多晶硅，并且可以对源极接触槽207中的材料进行图案化以露出要形成本体接触件225的那些部分。可以通过用第二导电类型的掺杂剂掺杂而形成本体接触件，而通过用第一导电类型的掺杂剂掺杂而形成源极区。
很容易理解，可以颠倒用于用第一导电类型和第二导电类型的掺杂剂掺杂的掺杂过程。图2H示意性地示出了执行倾斜离子注入工艺的过程。
此后，在源极接触槽207和漏极接触槽208中填充诸如掺杂的多晶硅的牺牲材料190。此外，可以执行CMP步骤以获得平坦表面。然后，可以在得到的结构上形成硅氮化物衬里151。图2I示出了在执行该处理步骤之后工件的截面图的示例。如所示出的，形成在横向沟槽晶体管部分10中的部件被硅氮化物衬里151保护。
如将理解的是，由于在栅极沟槽中填充导电材料之后执行的CMP工艺，分配给不同晶体管单元200的不同栅极沟槽212的栅电极210彼此物理连接。换言之，以类似于图1B所示的方式的方式，相邻晶体管单元的栅电极可以彼此隔开，并且可以不被导电材料的水平部分连接。相反，它们将连接至连接至栅极端子的相应的栅极接触件。
根据对上述工艺流程的修改，可以在如参照图2F所描述的去除硬掩模的残留物之后执行用于形成源极区、漏极区和本体接触件的掺杂过程。在这种情况下，可以省略从源极接触槽207和漏极接触槽去除多晶硅层185。在这种情况下，多晶硅层185与填充在源极接触槽和漏极接触槽中的牺牲层对应。
图3A至图3F描述在逻辑电路部分15中形成逻辑电路的部件的过程。
在第一过程中，从逻辑电路部分去除用作块掩模的硅氮化物衬里150。此外，可任选地去除氧化物层的一部分。此外，在第一主表面110中形成浅沟槽隔离(STI)部169。图3A示出了得到的结构的示例。
此后，执行掺杂过程以形成掺杂的阱部300。此外，执行注入步骤以设置要形成的晶体管的阈值电压。此外，可以在衬底表面部分上形成栅极电介质层311。例如，可以通过形成具有不同厚度的氧化物层的所谓的双栅氧化工艺形成栅极电介质层311。图3B示出了得到的结构的示例。
此后，在得到的结构之上形成用于形成诸如掺杂的多晶硅的栅电极的导电层，并且利用光刻方法对其进行图案化以形成逻辑电路元件的栅电极310。可以与栅电极310的侧壁相邻地形成硅氮化物的间隔件312。以栅电极和间隔件为蚀刻掩模，可以对栅极电介质层311进行图案化。此外，可以执行源极和漏极注入步骤，以便形成逻辑电路元件的源极区301和漏极区302。图3C示出了得到的结构的示例。
此后，可以在工件的表面之上形成可用作掩模的硅氮化物层410。可以对硅氮化物层410进行图案化以覆盖隔离沟槽172。然后，可以例如利用自对准硅化物工艺在逻辑电路元件的源极区301、漏极区302和栅电极310之上形成金属硅化物接触件303、304、305。例如，可以在工件的表面之上例如利用溅射形成诸如钛、镍或钴的金属层。此后，例如在450℃至750℃的温度下对工件进行退火。由于这种退火，在金属层与硅材料之间的界面处形成金属硅化物层。此外，在硅氮化物层或绝缘层之上形成金属层的那些部分处没有形成金属硅化物层。
作为硅化处理的结果，源极接触件303形成为与源极区301相邻，漏极接触件304形成为与逻辑漏极区302相邻，并且栅极接触件305形成为与逻辑栅电极310相邻。图3D示出了得到的结构的示例。
此后，在所得工件之上形成另外的衬里层和绝缘层。例如，可以在工件之上形成硅氮化物层411，之后是绝缘层412，例如，PSG(“磷硅酸盐玻璃”)或BPSG(“硼磷硅酸盐玻璃”)层412。图3E示出了所得工件的示例。
此后，可以利用光刻方法，以便在源极接触槽207和漏极接触槽208中的牺牲材料190之上打开绝缘层412。执行蚀刻过程以从这些槽去除牺牲材料190。此外，去除作为源极接触槽207和漏极接触槽208的侧壁和底侧的衬里的氧化物层111。图3F示出了得到的结构的示例。
此后，执行光刻过程以在绝缘层412中形成开口，形成与栅电极210接触的栅极接触件421以及形成与场板250接触的场板接触件422。在限定接触孔之后，可以在源极接触槽207、漏极接触槽208以及用于接触栅电极210的接触孔和用于接触场板250的接触孔中形成金属(源极导电材料)。例如，这可以通过CVD或溅射法形成Ti/TiN的组合，然后通过CVD法形成钨层来实现。因此，例如，可以在横向沟槽晶体管部分10中形成源极接触件420、漏极接触件423、栅极接触件421和场板接触件422。
当在横向沟槽晶体管部分10中形成接触件时，也可以通过联合或共同的处理来形成与逻辑电路部分15中的部件的接触件。例如，可以形成到源极接触件303的源极接触插塞424。此外，可以限定与逻辑电路部分15的漏极接触件304接触的漏极接触插塞425。根据另一实施方式，逻辑电路部分15中的接触件也可以在形成横向沟槽晶体管部分10中的接触件之前或之后形成。
如将容易理解的是，形成接触件和接触孔的方法可以以各种方式进行修改。例如，可以通过蚀刻步骤形成用于接触栅电极210和场板250的接触孔，该蚀刻步骤也从源极接触槽和漏极接触槽去除牺牲材料190。图3G示出了得到的结构的示例。如所示出的，在横向沟槽晶体管部分10中形成诸如包括多个晶体管单元的横向沟槽晶体管的半导体器件20。此外，在逻辑电路部分15中形成逻辑电路元件25。
例如，源极接触件420连接至多个并联晶体管单元，并且还连接至源极端子501。此外，多个栅电极210经由隔开的栅极接触件421连接至栅极端子502。以类似的方式，多个场板接触件422连接至多个场板252，并且连接至例如源极端子501或另一端子503。此外，漏极接触件423电连接至多个相邻的晶体管单元200。
如上所述，首先，形成诸如功率晶体管的横向沟槽晶体管的部件，然后在源极接触槽207和漏极接触槽208中填充牺牲材料。可以在后续处理阶段由温度敏感的导电填充物代替牺牲材料。因此，可以执行可能需要较高温度(例如，用于形成逻辑电路部分的部件所需的温度)的处理。由于在处理逻辑电路的部件之后执行用于形成金属接触件的过程，所以用于形成逻辑电路的部件的高温不会影响集成电路。此外，在用于形成横向沟槽晶体管的源极区的过程之后，执行用于形成逻辑电路元件的源极区和漏极区的掺杂过程。因此，可以避免诸如逻辑电路部分中的短路的缺点。当在形成逻辑电路元件的源极区和漏极区之后执行用于向外扩散用于形成源极区的掺杂剂的温度处理时，可能发生这些缺点。此外，由于包括在场板沟槽252和栅极沟槽212中填充导电材料接着进行CMP步骤的特殊的处理顺序，可以实现其中形成横向沟槽晶体管的部件的高平坦度的衬底部分。因此，工件的表面具有低度的形貌并且非常平坦。这进一步促进了用于形成集成电路的方法。
图4A至4E示出了可以进一步减小衬底的形貌的方法的修改。
从例如图2A所示的工件开始，执行另外的掺杂过程以便在横向沟槽晶体管部分10中形成第二掺杂部222。此后，可以执行氧化步骤以形成硅氧化物层140。此外，可以在工件的整个表面之上形成硅氮化物衬里150。然后可以形成硬掩模(未示出)。例如，硬掩模可以包括BSG层，其厚度可以为400nm至600nm，例如500nm，随后是碳层，其厚度可以为250nm至350nm，例如300nm。此后，可以在所得工件之上形成可以具有约50nm的厚度的SiON层。然后，可以在半导体衬底的第一主表面110中光刻地限定场板沟槽252。沟槽可以限定在硬掩模层堆叠中，随后是用于蚀刻沟槽的蚀刻步骤。此后，去除硬掩模的残留物，并且可以执行各向同性蚀刻步骤以使边缘角变圆。可以执行热氧化步骤，然后执行形成场氧化物层160的过程。例如，可以通过用TEOS作为起始材料的低压CVD法形成场氧化物层160。场氧化物层的厚度可以为约200nm至300nm，例如220nm。图4A示出了得到的结构的示例。
此后，可以在得到的结构之上形成硬掩模层堆叠。例如，硬掩模层可以包括碳层171，随后是另外的层176(例如SiON层或非晶硅层)。然后，光刻地限定栅极沟槽212、源极接触槽207和漏极接触槽208。执行蚀刻步骤以蚀刻源极接触槽207、漏极接触槽208和栅极沟槽212。图4B示出了得到的结构的示例。
如所示出的，由于在形成第二掺杂部222之后形成场板沟槽252的事实，在第二掺杂部222之上形成场氧化物层160。因此，可以实现较高平坦度的工件。此后，去除硬掩模层堆叠的残留物。去除在水平硅氮化物衬里之上的场氧化物层160的另外部分，然后是用于在栅极沟槽212的侧壁和底侧上形成栅极电介质层211并且在源极接触槽207和漏极接触槽208的底侧和侧壁上形成电介质层111的氧化步骤。形成掺杂的多晶硅层185以填充栅极沟槽212、可选地填充场板沟槽252、源极接触槽207和漏极接触槽208。可以执行在硅氮化物层150的上侧停止的CMP步骤。图4C示出了所得工件的示例。由于没有在工件的水平部分之上形成场氧化物层160的步骤，所以可以实现较高平坦度的工件。
此后，以与上述方式类似的方式，在工件之上形成光致抗蚀剂层178并对其进行图案化以露出源极接触槽207和漏极接触槽208的顶侧。以与参照图2H所描述的方式相似的方式执行用于形成源极区201、漏极区205和本体接触件225的掺杂过程。图4D示出了在执行该倾斜离子注入工艺时的结构的示例。
此后，形成牺牲层190以填充源极接触槽207和漏极接触槽208。然后，执行CMP步骤以获得平坦表面。图4E示出了得到的结构的示例。从图4E所示的结构开始，执行参照图3A至图3G所示的过程以获得图3G所示的结构。
上述已经描述了一种用于形成包括高压功率横向沟槽晶体管的集成电路的方法。更详细地，上述功率横向沟槽晶体管包括漂移区和任选的场板。根据另一实施方式，集成电路可以包括没有漂移区并且没有场板的低压横向沟槽晶体管。在这种低压横向沟槽晶体管中，漏极区205与本体区220直接相邻。例如基于参照图4A至图4E描述的修改的过程，可以进一步被修改为用于形成低压横向沟槽晶体管。例如，从图2A所示的工件开始，执行另外的掺杂过程以在横向沟槽晶体管部分10中形成第二掺杂区222。此后，可以执行氧化步骤以形成硅氧化物层140。另外，可以在工件的整个表面之上形成硅氮化物衬里150。然后可以形成硬掩模(未示出)。例如，硬掩模可以包括BSG层，其厚度可以为400nm至600nm，例如500nm，随后是碳层，其厚度可以为250nm至350nm，例如300nm。此后，可以在所得工件之上形成可以具有约50nm的厚度的SiON层。然后，可以在半导体衬底的第一主表面110中光刻地限定栅极沟槽212、源极接触槽207和漏极接触槽208。沟槽可以限定在硬掩模层堆叠中，随后是用于蚀刻沟槽的蚀刻步骤。此后，去除硬掩模的残留物，并且可以执行各向同性蚀刻步骤以使边缘角变圆。因此，可以获得与图4B所示的结构类似的结构。
然后，可以执行参照图4C至4E以及进一步参照图3A至3G描述的另外的步骤以形成包括低压横向沟槽晶体管的集成电路的部件。
图5示出了根据实施方式的集成电路4的截面图的示例。图5所示的集成电路4包括形成在具有第一主表面110的半导体衬底100中的多个器件。单个的器件通过竖直隔离沟槽405彼此绝缘，竖直隔离沟槽405可以是沿半导体衬底的深度方向延伸的沟槽。可以在隔离沟槽的侧壁上形成绝缘层。此外，可以在隔离沟槽中填充导电材料，隔离沟槽可以电连接到衬底接触件。可以在半导体衬底100中形成水平掩埋层105。隔离沟槽405可以延伸到比掩埋层更深的深度。可以在掩埋层105之上形成第一导电类型的掺杂层106。在第一导电类型的掺杂层106中限定不同电路的部件。
例如，集成电路可以包括以如上参照图2A至图4E所说明的方式形成的功率晶体管530。功率晶体管530包括第二掺杂部531、源极区532和漏极区538。源极区532可以电连接到源极端子，并且漏极接触件535可以电连接到漏极端子。晶体管530还包括栅电极533和可选的场板534。在本体区537和漏极接触件535之间设置漂移区536。本体区537形成在第二掺杂部531中。
集成电路4还可以包括低压横向沟槽晶体管510。低压横向沟槽晶体管510可以具有与高压晶体管530类似的结构。低压横向沟槽晶体管510可以通过以上所述的方法制造。与高压晶体管530相比，低压晶体管510包括与本体区517直接相邻的漏极区512。低压晶体管510不包括漏极区512与本体区517之间的漂移区。例如，漏极区512可以布置在第二导电类型的第二掺杂部516中。低压晶体管510还可以包括场板514和将第一掺杂层106与专用端子电连接的接触件515。
电路还可以包括高压晶体管480，例如，包括n阱部分481和p阱部分482的高压PMOS晶体管。晶体管包括源极区483、栅电极485、漂移区487和漏极区484。晶体管480还可以包括场板486。例如，栅电极485和场板486可以被实现为平面元件。特别地，栅电极485的导电材料和场板486的导电材料可以设置在半导体衬底的表面110上方。高压晶体管480可以通过上述方法形成。
集成电路还可以包括CMOS晶体管440,460，例如n沟道晶体管440和p沟道晶体管460。n沟道晶体管440包括源极区442、栅电极444和漏极区443。本体区形成在第二掺杂部441中。晶体管还包括场板446和接触部分445，接触部分445用于将第一掺杂部106接触到EPI接触。晶体管440还包括本体接触件447。
p沟道晶体管460包括源极区462和漏极区463以及另外的栅电极464。p沟道晶体管460还包括本体接触件465。n沟道晶体管440和p沟道晶体管460可以通过如上所述的方法形成。
集成电路4还可以包括双极晶体管428。双极晶体管428可以包括发射极掺杂区430和集电极掺杂区431。发射极掺杂区430经由发射极接触件435电连接到发射极端子。集电极掺杂部431通过集电极接触件437电连接到集电极端子。栅电极436设置在发射极掺杂部430和集电极掺杂部431之间。栅电极436完全设置在半导体衬底的第一主表面110上方。双极晶体管428还包括连接到基极端子的基极接触件427。双极晶体管428还可以包括例如可以电连接到源极端子的场板426。
图6A总结了根据实施方式的方法。形成包括晶体管阵列和逻辑电路元件的集成电路的方法包括：在半导体衬底的第一主表面中形成多个栅极沟槽(S100)，其中，栅极沟槽的纵轴沿与第一主表面平行的第一方向延伸；形成沿与第一主表面平行的第二方向延伸的源极接触槽(S110)，第二方向垂直于第一方向，源极接触槽沿着所述多个栅极沟槽延伸；形成源极区(S120)，包括通过穿过源极接触槽的侧壁引入掺杂剂来执行掺杂过程；以及在源极接触槽中填充牺牲材料(S130)。该方法还包括：之后，形成逻辑电路元件的部件(S140)；然后从源极接触槽去除牺牲材料(S150)；以及在源极接触槽中填充源极导电材料(S160)。
图6B示出了根据另一实施方式的形成包括晶体管阵列和逻辑电路元件的集成电路的方法。该方法包括：在半导体衬底的第一主表面中形成多个栅极沟槽(S200)，其中，栅极沟槽的纵轴沿与第一主表面平行的第一方向延伸；形成沿着与第一主表面平行的第二方向延伸的漏极接触槽(S210)，第二方向垂直于第一方向，漏极接触槽沿着所述多个栅极沟槽延伸；形成漏极区(S220)，包括通过穿过源极接触槽的侧壁引入第一导电类型的掺杂剂来执行掺杂过程；以及在漏极接触槽中填充牺牲材料(S230)。该方法还包括：之后，形成逻辑电路元件的部件(S240)；然后从漏极接触槽去除牺牲材料(S250)；以及在漏极接触槽中填充导电材料(S260)。
该方法还可以包括在半导体衬底的一部分中形成第二导电类型的第二掺杂部(S270)，其可以在形成所述多个栅极沟槽之前执行。根据该实施方式，栅极沟槽和漏极接触槽可以形成在第二导电类型的第二掺杂部中。
虽然上面已经描述了本发明的实施方式，但是显然可以实现其他实施方式。例如，另外的实施方式可以包括权利要求中所述的特征的任何子组合或者以上给出的示例中描述的元件的任何子组合。因此，所附权利要求书的这种精神和范围不应受本文包含的实施方式的描述的限制。

Claims (15)

1.一种形成集成电路的方法，所述集成电路包括横向沟槽晶体管和逻辑电路元件，所述方法包括：
在半导体衬底的第一主表面中形成多个栅极沟槽(S100)，其中，所述栅极沟槽的纵轴沿平行于所述第一主表面的第一方向延伸；
形成沿与所述第一主表面平行的第二方向延伸的源极接触槽(S110)，所述第二方向垂直于所述第一方向，所述源极接触槽沿着所述多个栅极沟槽延伸；
形成源极区(S120)，包括通过穿过所述源极接触槽的侧壁引入掺杂剂来执行掺杂过程；
在所述源极接触槽中填充牺牲材料(S130)；之后
形成所述逻辑电路元件的部件(S140)；
然后，从所述源极接触槽去除所述牺牲材料(S150)；以及
在所述源极接触槽中填充源极导电材料(S160)。
2.根据权利要求1所述的方法，其中，形成所述逻辑电路元件的部件包括形成晶体管的部件。
3.根据权利要求2所述的方法，其中，形成所述晶体管的部件包括形成源极区和漏极区。
4.根据前述权利要求中任一项所述的方法，还包括形成各自接触所述栅极沟槽中的相应的一个栅极沟槽中的导电材料的栅极接触件。
5.根据权利要求4所述的方法，其中，所述栅极接触件、到所述源极导电材料的接触件、以及到所述逻辑电路元件的部件的接触插塞通过联合过程形成。
6.根据前述权利要求中任一项所述的方法，还包括形成场板沟槽，其中，所述场板沟槽、所述栅极沟槽和所述源极接触槽通过联合蚀刻过程形成。
7.根据权利要求6所述的方法，还包括形成场氧化物层以给所述场板栅沟槽做衬里，其中，所述场氧化物层填充所述栅极沟槽和所述源极接触槽。
8.根据权利要求1至5中任一项所述的方法，还包括在形成所述栅极沟槽之前形成场板沟槽。
9.根据权利要求8所述的方法，还包括在形成所述栅极沟槽之前形成场氧化物层。
10.根据前述权利要求中任一项所述的方法，还包括在形成所述多个栅极沟槽之前，在所述半导体衬底的区域中形成第一导电类型的第一掺杂部，其中，所述栅极沟槽和所述源极接触槽形成在所述第一掺杂部中。
11.一种形成包括横向沟槽晶体管和逻辑电路元件的集成电路的方法，所述方法包括：
在半导体衬底的第一主表面中形成多个栅极沟槽(S200)，其中，所述栅极沟槽的纵轴沿平行于所述第一主表面的第一方向延伸；
形成沿与所述第一主表面平行的第二方向延伸的漏极接触槽(S210)，所述第二方向垂直于所述第一方向，所述漏极接触槽沿着所述多个栅极沟槽延伸；
形成漏极区(S220)，包括通过穿过所述漏极接触槽的侧壁引入第一导电类型的掺杂剂来执行掺杂过程；
在所述漏极接触槽中填充牺牲材料(S230)；之后
形成所述逻辑电路元件的部件(S240)；
然后从所述漏极接触槽去除所述牺牲材料(S250)；以及
在所述漏极接触槽中填充导电材料(S260)。
12.根据权利要求11所述的方法，还包括在所述半导体衬底的区域中形成第二导电类型的第二掺杂部(S270)，
其中，所述栅极沟槽和所述漏极接触槽形成在所述第二导电类型的所述第二掺杂部中。
13.一种包括晶体管单元(200)阵列的半导体器件(20,510,530)，每个所述晶体管单元(200)形成在具有第一主表面(110)的半导体衬底(100)中，并且每个所述晶体管单元(200)包括：
设置在源极区(201)和漏极区(205)之间的本体区(220,513,537)；
栅极沟槽(212)，其布置在所述本体区(220,513,537)的相对侧上，所述栅极沟槽(212)的纵轴沿平行于所述第一主表面(110)的第一方向延伸，所述源极区(201)、所述本体区(220,513,537)和所述漏极区(205)沿着所述第一方向布置；
源极接触槽或漏极接触槽，其沿与所述第一主表面平行的第二方向延伸，所述第二方向垂直于所述第一方向，所述源极接触槽或所述漏极接触槽沿着所述栅极沟槽延伸并且填充有导电材料，所述源极区被布置成与所述源极接触槽相邻或者所述漏极区被布置成与所述漏极接触槽相邻；
分别布置在所述栅极沟槽(212)中的栅电极(210)；以及
栅极接触件(421)，其每个用于将所述栅电极(210)中之一连接到栅极端子(502)，所述栅极接触件(421)在空间上彼此分离。
14.根据权利要求13所述的半导体器件(20)，其中，所述源极区(201)和所述漏极区(205)是第一导电类型，所述半导体器件(20)还包括第二导电类型的第二掺杂部(222,516)、源极接触槽(207)和漏极接触槽(208)，
其中，所述源极接触槽(207)和所述漏极接触槽(208)布置在所述第二导电类型的所述第二掺杂部(222,516)中。
15.一种集成电路(4)，包括根据权利要求13或14所述的半导体器件(20)和形成在所述半导体衬底(100)中的逻辑电路元件(25)。
CN201710240263.3A 2016-04-13 2017-04-13 集成电路及其制造方法和半导体器件 Pending CN107393871A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016106872.1 2016-04-13
DE102016106872.1A DE102016106872A1 (de) 2016-04-13 2016-04-13 Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements

Publications (1)

Publication Number Publication Date
CN107393871A true CN107393871A (zh) 2017-11-24

Family

ID=59980526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710240263.3A Pending CN107393871A (zh) 2016-04-13 2017-04-13 集成电路及其制造方法和半导体器件

Country Status (3)

Country Link
US (1) US10205016B2 (zh)
CN (1) CN107393871A (zh)
DE (1) DE102016106872A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491945A (zh) * 2019-08-13 2019-11-22 上海华力集成电路制造有限公司 半导体器件及其制造方法
CN110875320A (zh) * 2018-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610991B2 (en) * 2020-10-28 2023-03-21 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045578A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
US20110306172A1 (en) * 2009-02-06 2011-12-15 Texas Instruments Incorporated Lateral trench mosfet having a field plate
US20140015038A1 (en) * 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Power MOS Transistor
US20140035047A1 (en) * 2012-07-31 2014-02-06 I/O Semiconductor Inc. Power device integration on a common substrate
US20140319602A1 (en) * 2013-04-30 2014-10-30 Infineon Technologies Austria Ag Power Transistor with At Least Partially Integrated Driver Stage

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118149A (en) 1997-03-17 2000-09-12 Kabushiki Kaisha Toshiba Trench gate MOSFET
JP5718265B2 (ja) * 2012-03-27 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9799762B2 (en) 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9006811B2 (en) 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
US8847311B2 (en) 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9287404B2 (en) * 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
DE102015106683B4 (de) 2015-04-29 2021-11-25 Infineon Technologies Ag Halbleitervorrichtung mit einem feldeffekttransistor und verfahren zum herstellen der halbleitervorrichtung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045578A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
US20110306172A1 (en) * 2009-02-06 2011-12-15 Texas Instruments Incorporated Lateral trench mosfet having a field plate
US20140015038A1 (en) * 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Power MOS Transistor
US20140035047A1 (en) * 2012-07-31 2014-02-06 I/O Semiconductor Inc. Power device integration on a common substrate
US20140319602A1 (en) * 2013-04-30 2014-10-30 Infineon Technologies Austria Ag Power Transistor with At Least Partially Integrated Driver Stage

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875320A (zh) * 2018-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110875320B (zh) * 2018-08-29 2022-02-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110491945A (zh) * 2019-08-13 2019-11-22 上海华力集成电路制造有限公司 半导体器件及其制造方法
CN110491945B (zh) * 2019-08-13 2023-08-15 上海华力集成电路制造有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
US10205016B2 (en) 2019-02-12
US20170301791A1 (en) 2017-10-19
DE102016106872A1 (de) 2017-10-19

Similar Documents

Publication Publication Date Title
US8847311B2 (en) Semiconductor device and method of manufacturing a semiconductor device
CN104518010B (zh) 集成电路和制造集成电路的方法
CN103579339B (zh) 半导体器件
US20140151798A1 (en) Semiconductor Device and Method of Manufacturing a Semiconductor Device
US10381475B2 (en) Semiconductor device comprising a transistor cell including a source contact in a trench, method for manufacturing the semiconductor device and integrated circuit
CN105977290A (zh) 半导体器件、集成电路和制造半导体器件的方法
CN104319288B (zh) 包括电容器结构的电子设备及其形成工艺
CN101346819B (zh) 具有凹陷场板的半导体器件及其制作方法
TW200524085A (en) Closed cell trench metal-oxide-semiconductor field effect transistor
US8159024B2 (en) High voltage (&gt;100V) lateral trench power MOSFET with low specific-on-resistance
US9608070B2 (en) Semiconductor device comprising a field effect transistor and method of manufacturing the semiconductor device
US9825148B2 (en) Semiconductor device comprising an isolation trench
CN104752492B (zh) 用于制造半导体器件的方法和半导体器件
CN103855222A (zh) 半导体器件和制造半导体器件的方法
US9318550B2 (en) Semiconductor device with device separation structures
CN107393871A (zh) 集成电路及其制造方法和半导体器件
US10658505B1 (en) High voltage device and a method for forming the high voltage device
US9324800B1 (en) Bidirectional MOSFET with suppressed bipolar snapback and method of manufacture
CN103545374B (zh) 半导体器件
CN105470140B (zh) 制造半导体器件的方法和半导体器件
KR101063567B1 (ko) Ｍｏｓ 디바이스 및 그 제조방법
CN106057897B (zh) 包括具有主体接触部分的晶体管的半导体器件及其制造方法
CN105895701B (zh) 包括晶体管阵列和终止区域的半导体器件及其制造方法
US10644146B1 (en) Vertical bi-directional switches and method for making same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171124