CN104319288B - 包括电容器结构的电子设备及其形成工艺 - Google Patents

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Abstract

本发明涉及包括电容器结构的电子设备及其形成工艺。电子设备可以包括电容器结构。在一种实施例中，该电子设备可以包括掩埋的导电区域、具有主表面的半导体层、与该主表面相邻的水平定向的掺杂区域、覆盖在水平定向的掺杂区域上的绝缘层以及覆盖在绝缘层上的导电电极。电容器结构可以包括第一电容器电极，该第一电容器电极包括电连接到水平定向的掺杂区域和掩埋的导电区域的垂直导电区域。电容器结构还可以包括电容器介电层及位于沟槽中的第二电容器电极。电容器结构可以与导电电极隔开。在另一种实施例中，电子设备可以包括第一晶体管、沟槽电容器结构及第二晶体管，其中第一晶体管耦合到沟槽电容器结构，而第二晶体管不具有对应的沟槽电容器结构。

Description

包括电容器结构的电子设备及其形成工艺
技术领域
本公开内容涉及电子设备及形成电子设备的工艺，而且更具体地说，涉及包括电容器结构的电子设备及形成这种电子设备的工艺。
背景技术
绝缘栅场效应晶体管（IGFET）是一种可以用在电源切换电路中的常见晶体管类型。IGFET包括源极区域、漏极区域、在源极和漏极区域之间延伸的沟道区域，以及与沟道区域相邻的栅极结构。栅极结构包括布置成与沟道区域相邻并且通过栅极介电层与其隔开的栅极电极。
IGFET可以在电源切换电路中使用。在使用切换电路时进行切换操作期间，电压过冲、电压下冲、振铃（ringing）或者其它不利状况会影响电源切换电路输出端子的电压。输出电容器可以帮助减小切换操作期间这种电压摆动的严重性。输出电容器的持续改进以及到工艺流程中的整合是期望的。
附图说明
实施例是通过例子说明的而且不受附图的限制。
图1包括工件一部分的横截面视图的图示，该工件包括掩埋的导电区域、掩埋的绝缘层、半导体层和介电层。
图2包括在形成水平定向的掺杂区域和resurf（降低表面电场）区域之后图1工件的横截面视图的图示。
图3包括在形成绝缘层和导电层之后图2工件的横截面视图的图示。
图4包括在形成绝缘构件、给导电层构图以便形成构图的导电层并且形成绝缘侧壁隔离件和深体掺杂区域之后图3工件的横截面视图的图示。
图5包括在形成主体区域、栅极电极、绝缘层和源极区域之后图4工件的横截面视图的图示。
图6和7包括在形成ILD层、给ILD层和绝缘层构图以便限定开口并且在开口中形成导电电极构件之后图5工件的横截面视图的图示。
图8和9分别包括在形成绝缘隔离件并给层构图以便限定延伸到掩埋的导电区域的沟槽之后图6和7工件的横截面视图的图示。
图10和11分别包括在沟槽中形成垂直导电结构之后图8和9工件的横截面视图的图示。
图12和13分别包括在形成电容器介电层和电容器电极之后图10和11工件的横截面视图的图示。
图14和15分别包括在形成另一个ILD层之后图12和13工件的横截面视图的图示。
图16和17分别包括在给层构图以便在栅极电极、导电电极构件和电容器电极之上限定接触开口之后图14和15工件的横截面视图的图示。
图18和19分别包括在给层构图以便限定到主体区域的开口并且沿着开口底部到主体区域形成重掺杂区域之后图16和17工件的横截面视图的图示。
图20和21分别包括在形成导电栓塞之后图18和19工件的横截面视图的图示。
图22和23分别包括在形成用于晶体管和电容器结构的第一级互连之后图20和21工件的横截面视图的图示。
图24包括根据一种备选实施例的工件一部分的横截面视图的图示，其中单个导电栓塞把导电电极构件和电容器电极彼此电连接。
本领域技术人员认识到，附图中元件的图示仅仅是为了简化和清晰，而不一定是按比例绘制的。例如，图中有些元件的尺寸可能相对于其它元件夸大了，以帮助提高对本发明实施例的理解。
具体实施例
以下描述结合附图是为了帮助理解在此所公开的教导而提供的。以下讨论将集中在所述教导的具体实现与实施例。这种集中的提供是为了帮助描述所述教导而不应当解释为对所述教导范围或适用性的限制。但是，基于如本申请中所公开的教导，可以使用其它实施例。
如在此所使用的，关于一个区域或结构，术语“水平定向的”和“垂直定向的”指电流流经这个区域或结构的主要方向。更具体地说，电流可以在垂直方向、水平方向或者垂直与水平方向的组合流经一个区域或结构。如果电流在垂直方向或者在其中垂成分大于水平成分的方向组合中流经一个区域或结构，则这个区域或结构将被称为是垂直定向的。类似地，如果电流在水平方向或者在其中水平成分大于垂直成分的方向组合中流经一个区域或结构，则这个区域或结构将被称为是水平定向的。
术语“金属”或者其任何变体是要指包括族1至12任何一族中、族13至16中的元素、沿着并在由原子序数13（Al）、31（Ga）、50（Sn）、51（Sb）和84（Po）定义的线之下的元素的材料。金属不包括Si或Ge。
术语“正常操作”和“正常操作状态”指电子组件或设备设计成在其下操作的条件。这种条件可以从关于电压、电流、电容、电阻或其它电参数的数据表或其它信息获得。因而，正常操作不包括在远超出其设计限制时操作电子组件或设备。
术语“功率晶体管”是要指设计成在晶体管处于断开状态时在晶体管的源极和漏极或者发射极和集电极之间维持至少10V差值来正常操作的晶体管。例如，当晶体管处于断开状态时，10V可以在源极和漏极之间维持，而不会有结击穿或其它不期望的状况发生。
术语“包括”、“包含”、“具有”或者其任何其它变体是要覆盖非排它的包括。例如，包括一个特征列表的方法、物品或装置不一定仅限于那些特征，而是可以包括没有明确列出或者此类方法、物品或装置固有的其它特征。另外，除非明确地与此相反地声明，否则“或者”指包容性或而不是排它性或。例如，条件A或B是由以下任何一个满足的：A为真（或者存在）而B为假（或者不存在），A为假（或者不存在）而B为真（或者存在），以及A和B都为真（或者存在）。
而且，采用“一个”（“a”或“an”）的使用来描述这里所描述的元件或组件。这样做仅仅是为了方便并且给出本发明范围的一般性意义。除非很清楚其意义相反，否则这种描述应当理解为包括一个、至少一个，或者单数也包括复数，或者反之亦然。例如，当这里描述单个元素时，多于一个元素可以代替单个元素使用。类似地，当这里描述多于一个元素时，单个元素可以代替多于一个元素。
基于2011年1月21日版的IUPAC元素周期表，族号对应于元素周期表中的列。
除非另外定义，否则这里所使用的所有技术和科学术语都具有与本发明所属领域普通技术人员通常理解相同的含义。材料、方法和例子仅仅是说明性的而不是要作为限制。就未在此描述的程度而言，关于具体材料和处理行为的许多细节是常规的而且可以在半导体和电子领域的教科书和其它来源中找到。
电容器结构可以结合在电子设备中并且电连接到掩埋的导电区域。在一种实施例中，电容器结构可以是沟槽电容器结构，其一个电容器电极沿着沟槽的侧壁，而另一个电容器电极更靠近电容器结构的轴向中线。该电容器结构可以具有相对高的电容。在一种特定的实施例中，电子设备中的晶体管结构可以具有电连接到掩埋的导电区域的载流电极。电容器电极之一还可以是掩埋的导电层与晶体管结构之间的电流路径。其它晶体管结构不具有对应的沟槽电容器结构。工艺流程可以整合，使得电容器电极可以在形成用于其它晶体管结构的导电栓塞的时候形成。结合以下附图与描述，这些概念会得到更好理解，这些附图与描述仅仅说明而不是限定本发明的范围。
电路示意图中的晶体管可以物理地实现为单个晶体管结构或者多个晶体管结构。在一种特定的实现中，多个晶体管结构可以把它们的漏极区域或集电极区域彼此电连接，把它们的栅极电极或基极区域彼此电连接，并且把它们的源极区域或发射极区域彼此电连接。虽然在一种实施例中只示出或使用了单个晶体管，但是晶体管可以关于晶体管结构来描述。因而，除非明确地相反声明，否则对多个晶体管结构的引用也可以覆盖单个晶体管结构。
图1包括工件100一部分的横截面视图的图示，其中工件100包括掩埋的导电区域102、掩埋的绝缘层104、半导体层106和介电层108。掩埋的导电区域102可以包括族14元素（即，碳、硅、锗或者其任意组合）而且可以是重n-型或p-型掺杂。对于本说明书，重掺杂是要指至少1×1019atoms/cm3（原子数/立方厘米）的峰值掺杂剂浓度，而轻掺杂是要指小于1×1019atoms/cm3的峰值掺杂剂浓度。掩埋的导电区域102可以是重掺杂衬底（例如，重n-型掺杂晶片）的一部分或者是位于相反导电类型的衬底之上或者位于衬底和掩埋的导电区域102之间的另一个掩埋的绝缘层（未示出）之上的掩埋的掺杂区域。在一种实施例中，掩埋的导电区域102利用n-型掺杂剂（诸如磷、砷、锑或者其任意组合）重掺杂。在一种特定的实施例中，如果掩埋的导电区域102的扩散要保持低，则掩埋的导电区域102包括砷或锑，而且在一种特定的实施例中，掩埋的导电区域102包括锑，以减少随后形成的半导体层形成期间自动掺杂的水平（与砷相比较）。掩埋的导电区域102将用于把晶体管结构的漏极和电容器结构的电容器电极电连接到电子设备的另一部分。
掩埋的绝缘层104位于掩埋的导电区域102之上。在正常操作期间，掩埋的绝缘层104帮助隔离掩埋的导电区域102上的电压与半导体层106的部分。掩埋的绝缘层104可以包括氧化物、氮化物或者氮氧化物。掩埋的绝缘层104可以包括单个膜或者具有相同或不同成分的多个膜。掩埋的绝缘层104可以具有至少大约0.2微米或至少大约0.3微米范围内的厚度。进一步来说，掩埋的绝缘层104可以具有不大于大约5.0微米或不大于大约2.0微米的厚度。在一种特定的实施例中，掩埋的绝缘层104具有在大约0.5微米至大约0.9微米范围内的厚度。掩埋的绝缘层104不是必需的，而在另一种实施例中，半导体层106可以在掩埋的导电区域102之上形成。
半导体层106位于掩埋的绝缘层104之上并且具有主表面105，晶体管和其它电子组件（未示出）在该主表面上形成。半导体层106可以包括族14元素以及关于掩埋的导电区域102所描述的任何掺杂剂或者相反导电类型的掺杂剂。在一种实施例中，半导体层106是厚度在大约0.2微米至大约5.0微米范围内并且掺杂浓度不大于大约1×1017atoms/cm3的轻掺杂n-型或p-型外延硅层，而在另一种实施例中，掺杂浓度是至少大约1×1014atoms/cm3。半导体层106可以位于工件100的全部之上。在形成时或者在选择性地掺杂半导体层106中的区域之前半导体层106中的掺杂剂浓度将被称为本底掺杂剂浓度。
介电层108可以利用热生长技术、淀积技术或者其组合在半导体层106之上形成。介电层108可以包括氧化物、氮化物、氮氧化物、有机电介质或者其任意组合。在一种实施例中，介电层108包括氧化物并且具有在大约11nm至大约50nm范围内的厚度。
图2示出了在形成水平定向的掺杂区域222和resurf区域242之后的工件，其中这些元件中每一个在图2中都示出了一个。在形成的功率晶体管中，水平定向的掺杂区域222可以至少是晶体管的漏极区域的部分。在正常操作状态，载荷子（例如，电子）或电流主要在水平方向流经水平定向的掺杂区域222。水平定向的掺杂区域222可以具有小于大约1×1019atoms/cm3且至少大约1×1016atoms/cm3的掺杂剂浓度，而且在一种实施例中深度小于大约0.9微米，而在另一种实施例中小于大约0.5微米。在一种特定的实施例中，水平定向的掺杂区域222是n-型掺杂。
Resurf区域242可以帮助保持更多电流流经水平定向的掺杂区域222而不是进入水平定向的掺杂区域222下面的半导体层106。Resurf区域242可以具有不大于大约5×1017atoms/cm3且至少大约1×1016atoms/cm3的掺杂剂浓度，而且在一种实施例中深度小于大约1.5微米，而在另一种实施例中小于大约1.2微米。在主表面105下面，Resurf区域242的峰值浓度可以在大约0.5微米至大约0.9微米的范围内。在一种特定的实施例中，resurf区域242是p-型掺杂。
在一种实施例中，水平定向的掺杂区域222可以在resurf区域242之前形成。在另一种实施例中，水平定向的掺杂区域222可以在resurf区域242之后形成。
图3包括在形成绝缘层322和导电层342之后的图示。绝缘层322可以利用热生长技术、淀积技术或者其组合形成。绝缘层322可以包括氧化物、氮化物、氮氧化物或者其任意组合。在一种实施例中，绝缘层322包括氮化物并且具有在大约20nm至大约90nm范围内的厚度。导电层342淀积在绝缘层322之上。导电层342包括导电材料或者可以通过例如掺杂使其导电。更特别地，导电层342可以包括掺杂的半导体材料（例如，重掺杂的非晶硅、多晶硅等）、包含金属的材料（难熔金属、难熔金属氮化物、难熔金属硅化物等），或者其任意组合。导电层342具有在大约0.05微米至大约0.5微米范围内的厚度。在一种特定的实施例中，导电层342将用于形成可以帮助减小漏极-栅极电容的导电电极。
图4包括在形成绝缘层502、给绝缘层502构图、给导电层342构图以便形成构图的导电层532并且形成绝缘隔离件522和深体掺杂区域542之后的图示，这些元素在图5中都示出了一个。绝缘层502可以包括一个或多个绝缘膜。在如图4中所示出的实施例中，绝缘层502淀积在导电层342之上。绝缘层502可以包括氧化物、氮化物、任何氮氧化物或者有机电介质。绝缘层502具有在大约0.2微米至大约2.0微米范围内的厚度。
遮蔽层（未示出）在绝缘层502之上形成并且被构图，以限定形成晶体管结构的开口。导电层342的部分被构图，并且遮蔽特征被除去。导电层342的剩余部分是构图后的导电层532。绝缘隔离件522沿构图后的导电层532与绝缘层502的侧壁形成。在一种特定的实施例中，绝缘隔离件522包括氮化物并且是通过淀积氮化物层到大约20nm至大约90nm范围的厚度并且各向异性地蚀刻该氮化物层以形成绝缘隔离件522来形成的。由绝缘隔离件522限定的开口布置在半导体层106的将形成深体掺杂区域542及源极和沟道区域的部分之上。
相对于漏极区域与随后形成的沟道区域之间的雪崩击穿，深体掺杂区域542可以在晶体管结构的漏极区域与深体掺杂区域542之间的雪崩击穿期间提供替换路径。在一种实施例中，深体掺杂区域542的峰值浓度比沟道区域的峰值浓度深至少大约0.1微米，而在另一种实施例中，深体掺杂区域542的峰值浓度比沟道区域的峰值浓度深不大于大约0.9微米。在进一步的实施例中，深体掺杂区域542的峰值浓度在主表面105下面大约0.6微米至大约1.1微米的范围内。深体掺杂区域542可以利用单一的注入物或者注入物的组合形成。深体掺杂区域542可以接触或者可以不接触掩埋的绝缘层104。对于单一注入物或者对于具有最低投射（projected）范围的注入物（或者注入物的组合），剂量可以在大约5×1013ions/cm2（离子数/平方厘米）至大约5×1014ions/cm2的范围内。
图5包括在形成栅极介电层602、栅极电极622、沿栅极电极622暴露表面的绝缘层624、主体区域642和源极区域644之后工件的图示，其中图5示出了主体区域642和源极区域644每一个当中的一个。主体区域642可以包括用于晶体管结构的沟道区域。主体区域642具有与沟道区域和深体掺杂区域542相同的导电类型并且可以具有至少大约1×1018atoms/cm3的峰值掺杂剂浓度。在另一种未示出的实施例中，用于晶体管结构的沟道区域可以单独形成。这种沟道区域可以通过离子注入形成，剂量在大约5×1012ions/cm2至大约5×1013ions/cm2的范围内。能量可以选择成获得大约0.05微米至大约0.3微米的投射范围。
介电层108的暴露部分通过蚀刻被除去，而且栅极介电层602在沿开口底部的暴露表面之上形成。在一种特定的实施例中，栅极介电层602包括氧化物、氮化物、氮氧化物或者其任意组合并且具有大约5nm至大约50nm范围内的厚度。栅极电极622位于栅极介电层602之上并且与构图后的导电层532隔开并电隔离。栅极电极622可以通过淀积一层在淀积时就导电或者可以随后使其导电的材料来形成。这层材料可以包括包含金属或者包含半导体的材料。在一种实施例中，该层淀积到大约0.1微米至大约0.5微米的厚度。这层材料被蚀刻，以形成栅极电极622。在所示出的实施例中，栅极电极622的形成没有利用掩模并且具有侧壁隔离件的形状。栅极电极622在其基部的宽度基本上与淀积时层的厚度相同。
绝缘层624可以从栅极电极622热生长或者可以淀积在工件之上。绝缘层624的厚度可以在大约10nm至大约30nm的范围内。源极区域644从主体区域642的部分形成。源极区域644中每一个都可以包括延伸部分和重掺杂部分。延伸部分可以具有高于大约5×1017atoms/cm3并低于大约5×1019atoms/cm3的掺杂剂浓度。如果需要或者期望，则附加的绝缘隔离件集合（未示出）可以在形成源极区域644的重掺杂部分之前形成。这种绝缘隔离件的形成覆盖了源极区域644的延伸部分并且使重掺杂部分进一步从栅极电极622移位。绝缘隔离件可以通过淀积绝缘层并各向异性地蚀刻绝缘层来形成。绝缘隔离件可以包括氧化物、氮化物、氮氧化物或者其任意组合，并且在绝缘隔离件的基部具有大约50nm至大约200nm范围内的宽度。
用于源极区域644的重掺杂部分的掺杂可以在形成绝缘层624之后执行。源极区域644的重掺杂部分可以允许随后进行欧姆接触并且具有至少大约1×1019atoms/cm3的掺杂剂浓度。源极区域644可以利用离子注入形成，具有与主体区域642相反的导电类型，以及与水平定向的掺杂区域222和掩埋的导电区域102相同的导电类型。
工件包括许多与图5中所示出晶体管结构相似的晶体管结构。水平定向的掺杂区域将通过随后形成的垂直导电区域电连接到掩埋的导电区域102。在后续的图中，示出了工件的不同部分，以便更好地理解获得电连接到沟槽电容器结构的晶体管结构和没有电连接到沟槽电容器结构的晶体管结构的整合技术。
图6和7包括在形成层间介电（ILD）层702、给ILD层702构图以便限定开口722和724并且形成导电电极构件732和734之后工件的图示。图6和7示出了开口722和724每一个当中的一个。与开口722和724相似的其它开口可以在工件中其它位置形成。图6对应于工件中随后沟槽电容器结构将与晶体管结构相邻地形成的部分，而图7对应于工件中随后垂直导电区域将与另一个晶体管结构相邻地形成的部分。图6和7中的晶体管结构基本上是彼此完全相同的。在一种实施例中（未示出），晶体管结构可以不同。例如，这种晶体管的源极区域644可以利用在工艺流程中相对早形成的垂直导电结构电连接到掩埋的导电区域102。
ILD层702可以包括氧化物、氮化物、氮氧化物、有机电介质或者其任意组合。ILD层702可以包括具有基本上恒定或者变化的成分（例如，进一步来自半导体层106的高磷含量）的单个膜或者多个离散的膜。蚀刻停止膜、抗反射膜或者其组合可以在ILD层702内或之上使用，以帮助处理。ILD层702可以淀积到大约0.5微米至大约2.0微米范围内的厚度。ILD层702可以被平面化，以改善后续处理操作期间（例如，平版印刷、后续抛光等）的工艺边际（process margin）。
构图后的遮蔽层（未示出）在ILD层702之上形成。如图6和7中所示出的，ILD层702和绝缘层502的部分被构图，以限定开口722和724。开口722显著地比开口724宽，因为沟槽电容器结构随后将在开口722下面形成。构图后的遮蔽层可以在ILD层702被构图之后除去，以限定最初延伸到（图5中所示出的）构图的导电层532的开口722和724。下面是对在确定开口722和724宽度时的考虑的更具体描述。在阅读本说明书之后，本领域技术人员将认识到这些信息提供指导而不是限制如在此所述的概念。
参考图6，开口722具有使得用于沟槽电容器结构的层可以在随后形成的沟槽中形成的宽度。导电电极构件734和随后形成的绝缘层（在图6中未示出）将布置在开口722中。用于形成电容器结构的层的厚度可以至少部分地用于限定随后形成的沟槽的宽度。在一种实施例中，开口722具有至少0.7微米的宽度，而在另一种实施例中，开口722具有至少1.1微米的宽度。相比理论限制而言，开口722的最大宽度更多地是由实际考虑确定的。更宽的沟槽占用更大的空间而且会减少可以利用工件形成的组件的个数。如果内部电容器电极（更靠近随后形成的沟槽的中心轴）要填充沟槽，则可能需要用于形成内部电容器电极的导电层的更多材料，而且这种导电层的去除将花费更长时间。如果导电层不完全填满沟槽，则与其它接触开口相比，随后形成的接触开口可能需要更深地延伸到沟槽中并且需要单独的遮蔽与蚀刻顺序。在一种实施例中，开口722可以具有不大于大约5微米的宽度，而且在另一种实施例中，开口722可以具有不大于大约4微米的宽度。在一种特定的实施例中，开口722具有在大约1.5微米至大约3微米范围内的宽度。
参考图7，沟槽电容器结构不在开口724下面形成，因此，开口724显著地比开口722窄。导电电极构件734和随后形成的绝缘层（在图7中未示出）将位于开口724中并且可以用于限定随后形成的沟槽的宽度。在一种实施例中，开口724可以具有至少0.5微米的宽度，而在另一种实施例中，开口724可以具有至少大约0.8微米的宽度。如果开口724太宽，则沟槽电容器结构将在随后形成的、将位于开口724下面的沟槽中形成。在一种实施例中，开口724可以不大于3.0微米，而在另一种实施例中，开口可以不大于大约2.5微米。在一种特定的实施例中，开口724具有大约1.1微米至大约2.0微米范围内的宽度。
在限定开口722和724之后，导电层在ILD层702之上及开口722和724中形成。导电电极构件734沿开口的侧壁形成，并且构图后的导电层532被蚀刻，以形成如图6和7中所示出的导电电极构件732。导电电极构件734可以允许更简化的工艺流程、更大的工艺边际或者二者兼有，因为可以制作到导电电极构件734的随后形成的接触开口而且这种接触开口不需要延伸到导电电极构件732。导电电极构件734可以通过淀积一层如前面关于导电层342所述的任何材料来形成。用于导电电极构件734和导电层342的层可以具有相同的成分或者不同的成分。用于导电电极构件734的层只填充开口722和724的部分而不是全部，并且可以具有大约50nm至大约400nm范围内的厚度。层被各向异性地蚀刻，以便除去该层覆盖在ILD层702上的部分。蚀刻可以继续，以便使导电电极构件734最上面的点凹进开口722和724中，并且蚀刻刻构图的导电层532，以形成导电电极构件732。导电电极构件732和734彼此邻接，并且导电电极构件732和734的组合形成帮助减小用于晶体管结构的漏极-栅极电容的导电电极。
图8和9包括在形成绝缘隔离件802并且给层构图以便限定沟槽822和824之后工件的图示，在图8和9中示出了沟槽822和824中每一个当中的一个。绝缘隔离件802可以利用如前面关于绝缘隔离件522所述的任何材料和形成技术形成。绝缘隔离件802可以足够宽，以允许导电电极构件732和734与随后在沟槽中形成的导电栓塞之间足够高的击穿电压。在一种实施例中，用于形成绝缘隔离件的层可以淀积到大约击穿电压10倍的厚度，其中厚度以nm为单位测量，而电压以V为单位测量。因而，对于20V的击穿电压，用于绝缘隔离件802的层可以淀积到大约200nm。电压与厚度之间的关系可以用作指导而不是要作为绝对值。在另一种实施例中，层可以淀积到大约110nm至大约400nm范围内的厚度。暴露的ILD层702沿其最上面表面的部分可以在形成绝缘隔离件802的时候被蚀刻。绝缘隔离件802还具有拐点806。拐点806可能会由于导电电极构件734把其最上面的点与ILD层702的上表面显著隔开而存在。
绝缘层322、介电层108、水平定向的掺杂区域222、resurf区域242、半导体层106和掩埋的绝缘层104的部分被构图，以限定暴露掩埋的导电区域102的部分的沟槽822和824。在一种实施例中，构图可以利用各向异性蚀刻形成。暴露的ILD层702沿其最上面表面的部分可以在蚀刻绝缘层322、介电层108、掩埋的绝缘层104或者其任意组合的时候被蚀刻。如果需要或期望，则蚀刻可以继续蚀刻掩埋的导电区域102的一部分。在一种实施例中，沟槽822和824可以延伸到掩埋的导电区域102中大约0.2微米至大约2.0微米的范围。在另一种实施例中，沟槽822和824可以比以上所述的更深或更浅。在一种特定的实施例中，由于导电电极构件734和绝缘隔离件802，沟槽822和824中每一个的宽度已经从如最初限定的开口722和724的宽度减小了。因而，在水平定向的掺杂区域222的沟槽822和824的宽度大致是形成时开口722和724的宽度减去用于形成导电电极构件734和绝缘隔离件802的层的厚度的两倍。
在进一步的实施例中，掩埋的绝缘层104可以不存在。沟槽822和824可以完全地或者只部分地延伸到掩埋的导电区域102。如果沟槽822和824只部分地而不是完全地延伸到掩埋的导电区域102，则沟槽822和824的底部可以被掺杂，以确保半导体层106沿沟槽底部的部分电连接到掩埋的导电区域102。
图10和11包括在形成垂直导电结构1022和1024之后的图示，其中垂直导电结构1022和1024可以把水平定向的掺杂区域222和掩埋的导电区域102彼此电连接。虽然示出了导电结构1022和1024每一个当中的一个，但是其它导电结构可以在电子设备中别的地方形成。在如图10中所示出的实施例中，垂直导电结构102只填充沟槽822较窄部分的一部分而不是全部。垂直导电结构1022可以是用于在沟槽822中形成的电容器结构的电容器电极的一部分。垂直导电结构1022具有对应于拐点806的拐点1026。当垂直导电结构1022和1024凹进沟槽822和824时，沟槽822可以进一步延伸到掩埋的导电区域102中。垂直导电结构1024在水平定向的掺杂区域222处及其下面基本上完全填满沟槽的较窄部分。由于绝缘隔离件802的暴露表面的形貌，垂直导电结构1024的顶部可以有凹口1028。
垂直导电结构1022和1024可以从在ILD层702之上及沟槽822和824中形成的导电层形成。在一种特定的实施例中，导电层只部分地而不是完全填满沟槽822，并且基本上完全填满沟槽824。导电层可以包括包含金属或包含半导体的材料。在一种实施例中，导电层可以包括重掺杂的半导体材料，诸如非晶硅或多晶硅。在另一种实施例中，导电层包括多个膜，诸如粘合膜、阻挡膜和导电填充材料。在一种特定的实施例中，粘合膜可以包括难熔金属，诸如钛、钽、钨等；阻挡膜可以包括难熔金属氮化物，诸如氮化钛、氮化钽、氮化钨等，或者难熔金属-半导体-氮化物，诸如TaSiN；而导电填充材料可以包括钨或者硅化钨。在一种更特定的实施例中，导电层可以包括Ti/TiN/W。膜的数量以及那些膜的成分的选择依赖于电性能、后续热循环的温度、其它标准或者其任意组合。难熔金属和包含难熔金属的化合物可以经受高温（例如，难熔金属的熔点可以是至少1400℃）、可以保形淀积，并且比重掺杂的n-型硅具有更低的体积电阻率。在阅读本说明书之后，本领域技术人员将能够确定导电层的成分满足他们对特定应用的需求或期望。
导电层位于ILD层702之上的部分被除去。这种去除可以利用化学-机械抛光或者毯式蚀刻技术来执行。执行蚀刻或其它去除操作，以便使导电层进一步凹进沟槽822和824中，形成垂直导电结构1022和1024，如图10和11中所示出的。如果垂直导电结构1022和掩埋的导电区域102包括相同的材料（例如，硅），则掩埋的导电区域102的一部分可以被蚀刻，如图10中所示出的。
在另一种实施例中，垂直导电结构1024和掩埋的导电区域102包括不同的材料。因而，沟槽822的深度不能像图10中所示出的那样深。在另一种实施例中，蚀刻可以延伸，以进一步加深掩埋的导电区域102中的沟槽822，从而进一步增加所形成的电容器的电容。因而，与沟槽824相比，沟槽822可以更深地延伸到掩埋的导电区域102中。在一种实施例中，与沟槽824相比，沟槽822可以延伸到掩埋的导电区域102中至少深大约0.2微米。在另一种实施例中，沟槽822可以比沟槽824延伸到掩埋的导电区域102中至少深大约0.3微米。在进一步的实施例中，沟槽822可以比沟槽824延伸到掩埋的导电区域102中深不大于大约2.0微米。在另一种进一步的实施例中，沟槽822可以比沟槽824延伸到掩埋的导电区域102中深部大于大约1.1微米。在阅读本说明书之后，本领域技术人员将能够为特定的应用选择材料并确定掩埋的导电区域102中沟槽822的深度。
垂直导电结构1022和1024最上面的高度至少位于与沟槽822紧邻的水平定向的掺杂区域222的最低高度。由于垂直导电结构1022和1024最上面的高度延伸到比水平定向的掺杂区域222高的高度，因此耦合到导电电极构件732和734的寄生电容可能变得显著。在一种特定的实施例中，垂直导电结构1022和1024可以延伸到不高于主表面105的高度。没有垂直导电结构1022和1024被导电电极构件732和734覆盖。从顶部看，垂直导电结构1022和1024在导电电极的紧邻的导电电极构件734对之间。在完成的电子设备中，掩埋的导电区域102可以提供到晶体管漏极的电连接。
垂直导电结构1022和1024是垂直导电区域的例子。在另一种实施例中，可以使用不同类型的垂直导电区域。例如，在其中不存在掩埋的绝缘层104的实施例中，垂直导电区域可以是垂直导电结构1022和1024或者可以通过掺杂水平定向的掺杂区域222、resurf区域242和半导体层106的部分以形成从水平定向的掺杂区域222到掩埋的导电区域102延伸的重掺杂区域来形成。该重掺杂区域具有与水平定向的掺杂区域222相同的导电类型并且可以具有与垂直导电结构1022和1024相似的形状。该重掺杂区域可以利用处于不同能量的不同注入物形成，使得在水平定向的掺杂区域222与掩埋的导电区域102之间进行相对低电阻的连接。当垂直导电结构被重掺杂区域代替时，重掺杂区域可以在工艺流程中更早地形成。
图12和13包括在形成电容器介电层1202和电容器电极1222之后的图示。电容器介电层1202可以包括氧化物、氮化物、氮氧化物或者其任意组合并且可以热生长、淀积或者其组合。电容器介电层1202可以包括单个膜或者多个膜。在一种特定的实施例中，电容器介电层1202可以包括一个氧化物膜和一个氮化物膜，而在另一种实施例中，电容器介电层1202可以包括一个氧化物膜、一个氮化物膜以及另一个氧化物膜（ONO）。电容器介电层1202只部分地而不是完全填满沟槽822较窄部分的剩余部分。在如示出的实施例中，电容器介电层1202的一部分延伸到掩埋的导电区域102中并且可以与掩埋的导电区域102邻接。
电容器电极1222可以从导电层形成，该导电层可以包括关于用于形成用于垂直导电结构1022和1024的导电层所使用的导电层所描述的任何材料或者用关于其所描述的任何技术形成。在一种实施例中，在ILD层702之上及沟槽822和824中形成的导电层具有与用于形成垂直导电结构1022和1024的导电层相同的成分并且利用与其相同的技术形成。在另一种实施例中，在ILD层702之上及开口722和724中形成的导电层具有与用于形成垂直导电结构1022和1024的导电层不同的成分并且利用与其不同的技术形成。用于电容器电极1222的导电层基本上完全填满沟槽822的窄部分而且可以完全填满或者可以不完全填满沟槽822较宽的部分。
导电层位于ILD层702之上的部分被除去。这种去除可以利用化学-机械抛光或者毯式蚀刻技术来执行。如果需要或期望，则执行蚀刻或其它去除操作，以便使导电层进一步凹进沟槽822中，形成电容器电极1222，如图12中所示出的，并且除去覆盖在沟槽824中电容器介电层1202之上的导电层的任何剩余部分。处于对应于图13位置的工件不包括导电层用于形成电容器电极1222的任何部分。在过程中这个时候，沟槽电容器结构已经形成。在如图12中所示出的实施例中，沟槽822中的沟槽电容器结构包括电容器电极，该电容器电极包括垂直导电结构1022和掩埋的导电区域102；电容器介电层1202；及电容器电极1222。参考图13，沟槽824不包括具有电容器介电层的电容器结构。
图14和15包括在形成ILD层1402之后工件的图示。ILD层1402在电容器介电层1202之上形成并且基本上完全填满沟槽822和824的剩余部分（在图12和13中标记）。ILD层1402可以包括如前面关于ILD层702所述的任何材料、膜和厚度。ILD层1402可以具有与ILD层702相同或不同的材料、膜和厚度。ILD层1402可以平面化。在如图14和15中所示出的实施例中，ILD层1402的一部分覆盖在ILD层702上面。在另一种实施例中（未示出），基本上覆盖在ILD层702上面的ILD层1402的全部都可以被除去。
构图后的遮蔽层（未示出）在工件之上形成并且限定开口，接触栓塞随后将在该开口下形成。在如图16和17所示出的实施例中，ILD层1402、电容器介电层1202、ILD层702和绝缘层502被构图，以限定接触开口，包括到栅极电极622的开口1622、到导电电极构件734的开口1634和到电容器电极1222的开口1652。虽然在图16和17中没有示出，但是到位于其它位置的其它栅极电极622、导电电极构件734和电容器电极1222的其它接触开口也可以限定。
图18和19包括在给层构图以便限定开口1852和掺杂区域1842之后工件的图示。开口1852允许进行源极/主体接触。ILD层1402和702、电容器介电层1202及栅极介电层602可以被构图，以限定开口1852。开口1852延伸通过源极区域644到达主体区域642。在另一种实施例中，开口1852可以延伸通过主体区域642到达深体掺杂区域542。开口1852的底部可以被掺杂，以形成重掺杂区域1842，该区域允许形成到主体区域642的欧姆接触。重掺杂区域1842具有与主体区域642相同的导电类型和至少1×1019atoms/cm3的掺杂剂浓度。
在一种实施例中，在形成开口1852之后，牺牲层（未示出）可以沿源极区域644的暴露部分形成，以减少这种区域的反掺杂（counterdoping）的可能性。如果需要或者期望，则牺牲层可以沿开口1852的底部各向异性地被蚀刻。重掺杂区域1842可以通过离子注入或者其它合适的掺杂技术形成。工件可以退火，以激活在接触开口工序中引入到工件中的掺杂剂。在掺杂与退火之后，牺牲层被除去，以暴露源极区域644的部分。
图20和21包括在形成导电栓塞2022、2034、2042和2052之后的图示。导电栓塞2022电连接到晶体管结构的栅极电极622，导电栓塞2034电连接到导电电极构件734，导电栓塞2042电连接到源极区域644及晶体管结构的主体，而导电栓塞2052电连接到电容器电极1222。在一种实施例中，ILD层1402中没有导电栓塞电连接到水平定向的掺杂区域222或者垂直导电结构1024。用于晶体管结构的漏极包括水平定向的掺杂区域222的部分并且经垂直导电结构1022和1024电连接到掩埋的导电区域102。
在一种实施例中，导电栓塞2022、2034、2042和2052可以利用多个膜形成。在一种实施例中，包括难熔金属的层可以淀积在工件之上及开口1622、1634、1652和1852中，其中难熔金属诸如Ti、Ta、W、Co、Pt等。如果需要或期望，则包括金属氮化物层的层可以淀积在包括难熔金属的层之上。工件可以退火，使得包括难熔金属的层的部分与暴露的硅，诸如基本上单晶或多晶硅，选择性地发生反应，以形成金属硅化物。因而，栅极电极622、导电电极构件734、源极区域644、主体区域642及重掺杂区域1842的部分可以与包括难熔金属的层中的金属发生反应，以形成金属硅化物。如果电容器电极1222包括硅，则难熔金属也可以与电容器电极1222的一部分发生反应。包括接触绝缘层的难熔金属的层的部分不发生反应。金属氮化物层可以形成，以进一步填充开口的一部分，但不是其剩余部分。金属氮化物层可以充当阻挡层。导电材料层填充接触开口1622、1634、1652和1852的剩余部分。包括难熔金属的层、金属氮化物层和覆盖在ILD层1402之上的导电材料的部分被除去，以形成导电栓塞2022、2034、2042和2052。
图22和23包括在形成第一级互连之后工件的图示。ILD层2202可以包括如前面关于ILD层702所述的任何成分。ILD层2202可以具有与ILD层702基本上相同的成分或者不同的成分。ILD层2202被构图，以限定接触开口。
形成至少部分地在ILD层2202中的开口内延伸的互连2222、2234、2242、2322、2334和2342。互连2222和2322电连接到导电栓塞2022和栅极电极622。互连2222可以是同一个互连的部分或者可以是在不同互连级电连接的不同互连。互连2322可以是同一个互连的部分或者可以是在不同互连级电连接的不同互连。互连2222不能电连接到互连2322，因此图22中的晶体管结构可以与图23中的晶体管结构独立地控制。互连2234和2334电连接到导电栓塞2034和导电电极构件734。互连2242和2342电连接到导电栓塞2042、源极区域644和主体区域642。互连2234和2242可以彼此电连接，而且互连2334和2342可以彼此连接。依赖于电子设备的设计，互连2234、2242、2334和2342可以彼此电连接或者可以不彼此电连接。在一种特定的实施例中，互连2234、2242、2334和2342彼此电连接并且连接到电源端子，诸如VS。
虽然没有示出，但是，根据需要或期望，附加的或者更少的层或特征可以用于形成电子设备。场隔离区域没有示出，但是可以用于帮助电隔离功率晶体管的部分。在另一种实施例中，可以使用更多的绝缘与互连级。钝化层可以在工件之上或者在互连级中形成。在阅读本说明书之后，本领域技术人员将能够确定用于他们特定应用的层与特征。
电子设备可以包括基本上与图22和23中所示出晶体管结构基本上完全相同的许多其它晶体管和电容器结构。例如，图23中的晶体管结构可以彼此并联，以形成晶体管。这种配置可以给予电子设备足够有效的沟道宽度，这种沟道宽度可以支持在电子设备正常操作期间所使用的相对高的电流流。电容器结构可以整合到工艺流程中并且占用相对小的面积。
在还有另一种实施例中，一个或多个双极晶体管可以代替场效应晶体管使用。在这种实施例中，载流电极可以包括发射极区域与集电极区域来代替源极区域与漏极区域，并且控制电极可以包括基极区域来代替栅极电极。如果使用掩埋的集电极，则掩埋的集电极可以被构图，以允许进行到掩埋的导电区域102的适当隔离的连接。
图24包括另一种实施例的图示，其中导电栓塞2434可以把导电电极构件734电连接到电容器结构的电容器电极2422。如前所述的处理可以被修改，使得电容器电极2422最上面的部分位于比如图12中所示出的电容器电极1222更高的高度。接触开口1634和1652及导电栓塞2034和2052被把导电电极构件734电连接到电容器电极2422的单个接触开口和单个导电栓塞2434代替。
所述实施例可以允许相对高电容的电容器在不占用工件大面积的情况下形成。电容器结构对于为诸如高频电压调节器中的功率切换电路的电路获得高输出电容会是有用的。
许多不同方面与实施例都是可能的。以下描述那些方面与实施例中的一些。在阅读本说明书之后，本领域技术人员将认识到，那些方面与实施例仅仅是说明性的而不限制本发明的范围。实施例可以符合以下列出的任意一个或多个条款。
条款1.一种电子设备，可以包括掩埋的导电区域以及具有主表面和相反表面的半导体层，其中掩埋的导电区域布置成相比主表面来说更靠近相反表面，而且半导体层限定具有侧壁并且与主表面相邻并且朝着掩埋的导电区域延伸的沟槽。该电子设备还可以包括与主表面相邻的水平定向的掺杂区域、覆盖在水平定向的掺杂区域上的第一绝缘层、覆盖在第一绝缘层上的导电电极、电容器结构。该电容器结构可以包括第一电容器电极、电容器介电层和位于沟槽中的第二电容器电极。第一电容器电极可以包括与沟槽侧壁相邻并且朝着掩埋的导电区域延伸的垂直导电区域，其中垂直导电区域电连接到水平定向的掺杂区域和掩埋的导电区域。该电容器结构可以与导电电极隔开并且不位于其下面。
条款2.条款1的电子设备，其中第一电容器电极位于电容器介电层与沟槽的侧壁之间。
条款3.条款1的电子设备，其中第一电容器介电层与沟槽的侧壁邻接。
条款4.条款1的电子设备，其中水平定向的掺杂区域至少是晶体管结构的漏极区域或集电极的部分。
条款5.条款4的电子设备，还包括晶体管结构的栅极电极或基极区域，以及晶体管结构的源极区域或发射极，其中导电电极电连接到源极或发射极区域。
条款6.条款1的电子设备，其中电容器介电层包括氮化物膜。
条款7.条款6的电子设备，其中电容器介电层还包括氧化物膜。
条款8.条款7的电子设备，其中氧化物膜位于第一电容器电极和氮化物膜之间。
条款9.条款1的电子设备，其中导电电极具有基本上位于沿第一平面的第一部分和具有基本上与第一平面垂直的高度的第二部分，而第二电容器电极具有位于比导电电极第一部分的最高高度更高的高度的最上面位置。
条款10.条款9的电子设备，其中同一个导电栓塞邻接第二电容器电极以及导电电极的第二部分。
条款11.一种电子设备，可以包括掩埋的导电区域以及具有主表面和相反表面的半导体层，其中掩埋的导电区域布置成相比主表面来说更靠近相反表面，半导体层限定具有侧壁的第一沟槽，而且第一沟槽与主表面相邻并且朝着掩埋的导电区域延伸。该电子设备还可以包括第一晶体管结构、第一垂直导电区域以及第一沟槽电容器结构，其中晶体管结构包括与主表面相邻的第一水平定向的掺杂区域，第一垂直导电区域电连接到第一水平定向的掺杂区域和掩埋的导电区域，而第一沟槽电容器结构包括包含第一垂直导电区域的第一电容器电极、第一沟槽中的电容器介电层以及第一沟槽中的第二电容器电极。该电子设备还可以包括第二晶体管结构及电连接到第二水平定向的掺杂区域和掩埋的导电区域的第二垂直导电区域，第二晶体管结构包括与主表面相邻的第二水平定向的掺杂区域；其中第二垂直导电区域不是具有电容器介电层的任何沟槽电容器结构的部分。
条款12.条款11的电子设备，其中半导体层还限定具有侧壁的第二沟槽，其中第二沟槽与主表面相邻并且朝着掩埋的导电区域延伸，而且第二垂直导电区域包括基本上完全填满第二沟槽的剩余部分的第二垂直导电结构。
条款13.条款12的电子设备，其中第一垂直导电区域包括只部分地而不是完全填满第一沟槽的第一垂直导电结构。
条款14.条款11的电子设备，其中第一和第二晶体管结构是功率晶体管。
条款15.一种形成电子设备的工艺，可以包括提供工件，该工件包括掩埋的导电区域以及位于该掩埋的导电区域之上的半导体层，其中半导体层具有主表面和相反的表面，而且其中掩埋的导电区域布置成相比主表面来说更靠近相反的表面。该过程还可以包括形成晶体管结构的栅极电极，以及在形成栅极电极之后形成沟槽电容器结构，其中沟槽电容器电连接到掩埋的导电区域及晶体管结构的载流电极。
条款16.条款15的工艺，还包括形成与主表面相邻的导电电极，其中形成栅极电极是在形成导电电极之后执行的。
条款17.条款15的工艺，其中形成沟槽电容器结构包括构图半导体层，以限定与主表面相邻并且朝着掩埋的导电区域延伸的沟槽、在该沟槽中形成电容器介电层，以及在形成电容器介电层之后在沟槽中形成第一电容器电极。
条款18.条款17的工艺，其中形成沟槽电容器结构还包括在形成电容器介电层之前在沟槽中形成第二电容器电极。
条款19.条款18的工艺，还包括形成与主表面、沟槽和第二电容器电极相邻的水平定向的掺杂区域。
条款20.条款17的工艺，其中形成沟槽电容器结构还包括形成第二电容器电极，该第二电容器电极包括半导体层延伸到掩埋的导电区域的掺杂部分。
应当指出，不是以上在通用描述或例子中描述过的所有行为都是必需的，具体行为的一部分可能不是必需的，而且一个或多个更进一步的行为可以除描述过的那些之外被执行。还有，行为列出的次序不一定是它们执行的次序。
以上关于具体实施例描述了好处、优点以及对问题的解决办法。但是，可能造成任何好处、优点或解决办法出现或变得更加明确的好处、优点、对问题的解决办法及任何特征都不应当认为是任何或所有权利要求的关键性、必需或基本特征。
这里所描述的实施例的说明书与图示是要提供对各种实施例的结构的一般性理解。该说明书与图示不是要用作对使用这里所述结构或方法的装置与系统的所有元件与特征的详尽和综合描述。单独的实施例可以结合起来在单个实施例中提供，而且反过来，为了简洁而在单个实施例背景下描述的各种特征也可以单独地或者以任意组合提供。另外，对范围中所陈述的值的引用包括那个范围中的每个值。仅阅读本说明书之后，许多其它实施例将会对本领域技术人员明显。其它实施例可以被使用并且从本公开内容导出，使得在不背离本公开内容范围的情况下可以进行结构替换、逻辑替换或者其它变化。因此，本公开内容应当认为是说明性而不是约束性的。

Claims (10)

1.一种电子设备，包括：
掩埋的导电区域；
半导体层，具有主表面和相反的表面，其中所述掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面，并且所述半导体层限定具有侧壁并且与所述主表面相邻并且朝着所述掩埋的导电区域延伸的沟槽；
水平定向的掺杂区域，与所述主表面相邻，其中所述水平定向的掺杂区域是晶体管结构的漏极区域或者集电极的至少部分；
第一绝缘层，覆盖在所述水平定向的掺杂区域上；
导电电极，覆盖在所述第一绝缘层上；
电容器结构，包括：
第一电容器电极，包括与所述沟槽的所述侧壁相邻并且朝着所述掩埋的导电区域延伸的垂直导电区域，其中所述垂直导电区域电连接到所述水平定向的掺杂区域和所述掩埋的导电区域；
电容器介电层；以及
第二电容器电极，位于所述沟槽中，
其中所述电容器结构与所述导电电极隔开并且不位于所述导电电极下面。
2.如权利要求1所述的电子设备，其中：
所述第一电容器电极位于所述电容器介电层与所述沟槽的所述侧壁之间；并且
所述第一电容器电极与所述沟槽的所述侧壁邻接。
3.如权利要求1所述的电子设备，其中所述电容器介电层包括氮化物膜。
4.如权利要求3所述的电子设备，其中所述电容器介电层还包括位于所述第一电容器电极和所述氮化物膜之间的氧化物膜。
5.如权利要求1至4中任何一项所述的电子设备，其中：
所述导电电极具有位于沿第一平面的第一部分和具有与所述第一平面垂直的高度的第二部分；并且
所述第二电容器电极具有位于比所述导电电极的所述第一部分的最高高度更高的高度的最上面位置。
6.如权利要求5所述的电子设备，其中同一个导电栓塞邻接所述第二电容器电极及所述导电电极的所述第二部分。
7.一种电子设备，包括：
掩埋的导电区域；
半导体层，具有主表面和相反的表面，其中：
所述掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面；
所述半导体层限定具有侧壁的第一沟槽；并且
所述第一沟槽与所述主表面相邻并且朝着所述掩埋的导电区域延伸；
第一晶体管结构，包括与所述主表面相邻的第一水平定向的掺杂区域，其中所述第一水平定向的掺杂区域是第一晶体管结构的漏极区域或者集电极的至少部分；
第一垂直导电区域，电连接到所述第一水平定向的掺杂区域和所述掩埋的导电区域；
第一沟槽电容器结构，包括：
包括所述第一垂直导电区域的第一电容器电极；
位于所述第一沟槽中的电容器介电层；以及
位于所述第一沟槽中的第二电容器电极；
第二晶体管结构，包括与所述主表面相邻的第二水平定向的掺杂区域；以及
第二垂直导电区域，电连接到所述第二水平定向的掺杂区域和所述掩埋的导电区域，
其中所述第二垂直导电区域不是具有电容器介电层的任何沟槽电容器结构的部分。
8.一种形成电子设备的方法，包括：
提供工件，该工件包括掩埋的导电区域以及位于所述掩埋的导电区域之上的半导体层，其中所述半导体层具有主表面和相反的表面，并且其中所述掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面；
形成与所述主表面相邻的水平定向的掺杂区域，其中所述水平定向的掺杂区域是晶体管结构的漏极区域或者集电极的至少部分；
形成所述晶体管结构的栅极电极；以及
在形成所述栅极电极之后形成沟槽电容器结构，其中所述沟槽电容器电连接到所述掩埋的导电区域及所述晶体管结构的漏极区域或者集电极区域。
9.如权利要求8所述的方法，还包括形成与所述主表面相邻的导电电极，其中形成所述栅极电极是在形成所述导电电极之后执行的。
10.如权利要求8或9所述的方法，其中形成所述沟槽电容器结构包括：
构图所述半导体层，以限定与所述主表面相邻并且朝着所述掩埋的导电区域延伸的沟槽；
在所述沟槽中形成电容器介电层；以及
在形成所述电容器介电层之后在所述沟槽中形成第一电容器电极。
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