CN206003776U - 电子器件 - Google Patents

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L·塞里加
T·姚
J·皮杰卡克
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Abstract

本公开涉及电子器件，所述电子器件可包括具有主表面的半导体层；与所述主表面相邻的漂移区；与所述漂移区相邻并且与所述漂移区相比延伸到所述半导体层中更深处的漏极区；与所述主表面间隔开的降低表面场区；覆盖在所述漏极区上的绝缘层，以及穿过所述绝缘层延伸到所述漏极区的触点。在一实施方案中，所述漏极区可包括下沉区域，所述下沉区域允许在过压事件期间发生对所述降低表面场区的体击穿，其中所述体击穿发生在所述漂移区外部，并且在一具体实施方案中，远离浅沟槽隔离结构或其他敏感结构。根据本公开的实施例，可以提供具有改进性能和更长寿命的电子器件。

Description

电子器件
技术领域
本公开涉及电子器件，并且具体地讲，涉及包括漂移区和降低表面场区的电子器件。
背景技术
横向扩散金属氧化物半导体(LDMOS)晶体管可具有沟道区和沿半导体层主表面定位的相邻漂移区。在击穿期间，对绝缘结构诸如浅沟槽隔离结构或对其中接通状态电流正常流动的晶体管结构的部分的损坏，可导致LDMOS晶体管具有受损的性能或过早失效。期望此类晶体管具有改进性能和更长寿命。
实用新型内容
在击穿期间，对绝缘结构诸如浅沟槽隔离结构或对其中接通状态电流正常流动的晶体管结构的部分的损坏，可导致LDMOS晶体管具有受损的性能或过早失效。期望此类晶体管具有改进性能和更长寿命。
根据实用新型的一个方面，提供了一种电子器件，该电子器件包括具有主表面的半导体层；与主表面相邻的漂移区；与漂移区相邻并且与漂移区相比延伸到半导体层中更深处的漏极区；与主表面间隔开的降低表面场区；覆盖在漏极区上的绝缘层；以及穿过绝缘层延伸到漏极区的触点。
在一实施方案中，漂移区和漏极区具有第一导电类型，并且降低表面场区具有与第一导电类型相反的第二导电类型。
在另一实施方案中，该电子器件还包括与主表面相邻的源极区；以及设置在源极区和漂移区之间的沟道区，其中降低表面场区位于沟道区下面并且具有峰值浓度深度，并且漏极区包括下沉部分，该下沉部分延伸到至少与降低表面场区的峰值浓度深度一样深的深度。
在一具体实施方案中，降低表面场区在漂移区的一部分下面延伸。
在另一具体实施方案中，下沉部分包括与降低表面场区相比具有相反导电类型的掺杂区域。
在另一具体实施方案中，该电子器件还包括第一沟槽隔离结构，该第一沟槽隔离结构邻接漏极区的下沉部分并且延伸到比下沉部分深的深度。
在一更具体实施方案中，该电子器件还包括第二沟槽隔离结构和栅极电极，其中第二沟槽隔离结构延伸到漂移区中并且具有小于漂移区的深度，设置在沟道区和漏极区之间，并且漂移区的一部分设置在沟道区和第二沟槽隔离结构之间，并且栅极电极覆盖在沟道区以及漂移区和第二沟槽隔离结构的部分上。
在另一个实施方案中，该电子器件还包括与降低表面场区间隔开的埋入式导电区，其中漏极区的下沉部分延伸到埋入式导电区。
在另一实施方案中，一种晶体管包括半导体层、漂移区、漏极区和降低表面场区的一部分，其中晶体管具有至少70V的体击穿电压。
在再一个实施方案中，在体击穿期间，最高碰撞电离的位置位于漂移区外侧。
根据本公开的实施例，可以提供具有改进性能和更长寿命的电子器件。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的剖视图的图示，该部分包括基础材料、下部半导体层、埋入式导电区以及上部半导体层。
图2包括在上部半导体层内形成掺杂区域后图1的工件的剖视图的图示。
图3包括在形成浅沟槽隔离结构和深沟槽隔离结构后图2的工件的剖视图的图示。
图4包括在形成栅极介电层、栅极电极、漏极接触区域、源极区以及主体接触区域后图3的工件的剖视图的图示。
图5包括在形成基本完成电子器件后图4的工件的剖视图的图示。
图6包括比较器件的体击穿的模拟。
图7包括如图5所示的电子器件的体击穿的模拟。
图8包括工件的一部分的剖视图的图示，该部分包括埋入式导电区、埋入式绝缘层、半导体层以及介电层。
图9包括在形成漂移掺杂区域和降低表面场区后图8的工件的剖视图的图示。
图10包括在形成绝缘层和导电层后图9的工件的剖视图的图示。
图11包括在形成绝缘构件、将导电层图案化以形成导电电极构件、绝缘侧壁间隔物以及深度主体掺杂区域后图10的工件的剖视图的图示。
图12包括在形成主体区域、栅极电极、绝缘层以及源极区后图11的工件的剖视图的图示。
图13包括在形成图案化层间介电层以及在由图案化层间介电层限定的开口内形成导电电极构件后图12的工件的剖视图的图示。
图14包括在形成延伸到半导体层内的绝缘间隔物和沟槽后图13的工件的剖视图的图示。
图15包括在沟槽内形成导电结构后图14的工件的剖视图的图示。
图16包括在限定通往导电电极、栅极电极以及源极区和主体接触区域的接触开口后图15的工件的剖视图的图示。
图17包括在形成基本完成电子器件后图16的工件的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施例。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施例。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施例。
如本文所用，相对于区域、构件或结构的术语“水平取向的”和“垂直取向的”是指电流流经此类区域、构件或结构的主方向。更具体地讲，电流可在垂直方向、水平方向、或垂直方向和水平方向的组合上流经区域、构件或结构。如果电流在垂直方向上或在方向的组合上流经区域、构件或结构，其中垂直分量大于水平分量，则此类区域、构件或结构将被称作垂直取向的。类似地，如果电流在水平方向上或在方向的组合上流经区域、构件或结构，其中水平分量大于垂直分量，则此类区域、构件或结构将被称作水平取向的。
术语“金属”或其任何变化形式旨在表示包括以下元素的材料：在第1至12族任一族中、在第13至16族中的元素，沿着由原子序数13(Al)、31(Ga)、50(Sn)、51(Sb)和84(Po)限定的线及其下方的元素。金属不包括Si或Ge。
术语“正常操作”和“正常操作状态”是指电子部件或器件被设计来根据其进行操作的条件。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他信息获得。因此，正常操作不包括在电子部件或器件的设计极限之外对其进行操作。
术语“功率晶体管”旨在意指一种晶体管，该晶体管被设计为在正常工作时，在晶体管处于断开状态时在晶体管的源极和漏极或发射极和集电极之间保持至少10V的差值。例如，当晶体管处于断开状态时，可在源极和漏极之间保持10V而不出现结击穿或其他不期望的状况。
术语“半导体组分”旨在表示向层提供半导体特性的并且不包含掺杂剂的层的组分。例如，n型掺杂硅层和p型掺杂硅层具有相同半导体组分，即硅。然而，n型掺杂硅层和n型掺杂GaN层具有不同半导体组分，因为硅和GaN提供半导体特性并且彼此不同。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
一种电子器件可包括晶体管结构，该晶体管结构具有漂移区和延伸到比漂移区更深深度的漏极区的下沉部分。晶体管结构还可包括降低表面场区。当超出漏极至源极击穿电压时，可发生下沉部分和降低表面场区之间的体击穿。最高碰撞电离的位置可在漂移区下面并且远离器件的其他相对敏感部分，诸如浅沟槽隔离结构。因此，接通状态电流正常流动的晶体管结构的一部分不会受损。另外，浅沟槽隔离结构内的损坏或电荷累积不太可能发生。因此，电子器件可保持良好性能更长时间并且具有更长操作寿命。如本文所述的概念非常适合LDNMOS晶体管结构。
图1包括工件100的一部分的剖视图的图示，该部分包括基础材料112、半导体层114、埋入式导电区116以及具有主表面119的半导体层118。基础材料可包括第14族元素(即，碳、硅、锗或它们的任意组合)并且可为n型或p型重掺杂的。为了本说明书的目的，重掺杂旨在意指至少约1×1019个原子/cm3的峰值掺杂剂浓度，并且轻掺杂旨在意指小于约1×1019个原子/cm3的峰值掺杂剂浓度。基础材料112可为重掺杂衬底(如，n型重掺杂晶片)的一部分。在一实施方案中，基础材料重掺杂p型掺杂剂，诸如硼。
半导体层114设置在基础材料112上方。半导体层114可包括第14族元素。在一实施方案中，半导体层114具有与基础材料112相反的导电类型。在一个具体实施方案中，下部半导体层114为轻掺杂n型外延硅层。掺杂剂可为磷、砷、锑或它们的任意组合，并且浓度可在1×1013个原子/cm3至1×1016个原子/cm3的范围内。半导体层114的厚度可取决于被形成的晶体管结构的所设计正常操作电压。例如，如果晶体管结构设计了70V的正常操作电压，则与具有12V的所设计正常操作电压的晶体管结构相比较，半导体层114可以更厚。半导体层114的厚度可在大约0.2微米至大约15微米的范围内。半导体层114可设置在基础材料112中的全部的上方。
埋入式导电区116为重掺杂的并且具有与基础材料112相反的导电类型。在一个具体实施例中，埋入式导电区116为重掺杂n型外延硅层。掺杂剂可为磷、砷、锑或它们的任意组合，并且浓度可为至少1×1019个原子/cm3。掺杂可发生在外延生长期间，或可在生长后将掺杂剂引入外延层中。埋入式导电区116可具有在0.2微米至5微米范围内的厚度。在如图所示的实施方案中，埋入式导电区116可用作垂直双极性晶体管(未示出)的集电极的一部分或作为互连层的一部分。埋入式导电区116可设置在工件100的全部上方或工件100的仅一部分上方。在另一个实施方案中，不需要埋入式导电区116并且其可能不存在。
半导体层118设置在埋入式导电区116上方并且具有主表面119，在该主表面上随后形成晶体管结构和其他电子部件。半导体层118可包括第14族元素并且与埋入式导电区116相比具有相反导电类型。在一个实施方案中，上部半导体层118为轻掺杂p型外延硅层，该硅层具有在大约0.2微米至大约13微米范围内的厚度，以及在1×1014个原子/cm3至1×1017个原子/cm3范围内的掺杂浓度。半导体层118可设置在工件100的全部上方。如所形成的或在半导体层118内选择性掺杂区域之前半导体层118内的掺杂剂浓度将被称作背景掺杂剂浓度。
在一实施方案中，基础材料112、半导体层114和118以及埋入式导电区116可具有相同半导体组分。在具体实施方案中，基础材料112可为掺杂硅晶片，并且半导体层114和118以及埋入式导电区116可为掺杂硅层。
许多掺杂区域和其他特征如在图2和图3中所示而被形成。掺杂区域和其他特征被描述的顺序不必是形成其的顺序。在阅读本说明书全文之后，技术人员将能够确定满足具体应用需要或需求的有关掺杂区域形成的顺序。
图2示出了在形成漂移区202、降低表面场区204、下沉区域206以及阱区域208后的工件。漂移区202和下沉区域206与埋入式导电区116具有相同导电类型，并且降低表面场区204具有与漂移区202、下沉区域206和埋入式导电区116的导电类型相反的导电类型。在如图所示的实施方案中，被形成的晶体管结构具有用于有源区域的环状结构。因此，图2示出了漂移区202的不同部分和下沉区域206的不同部分。
下沉区域206形成于半导体层118内并且从半导体层118的主表面119朝向埋入式导电区116延伸。在如图所示的实施方案中，下沉区域206延伸到埋入式导电区116，并且在另一个实施方案中，下沉区域206仅部分地朝向埋入式导电区116延伸并且与该导电区域间隔开。本说明书稍后将论述关于下沉区域206深度的更多细节。下沉区域206可为中等掺杂至重掺杂的。在一实施方案中，下沉区域206具有在5×1017个原子/cm3至1×1020个原子/cm3范围内的浓度。对于具体应用而言浓度可更高或更低。在其中垂直双极性晶体管也在不同位置(未示出)处形成的实施方案中，另一埋入式导电区和另一下沉区域的组合可为双极性晶体管的集电极。
漂移区202形成于半导体层118内并且从半导体层118的主表面119朝向埋入式导电区116延伸。在一实施方案中，漂移区202可具有在半导体层118厚度的1％至75％范围内的深度。就值而言，漂移区202可具有在0.2微米至5微米范围内的深度。例如，在晶体管结构内具有较低所设计正常操作电压(例如，12V)并且无浅沟槽隔离结构的应用中，漂移区202的深度可在半导体层118厚度的5％至30％或0.2微米至0.9微米范围内。在晶体管结构内具有较高所设计正常操作电压(例如，70V)和浅沟槽隔离结构的应用中，漂移区202的深度可在半导体层118厚度的31％至75％或1.1微米至5微米范围内。
漂移区202可具有轻度至中等的掺杂剂浓度。在一实施方案中，漂移区202具有在1×1015个原子/cm3至1×1018个原子/cm3范围内的掺杂剂浓度。在具体实施方案中，漂移区202为n型掺杂的。另外，在集成电路中，阱区域(未示出)可与漂移区202同时形成并且可用于数字逻辑晶体管(非功率晶体管)、电容器、电阻器或另一电子部件。
降低表面场区204形成于半导体层118内并且与主表面119间隔开。随后形成的源极区将形成于降低表面场区204上方。在侧向方向上，降低表面场区204可完全延伸或可不完全延伸到漂移区202，并且在垂直方向上，降低表面场区204的峰值掺杂剂浓度在漂移区202的最低高度附近或下面。在如图所示的实施方案中，降低表面场区204邻接漂移区202并且在漂移区202的最低高度的0.6微米之内的高度处具有峰值浓度。
阱区域208形成于半导体层内并且从半导体层118的主表面119朝向埋入式导电区116延伸。在一实施方案中，阱区域208与降低表面场区204间隔开。在具体实施方案中，阱区域208可具有在0.2微米至4微米范围内的深度。阱区域208可具有与漂移区202的掺杂剂类型相反的掺杂剂类型和轻度至中等的掺杂剂浓度。在一实施方案中，阱区域208具有在1×1015个原子/cm3至1×1018个原子/cm3范围内的掺杂剂浓度。在具体实施方案中，漂移区202为p型掺杂的。另外，在集成电路中，另一个阱区域(未示出)可与阱区域208同时形成并且可用于数字逻辑晶体管(非功率晶体管)、电容器、电阻器或另一电子部件。
图3包括在形成浅沟槽隔离结构302和深沟槽隔离结构后的图示。浅沟槽隔离结构302从主表面119延伸到在0.2微米至0.9微米范围内的深度。在侧向方向上，浅沟槽隔离结构302从下沉区域206延伸到漂移区202中，并且对于被形成的晶体管结构而言，漂移区202的一部分设置在浅沟槽隔离结构302和沟道区之间。浅沟槽隔离结构302包括一个或多个氧化物膜、氮化物膜或氮氧化物膜。在集成电路中，可使用其他浅沟槽隔离结构提供不同电子部件之间，例如数字逻辑晶体管之间的电隔离。
深沟槽隔离结构306形成于沟槽3062内，该沟槽从主表面119延伸并且进入半导体层114。在如图所示的实施方案中，沟槽3062延伸穿过半导体层114的整个厚度并且进入基础材料112。在可供选择的实施方案中，沟槽306可以不完全延伸到基础材料112。在形成沟槽之后，可在沟槽3062内形成一个或多个绝缘膜。在一实施方案中，可沿沟槽3062的壁和底部形成绝缘膜，并且可形成填充材料以填充沟槽3062的剩余部分。在如图所示的实施方案中，可以生长或沉积氧化物层3064，并且非晶或多晶半导体层3066可填充沟槽3062的剩余部分。在具体实施方案中，当半导体层114和118为硅层时，半导体膜3066为硅膜。
对于晶体管而言，下沉区域206为漏极区的下沉部分。漏极区将围绕随后形成的源极区。深沟槽隔离结构306和漏极区的外部配置的组合允许晶体管结构的面积比其中沿晶体管结构的外部周边和中心附近的漏极区形成源极区的晶体管结构小超过50％。
图4包括在形成将在下文更详细描述的栅极介电层402、栅极电极404以及掺杂区域后的图示。栅极介电层402可包括一个或多个氧化物膜、氮化物膜或氮氧化物膜。对于许多应用而言，栅极介电层具有在2nm至15nm范围内的厚度。栅极介电层可通过热生长或沉积来形成。
通过沉积导电层并且将导电层图案化以实现如图4所示的图案来形成栅极电极404。在如图所示的实施方案中，栅极电极404覆盖在浅沟槽隔离结构302的一部分上以允许在浅沟槽隔离结构302下面的漂移区202内的电荷载流子耗尽。
导电层可包括半导体层，该半导体层可原位掺杂或在沉积该层之后随后掺杂。在另一个实施方案中，导电层可包括金属。在又一个实施方案中，导电层可包括具有所需功函数的更靠近栅极介电层402的下层膜，以及用于体导电的具有不同组分的上层膜。导电层可具有在50nm至500nm范围内的厚度。对于具体应用而言，如果期望或需要，可使用其他厚度。掩蔽层(未示出)被形成并且包括与栅极电极404的平面形状相对应的掩蔽层构件。进行蚀刻以去除导电层的暴露部分，以留下栅极电极404。此外，在集成电路中，另一个图案化导电构件(未示出)可与栅极电极404同时形成并且可用于数字逻辑晶体管(非功率晶体管)、电容器电极、电阻器或另一电子部件。然后去除掩蔽层。
在半导体层118内形成降低表面场延伸区域424。降低表面场延伸区域424允许在降低表面场区204和随后形成的表面触点之间建立连接。降低表面场延伸区域424从半导体层118的主表面119朝向埋入式导电区116延伸并且延伸到降低表面场区204。在具体实施方案中，降低表面场延伸区域424可具有在0.2微米至5微米范围内的深度。降低表面场延伸区域424可具有与降低表面场区204相同的掺杂剂类型和轻度至中等的掺杂剂浓度。在具体实施方案中，降低表面场延伸区域424具有介于降低表面场区204和阱区域208的掺杂剂浓度之间的掺杂剂浓度。在一实施方案中，降低表面场延伸区域424具有在1×1015个原子/cm3至1×1018个原子/cm3范围内的掺杂剂浓度。在具体实施方案中，降低表面场延伸区域424为p型掺杂的。
形成源极区442和漏极接触区域446并且允许建立通往随后形成的导电插塞或互连件的欧姆接触。源极区442和漏极接触区域446相对浅并且沿半导体层118的主表面119定位。在具体实施方案中，源极区442和漏极接触区域446可具有在0.05微米至0.5微米范围内的深度。源极区442和漏极接触区域446可具有与下沉区域206相同的掺杂剂类型。在一实施方案中，源极区442和漏极接触区域446具有在至少1×1019个原子/cm3范围内的掺杂剂浓度。在具体实施方案中，源极区442和漏极接触区域446为n型掺杂的。此外，在集成电路中，与源极区442和漏极接触区域446具有相同导电类型的另一重掺杂区域(未示出)可与源极区442和漏极接触区域446同时形成，并且可用于数字逻辑晶体管(非功率晶体管)、电容器电极、电阻器的接触区域或另一电子部件。
形成主体接触区域444。主体接触区域444允许建立通往随后形成的导电插塞或互连件的欧姆接触。主体接触区域444相对浅并且沿半导体层118的主表面119定位。在具体实施方案中，主体接触区域444可具有在0.05微米至0.5微米范围内的深度。主体接触区域444可具有与阱区域208相同的掺杂剂类型。在一实施方案中，主体接触区域444具有至少1×1019个原子/cm3的掺杂剂浓度。在具体实施方案中，主体接触区域444为p型掺杂的。此外，在集成电路中，与主体接触区域444具有相同导电类型的另一重掺杂区域(未示出)可与主体接触区域444同时形成，并且可用于数字逻辑晶体管(非功率晶体管)、电容器电极、电阻器的接触区域或另一电子部件。
图5包括在形成层间介电(ILD)层540以及互连件544、545和546后工件的图示。ILD层540形成在工件上方并且可包括氧化物、氮化物、氮氧化物、有机电介质或它们的任意组合。ILD层540可包括具有基本上恒定或变化组分(如，距半导体层118越远磷含量越高)的单个膜或多个离散膜。可在ILD层540之内或上方使用蚀刻停止膜、抗反射膜或组合以帮助进行处理。ILD层540可沉积至在大约0.5微米至大约2.0微米范围内的厚度。在实施方案中，ILD层540可平面化或可不平面化。掩蔽层(未示出)形成在工件上方并且限定开口，在所述开口下面将随后形成ILD层540中的开口。蚀刻ILD层540的暴露部分以限定其中将随后形成互连件544、545和546的开口。然后去除掩蔽层。
在ILD层540中的开口内形成互连件544、545和546。如图所示，互连件544电连接到栅极电极404，互连件545电连接到源极区442和主体接触区域444，并且互连件546电连接到漏极接触区域446。如果下沉区域206具有足够高掺杂剂浓度以形成与互连件546的欧姆接触，则不需要漏极接触区域446。对于示出的晶体管结构，形成其他互连件，所述互连件在其他位置建立电接触。虽然互连件544、545和546被示为并排的以便简化对晶体管结构的理解，但互连件可在侧向方向上偏移以允许晶体管结构的更小面积，以减小互连件之间的电容耦合，等等。
互连件544、545和546可使用导电层来形成，该导电层包括含金属材料的一个或多个膜。在一实施方案中，导电层包括多个膜，诸如粘附膜、阻挡膜和体导电膜。在具体实施方案中，粘附膜可包括难熔金属，诸如钛、钽、钨等；阻挡层可包括难熔金属氮化物，诸如氮化钛、氮化钽、氮化钨等，或难熔金属-半导体-氮化物，诸如TaSiN；并且体导电膜可包括至少90％的Al、Cu等。在更具体实施方案中，导电层可包括Ti/TiN/Al，其中各自具有小于2％重量百分比的Cu和Si。在集成电路中，其他互连件(未示出)可与互连件544、545和546同时形成，并且可用于通往数字逻辑晶体管(非功率晶体管)、电容器电极、电阻器或另一电子部件的电连接。
虽然未示出，但是可根据需要或期望使用另外的或更少的层或特征以形成电子器件。在另一个实施方案中，可以使用更多绝缘和互连级。可在工件上或在互连级内形成钝化层。在阅读本说明书后，技术人员将能够确定针对其特定应用的层和特征。
该电子器件可包括许多其他晶体管结构，所述晶体管结构与如图5所示的晶体管结构基本上相同。晶体管结构可彼此平行连接以形成晶体管。此类配置可提供电子器件的足够大有效沟道宽度，该宽度可支持在电子器件的正常操作期间所使用的相对高电流。
在针对如图所示的实施方案超出漏极至源极击穿电压(BVDS)之后，碰撞电离不太可能导致在晶体管结构内发生不可逆或过早损坏。为了更好地理解改进，首先对比较晶体管结构进行论述。比较晶体管结构具有通往漂移区的漏极接触区域，但不具有下沉区域。比较晶体管具有约80V的BVDS。图6包括当漏极与源极和栅极中每一者之间的电压差值超出BVDS时比较晶体管结构的碰撞电离模拟的图示。最高碰撞电离发生在位于漏极区正下方并且与浅沟槽隔离结构相邻的漂移区内。电场主要在垂直方向上取向。
下沉区域206允许如图5所示的晶体管结构具有至少100V的BVDS。图7包括当漏极与源极和栅极中每一者之间的电压差值超出BVDS时晶体管结构的碰撞电离模拟的图示。最高碰撞电离发生在漂移区202正下方。在下沉区域206和降低表面场区204之间电场主要在侧向方向上。因此，最高碰撞电离与晶体管结构处于接通时电流正常流动的位置间隔开。因此，在如图所示的实施方案中，接通电流不流经之前在过压事件期间可能已损坏的半导体材料(如，硅)。此外，浅沟槽隔离结构距最高碰撞电离更远并且当超出BVDS时不太可能损坏。
此外，如前所述，与在中心具有漏极区和围绕漏极区的源极区的类似晶体管结构相比较，该晶体管的单元尺寸可减小超过50％。
图8至图17示出了形成不同晶体管结构的示例性方法。图5中示出的晶体管结构可用于相对更高电压、低电流应用。相对于图8至图17所述的晶体管结构可用于相对更低电压(例如10V至15V)和高电流，诸如用于高频能量变换器。因此，如本文所述的概念可用于多种不同的LDMOS晶体管结构。
图8包括工件101的一部分的剖视图的图示，该部分包括埋入式导电区102、埋入式绝缘层104、半导体层106以及介电层108。埋入式导电区102可包括第14族元素(即，碳、硅、锗或它们的任意组合)并且可为n型或p型重掺杂的。为了本说明书的目的，重掺杂旨在意指至少约1×1019个原子/cm3的峰值掺杂剂浓度，并且轻掺杂旨在意指小于约1×1019个原子/cm3的峰值掺杂剂浓度。埋入式导电区102可为重掺杂衬底(如，n型重掺杂晶片)的一部分或可为设置在相反导电类型的衬底上方或设置在衬底和埋入式导电区102之间的另一埋入式绝缘层(未示出)上方的埋入式掺杂区域。在一实施方案中，埋入式导电区102重掺杂n型掺杂剂，诸如磷、砷、锑或它们的任意组合。在具体实施方案中，如果要将埋入式导电区102的扩散保持较低，则埋入式导电区102包含砷或锑，并且在一具体实施方案中，埋入式导电区102包含锑以降低在随后形成的半导体层形成期间自掺杂的水平(与砷相比)。
埋入式绝缘层104设置在埋入式导电区102上方。在正常操作期间，埋入式绝缘层104有助于将埋入式导电区102上的电压与半导体层106的部分隔离。埋入式绝缘层104可包括氧化物、氮化物或氮氧化物。埋入式绝缘层104可包括单个膜或具有相同或不同组分的多个膜。埋入式绝缘层104可具有在至少大约0.2微米或至少大约0.3微米范围内的厚度。另外，埋入式绝缘层104可具有不大于大约5.0微米或不大于大约2.0微米的厚度。在具体实施方案中，埋入式绝缘层104具有在大约0.5微米至大约0.9微米范围内的厚度。不需要埋入式绝缘层104，并且在另一个实施方案中，半导体层106可形成在埋入式导电区102上。
半导体层106设置在埋入式绝缘层104上方并且具有主表面105，在该主表面上形成晶体管和其他电子部件(未示出)。半导体层106可包括第14族元素以及相对于埋入式导电区102所述的掺杂剂或相反导电类型的掺杂剂中的任何一者。在一实施方案中，半导体层106为轻掺杂n型或p型外延硅层，该硅层具有在大约0.2微米至大约5.0微米范围内的厚度，和不大于大约1×1017个原子/cm3的掺杂浓度，以及在另一实施方案中，至少大约1×1014个原子/cm3的掺杂浓度。如所形成的或在半导体层106内选择性掺杂区域之前半导体层106内的掺杂剂浓度将被称作背景掺杂剂浓度。
可使用热生长技术、沉积技术或它们的组合在半导体层106上方形成介电层108。介电层108可包括氧化物、氮化物、氮氧化物，或它们的任意组合。在一实施方案中，介电层108包括氧化物并且具有在大约11nm至大约50nm范围内的厚度。
图9示出了在形成漂移区222和降低表面场区242后的工件。漂移区222可具有小于大约1×1019个原子/cm3并且至少大约1×1016个原子/cm3的掺杂剂浓度，以及在一实施方案中小于大约0.9微米并且在另一实施方案中小于大约0.5微米的深度。在具体实施方案中，漂移区222为n型掺杂的。
降低表面场区242可帮助保持更多电流流经漂移区222而不是流入漂移区222下方的半导体层106内。降低表面场区242可具有不大于大约5×1017个原子/cm3并且至少大约1×1016个原子/cm3的掺杂剂浓度，以及在一个实施方案中小于大约1.5微米并且在另一个实施方案中小于大约1.2微米的深度。在主表面105下方，降低表面场区242的峰值浓度可在大约0.5微米至大约0.9微米的范围内。在具体实施方案中，降低表面场区242为p型掺杂的。
在一实施方案中，漂移区222可在降低表面场区242之前形成。在另一个实施方案中，漂移区222可在降低表面场区242之后形成。
图10包括在形成绝缘层322和导电层342后的图示。可使用热生长技术、沉积技术或它们的组合形成绝缘层322。绝缘层322可包括氧化物、氮化物、氮氧化物，或它们的任意组合。在一实施方案中，绝缘层322包括氮化物并且具有在大约20nm至大约90nm范围内的厚度。导电层342沉积在绝缘层322上方。导电层342包括导电材料或者可例如通过掺杂变成导电的。更具体地讲，导电层342可包括掺杂半导体材料(如，重掺杂非晶硅、多晶硅等)。导电层342具有在大约0.05微米至大约0.5微米范围内的厚度。
图11包括在形成绝缘层502、将绝缘层502图案化、将导电层342图案化以形成导电电极构件534、形成绝缘间隔物522和深主体掺杂区域542后的图示。绝缘层502可包括一个或多个绝缘层。在如图11所示的实施方案中，绝缘层502沉积在导电层342上方。绝缘层502可包括氧化物、氮化物、氮氧化物或有机电介质。绝缘层502具有在大约0.2微米至大约2.0微米范围内的厚度。
掩蔽层(未示出)形成在绝缘层502上方并且被图案化以限定在其中形成晶体管的开口。将导电层342的部分图案化，并且去除掩蔽特征。导电层342的剩余部分为导电电极构件534，其可帮助减少晶体管中的漏极至栅极电容。在具体实施方案中，导电电极构件534为水平取向的半导体构件。绝缘间隔物522沿导电电极构件534和绝缘层502的侧壁形成。在具体实施方案中，绝缘间隔物522包括氮化物，并且通过将氮化物层沉积至在大约20nm至大约90nm范围内的厚度并且对氮化物层进行各向异性蚀刻以形成绝缘间隔物522来形成。由绝缘间隔物522限定的开口设置在半导体层106中将形成深主体掺杂区域542以及源极区和沟道区的部分上方。
与漏极区和随后形成的沟道区之间的雪崩击穿不同，在晶体管的漏极区和深主体掺杂区域542之间的雪崩击穿期间，深主体掺杂区域542可提供替代路径。因此，如果将发生涉及漏极区的雪崩击穿，则电流优先于沟道区而流经深主体掺杂区域542。因此，如果发生雪崩击穿，则沟道区不太可能永久性地改变。深主体掺杂区域542的深度和浓度可与沟道区的深度和浓度有关。
在一实施方案中，深主体掺杂区域542的峰值浓度比沟道区的峰值浓度深至少大约0.1微米，并且在另一个实施方案中，深主体掺杂区域542的峰值浓度比沟道区的峰值浓度深不超过大约0.9微米。在另一实施方案中，在主表面105下方，深主体掺杂区域542的峰值浓度在大约0.6微米至大约1.1微米范围内。可使用单次注入或注入的组合来形成深主体掺杂区域542。深主体掺杂区域542可以接触或可不接触埋入式绝缘层104。对于(1)单次注入或(2)具有最低投射范围的注入组合的注入而言，剂量可在大约5×1013个离子/cm2至大约5×1014个离子/cm2范围内。
图12包括在形成栅极介电层602、栅极电极622、沿栅极电极622暴露表面的绝缘层624、主体区域642和源极区644后工件的图示。主体区域642可包括晶体管的沟道区。主体区域642可降低晶体管结构的源极和漏极之间穿通的可能性。主体区域642与沟道区和深主体掺杂区域542具有相同导电类型，并且可具有至少大约1×1018个原子/cm3的峰值掺杂剂浓度。在未示出的另一实施方案中，晶体管的沟道区可单独地形成，并且在此类实施方案中，与不具有主体区域642相比较，主体区域642降低了在沟道区和深主体掺杂区域542之间具有更多电阻区域的可能性。此类主体区域642可通过离子注入来形成，其中剂量在大约5×1012个离子/cm2至大约5×1013个离子/cm2的范围内。可选择能量以实现大约0.05微米至大约0.3微米的投射范围。在另一个实施方案中，可使用一次或多次注入来定制栅极电极622下面或与之间隔开的掺杂剂浓度和分布曲线，以实现所需阈值电压、沟道至漏极击穿电压或另一电气特性。在阅读本说明书后，技术人员将能够确定掺杂剂步骤、剂量和投射范围以针对具体应用实现掺杂区域的适当掺杂剂浓度和位置。
通过蚀刻去除介电层108的暴露部分，并且沿开口的底部在暴露表面上方形成栅极介电层602。在具体实施方案中，栅极介电层602包括氧化物、氮化物、氮氧化物或它们的任意组合，并且具有在大约5nm至大约50nm范围内的厚度。栅极电极622设置在栅极介电层602上方并且与导电电极构件534间隔开并电隔离。可通过沉积一层材料来形成栅极电极622，所述材料在沉积时为导电的或可随后变成导电的。材料层可包括含金属材料或含半导体材料。在一实施方案中，将层沉积至大约0.1微米至大约0.5微米的厚度。将材料层蚀刻以形成栅极电极622。在图示实施方案中，栅极电极622在不使用掩模的情况下形成并且具有侧壁间隔物的形状。栅极电极622在其基部的宽度与沉积时层的厚度基本上相同。
绝缘层624可从栅极电极622热生长或可沉积在工件上方。绝缘层624的厚度可在大约10nm至大约30nm的范围内。源极区644由主体区域642的部分形成。源极区644可包括延伸部分和重掺杂部分。延伸部分可具有高于大约5×1017个原子/cm3并且小于大约5×1019个原子/cm3的掺杂剂浓度。如果需要或期望，可在形成源极区644的重掺杂部分之前形成另外一组绝缘间隔物(未示出)。此类绝缘间隔物被形成为覆盖源极区644的延伸部分的部分，以及使重掺杂部分从栅极电极622位移更远。可通过沉积绝缘层并且对绝缘层进行各向异性蚀刻来形成绝缘间隔物。绝缘间隔物可包括氧化物、氮化物、氮氧化物或它们的任意组合，并且在绝缘间隔物的基部处具有在大约50nm至大约200nm范围内的宽度。
源极区644的重掺杂部分的掺杂可在形成绝缘层624后进行。源极区644的重掺杂部分允许随后形成欧姆接触并且具有至少大约1×1019个原子/cm3的掺杂剂浓度。源极区644可使用离子注入形成，具有与主体区域642相比较相反的导电类型，以及与漂移区222和埋入式导电区102相同的导电类型。
图13包括在形成层间介电(ILD)层702和导电电极构件734后工件的图示。ILD层702形成在工件上方并且可包括氧化物、氮化物、氮氧化物、有机电介质，或它们的任意组合。ILD层702可包括具有基本上恒定或变化组分(如，距半导体层106越远磷含量越高)的单个膜或多个离散膜。可在ILD层702之内或上方使用蚀刻停止膜、抗反射膜或组合以帮助进行处理。ILD层702可沉积至在大约0.5微米至大约2.0微米范围内的厚度。在如图13所示的实施方案中，ILD层702不进行平面化。在另一个实施方案中，如果需要或期望，ILD层702可进行平面化。图案化掩蔽层(未示出)形成在工件上方并且限定开口，在所述开口下方将随后形成ILD层702中的开口。蚀刻ILD层702的暴露部分以限定其中将随后形成导电电极构件734的开口。可继续蚀刻以蚀刻穿过导电电极构件534。此时可去除图案化掩蔽层。
导电电极构件734沿如图13所示的开口的侧壁形成。导电电极构件734可与导电电极构件534具有相同导电类型。导电电极构件734可包括掺杂半导体材料(如，重掺杂非晶硅、多晶硅等)、含金属材料(难熔金属、难熔金属氮化物、难熔金属硅化物等)，或它们的任意组合。
当形成导电电极构件734时，层仅填充开口的部分而非全部，并且可具有在大约50nm至大约400nm范围内的厚度。如果层尚未掺杂，则此时可使用。如果使用离子注入，则可使用倾斜角度进行离子注入以沿层的垂直部分或陡峭部分掺入掺杂剂中的一些。在具体实施方案中，倾斜角度可在5°至20°范围内。在注入的不同部分期间可旋转工件以更好地确保导电电极构件734的所有表面均掺杂。对层进行各向异性蚀刻以去除覆盖在ILD层702上的层的部分。可继续蚀刻以使开口内的导电电极构件734的最上点凹进。此时也可去除保留在开口内的导电电极构件534的任何暴露部分。
在该过程中此刻电子器件的一些特征是值得注意的。导电电极构件534和734彼此邻接。在如图所示的实施方案中，每对导电电极构件534和734为基本L形状。如图13所示，导电电极构件734更靠近导电电极构件534的特定端部定位，并且栅极电极622更靠近导电电极构件534的相对端部定位。因此，相比于导电电极构件734，栅极电极622更靠近导电电极构件534。因此，与沿导电电极构件534的两端具有导电电极构件734相比，栅极电极622和导电电极之间的电容耦合可减小。与导电电极构件734的远端相比，导电电极构件734的近端更靠近半导体层106和导电电极构件534。随后形成的接触开口将延伸到导电电极构件734，并且在一实施方案中，任何接触开口均不延伸到导电电极构件534。
图14包括在形成绝缘间隔物822和沟槽802后工件的图示。在图14和其余附图中，导电电极构件534和734的组合被称作导电电极834。另外，存在图13中所见的特征中的一些，但在图14至图17中未示出以简化对本文所述概念的理解。例如，介电层108和绝缘层322(图13中)位于导电电极834和漂移区222之间，但在图14至图17中未示出。类似地，存在栅极介电层602，但在图14至图17中未示出。此外，绝缘层502和绝缘间隔物522的部分的组合存在于图14至17中并且用参考标号502指示。
绝缘间隔物822可使用如此前相对于绝缘间隔物522所述的材料和形成技术中的任何一者来形成。绝缘间隔物822可较宽以允许导电电极834和形成于沟槽内的随后形成的导电插塞之间的足够高击穿电压。在一实施方案中，层可沉积到在大约110nm至大约400nm范围内的厚度。当形成绝缘间隔物822时，可蚀刻所暴露ILD层702沿其最上表面的部分。
可在开口内蚀刻绝缘层322、介电层108、漂移区222、降低表面场区242和半导体层106的部分。沟槽802的底部与埋入式绝缘层104和埋入式导电区102间隔开。在一实施方案中，可使用各向异性蚀刻形成图案化。当蚀刻绝缘层322、介电层108或它们的任意组合时，可蚀刻所暴露ILD层702沿其最上表面的部分。在另一实施方案中，可继续蚀刻以使得沟槽802延伸穿过埋入式绝缘层104并且进入埋入式导电区102。在图示实施方案中，沟槽802可在半导体层厚度的大约25％至75％范围内延伸，并且在一具体实施方案中，沟槽802可在大约0.3微米至3微米范围内延伸到半导体层106中。在一实施方案中，沟槽802中每一者的宽度在大约0.05微米至2微米范围内，并且在一具体实施方案中，沟槽802中每一者的宽度在大约0.1微米至大约1微米范围内。沟槽802的尺寸可彼此相同或不同。
导电层形成在ILD层702上方并且在沟槽802内，并且在一具体实施方案中，导电层基本上完全填充沟槽802。导电层可包括一个或多个膜，所述膜中的每一者均包括含金属材料或含半导体材料。在一实施方案中，导电层可包括重掺杂半导体材料的相对薄膜，诸如非晶硅或多晶硅，以及包括难熔金属的体膜。在一具体实施方案中，导电层包括多个膜，诸如重掺杂半导体膜、粘附膜、阻挡膜和导电填充材料。在一具体实施方案中，粘附膜可包括难熔金属，诸如钛、钽、钨等；阻挡层可包括难熔金属氮化物，诸如氮化钛、氮化钽、氮化钨等，或难熔金属-半导体-氮化物，诸如TaSiN；并且导电填充材料可包括钨或硅化钨。在更具体实施方案中，导电层可包包括Ti/TiN/W。膜的数量以及那些膜的组分的选择取决于电性能、后续热循环的温度、另一种标准，或它们的任意组合。难熔金属和含难熔金属的化合物可承受高温(如，难熔金属的熔点可为至少1400℃)，可以共形方式沉积，并且具有比重掺杂n型硅低的体电阻率。在阅读本说明书之后，技术人员将能够确定满足其具体应用的需要或需求的导电层的组分。
去除设置在ILD层702上方的导电层的部分。可使用化学机械抛光或毯覆式蚀刻技术进行去除。进行蚀刻或其他去除操作以使导电层进一步凹进到沟槽802内以形成垂直导电结构902，如图15所示。垂直导电结构902为漏极区的下沉部分。垂直导电结构902的最上高度可至少位于紧邻沟槽802的漂移区222的最低高度处。当垂直导电结构902的最上高度延伸到高于漂移区222的高度时，通往导电电极834的寄生电容耦合变得更大。在一具体实施方案中，垂直导电结构902可延伸到高于主表面105的高度。在另一具体实施方案中，垂直导电结构902可延伸到不高于主表面105的高度。垂直导电结构902中的每一者均不被导电电极834覆盖。从顶视图看出，垂直导电结构902位于导电电极834的导电电极构件734的紧邻对之间。
垂直导电结构902为垂直导电区域的例子。在另一实施方案中，可使用不同类型的垂直导电区域。例如，可通过掺杂漂移区222和半导体层106的部分来形成垂直导电区域。可在不同能量下使用不同注入形成掺杂区域。当垂直导电结构由掺杂区域替代时，可在工艺流程中更早形成重掺杂区域。
图16包括工件的图示，该工件包括限定如图16所示的接触开口的图案化复合绝缘层1002。ILD层形成在工件的暴露表面上方。ILD层基本上完全填充沟槽802的剩余部分。ILD层可包括如此前相对于ILD层702所述的材料、膜和厚度中的任何一者。与ILD层702相比，该ILD层可具有相同或不同材料、膜和厚度。复合绝缘层1002包括最上ILD层、ILD层702、绝缘层502、绝缘间隔物522和822、绝缘层624的部分，以及未被栅极电极622覆盖的栅极介电层602的部分。如果需要或期望，复合绝缘层1002可进行平面化。
将复合绝缘层1002图案化以限定可使用一个或多个掩蔽层形成的接触开口。掩蔽层的数量可取决于具体应用。下述实施方案为示例性的，并非旨在限制本实用新型的范围。
对于接触开口1022和1034，可以不需要掩蔽层。当复合绝缘层1002进行平面化时，可使用非选择性抛光或回蚀方法，直至暴露栅极电极622和导电电极834的部分。可进行选择性蚀刻以使栅极电极622和导电电极834凹进来限定接触开口1022和1034。该特定方法允许形成接触开口而无需单独的掩蔽操作。
掩蔽层(未示出)形成在工件上方并且包括覆盖在垂直导电结构902上的开口。蚀刻复合绝缘层1002的暴露部分以限定通往垂直导电结构902的接触开口1012。此时可去除图案化掩蔽层。接触开口1042允许针对晶体管结构形成源极/主体接触。另一掩蔽层(未示出)形成在工件上方，并且蚀刻复合绝缘层1002的暴露部分。继续蚀刻以蚀刻穿过源极区644并且沿接触开口1042的底部暴露主体区域642的一部分。接触开口1042的底部可被掺杂以形成重掺杂区域1142(图17中示出)，该区域允许形成通往主体区域642的欧姆接触。重掺杂区域1142具有与主体区域642相同的导电类型和至少1×1019个原子/cm3的掺杂剂浓度。可去除掩蔽层。可对工件退火以活化在接触开口工艺步骤期间掺入到工件中的掺杂剂。
图17包括在形成导电插塞、第一级互连件和钝化层后工件的图示。导电插塞1212电连接到垂直导电结构902，导电插塞1222电连接到栅极电极622，导电插塞1234电连接到导电电极834，并且导电插塞1242电连接到源极区644和重掺杂区域1142。在一实施方案中，复合绝缘层1002内的导电插塞中的每一者均不直接接触漂移区222或导电电极834的导电电极构件534。
在一实施方案中，导电插塞1212、1222、1242和1234可使用多个膜来形成。在一实施方案中，包括难熔金属诸如Ti、Ta、W、Co、Pt等的层可沉积在工件上方并且在接触开口1012、1022、1034和1042内。如果需要或期望，包括金属氮化物层的层可沉积在包括难熔金属的层上方。可以对工件退火以使得包括难熔金属的层的部分选择性地与暴露的硅，例如基本单晶硅或多晶硅反应，以形成金属硅化物。因此，栅极电极622、导电电极834、源极区644、主体区域642和重掺杂区域1142的部分可与包括难熔金属的层内的金属反应，以形成金属硅化物。接触绝缘层的包括难熔金属的层的部分不反应。可形成金属氮化物层以进一步填充开口的一部分，但不是开口的剩余部分。金属氮化物层可充当阻挡层。导电材料层填充接触开口1012、1022、1034和1042的剩余部分。包括难熔金属的层、金属氮化物层和覆盖在复合绝缘层1002上的导电材料的部分被去除，以形成导电插塞1212、1222、1234和1242。
ILD层1302形成在工件上方并且可包括如此前相对于ILD层702所述的组分中的任何一者。与ILD层702相比，ILD层1302可具有基本上相同组分或不同组分。将ILD层1302图案化以限定互连件开口，并且互连件1312和1342形成在互连件开口内。互连件1312接触导电插塞1212并提供通往晶体管结构的漏极的连接，并且互连件1342接触导电插塞1242并提供通往晶体管结构的源极的连接。虽然未示出，但互连件1342也电连接到导电电极834。其他互连件(未示出)接触导电插塞1222并提供通往晶体管结构的栅极的连接。钝化层1402形成在互连件1312和1342以及图17中未示出的其他互连件上方。
虽然未示出，但是可根据需要或期望使用另外的或更少的层或特征以形成电子器件。场隔离区域未示出，但可用于帮助电隔离功率晶体管的各部分。在另一个实施方案中，可以使用更多绝缘和互连级。例如，互连件1342(针对源极)和针对栅极的互连件可在一个级别，并且另一互连级下的其他互连件(未示出)可连接至互连件1312(针对漏极)。在阅读本说明书后，技术人员将能够确定针对其特定应用的层和特征。
参见如图17所示的晶体管结构，垂直导电结构902延伸超过漂移区222并且至少与降低表面场区242的峰值浓度的高度一样深。当超出晶体管结构的BVDS时，最高碰撞电离的位置在漂移区222下方。因此，当发生击穿时漂移区222内的半导体材料不会损坏。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。示例性实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1。一种电子器件，该电子器件包括具有主表面的半导体层；与主表面相邻的漂移区；与漂移区相邻并且与漂移区相比延伸到半导体中更深处的漏极区；与主表面间隔开的降低表面场区；覆盖在漏极区上的绝缘层；以及穿过绝缘层延伸到漏极区的触点。
实施方案2。根据实施方案1所述的电子器件，其中漂移区和漏极区具有第一导电类型，并且降低表面场区具有与第一导电类型相反的第二导电类型。
实施方案3。根据实施方案1所述的电子器件，还包括与主表面相邻的源极区；以及设置在源极区和漂移区之间的沟道区，其中降低表面场区位于沟道区下面并且具有峰值浓度深度，并且漏极区包括下沉部分，该下沉部分延伸到至少与降低表面场区的峰值浓度深度一样深的深度。
实施方案4。根据实施方案3所述的电子器件，其中降低表面场区在漂移区的一部分下方延伸。
实施方案5。根据实施方案3所述的电子器件，其中下沉部分包括与降低表面场区相比具有相反导电类型的掺杂区域。
实施方案6。根据实施方案3所述的电子器件，还包括第一沟槽隔离结构，该第一沟槽隔离结构邻接漏极区的下沉部分并且延伸到比下沉部分更深的深度。
实施方案7。根据实施方案6所述的电子器件，还包括第二沟槽隔离结构和栅极电极，其中第二沟槽隔离结构延伸到漂移区中并且具有小于漂移区的深度，设置在沟道区和漏极区之间，并且漂移区的一部分设置在沟道区和第二沟槽隔离结构之间；并且栅极电极覆盖在沟道区以及漂移区和第二沟槽隔离结构的部分上。
实施方案8。根据实施方案1所述的电子器件，还包括与降低表面场区间隔开的埋入式导电区，其中漏极区的下沉部分延伸到埋入式导电区。
实施方案9。根据实施方案1所述的电子器件，还包括与降低表面场区间隔开并且位于其下方的埋入式导电区，其中下沉部分与埋入式导电区间隔开。
实施方案10。根据实施方案1所述的电子器件，其中晶体管包括半导体层、漂移区、漏极区和降低表面场区的一部分，其中晶体管具有至少70V的体击穿电压。
实施方案11。根据实施方案1所述的电子器件，其中在体击穿期间，最高碰撞电离的位置位于漂移区外侧。
实施方案12。一种形成电子器件的方法，包括：提供包括具有主表面的半导体层的工件；沿主表面形成漂移区；在半导体层内形成降低表面场区，其中降低表面场区与主表面间隔开；形成与漂移区相邻并且与漂移区相比延伸到半导体层中更深处的漏极区；形成限定通往漏极区的接触开口的图案化绝缘层；以及在接触开口中形成通往漏极区的触点。
实施方案13。根据实施方案12所述的方法，其中在成品的器件中，降低表面场区在漂移区的一部分下面延伸并且与漏极区间隔开。
实施方案14。根据实施方案12所述的方法，还包括沿主表面形成源极区，其中沟道区设置在源极区和漂移区之间；降低表面场区位于沟道区下面并且具有峰值浓度深度；并且漏极区包括下沉部分，该下沉部分延伸到至少与降低表面场区的峰值浓度深度一样深的深度。
实施方案15。根据实施方案14所述的方法，还包括在形成半导体层之前形成埋入式导电区，其中进行形成漏极区使得下沉部分延伸到埋入式导电区。
实施方案16。根据实施方案14所述的方法，还包括在形成半导体层之前形成埋入式导电区，其中进行形成漏极区使得下沉部分与埋入式导电区间隔开。
实施方案17。根据实施方案14所述的方法，还包括形成第一沟槽隔离结构，该第一沟槽隔离结构邻接漏极区的下沉部分并且延伸到比下沉部分深的深度。
实施方案18。根据实施方案17所述的方法，还包括形成第二沟槽隔离结构，该结构延伸到漂移区中并且具有小于漂移区的深度；以及在沟道区以及漂移区和第二隔离沟槽结构的部分上方形成栅极电极。
实施方案19。根据实施方案12所述的方法，其中晶体管包括半导体层、漂移区、漏极区、降低表面常区域和源极区的一部分，其中晶体管具有至少70V的体击穿电压。
实施方案20。根据实施方案12所述的方法，还包括在漂移区上方形成屏蔽电极。
注意，并不需要上文在一般性说明或例子中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、必需或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种电子器件，其特征在于，包括：
具有主表面的半导体层；
与所述主表面相邻的漂移区；
与所述漂移区相邻并且与所述漂移区相比延伸到所述半导体层中更深处的漏极区；
与所述主表面间隔开的降低表面场区；
覆盖在所述漏极区上的绝缘层；以及
穿过所述绝缘层延伸到所述漏极区的触点。
2.根据权利要求1所述的电子器件，其特征在于，其中所述漂移区和所述漏极区具有第一导电类型，并且所述降低表面场区具有与所述第一导电类型相反的第二导电类型。
3.根据权利要求1所述的电子器件，其特征在于，还包括：
与所述主表面相邻的源极区；以及
设置在所述源极区和所述漂移区之间的沟道区，
其中：
所述降低表面场区位于所述沟道区下方并且具有峰值浓度深度；并且
所述漏极区包括下沉部分，所述下沉部分延伸到至少与所述降低表面场区的所述峰值浓度深度一样深的深度。
4.根据权利要求3所述的电子器件，其特征在于，其中所述降低表面场区在所述漂移区的一部分下方延伸。
5.根据权利要求3所述的电子器件，其特征在于，其中所述下沉部分包括与降低表面场区相比具有相反导电类型的掺杂区域。
6.根据权利要求3所述的电子器件，其特征在于，还包括第一沟槽隔离结构，所述第一沟槽隔离结构邻接所述漏极区的所述下沉部分并且延伸到比所述下沉部分深的深度。
7.根据权利要求6所述的电子器件，其特征在于，还包括第二沟槽隔离结构和栅极电极，其中：
所述第二沟槽隔离结构延伸到所述漂移区内并且具有小于所述漂移区的深度，设置在所述沟道区和所述漏极区之间，并且所述漂移区的一部分设置在所述沟道区和所述第二沟槽隔离结构之间；并且
所述栅极电极覆盖在所述沟道区以及所述漂移区和所述第二沟槽隔离结构的部分上。
8.根据权利要求1所述的电子器件，其特征在于，还包括与所述降低表面场区间隔开的埋入式导电区，其中所述漏极区的下沉部分延伸到所述埋入式导电区。
9.根据权利要求1所述的电子器件，其特征在于，其中晶体管包括所述半导体层、所述漂移区、所述漏极区和所述降低表面场区的一部分，其中所述晶体管具有至少70V的体击穿电压。
10.根据权利要求1所述的电子器件，其特征在于，其中在体击穿期间，最高碰撞电离的位置位于所述漂移区外部。
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