CN102194877B - 电子器件及其形成方法 - Google Patents

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Abstract

本公开涉及电子器件及其形成方法。电子器件可以包括晶体管的漏极区；晶体管的沟道区；以及掺杂区，所述掺杂区布置在基本上整个沟道区下，但未布置在漏极区的基本上整个重掺杂部分下，并且与沟道区相比具有较高掺杂浓度。形成电子器件的方法可以包括形成漏极区、沟道区和掺杂区，其中漏极区具有与沟道区和掺杂区相反的导电类型。在形成漏极区、沟道区和掺杂区之后，该掺杂区被布置在基本上整个沟道区下，该掺杂区未布置在漏极区的基本上整个重掺杂部分下，以及该漏极区横向离掺杂区比离沟道区较近。

Description

电子器件及其形成方法
技术领域
本公开涉及电子器件以及形成电子器件的方法，特别是涉及包括布置在沟道区下并且具有比沟道区高的掺杂浓度的掺杂区的电子器件及其形成方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是一种常见类型的功率开关器件。MOSFET包括源极区、漏极区、延伸在源极区与漏极区之间的沟道区、和与沟道区相邻设置的栅极结构。栅极结构包括与沟道区相邻布置并且通过薄电介质层与沟道区分开的栅电极层。
当MOSFET处在接通状态时，将电压施加在栅极结构上以在源极区与漏极区之间形成导电沟道区，使电流流过器件。在断开状态下，施加在栅极结构上的任何电压都足够低，致使没有大电流流过晶体管的沟道。在断开状态期间，器件应该支持源极区与漏极区之间的高电压。
在特定应用中，可以将一对功率晶体管用于使输出端在两个不同电压之间切换。该输出端可以与高侧功率晶体管的源极和低侧功率晶体管的漏极连接。当高侧功率晶体管被激活时，该输出端将处在与高侧功率晶体管的漏极上的电压相对应的电压，而当低侧功率晶体管被激活时，该输出端将处在与低侧功率晶体管的源极相对应的电压。在一个特定物理实施例中，高侧功率晶体管和低侧功率晶体管通常是通过接合导线或其它类似互连线彼此互连的分离管芯上的分立晶体管。该互连线增强了不希望有的包括高侧和低侧功率晶体管的电子器件的寄生特性。
发明内容
根据本公开的一个方面，提供一种电子器件，其可以包含：晶体管的漏极区；晶体管的沟道区；以及第一掺杂区，第一掺杂区布置在基本上整个沟道区下，但未布置在漏极区的基本上整个重掺杂部分下，并且与沟道区相比具有较高掺杂浓度。
根据本公开的另一个方面，提供一种形成电子器件的方法，该方法可以包括：在半导体层内形成晶体管的漏极区，其中漏极区具有第一导电类型；在半导体层内形成晶体管的沟道区；以及在半导体层内形成第一掺杂区。其中，沟道区具有与第一导电类型相反的第二导电类型；并且沟道区在从半导体层的主表面测量的第一深度处具有第一峰值浓度。第一掺杂区具有第二导电类型；第一掺杂区在从主表面测量的第二深度处具有第二峰值浓度；并且第二深度大于第一深度。其中，在形成漏极区、沟道区和第一掺杂区之后：第一掺杂区被布置在基本上整个沟道区下；第一掺杂区未布置在漏极区的基本上整个重掺杂部分下；并且漏极区横向离第一掺杂区比离沟道区较近。
附图说明
本发明的实施例将通过举例的方式来例示，而不局限于附图中的那些。
图1包括电子器件的一部分的电路图。
图2包括工件的一部分的剖视图的例示，该工件包括埋置导电区、埋置绝缘层、和半导体层。
图3包括形成垫层(padlayer)、阻止层并且将沟槽蚀刻到工件中之后图2的工件的剖视图的例示。
图4包括在沟槽内形成垂直导电结构之后图3的工件的剖视图的例示。
图5包括在垂直导电结构上形成导电塞之后图4的工件的剖视图的例示。
图6和图7包括在形成高侧和低侧功率晶体管的工件的部分内形成注入屏蔽层、水平取向掺杂区、和漏极区之后图5的工件的剖视图的例示。
图8包括形成绝缘构件之后图6和7的工件的剖视图的例示。
图9包括形成图案化的导电层之后图8的工件的剖视图的例示。
图10包括形成绝缘构件并由图案化的导电层形成导电电极之后图9的工件的剖视图的例示。
图11包括形成牺牲间隔件和牺牲构件之后图10的工件的剖视图的例示。
图12包括去除了牺牲间隔件之后的注入步骤期间图11的工件的剖视图的例示。
图13包括去除了牺牲构件并形成绝缘间隔件之后图12的工件的剖视图的例示。
图14包括形成沟道区和深体掺杂区之后图13的工件的剖视图的例示。
图15包括形成栅电极、源极延伸区、和主体区之后图14的工件的剖视图的例示。
图16包括如标注在图15中的位置处的工件的放大图的例示。
图17包括形成绝缘间隔件和重掺杂源极区之后图15的工件的剖视图的例示。
图18包括如标注在图17中的位置处的工件的放大图的例示。
图19包括形成另一组间隔件、蚀刻了重掺杂源极区的部分并且形成重掺杂主体接触区之后图17的工件的剖视图的例示。
图20包括如标注在图19中的位置处的工件的放大图的例示。
图21包括形成硅化物构件之后图19的工件的剖视图的例示。
图22和图23包括为高侧和低侧晶体管的晶体管结构形成第一级互连线之后图21的工件的剖视图的例示。
图24包括在没有深体掺杂区的情况下例示雪崩击穿期间的潜流路径的碰撞电离模拟的剖视图的例示。
图25包括当使用深体掺杂区时例示雪崩击穿期间的潜流路径的碰撞电离模拟的剖视图的例示。
本领域的普通技术人员应该懂得，图中的元件是为了简洁和清楚起见而例示的，未必按比例绘制。例如，图中的一些元件的尺寸相对于其它元件可能放大了，以帮助人们提高对本发明实施例的理解。
具体实施方式
下面结合附图的描述是为了协助人们理解本文公开的教导而提供的。下面的讨论把重点集中在这些教导的特定实现和实施例上。该重点是为了协助描述这些教导而提供的，不应该解释成对这些教导的范围或适用性的限制。而是，可以根据如公开在本申请中的教导使用其它实施例。
如本文所使用的那样，与区域或结构有关的术语“水平取向”和“垂直取向”指的是电流流过这样的区域或结构的主方向。更具体地说，电流可以沿着垂直方向、水平方向或垂直方向和水平方向的合成方向流过区域或结构。如果电流沿着垂直方向或垂直分量大于水平分量的合成方向流过区域或结构，则这样的区域或结构被称为垂直取向。类似地，如果电流沿着水平方向或水平分量大于垂直分量的合成方向流过区域或结构，则这样的区域或结构被称为水平取向。
术语“金属”或它的任何变体旨在指包括第1到12组的任一组中的元素，或第13到16组内，沿着原子序数13(铝)、31(镓)、50(锡)、51(锑)和84(钋)定义的线以及在该线下的元素的材料。金属不包括硅或锗。
术语“正常工作”和“正常工作状态”指的是电子部件或器件被设计成在其下工作的条件。该条件可以从与电压、电流、电容、电阻或其它电参数有关的数据表或其它信息中获得。因此，正常工作不包括使电子部件或器件大大超出其设计极限之外地工作。
术语“功率晶体管”旨在指被设计成正常工作在保持在晶体管的源极与漏极或发射极与集电极之间的至少10V差值上的晶体管。例如，当晶体管处在断开状态时，可以在源极与漏极之间保持10V，而不会发生结击穿和其它非所希望的状况。
动词或动名词术语“包含”、“包括”、“含有”或它们的任何其它变体旨在涵盖非排他包含物。例如，包含一系列特征的方法、物品或装置未必只局限于那些特征，而是也可以包括未明确列出或这样的方法、物品或装置固有的其它特征。并且，除非明确另有其说，“或”指的是相容“或”，而不是相斥“或”。例如，如下的任何一种都满足条件A或B：A真(或存在)B假(或不存在)，A假(或不存在)B真(或存在)，以及A和B皆真(或存在)。
此外，“一个”或“一种”的用法用于描述本文所述的元件和部件。这仅仅是为了方便起见，并且给出本发明范围的一般意义。除非明确另有含义，这种描述应该理解为包括一个、至少一个、或单数也包括多数，反之亦然。例如，当本文描述了单个项目时，也可能使用多于一个项目来取代单个项目。类似地，在本文描述了多于一个项目的情况下，也可能用单个项目替代该多于一个项目。
与元素周期表内的列相对应的组号使用像在美国化学橡胶公司出版的理化手册第81版(2000-2001年)(CRCHandbookofChemistryandPhysics81stEdition(2000-2001))中看到那样的“新记法”习惯。
除非另有定义，本文使用的所有技术和科学术语都具有与本发明所属领域的普通技术人员通常所理解相同的含义。材料、方法、和例子只是例示性的，而无意成为限制性的。就本文未描述的内容而言，与特定材料和处理动作有关的许多细节是传统的，可以在半导体和电子技术内的教科书以及其它来源中找到。
图1包括电子器件10的一部分的电路图。在例示在图1中的实施例中，电子器件10可以包括电源开关电路。电子器件10包括晶体管12，其中晶体管12的漏极区与像VD那样的端子耦合，而晶体管12的源极区与像VOUT那样的端子耦合。电子器件10还包括晶体管14，其中晶体管14的漏极区与晶体管12的源极耦合，而晶体管14的源极区与像VS那样的端子耦合。晶体管12和14的栅电极可以与控制单元16的控制端子162和164耦合。在一个具体实施例中，控制单元16可以配置成在任何特定时刻只启用晶体管12和14之一。当启用晶体管12(而禁用晶体管14)时，VOUT基本上是VD，而当启用晶体管14(而禁用晶体管12)时，VOUT将基本上是VS。控制单元16可以用于确定VOUT在什么时候和以何种频度从VS切换到VD，反之亦然。在更具体的实施例中，晶体管12和14可以是高频电压调节器内的电源开关晶体管。
下面描述与晶体管12和14相对应的物理结构以及形成这样的物理结构的方法。在下面的描述中，可以将晶体管12称为高侧功率晶体管，而将晶体管14称为低侧功率晶体管。大量描述都将重点集中在高侧功率晶体管的物理结构的形成上；但是，低侧功率晶体管的形成是相似的。在一个实施例中，晶体管12和14将是同一个集成电路的组成部分。在一个具体实施例中，控制单元16处在与晶体管12和14相同的集成电路上。
图2包括工件200的一部分的剖视图的例示，工件200包括埋置导电区202、埋置绝缘层204、和半导体层206。埋置导电区202可以包括第14组元素(即，碳、硅、锗、或它们的任何组合)，并且可以是n型或p型重掺杂的。对于本说明书而言，重掺杂旨在指至少大约1×1019个原子每立方厘米的峰值掺杂浓度，而轻掺杂旨在指小于大约1×1019个原子每立方厘米的峰值掺杂浓度。埋置导电区202可以是重掺杂基板(例如，n型重掺杂晶片)的一部分，或可以是布置在相反导电型的基板上或在布置在基板与埋置导电区202之间的另一个埋置绝缘层(未示出)上的埋置掺杂区。在一个实施例中，埋置导电区202重掺杂着像磷、砷、锑、或它们的任何组合那样的n型掺杂剂。在一个具体实施例中，如果使埋置导电区202的扩散保持在低水平上，则埋置导电区202包括砷或锑，而在另一个具体实施例中，埋置导电区202包括锑，以便在随后形成半导体层的形成期间降低自动掺杂的水平(与砷相比)。埋置导电区202将用于使高侧功率晶体管的源极与低侧功率晶体管的漏极电连接在一起，并且成为电子器件的输出节点的组成部分。
将埋置绝缘层204布置在埋置导电区202上。在正常工作期间，埋置绝缘层204有助于将埋置导电区202上的电压与半导体层206的部分隔离。埋置绝缘层204可以包括氧化物、氮化物、或氧氮化物。埋置绝缘层204可以包括具有相同或不同成分的单层膜或多层膜。埋置绝缘层204可以具有至少大约0.2微米或至少大约0.3微米的范围内的厚度。并且，埋置绝缘层204可以具有不大于大约5.0微米或不大于大约2.0微米的厚度。在一个具体实施例中，埋置绝缘层204具有大约0.5微米到大约0.9微米的范围内的厚度。
半导体层206布置在埋置绝缘层204上，并且具有形成晶体管和其它电子部件(未示出)的主表面205。半导体层206可以包括第14组元素(即，碳、硅、锗、或它们的任何组合)和针对埋置导电区202所述的任何掺杂剂或相反导电型的掺杂剂。在一个实施例中，半导体层206是厚度在大约0.2微米到大约5.0微米的范围内、且掺杂浓度不大于大约1×1017个原子每立方厘米的轻掺杂n型或p型外延硅层，而在另一个实施例中，掺杂浓度为至少大约1×1014个原子每立方厘米。半导体层206可以布置在整个工件200上。如此形成的或在半导体层206内的选择性掺杂区之前形成的半导体层206内的掺杂浓度将被称为背景掺杂浓度。
工件200可以使用多种制造技术形成。在一个实施例中，可以使用晶片接合技术。例如，埋置导电区202和半导体层206可以是接合在一起的不同基板的部分。可以从一个或两个基板热生长氧化物。在一个具体实施例中，埋置导电区202在生长氧化物的表面附近可以包括较低掺杂。由于掺杂剂积聚在与氧化物的界面处，所以埋置导电区202内的掺杂浓度可以稍高。因此，除了氧化物界面附近的部分之外，埋置导电区202可以是重掺杂的，而这样的部分可以具有与氧化物层隔开的最低掺杂浓度。接合之后，可以去除一个基板的大部分，留下半导体层206。从一个或两个基板热生长的氧化物层可以形成埋置绝缘层204的至少一部分。在另一个实施例中，埋置导电区202可以具有重掺杂晶片的形式。半导体层206可以从埋置导电区202中外延生长。可以进行氧注入和退火，由埋置导电区202、半导体层206、或两者的部分形成埋置绝缘层204。在阅读了本说明书之后，本领域的普通技术人员应该懂得，可以使用其它技术形成工件200。
参照图3，通过使用热生长技术、沉积技术、或它们的组合，在半导体层206上依次形成垫层302和阻止层304(例如，抛光阻止层或蚀刻阻止层)。垫层302和阻止层304中的每一个可以包括氧化物、氮化物、氧氮化物、或它们的任何组合。在一个实施例中，垫层302与阻止层304相比具有不同成分。在一个具体实施例中，垫层302包括氧化物，而阻止层304包括氮化物。
在阻止层304上形成图案化的掩蔽层(未示出)。在半导体层206和埋置绝缘层204内形成将形成垂直导电结构的沟槽322。在一个具体实施例中，去除垫层302、阻止层304、半导体层206和埋置绝缘层204的暴露部分。将各向异性蚀刻技术用于形成如例示在图3的实施例中的结构。在另一个实施例中，基本上没有埋置绝缘层204被去除，而在另一个实施例中，只有部分或基本上整个厚度的位于开口下的埋置绝缘层204被去除。在一个具体实施例中，每个沟槽322的宽度至少大约0.05微米或大约0.1微米，而在另一个具体实施例中，每个沟槽322的宽度不大于大约2微米或大约1微米。可以在形成沟槽322之后去除图案化的掩蔽层。
可以在沟槽322内形成绝缘间隔件324。绝缘间隔件324也可以称为绝缘衬层，它有助于将半导体层206与随后将在沟槽322内形成的垂直导电结构电绝缘。在所例示的实施例中，可以进行热氧化来形成绝缘间隔件324。在另一个实施例(未示出)中，可以共形沉积并各向异性蚀刻绝缘层来形成绝缘间隔件。绝缘间隔件324具有在大约20纳米到大约200纳米的范围内的宽度。
图4包括延伸沟槽和形成垂直导电结构422之后的例示。可以去除沿着沟槽322(如图3所示)的底部的像氧化物那样的任何剩余绝缘材料，并且可以使沟槽322延伸到埋置导电区202内以形成沟槽延伸部402。在一个实施例中，沟槽延伸部402可以进入埋置导电区202内至少大约0.2微米，而在另一个实施例中，沟槽延伸部402可以是至少大约0.3微米。在进一步的实施例中，沟槽延伸部402可以不大于大约5.0微米，而在更进一步的实施例中，不大于大约2.0微米。在另一个实施例中，沟槽延伸部可能比上述的深或浅。绝缘材料的去除和沟槽延伸部402的形成可以使用各向异性蚀刻技术来进行。
在阻止层304上和在沟槽322内形成导电层，并且，在一个具体实施例中，导电层基本上充满沟槽322。导电层可以是多晶的，且包括含金属或含半导体材料。在一个实施例中，导电层可以包括像非晶硅或多晶硅那样的重掺杂半导体材料。在另一个实施例中，导电层包括像粘合膜、阻挡膜、和导电填充材料那样的多层膜。在一个具体实施例中，粘合膜可以包括像钛、钽、钨等那样的难熔金属；阻挡膜可以包括像氮化钛、氮化钽、氮化钨等那样的难熔金属氮化物，或像氮化钽硅(TaSiN)那样的难熔金属半导体氮化物；导电填充材料可以包括钨或硅化钨。在一个更具体实施例中，导电层可以包括钛/氮化钛/硅化钨(Ti/TiN/WSi)。膜的数量以及那些膜的成分的选择取决于电性能、随后热循环的温度、其它准则或它们的任何组合。难熔金属或含难熔金属化合物可以承受高温(例如，难熔金属的溶点可以为至少1400℃)，可以共形沉积，并且具有比重掺杂n型硅低的体电阻率。在阅读了本说明书之后，本领域的普通技术人员能够为特定应用确定满足他们需要或希望的导电层的成分。在形成导电层期间，可能在沟槽322内形成空隙424。如果形成空隙424，它们通常位于埋置绝缘层204的区域附近。因此，在如图4所示的实施例中，基本上所有空隙424都被布置在与半导体层206的主表面205的高度隔开的高度上。具体地，基本上所有空隙424都被布置在不高于半导体层206大约一半厚度的高度上。
如图4的实施例所示，去除导电层的布置在阻止层304上的一部分，以便在沟槽322内形成垂直导电结构422。该去除可以使用化学机械抛光或毯式蚀刻(blanketetching)技术来进行。阻止层304可以用作抛光阻止或蚀刻阻止层。抛光或蚀刻在到达阻止层304之后的相对短时间内可以继续进行，以顾及与导电层的厚度有关的工件两端的不均匀性、抛光或蚀刻操作的不均匀性、或两者的任何组合的影响。如果需要或希望，如图4的箭头426所示，可以使用继续蚀刻或其它去除操作使垂直导电结构422进一步凹到沟槽322里面去。这些凹部可以使得随后形成的高侧晶体管结构的源极区和低侧晶体管结构的漏极区与垂直导电结构422电连接。当处于成品电子器件的形式时，垂直导电结构422与埋置导电区202的组合将高侧功率晶体管的源极与低侧功率晶体管的漏极电连接。
参照图5，当存在阻止层304的部分(未例示在图5中)时，蚀刻垫层302并底切阻止层304的部分，使半导体层206在沟槽322附近的部分暴露出来。此刻，在例示在图4中的实施例中，可以另外蚀刻沟槽填充材料，使沟槽衬层材料324的上表面暴露出来。然后去除阻止层304的部分。在沟槽内形成导电塞522，它有助于将垂直导电结构422与随后要在导电层206内形成的掺杂区电连接。导电塞522可以使用用于垂直导电结构422的任何材料和形成方法形成，除了导电塞522可以凹到沟槽322内也可以不凹到沟槽322内之外。导电塞522和垂直导电结构422可以包括相同材料或不同材料，并且可以使用相同技术或不同技术形成。导电塞522与垂直导电结构422的组合可以形成垂直取向导电区542。在下文中，垂直取向导电区542可以指垂直导电结构422、导电塞522、或垂直导电结构422与导电塞522的组合。在该方法中的此刻可以去除垫层302。
图6和7例示了形成注入屏蔽层602、水平取向掺杂区622、和漏极区624之后的工件。图6包括高侧功率晶体管12的晶体管结构部分，而图7包括低侧功率晶体管14的晶体管结构部分。注入屏蔽层602是在主表面205上形成的，它可以包括氧化物、氮化物、或氧氮化物，并且可以具有在大约2纳米到大约90纳米的范围内的厚度。注入屏蔽层602可以通过热生长或沉积技术形成。
在如图6和7所示的实施例中，水平取向掺杂区622可以在形成高侧和低侧功率晶体管的晶体管结构的基本上整个区域上形成。在功率晶体管内，水平取向掺杂区622可以是形成的功率晶体管的漂移区的主要部分。在正常工作状态下，载荷子(例子，电子)或电流主要沿着水平方向流过水平取向掺杂区622。如果集成电路包括控制单元16，可以形成掩蔽层(未示出)来保护形成控制单元16的电子部件的半导体层的部分或全部。水平取向掺杂区622可以具有小于大约1×1019个原子每立方厘米和至少大约1×1016个原子每立方厘米的掺杂浓度，并且在一个实施例中，具有小于大约0.9微米的深度，而在另一个实施例中，具有小于大约0.5微米的深度。
掩蔽层(未示出)可以形成并图案化以在半导体层206的形成漏极区624的部分上限定开口。在图6中，在半导体层206内形成高侧晶体管12的漏极区624。漏极区624包括相对比水平取向掺杂区622高的掺杂浓度。漏极区624可以具有至少大约1×1019个原子每立方厘米的掺杂浓度，并且在一个实施例中，具有小于大约0.9微米的深度，而在另一个实施例中，具有小于大约0.5微米的深度。
在图7中，低侧晶体管14的漏极区可以包括垂直取向导电区542的上部。在一个实施例中，这样的上部可以对应于图5中的导电塞522。因此，掩蔽层可以完全覆盖形成低侧功率晶体管14的晶体管的半导体层206。在另一个实施例(未示出)中，可以与如图7所示的垂直取向导电区542相邻地形成开口，并且可以对半导体层206在开口下的部分进行掺杂，以形成与漏极区624类似的漏极区。
在一个实施例中，可以在漏极区624之前形成水平取向掺杂区622。在另一个实施例中，可以在漏极区624之后形成水平取向掺杂区622。
图8包括在源极区624上形成绝缘构件802之后的例示。尽管未例示在图8中，但由于与垂直取向导电区542相邻地形成低侧功率晶体管14的晶体管结构的漏极区，所以在低侧晶体管14的垂直取向导电区542(图7)上也形成绝缘构件802。绝缘构件802可以有助于减小漏极区与随后形成的导电电极之间的电容耦合，并且提高漏极区624与随后形成的导电电极之间的击穿电压。绝缘构件802可以包括单个绝缘层或多个绝缘层。在如图8所示的实施例中，在工件上串联地形成绝缘层812和814，其中绝缘层812和814具有不同的成分。例如，绝缘层812可以包括氮化物，而绝缘层814可以包括氧化物。绝缘层814可以有助于减小电容耦合，而绝缘层814可以是漏极接触形成期间的蚀刻阻止层。绝缘层812可以具有在大约20纳米到大约90纳米的范围内的厚度，而绝缘层814可以具有在大约50纳米到大约500纳米的范围内的厚度。
掩蔽层(未示出)可以在绝缘层814上形成并图案化以包括布置在已经形成晶体管结构的漏极区的部分上的掩蔽特征件。绝缘层814可以蚀刻成提供锥形轮廓，而绝缘层812可以蚀刻成具有或不具有锥形轮廓。掩蔽层可以在蚀刻了绝缘层814之后以及在蚀刻了绝缘层812之前或之后去除。
在其它实施例中，可以使用多种技术形成绝缘层814的锥形边缘。在一个实施例中，可以在沉积期间或之间改变绝缘层814的成分。例如，绝缘层814可以包括具有不同成分的多个绝缘膜。在另一个实施例中，可以在沉积的后阶段逐步增加浓度地加入像磷那样的掺杂剂。在又一个实施例中，尽管在绝缘层814的整个厚度内成分基本相同，但可以通过改变沉积参数(例如，射频功率、压力等)来改变绝缘层814内的应力。在进一步的实施例中，可以使用前述的组合。绝缘层814的特定蚀刻技术可以包括：各向同性蚀刻绝缘层814；交替蚀刻绝缘层814的一部分和蚀刻覆盖掩模特征件的侧壁边缘，蚀刻绝缘材料的另一部分和蚀刻覆盖掩模特征件的侧壁的更多部分等；利用成分差异(掺杂氧化物蚀刻比未掺杂氧化物蚀刻快)；或它们的任何组合。
在图9中，使导电902沉积在绝缘构件802上并带有图案，以便在随后要使漏极接触结构变成高侧功率晶体管12的晶体管结构的漏极区624的位置形成像开口904那样的开口。导电层902包括导电材料，或者可以通过，例如，掺杂使其变成导电的。更具体地说，导电层902可以包括掺杂半导体材料(例如，重掺杂非晶硅、多晶硅等)、含金属材料(难熔金属、难熔金属氮化物、难熔金属硅化物等)、或它们的任何组合。导电层902具有在大约0.05微米到大约0.5微米的范围内的厚度。在一个具体实施例中，导电层902将用于形成导电电极。
图10包括在漏极区624以及水平取向掺杂区622的部分上形成的绝缘构件1002。绝缘构件1002可以通过形成一个或更多个图案化的绝缘层来形成。在如图10所示的实施例中，使绝缘层1012和绝缘层1014沉积在导电层902上。绝缘层1012和1014可以包括氧化物、氮化物、或任何氧氮化物，在一个具体实施例中，彼此具有不同的成分。例如，绝缘层1012可以包括氧化物，而绝缘层1014可以包括氮化物。绝缘层1012具有在大约0.2微米到大约2.0微米的范围内的厚度，而绝缘层1014具有在大约20纳米到大约900纳米的范围内的厚度。
掩蔽层(未示出)在绝缘层1014上形成并图案化，以在形成绝缘构件1002的位置处形成布置在绝缘层1014上的掩蔽特征件。对导电层902的部分以及绝缘层1012和1014图案化，并且去除掩蔽特征件。导电层902的图案化形成高侧功率晶体管12和低侧功率晶体管14的分立的导电电极1032。高侧功率晶体管12的导电电极1032将与高侧功率晶体管12的随后形成源极区电连接，而低侧功率晶体管14(未例示在图10中)的导电电极1032将与低侧功率晶体管14的随后形成源极区电连接。
沿着导电电极1032的侧壁以及绝缘层1012和1014形成绝缘间隔件1022。在一个具体实施例中，绝缘间隔件1022包括氮化物，并通过沉积氮化物层形成大约20到90纳米的范围内的厚度，然后通过各向异性蚀刻氮化物层形成绝缘间隔件1022。将开口1042布置在半导体层206的要形成源极区和沟道区的部分上。
图11包括在开口1042内形成的牺牲间隔件1102和牺牲构件1122。牺牲间隔件1102的宽度对应于将至少部分在水平取向掺杂区622内形成的掺杂区的宽度。随后形成掺杂区的重要性将在本说明书的后面描述。如在牺牲间隔件1102的基部处测量的牺牲间隔件1102的宽度(下文称为“间隔件宽度”)至少可以是水平取向掺杂区622的深度的大约0.11倍。间隔件宽度可以不大于水平取向掺杂区622的深度的大约5倍。在一个实施例中，间隔件宽度可以在水平取向掺杂区622的深度的大约0.3到大约2倍的范围内。在另一个实施例中，间隔件宽度至少为大约0.05微米，而在又一个实施例中，间隔件宽度不大于大约0.3微米。
将牺牲构件1122布置在开口1042的在水平取向掺杂区622附近的部分处。牺牲构件1122具有当去除牺牲间隔件1102之后进行掺杂时足以基本上防止底层区域的掺杂的厚度。在一个实施例中，牺牲构件1122具有至少大约100纳米的厚度。在另一个实施例中，牺牲构件1122可以填充开口1042的深度的大约10％到70％。由于有选择地去除牺牲间隔件1102，所以牺牲构件1122不覆盖牺牲间隔件1102的整个顶部。
牺牲间隔件1102与绝缘层1014、绝缘构件1002的绝缘间隔件1022、和牺牲构件1122相比含有不同材料。牺牲构件1122与绝缘层1014和绝缘构件1002的绝缘间隔件1022相比含有不同材料。
在一个具体实施例中，绝缘层1014和绝缘间隔件1022包括氮化物，牺牲间隔件1102包括非晶硅或多晶硅，而牺牲构件1122包括有机抗蚀剂材料。牺牲间隔件1102通过如前所述使包括非晶硅或多晶硅的层沉积成与间隔件宽度相对应的厚度、并各向异性蚀刻该层而形成。牺牲构件1122可以通过将有机抗蚀剂材料涂在工件上和开口1042内形成。可以将有机抗蚀剂材料回蚀刻以留下牺牲构件1122。在一个具体实施例中，可以使用根据绝缘层1014、绝缘间隔件1022或牺牲间隔件1102的检测设置的端点检测蚀刻有机抗蚀材料。然后可以使用定时蚀刻来实现牺牲构件1122的所希望厚度。
在另一个实施例中，可以改变牺牲间隔件1102或牺牲构件1122的成分。例如，牺牲间隔件1102或牺牲构件1122可以包括含金属材料。例如，牺牲间隔件1102或牺牲构件1122可以包括钨。在又一个实施例中，牺牲构件1122可以包括氧化物。例如，重掺杂、非致密沉积氧化物与由正硅酸乙脂制成的热氧化物或致密氧化物相比，具有相对较高的刻蚀速率。
如果需要或希望，可以使牺牲构件1122回流。可以进行这样的回流以减小被布置在牺牲间隔件1102的部分上的牺牲构件1122的部分引起注入遮蔽的可能性。
图12包括形成掺杂区1222的掺杂动作期间的工件的例示。该掺杂动作可以作为注入来执行。在一个实施例中，以基本上0°的注入倾角(即，基本上与半导体层206的主表面205垂直)将离子(箭头1202所例示)引向工件的暴露表面。在另一个实施例中，可以使用另一个角度，可以在注入的部分期间或之间旋转工件，以便减小由绝缘构件引起的遮蔽影响。如果关心的是沟道效应，则可以以大约7°的倾角进行注入。可以在4个部分期间进行注入，其中在每个部分之间将工件旋转大约90°。
掺杂区1222的掺杂浓度大于水平取向掺杂区622的掺杂浓度。在一个实施例中，掺杂区1222的掺杂浓度不大于水平取向掺杂区622的掺杂浓度的大约9倍。在一个具体实施例中，掺杂区1222的掺杂浓度在水平取向掺杂区622的掺杂浓度的大约2倍到大约5倍的范围内。在另一个具体实施例中，当使用注入时，剂量可以在大约2×1012个离子每平方厘米到大约2×1013个离子每平方厘米的范围内。
掺杂区1222的深度可能没有特定限制。在一个实施例中，掺杂区1222的深度可能比水平取向掺杂区622深不大于大约0.2微米。如果掺杂区1222较深，则它们可能干扰随后形成的深注入区。如果不形成深注入区，则掺杂区1222可以较深。在另一个实施例中，掺杂区1222可以具有与主电流流过高侧和低侧功率晶体管12和14的晶体管结构相对应的深度。在正常工作期间，如果流过沟道区的电子在沟道区的漏极侧处主要在主表面的0.05微米内，那么掺杂区1222的深度可以是大约0.05微米深。在另一个实施例中，掺杂区1222的深度可以在水平取向掺杂区622的深度的大约0.5倍到大约2倍的范围内。在又一个实施例中，掺杂区1222的深度可以在牺牲间隔件1102的宽度的大约0.5倍到大约2倍的范围内。
注入的能量可以随所选的掺杂剂物质而变。例如，当注入物质是P+(磷离子)时，能量可以在大约40千电子伏特到大约150千电子伏特的范围内；而当注入物质是As+时，能量可以在大约100千电子伏特到大约350千电子伏特的范围内。如果高侧和低侧功率晶体管是p沟道晶体管(而不是n沟道晶体管)，当注入物质是B+时，能量可以在大约15千电子伏特到大约50千电子伏特的范围内，而当注入物质是BF2 +时，能量可以在大约50千电子伏特到大约180千电子伏特的范围内。
在形成掺杂区1222之后，可以去除牺牲构件1122。掺杂区1222的宽度可以是相对于牺牲间隔件1102的间隔件宽度的如前所述的任何宽度尺寸。
图13包括形成另一组绝缘间隔件之后的例示。绝缘间隔件覆盖掺杂区1222，以便当随后进行沟道注入时，不会对它们进行相反掺杂。因此，绝缘间隔件可以具有相对于牺牲间隔件1102的间隔件宽度的如前所述的任何宽度尺寸。在一个具体实施例中，绝缘间隔件的宽度在掺杂区1222的宽度的大约0.8到大约1.2倍的范围内。除了加上绝缘间隔件之外，绝缘构件1302基本上与绝缘构件1002相同。为了简化图13，将另一组绝缘间隔件与绝缘间隔件1022的组合例示成绝缘间隔件1304。绝缘间隔件1304可以包括不同于注入屏蔽层602的材料。在一个具体实施例中，绝缘间隔件1304可以包括氮化物。在形成绝缘构件之后，由绝缘构件1302限定开口1306。
图14包括在开口1306下形成的沟道区1402和深体掺杂区1404。沟道区1402与半导体层206的主表面205相邻地形成，而深体掺杂区1404与主表面205隔开。与漏极区624与沟道区1402之间的雪崩击穿相对，深体掺杂区1404可以在漏极区624与深体掺杂区1404之间的雪崩击穿期间提供可替代路径。因此，如果将发生涉及漏极区624的雪崩击穿，则电流优先于沟道区1402地流过深体掺杂区1404。因此，如果发生雪崩击穿，则沟道区1402较不可能被永久改变。深体掺杂区1404的深度和浓度可以与沟道区1402的深度和浓度有关。
如果深体掺杂区1404的深度较浅，则在雪崩击穿期间流过的电流可以包括沟道区1402的部分。更具体地说，如果深体掺杂区1404的最上面深度非常深，那么将在漏极区624与沟道区1402之间发生雪崩击穿，因此，深体掺杂区1404将不会有效保护沟道区1402。在一个实施例中，深体掺杂区1404的峰值浓度处比沟道区1402的峰值浓度处深至少大约0.1微米，而在另一个实施例中，深体掺杂区1404的峰值浓度处比沟道区1402的峰值浓度处深不大于大约0.9微米。在进一步的实施例中，深体掺杂区1404的峰值浓度处在主表面205下的大约0.6微米到大约1.1微米的范围内。
在一个实施例中，深体掺杂区1404与沟道区1402相比，具有较大的掺杂浓度。在一个具体实施例中，深体掺杂区1404的峰值浓度可以在沟道区1402的峰值掺杂浓度的大约2倍到大约10倍的范围内。
深体掺杂区1404的宽度可以比绝缘构件1302之间的开口1306宽。深体掺杂区1404可以通过注入形成，该注入可以由投射范围(Rp)和离散(ΔRp)表征。ΔRp可以用于近似注入期间掺杂剂在半导体层206内的横向侵入。因此，将深体掺杂区1404的重要部分布置在掺杂区1222下。
深体掺杂区1404可以使用单次注入或注入组合形成。深体掺杂区1404可以与埋置绝缘层204接触也可以不与它接触。随着深体掺杂区1404的深度范围增大，雪崩击穿期间的电流可以散布在较大面积上。在一个具体实施例中，可以将深体掺杂区1404与埋置绝缘层204隔开，以便减小与埋置导电区202的电容耦合。在另一个实施例中，深体掺杂区1404可以与埋置绝缘层204接触，以便抑制寄生场效应晶体管，其中栅极电介质包括埋置绝缘层204。对于单次注入或对于具有最小Rp的注入(注入组合)，剂量可以在大约5×1013个离子每平方厘米到大约5×1014个离子每平方厘米的范围内。
沟道区1402可以通过剂量在大约5×1012个离子每平方厘米到大约5×1013个离子每平方厘米的范围内的离子注入形成。能量可以选择成使Rp达到大约0.05微米到大约0.3微米的范围。
深体掺杂区1404可以在沟道区1402之前或之后形成。在一个具体实施例中，形成深体掺杂区1404，并且去除注入屏蔽层602的在开口1306内暴露出来的部分。可以在形成沟道区1402之前形成另一个注入屏蔽层(未示出)。该另一个注入屏蔽层可以是氧化物或氮化物。该另一个注入屏蔽层可以比注入屏蔽层602薄。在一个具体实施例中，该另一个注入屏蔽层热生长成在大约11纳米到大约50纳米的范围内的厚度。沟道区1402的离子可以通过该另一个注入屏蔽层注入。
图15包括沿着栅电极1522、源极延伸区1542、和主体区1562的暴露表面形成栅极电介质层1502、栅电极1522、和绝缘层1524之后工件的例示。如果存在，通过蚀刻去除注入屏蔽层602和其它注入屏蔽层的暴露部分，并且沿着开口1306的底部在暴露表面上形成栅极电介质层1502。在一个具体实施例中，栅极电介质层1502包括氧化物、氮化物、氧氮化物、或它们的任何组合，并且具有在大约5纳米到大约100纳米的范围内的厚度。将栅电极1522布置在栅极电介质层1502上。栅电极1522可以通过沉积在沉积时就导电的或可以随后使其导电的材料层形成。该材料层可以包括含金属或含半导体材料。在一个实施例中，将该层沉积成大约0.1微米到大约0.5微米的厚度。蚀刻该材料层以形成栅电极1522。在例示的实施例中，栅电极1522是未使用掩模形成的，具有侧壁间隔件的形状。
绝缘层1524可以从栅电极1522中热生长，或者可以沉积在工件上。绝缘层1524的厚度可以在大约10纳米到大约30纳米的范围内。源极延伸区1542可以具有高于大约5×1017个原子每立方厘米且低于大约5×1019个原子每立方厘米的掺杂浓度。主体区1562可以使沟道区1402和深体掺杂区1404电接合，并且与没有主体区1562相比，可以减小在沟道区1402与深体掺杂区1404之间含有更高电阻区的可能性。主体部分1562还可以减小晶体管结构的源极与漏极之间穿通(punchthrough)的可能性。主体部分1562具有与沟道区1402和深体掺杂区1404相同的导电类型，并且具有至少大约1×1018个原子每立方厘米的峰值掺杂浓度。
图16例示了图15中的工件的特征件之间的位置关系。距离1582对应于栅电极1522与导电电极1032之间的距离，而宽度1584对应于掺杂区1222的宽度。如图16的实施例所示，掺杂区1222的右边缘可以横向延伸到绝缘间隔件1304与导电电极1032之间的界面下的点。在一个可替代实施例中，掺杂区1222的右边缘可以横向延伸到导电电极1032下的点。在一个具体实施例中，掺杂区1222的右边缘的横向延伸未位于绝缘层812和814下。掺杂区1222的左边缘可以横向延伸到沟道区1402内的点。宽度1584可以达到距离1582的大约1.5倍，在一个具体实施例中，宽度1584可以达到距离1582的大约1.2倍。宽度1584没有已知下限。在一个实施例中，宽度1584可以是距离1582的至少大约0.2倍，而在另一个实施例中，宽度1584可以是距离1582的至少大约0.4倍。
图17包括绝缘间隔件1602和重掺杂源极区1642。图18包括更好地例示工件的特征件之间的位置关系的图17的一部分的放大图。绝缘间隔件1602被形成为覆盖源极延伸区1542的部分。绝缘间隔件1602可以通过沉积绝缘层和各向异性蚀刻绝缘层形成。绝缘间隔件1602可以包括氧化物、氮化物、氧氮化物、或它们的任何组合，并且在绝缘间隔件1602的基部具有大约50纳米到大约200纳米的范围内的宽度。重掺杂源极区1642致使随后形成欧姆接触，并且具有至少大约1×1019个原子每立方厘米的掺杂浓度。重掺杂源极区1642可以使用离子注入形成。重掺杂源极区1642具有与沟道区1402相反的导电类型，且具有与漏极区624和埋置导电区202相同的导电类型。
图19包括间隔件1702、开口1704、和重掺杂主体接触区1722。图20包括更好地例示工件的特征件之间的位置关系的图19的一部分的放大图。与图17相比，图19和20未例示出图17的中心附近的垂直取向导电区542。在一个实施例中，垂直取向导电区542的位置可以相互偏移，以便使晶体管的布局更加紧凑。例如，与图19和20的中间附近的重掺杂源极区1642接触的相应垂直取向导电区542可以位于更后面，并且未沿着图19和20的平面放置。在另一个实施例中，高侧晶体管结构的重掺杂源极区1642可以具有单个重掺杂源极区的形式，而低侧晶体管结构(未例示在图19和20中)的重掺杂源极区1642可以具有不同的重掺杂单源极区的形式。因此，垂直取向导电区542无需延伸穿过相同晶体管结构的相应栅电极1522之间的重掺杂源极区1642的每个部分。
在图19和20中，间隔件1702被形成为限定将形成重掺杂主体接触区1722的部分。间隔件1702可以通过沉积绝缘层和各向异性蚀刻该绝缘层形成。间隔件1702可以包括氧化物、氮化物、氧氮化物、或它们的任何组合。在一个具体实施例中，间隔件1702可以是形成重掺杂主体接触区之后去除的牺牲间隔件。因此，间隔件1702未必是绝缘材料。开口1704部分由面对面的间隔件1702的侧面限定。
沿着开口1704的底部，蚀刻掉栅极电介质层1502和重掺杂源极区1642的部分。然后沿着开口1704的底部形成重掺杂主体接触区1722。重掺杂主体接触区1722具有与沟道区1402和深体掺杂区1404相同的导电类型，并且具有至少大约1×1019个原子每立方厘米的掺杂浓度，致使随后形成欧姆接触。
主体区1562和重掺杂主体接触区1722有助于保证与垂直取向导电区542(当垂直取向导电区542包括含金属材料时)和随后形成金属硅化物区保持良好电接触。在另一个实施例中，可以形成主体区1562，但不形成重掺杂主体接触区1722。在另一个实施例中，形成重掺杂主体接触区1722，但不形成主体区1562。在阅读了本说明书之后，本领域的普通技术人员能够确定他们需要或希望的电性能，并且确定应该实现主体区1562，重掺杂主体接触区1722，还是主体区1562与重掺杂主体接触区1722的组合。
图21包括导电构件1822和1824。在一个具体实施例中，去除间隔件1702的一部分或全部，使更多的重掺杂源极区1642暴露出来。导电构件1822是在栅电极1522上形成的，允许更好的接触和较低的电阻。导电构件1824使重掺杂源极区1642、重掺杂主体接触区1722、和垂直取向导电区542(在存在的情况下)相互电连接。在一个具体实施例中，可以在工件上沉积像钛(Ti)、钽(Ta)、钨(W)、钴(Co)、铂(Pt)等那样的难熔金属，并且有选择地使它们与像基本单晶硅或多晶硅那样的暴露硅反应，形成金属硅化物。去除覆盖在绝缘材料上的难熔金属的未反应部分，因此留下导电构件1822和1824。在该工艺中的此刻，形成高侧和低侧功率晶体管12和14的晶体管结构。
图22和23包括形成第一级互连线之后高侧功率晶体管12(图22)和低侧功率晶体管内的晶体管结构的例示。形成级间电介质(ILD)层1902，它可以包括氧化物、氮化物、氧氮化物、或它们的任何组合。ILD层1902可以包括含有基本不变或可变成分(例如，进一步来自半导体层206的高磷含量)的单层膜或多层分立膜。可以在ILD层1902内或之上使用蚀刻阻止膜、增透膜、或两者的组合，以便对处理有所帮助。可以将ILD层1902平面化，以便改善随后处理操作(例如，光刻、后续抛光等)期间的工艺余量。
在如图22和23所示的实施例中，对ILD层1902图案化以便限定接触开口，并在该接触开口中形成导电塞1922、1924、1926、1928、1932、1934和1938。导电塞1922和1932分别与高侧和低侧晶体管内的导电电极1032接触。导电塞1924和1934与导电构件1824接触，导电构件1824与重掺杂源极区1642和重掺杂主体接触区1722接触。导电塞1924和1934分别在高侧和低侧晶体管内。导电塞1926与高侧晶体管12内的漏极区624接触。注意，没有导电塞与低侧晶体管14内的漏极区624接触。导电塞1928和1938分别与布置在高侧和低侧晶体管内的栅电极1522上的导电构件1822接触。
形成许多其它导电塞，所述的其它导电塞可在其它视图中看见。尽管未例示在图22和23中，但高侧晶体管12内的基本上所有导电塞1032都与导电塞1922电连接，而低侧晶体管14内的基本上所有导电塞1032都与导电塞1932电连接。高侧晶体管12内的基本上所有导电构件1824都与导电塞1924或垂直取向导电区542电连接，而低侧晶体管14内的基本上所有导电构件1824都与导电塞1934电连接。高侧晶体管12内的基本上所有导电构件1822都与导电塞1928电连接，而低侧晶体管14内的基本上所有导电构件1822都与导电塞1938电连接。因此，高侧晶体管12内的基本上所有栅电极1522都与导电塞1928电连接，而低侧晶体管14内的基本上所有栅电极1522都与导电塞1938电连接。高侧晶体管12内的基本上所有漏极区624都与导电塞1926电连接，而低侧晶体管14内的基本上所有水平取向掺杂区622都与垂直取向导电区542电连接。
形成另一个级间电介质(ILD)层2002，它可以包括氧化物、氮化物、氧氮化物、或它们的任何组合。ILD层2002可以包括如前面针对ILD层1902所述的任何成分。ILD层2002可以含有与ILD层1902基本相同的成分或不同的成分。对ILD层2002图案化以限定接触开口。
形成至少部分在ILD层2002内的接触开口内延伸的互连线2022、2026、2032和2038。互连线2022使导电电极1032和高侧晶体管12内的导电构件1824电连接。互连线2032使导电电极1032、低侧晶体管14内的导电构件1824和VS端子(图1)电连接。互连线2026(其之一例示在图22中)使高侧晶体管12内的漏极区624和VD端(图1)电连接。使互连线2038(其之一例示在图23中)与低侧晶体管14内的栅电极和控制单元16(图1)电连接。尽管未例示出来，但其它互连线使高侧晶体管12的栅电极1522和控制单元16电连接。
尽管未例示出来，但如果需要或希望，可以使用附加或较少层或特征件形成电子器件。场隔离区未例示出来，但可以用于帮助将高侧功率晶体管的部分与低侧功率晶体管电隔离。在另一个实施例中，可以使用更多绝缘和互连级。可以在工件上或在互连级内形成钝化层。在阅读了本说明书之后，本领域的普通技术人员能够确定他们特定应用的层和特征件。
电子器件可以包括与如图22和23所示的晶体管结构基本相同的许多其它晶体管结构。可以将图22中的晶体管结构并联以形成高侧功率晶体管12，并且可以将图23中的晶体管结构并联以形成低侧功率晶体管14。这样的配置可以给出可以支持在电子器件的正常工作期间使用的相对较大电流的电子器件的足够有效沟道宽度。在一个具体实施例中，可以将每个功率晶体管设计成具有大约30伏的最大源极-漏极电压差、和大约20伏的最大源极-栅极电压差。在正常工作期间，源极-漏极电压差不大于大约20伏，而源极-漏极电压差不大于大约9伏。
在又一个实施例中，可以使用一个或更多个双极晶体管来取代场效应晶体管。在这个实施例中，载流电极可以包括发射极区和集电极区，而不是源极区和漏极区，并且控制电极可以包括基极区而不是栅电极。高侧双极晶体管的发射极可以与低侧双极晶体管的集电极电连接。如果使用埋置集电极，则可以对集电极上图案化以便允许与埋置导电区202形成适当的隔离连接。
如本文所述的实施例可以包括峰值掺杂浓度小于大约1×1019个原子每立方厘米的区域。如果需要或希望与含金属材料欧姆接触，可以将这样掺杂区的一部分局部掺杂成具有至少大约1×1019个原子每立方厘米的峰值掺杂浓度。在一个非限制性例子中，埋置导电区202可以具有小于大约1×1019个原子每立方厘米的峰值掺杂浓度。如果垂直导电结构422包括钨(W)或硅化钨(WSi)，则可以对埋置导电区202在垂直导电结构422附近的部分进行注入以将峰值掺杂浓度局部地提高到至少大约1×1019个原子每立方厘米，以便有助于形成埋置导电区202与垂直导电结构422之间的欧姆接触。在其它实施例中，可以使导电类型反转。如本文所述，例示了n沟道晶体管结构。在一个可替代实施例中，可以形成p沟道晶体管结构。
深体掺杂区1404可以允许在漏极区624附近在仍然允许合理高的雪崩击穿电压时使用更进取的设计。图24包括没有深体掺杂区的晶体管结构的击穿电子模拟，而图25包括含有深体掺杂区的晶体管结构的击穿电子模拟。
参照图24，在雪崩击穿期间，模拟未耗尽漏极区2202延伸到半导体层206中，并且模拟未耗尽沟道区2204具有设置在栅电极1522下的边缘。雪崩击穿可以随着虚线2206一般性描绘的电流在沟道区与漏极区之间流动而发生。注意，雪崩击穿期间的电流路径在电流在晶体管结构的正常工作期间流过的位置处或其附近。因为雪崩击穿使沟道区发生不可逆变化，所以该晶体管结构在正常工作期间将不再与雪崩击穿之前相同地工作。雪崩击穿期间常见破坏性故障模式之一是接通寄生双极晶体管。在寄生双极晶体管中，发射极包括MOSFET的源极区，基极包括沟道区，以及集电极包括漏极区。寄生双极的接通由流入寄生双极基极(即，沟道区)中的雪崩电流触发。这种双极接通可以通过增大双极基极的掺杂浓度、增大双极基极的宽度或两者来抑制。但是，由于这种情况下的双极基极包括MOSFET的沟道区，所以像阈电压和沟道电阻那样的MOSFET电特性也会受到影响，可能难以同时实现所希望MOSFET性能和寄生双极的抑制二者。
参照图25，在雪崩击穿期间，模拟未耗尽漏极区2302延伸到半导体层206中，并且模拟未耗尽沟道/深体掺杂区2304具有横向延伸超过栅电极1522和间隔件1304的边缘。深体掺杂区2304内的相对较重掺杂(与沟道区相比)使得在沟道区与未耗尽漏极区2302之间(参见图25中的虚线2306)发生雪崩击穿之前，在深体掺杂区2304与未耗尽漏极区2302之间(如虚线2308所示)发生雪崩击穿，即使由虚线2306和2308所示的距离近似相等。因此，当发生雪崩击穿时，电流在深体掺杂区与漏极区之间流动。因此，只有小得多的电流流过沟道区，使沟道区在雪崩击穿期间较不可能发生不可逆变化。因此，通过深体掺杂区充分保护了沟道区免受雪崩击穿影响。该晶体管结构更有可能在雪崩击穿前后完全相同地正常工作。在这种情况下，对于寄生双极晶体管，发射极包括源极区，基极包括深体掺杂区(而不是沟道区)，以及集电极包括漏极区。同样，寄生双极的接通可以通过增大深体掺杂区2304的掺杂浓度和宽度来抑制。但是，由于深体掺杂区可以基本上处在沟道区下，所以深体中的双极的抑制较不可能影响像阈电压和沟道电阻那样的MOSFET的重要电特性。
可以实现许多不同方面和实施例。下面描述那些方面和实施例的一些。在阅读了本说明书之后，本领域的普通技术人员应该懂得，那些方面和实施例只是例示性的，而非限制本发明的范围。
在第一方面中，电子器件可以包括晶体管的漏极区；晶体管的沟道区；以及第一掺杂区，所述第一掺杂区布置在基本上整个沟道区下，但未布置在所述漏极区的基本上整个重掺杂部分下，并且与所述沟道区相比具有较高掺杂浓度。
在第一方面的一个实施例中，所述第一掺杂区具有与沟道区相比大约2倍到大约10倍的峰值浓度。在另一个实施例中，所述沟道区和所述第一掺杂区被布置在相同半导体层中。在一个具体实施例中，所述第一掺杂区在所述相同半导体层的主表面下大约0.6微米到大约1.2微米处具有峰值浓度。在另一个具体实施例中，所述相同半导体层含有布置在所述第一掺杂区下的部分，其中所述部分具有比所述第一掺杂区低的掺杂浓度。在又一个实施例中，所述电子器件还包括：晶体管的源极区，其中所述源极区布置在所述第一掺杂区上；以及晶体管的栅电极，其中所述栅电极布置在所述沟道区和所述第一掺杂区上。
在第一方面的进一步实施例中，所述电子器件还包括：埋置导电区；从与半导体层的主表面相邻的高度向所述埋置导电区延伸的垂直导电结构；以及布置在所述垂直取向导电结构与包括所述沟道区和所述第一掺杂区的半导体层之间的绝缘层。在一个具体实施例中，所述绝缘层布置在所述垂直导电结构与所述第一掺杂区之间。在另一个具体实施例中，所述电子器件还包括布置在所述埋置导电区与所述半导体层之间的埋置绝缘层，其中，所述垂直导电结构通过所述埋置绝缘层延伸到所述埋置导电区。在又一个实施例中，所述电子器件还包括沿着半导体层的主表面布置的水平取向掺杂区。在一个更具体实施例中，所述第一掺杂区布置在所述水平取向掺杂区的一部分下。在一个进一步的具体实施例中，所述第一掺杂区离所述沟道区比离所述埋置导电区较近。
在第一方面的另一个实施例中，在雪崩击穿期间，第一距离从所述沟道区延伸到所述漏极区的未耗尽部分，第二距离从所述第一掺杂区内的未耗尽区延伸到所述漏极区的未耗尽部分，并且所述第一距离在所述第二距离的大约0.8倍到大约1.2倍的范围内。在一个更具体实施例中，由与所述第一距离相对应的第一条线和与所述第二距离相对应的第二条线定义角度，其中所述角度在大约30°到大约60°的范围内。
在第一方面的进一步实施例中，所述电子器件还包括布置在所述源极区下的主体接触区。在一个具体实施例中，所述电子器件还包括含金属区，其中所述含金属区与所述源极区和所述主体接触区邻接并且使所述源极区和所述主体接触区相互电连接，并且将所述含金属区与所述沟道区和所述第一掺杂区隔开。在另一个具体实施例中，所述含金属区包括硅化物。
在第二方面中，形成电子器件的方法可以包括在半导体层内形成晶体管的漏极区，其中所述漏极区具有第一导电类型。所述方法还可以包括在所述半导体层内形成晶体管的沟道区，其中所述沟道区具有与所述第一导电类型相反的第二导电类型，并且所述沟道区在从所述半导体层的主表面测量的第一深度处具有第一峰值浓度。所述方法可以还包括在所述半导体层内形成第一掺杂区，其中所述第一掺杂区具有第二导电类型，所述第一掺杂区在从所述主表面测量的第二深度处具有第二峰值浓度，并且所述第二深度大于所述第一深度。在形成所述漏极区、沟道区和掺杂区之后，所述第一掺杂区可以被布置在基本上整个沟道区下，所述第一掺杂区可以不布置在所述漏极区的基本上整个重掺杂部分下，并且所述漏极区横向离所述第一掺杂区可以比离所述沟道区较近。
在第二方面的实施例中，所述方法还包括形成从所述沟道区向所述沟道区延伸的水平取向掺杂区。在一个具体实施例中，在形成所述水平取向掺杂区和形成所述漏极区之后形成所述沟道区和形成所述第一掺杂区。在另一个具体实施例中，形成所述第一掺杂区以使所述第一掺杂区在所述水平取向掺杂区下延伸。在另一个实施例中，形成所述第一掺杂区包括以基本上0°的倾角注入具有第二导电类型的掺杂剂。在一个具体实施例中，使用在大约5×1013个离子每平方厘米到大约5×1014个离子每平方厘米的范围内的剂量注入所述掺杂剂。在另一个实施例中，掺杂剂物质是硼，并且以在大约200千电子伏特到大约500千电子伏特的范围内的能量注入所述掺杂剂。
在进一步的实施例中，所述方法还包括形成晶体管的源极区。在一个具体实施例中，在形成所述漏极区之后形成所述源极区。在一个更具体实施例中，在形成所述沟道区和形成所述第一掺杂区之后形成所述源极区。在另一个具体实施例中，所述方法还包括形成晶体管的栅电极。在一个更具体实施例中，形成晶体管的所述栅电极使得在形成所述沟道区之后以及在形成所述第一掺杂区之后形成基本上整个栅电极。在又一个具体实施例中，所述方法还包括在所述第一掺杂区上形成主体接触区。在一个更具体实施例中，在形成所述源极区之后形成所述主体接触区。在另一个更具体实施例中，所述方法还包括形成金属硅化物区使得所述源极区和所述主体接触区相互电连接。
在第二方面的另一个实施例中，将半导体层布置在埋置绝缘层上，该埋置绝缘层上布置在埋置导电区上。在一个具体实施例中，所述方法还包括形成与所述漏极区和所述埋置导电区电连接的垂直导电结构。在一个更具体实施例中，所述方法还包括对所述半导体层图案化以限定通过所述漏极区向所述埋置导电区延伸的开口。在一个甚至更具体实施例中，所述方法还包括在形成所述垂直导电结构之前沿着所述开口的侧面形成绝缘间隔件。
在第二方面的另一个实施例中，所述方法还包括：形成绝缘构件；沿着所述绝缘构件的侧面形成牺牲间隔件；形成与所述牺牲间隔件相邻的牺牲构件，其中所述牺牲间隔件被布置在所述牺牲构件与所述绝缘构件之间；以及在形成所述牺牲构件之后且在形成所述第一掺杂区之前去除所述牺牲间隔件。在一个具体实施例中，形成所述第一掺杂区使得所述第一掺杂区与被所述牺牲间隔件覆盖的所述半导体层的一部分自动对准。在另一个具体实施例中，所述方法还包括在形成所述第一掺杂区之后去除所述牺牲构件。
注意，并非都需要上面在一般性描述或例子中所述的所有活动，可能不需要特定活动的一部分，也可能除了所述的那些之外，还进行一种或更多种进一步的活动。并且，列出活动的次序未必是执行它们的次序。
为了清楚起见，本文在分开实施例的背景下所述的某些特征也可以在单个实施例中组合提供。反之，为了简洁起见，本文在单个实施例的背景下所述的各种特征也可以分开地或以任何分组合形式提供。并且，对按范围陈述的值的引用包括该范围内的每个值。
上面针对具体实施例描述了本发明的有益效果、其它优点、以及问题的解决方案。但是，这些有益效果、优点、问题的解决方案、以及可能引起任何有益效果、优点或解决方案出现或变得更加突出的任何特征都不应该理解成任何或所有权利要求的关键、必需或基本特征。
说明书和本文所述的实施例的例示旨在提供对各种实施例的结构的一般性理解。该说明书和例示无意用作使用本文所述的结构或方法的装置和系统的所有元件和特征的穷尽和全面描述。分开的实施例也可以在单个实施例中一起提供。反之，为了简洁起见，本文在单个实施例的背景下所述的各种特征也可以分开地或以任何分组合形式提供。并且，对按范围陈述的值的引用包括该范围内的每个值。许多其它实施例只有在本领域的普通技术人员阅读了本说明书之后才可以变得明了。可以使用和从本公开中导出其它实施例，使得可以不偏离本公开的范围地作出结构替代、逻辑替代或其它改变。因而，本公开被认为是例示性的而不是限制性的。

Claims (15)

1.一种电子器件，其包含：
埋置导电区；
晶体管的漏极区；
所述晶体管的源极区；
布置于所述源极区与所述漏极区之间的所述晶体管的沟道区；以及
第一掺杂区，所述第一掺杂区布置在基本上整个所述沟道区下，布置在整个所述源极区下且在所述埋置导电区上，但未布置在所述漏极区的基本上整个重掺杂部分下，具有与所述埋置导电区的导电类型相反的导电类型，并且与所述沟道区相比具有较高掺杂浓度，
其中所述漏极区横向离所述第一掺杂区比离所述沟道区较近。
2.如权利要求1所述的电子器件，其中所述第一掺杂区：
具有与沟道区相比至少大约2倍的峰值浓度；
具有与沟道区相比不大于大约10倍的峰值浓度；
具有与沟道区相比大约2倍到大约10倍的峰值浓度；
被布置在与沟道区相同的半导体层中；
在所述相同的半导体层的主表面下至少0.6微米处具有峰值浓度；
在所述相同的半导体层的主表面下不大于大约1.2微米处具有峰值浓度；或
在所述相同的半导体层的主表面下大约0.6微米到大约1.2微米处具有峰值浓度。
3.如权利要求2所述的电子器件，其中所述相同的半导体层含有被布置在所述第一掺杂区下的部分，其中所述部分具有比所述第一掺杂区低的掺杂浓度。
4.如权利要求1所述的电子器件，还包含：
所述晶体管的栅电极，其中所述栅电极布置在所述沟道区和所述第一掺杂区上。
5.如权利要求1所述的电子器件，还包含：
在所述埋置导电区上的埋置绝缘层；
从与半导体层的主表面相邻的高度向所述埋置导电区延伸的垂直导电结构；以及
布置在所述垂直取向导电结构与包括所述沟道区和所述第一掺杂区的半导体层之间的绝缘层。
6.如权利要求5所述的电子器件，其中：
所述埋置绝缘层被布置在所述埋置导电区与所述半导体层之间；以及
所述垂直导电结构通过所述埋置绝缘层延伸到所述埋置导电区。
7.如权利要求1所述的电子器件，其中，在雪崩击穿期间：
第一距离从所述沟道区延伸到所述漏极区的未耗尽部分；
第二距离从所述第一掺杂区内的未耗尽区延伸到所述漏极区的所述未耗尽部分；并且
所述第一距离在所述第二距离的大约0.8倍到大约1.2倍的范围内。
8.如权利要求7所述的电子器件，其中，由与所述第一距离相对应的第一条线和与所述第二距离相对应的第二条线定义角度，其中所述角度在大约30°到大约60°的范围内。
9.如权利要求1所述的电子器件，还包含布置在所述沟道区下的主体区，其中：
所述漏极区具有第一导电类型，而所述沟道区和所述主体区具有与所述第一导电类型相反的第二导电类型；并且
与所述主体区相比，所述沟道区具有较浅深度，并且更加向所述漏极区延伸。
10.一种形成电子器件的方法，包括：
形成埋置导电区上的半导体层，其中所述埋置导电区具有第一导电类型，
在所述半导体层内形成晶体管的漏极区，其中所述漏极区具有所述第一导电类型；
在所述半导体层内形成所述晶体管的沟道区，其中：
所述沟道区具有与所述第一导电类型相反的第二导电类型；并且
所述沟道区在从所述半导体层的主表面测量的第一深度处具有第一峰值浓度；以及
在所述半导体层内且在所述埋置导电区上形成第一掺杂区，其中：
所述第一掺杂区具有所述第二导电类型；
所述第一掺杂区在从所述主表面测量的第二深度处具有第二峰值浓度；并且
所述第二深度大于所述第一深度，
其中，在形成所述漏极区、所述沟道区和所述第一掺杂区之后：
所述第一掺杂区被布置在基本上整个沟道区下；
所述第一掺杂区未布置在所述漏极区的基本上整个重掺杂部分下；并且
所述漏极区横向离所述第一掺杂区比离所述沟道区较近。
11.如权利要求10所述的方法，其中形成所述第一掺杂区包括：以基本上0°的倾角注入具有所述第二导电类型的掺杂剂。
12.如权利要求10所述的方法，其中形成所述第一掺杂区包括：注入具有所述第二导电类型的掺杂剂，并且使用如下剂量注入所述掺杂剂：
至少大约5×1013个离子每平方厘米；
不大于大约5×1014个离子每平方厘米；或
在大约5×1013个离子每平方厘米到大约5×1014个离子每平方厘米的范围内。
13.如权利要求10所述的方法，其中形成所述第一掺杂区包括：注入具有所述第二导电类型的掺杂剂，所述掺杂剂是硼，并且以如下能量注入所述掺杂剂：
至少大约200千电子伏特；
不大于大约500千电子伏特；或
在大约200千电子伏特到大约500千电子伏特的范围内。
14.如权利要求13所述的方法，其中：
将半导体层布置在埋置绝缘层上，所述埋置绝缘层布置在埋置导电区上；并且
所述方法还包括：
对所述半导体层图案化以限定通过所述漏极区向所述埋置导电区延伸的开口；以及
形成与所述漏极区和所述埋置导电区电连接的垂直导电结构。
15.如权利要求10所述的方法，还包括：
在所述漏极区上形成绝缘层，其中在形成所述沟道区之前，对所述绝缘层图案化以限定开口；
在形成所述沟道区之后，在所述沟道区上形成栅电极；以及
在形成所述栅电极之后，在所述半导体层内形成主体区，其中所述主体区具有所述第二导电类型，
其中，所述沟道区形成在所述绝缘层中的所述开口下，并且布置在所述主体区与所述漏极区之间。
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