TWI437709B - 包括一配置在通道區下方及具有高於通道區之摻雜物濃度之摻雜區的電子裝置及其形成方法 - Google Patents

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TWI437709B
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Description

包括一配置在通道區下方及具有高於通道區之摻雜物濃度之摻雜區的電子裝置及其形成方法
本發明係關於電子裝置及形成電子裝置之方法，且更特定而言，係關於包括配置在通道區下方及具有高於通道區之摻雜物濃度之摻雜區的電子裝置及其形成方法。
金屬氧化物半導體場效電晶體(MOSFET)係一常見類型之功率切換裝置。一MOSFET包括一源極區、一汲極區、延伸於該源極與汲極區之間的一通道區及經提供而毗鄰於該通道區之一閘極結構。該閘極結構包括經配置而毗鄰於該通道區且藉由一薄電介質層與該通道區分離之一閘極電極層。
當一MOSFET係處於接通狀態時，將一電壓施加至該閘極結構以在該源極與汲極區之間形成一導電通道區，其允許電流流動穿過該裝置。在關斷狀態下，施加至該閘極結構之任一電壓係充分低以使得沒有顯著電流流動穿過該電晶體之該通道。在關斷狀態期間，該裝置應支援該源極與汲極區之間的一高電壓。
在一特定應用中，一功率電晶體對可用以允許一輸出在兩個不同電壓之間切換。該輸出可連接至一高側功率電晶體之一源極及一低側功率電極之一汲極。當啟動該高側功率電晶體時，該輸出將係在對應於該高側功率電晶體之一汲極上之電壓之一電壓下，且當啟動該低側功率電晶體時，該輸出將係在對應於該低側功率電晶體之一源極之一電壓下。在一特定實體實施例中，該高側功率電晶體及該低側功率電晶體通常係藉由接合導線或其他類似互連件彼此互連之單獨晶粒上之離散電極。該等互連件增加包括該高側及低側功率電晶體之該電子裝置之寄生特性，其係不期望的。
以實例之方式圖解說明實施例且該等實施例並不限於附圖。
熟習此項技術者應瞭解，圖式中之元件係為簡單且清晰起見而圖解說明且未必係按比例繪製。舉例而言，為幫助改良對本發明之實施例之理解，圖式中之某些元件之尺寸可能相對於其他元件有所誇大。
提供結合圖式進行之以下說明以有助於理解本文中所揭示之教示。以下論述將集中於該等教示之具體實施方案及實施例。提供此集中以有助於闡述該等教示且不應將其解釋為對該等教示之範疇及適用性之限制。然而，可基於此應用中所揭示之教示而使用其他實施例。
如本文中所用，相對於一區或結構，術語「水平定向」及「垂直定向」係指其中電流流動穿過此區或結構之主方向。更具體而言，電流可沿一垂直方向、一水平方向或垂直及水平方向之一組合流動穿過一區或結構。若電流沿一垂直方向或沿其中該垂直組分大於該水平組分之若干個方向之一組合流動穿過一區或結構，則此一區或結構將稱為垂直定向。類似地，若電流沿一水平方向或沿其中該水平組分大於該垂直組分之若干個方向之一組合流動穿過一區或結構，則此一區或結構將稱為水平定向。
術語「金屬」或其變體中之任一者意欲係指包括屬於1至12族中之任一者、屬於13至16族之一元素、沿由原子序數13(Al)、31(Ga)、50(Sn)、51(Sb)及84(Po)所界定之一線或在該線下面之一元素之一材料。金屬不包括Si或Ge。
術語「正常操作」及「正常操作狀態」係指一電子組件或裝置經設計以操作之條件。該等條件可係自一資料表或關於電壓、電流、電容、電阻或其他電參數之其他資訊獲得。因此，正常操作不包括操作恰好超過其設計限制之一電子組件或裝置。
術語「功率電晶體」意欲意指經設計以通常操作欲維持於一電晶體之源極與汲極或發射極與集電極之間的至少10 V差之一電晶體。舉例而言，當電晶體處於一關斷狀態時，10 V可在不出現一接面擊穿或其他不期望條件之情況下維持於源極與汲極之間。
術語「包含(comprises)」、「包含(comprising)」、「包括(includes)」、「包括(including)」、「具有(has)」、「具有(having)」或其任一其他變化形式意欲涵蓋一非排他性包括。舉例而言，包含一系列特徵之方法、物品或設備未必僅限於彼等特徵，而可包括未明確列舉或此等方法、物品或設備所固有之其他特徵。此外，除非明確陳述有相反情況，否則「或(or)」係指一包括性-或而並非一排他性-或。舉例而言，一條件A或B可藉由以下各項中之任一者來滿足：A係真(或存在)且B係假(或不存在)、A係假(或不存在)且B係真(或存在)，以及A與B兩者皆係真(或存在)。
此外，「一(a)」或「一(an)」之使用係用以闡述本文中所述之元件及組件。此係僅為方便之目的且用以給出本發明之範疇之一般意義。除非清楚表示另有所指，否則此說明應理解為包括一個、至少一個或亦包括複數形式之單數形式，或反之亦然。舉例而言，當本文中闡述一單個項目時，可使用多於一個項目替代一單個項目。類似地，當本文中闡述多於一個項目時，一單個項目可代替彼多於一個項目。
對應於元素週期表內各行之族編號使用如CRC Handbook of Chemistry and Physics 第81版(2000-2001)中所見之「新符號」慣例。
除非另有說明，否則本文所用之所有技術及科學術語皆具有與熟習本發明所屬技術者通常所理解之含義相同的含義。該等材料、方法及實例僅係圖解說明性的且並非意欲加以限制。就本文中未進行闡述而言，關於具體材料及處理動作之諸多細節皆係習用的，且可在教科書以及屬於半導體及電子技術之其他來源中找到。
圖1包括一電子裝置10之一部分之一電路圖。在如圖1中所圖解說明之實施例中，電子裝置10可包括一功率切換電路。電子裝置10包括一電晶體12，其中電晶體12之一汲極區耦合至諸如VD 之一端子且電晶體12之一源極區耦合至諸如VOUT 之一端子。電子裝置10亦包括一電晶體14，其中電晶體12之一汲極區耦合至電晶體12之源極，且電晶體14之一源極區耦合至諸如VS 之一端子。電晶體12及14之閘極電極可耦合至一控制單元16之控制端子162及164。在一特定實施例中，控制單元16可經組態以使得在任一特定時間點處啟用電晶體12及14中之僅一者。當啟用電晶體12(且停用電晶體14)時，VOUT 將大致係VD 且當啟用電晶體14(且停用電晶體12)時，VOUT 將大致係VS 。控制單元16可用以確定VOUT 將何時及多頻繁地自VS 切換至VD ，且反之亦然。在一更特定實施例中，電晶體12及14可係一高頻率電壓調節器內之功率切換電晶體。
下文闡述對應於電晶體12及14之實體結構及形成此等實體結構之方法。在下文之說明中，電晶體12可稱為高側功率電晶體，且電晶體14可稱為低側功率電晶體。大量說明將集中於針對高側功率電晶體之實體結構之形成；然而，低側功率電晶體之形成係類似的。在一實施例中，電晶體12及14將係同一積體電路之部分。在一特定實施例中，控制單元16係在與電晶體12及14相同之積體電路上。
圖2包括一工件200之一部分之一剖視圖之一圖解說明，該工件包括一埋入式導電區202、一埋入式絕緣層204及一半導體層206。埋入式導電區202可包括14族元素(亦即，碳、矽、鍺或其任一組合)且可係重n型或p型摻雜。出於此說明書之目的，重摻雜意欲意指至少約1×1019 原子/cm3 之一峰值摻雜物濃度，且輕摻雜意欲意指小於約1×1019 原子/cm3 之一峰值摻雜物濃度。埋入式導電區202可係一重摻雜基板(例如，一重n型摻雜晶圓)之一部分或可係配置在相反導電性類型之一基板上方或配置在一基板與埋入式導電區202之間的另一埋入式絕緣層(未圖解說明)上方之一埋入式摻雜區。在一實施例中，埋入式導電區202重摻雜有一n型摻雜物，諸如，磷、砷、銻或其任一組合。在一特定實施例中，埋入式導電區202在埋入式導電區202之擴散欲保持為低之情形下包括砷或銻，且在一特定實施例中，埋入式導電區202包括銻以在一隨後形成之半導體層之形成期間降低自動摻雜之位準(與砷相比)。埋入式導電區202將用以將高側功率電晶體之源極與低側功率電晶體之汲極電連接在一起且係針對電子裝置之一輸出節點之部分。
埋入式絕緣層204配置在埋入式導電區202上方。在正常操作期間，埋入式絕緣層204幫助隔離埋入式導電區202上之電壓與半導體層206之部分。埋入式絕緣層204可包括氧化物、氮化物或氧氮化物。埋入式絕緣層204可包括一單個膜或具有相同或不同組成之複數個膜。埋入式絕緣層204可具有介於至少約0.2微米或至少約0.3微米之一範圍內之一厚度。此外，埋入式絕緣層可具有不大於約5.0微米或不大於約2.0微米之一厚度。在一特定實施例中，埋入式絕緣層204具有介於約0.5微米至約0.9微米之一範圍內之一厚度。
半導體層206配置在埋入式絕緣層204上方且具有其中形成電晶體及其他電子組件(未圖解說明)之一主表面205。半導體層206可包括14族元素(亦即，碳、矽、鍺或其任一組合)及如相對於埋入式導電區202所述之摻雜物或相反導電性類型之摻雜物中之任一者。在一實施例中，半導體層206係一輕摻雜n型或p型磊晶矽層，其具有介於約0.2微米至約5.0微米之一範圍內之一厚度及不大於約1×1017 原子/cm3 之一摻雜濃度，且在另一實施例中，具有至少約1×1014 原子/cm3 之一摻雜濃度。半導體層206可配置在工件200之所有部分上方。如所形成之半導體層206內或在選擇性地摻雜半導體層206內之區之前的摻雜物濃度將稱為本底摻雜物濃度。
可使用各種製造技術來形成工件200。在一實施例中，可使用一晶圓接合技術。舉例而言，埋入式導電區202及半導體層206可係接合在一起之不同基板之部分。可自一個或兩個基板熱生長氧化物。在一特定實施例中，埋入式導電區202可包括接近於自其生長氧化物之表面之較低摻雜。埋入式導電區202內之摻雜濃度可因與氧化物之界面處之摻雜物堆積而稍微較高。因此，除接近於氧化物界面之一部分以外，埋入式導電區202可係重摻雜，且此部分可具有與氧化物層間隔開之一最低摻雜物濃度。在接合之後，可移除該等基板中之一者之大部分以留下半導體層206。自該等基板中之一者或兩者熱生長之氧化物層可形成埋入式絕緣層204之至少一部分。在另一實施例中，埋入式導電區202可係呈一重摻雜晶圓之形式。半導體層206可係自埋入式導電區202磊晶生長。可執行氧植入及一退火以由埋入式導電區202、半導體層206或兩者之部分形成埋入式絕緣層204。在閱讀此說明書之後，熟習此項技術者應瞭解，可使用其他技術來形成工件200。
參考圖3，使用一熱生長技術、一沈積技術或其一組合來在半導體層206上方順序地形成一襯墊層302及一停止層304(例如，一拋光停止層或一蝕刻停止層)。襯墊層302及停止層304中之每一者皆包括氧化物、氮化物、氧氮化物或其任一組合。在一實施例中，襯墊層302具有與停止層304相比不同之一組成。在一特定實施例中，襯墊層302包括氧化物，且停止層304包括氮化物。
在停止層304上方形成一經圖案化遮蔽層(未圖解說明)。形成半導體層206及埋入式絕緣層204內之溝槽322，其中將形成垂直導電結構。在一特定實施例中，移除襯墊層302、停止層304、半導體206及埋入式絕緣層204之經曝露部分。使用各向異性蝕刻技術來形成如圖3之實施例中所圖解說明之結構。在另一實施例中，隨後不移除埋入式絕緣層204之任何部分，且在另一實施例中，移除埋入式絕緣層204之配置在開口下方之厚度之僅部分或大致全部。在一特定實施例中，溝槽322中之每一者之寬度係至少約0.05微米或約0.1微米，且在另一特定實施例中，溝槽322中之每一者之寬度不大於約2微米或約1微米。可在形成溝槽322之後移除該經圖案化遮蔽層。
可在溝槽322內形成絕緣間隔件324。亦可稱為絕緣襯裏之絕緣間隔件324可幫助電絕緣半導體層206與隨後將形成於溝槽322內之垂直導電結構。在如所圖解說明之實施例中，可執行一熱氧化以形成絕緣間隔件324。在另一實施例(未圖解說明)中，可保形地沈積一絕緣層且各向異性地蝕刻該絕緣層以形成該等絕緣間隔件。絕緣間隔件324具有介於約20 nm至約200 nm之一範圍內之一寬度。
圖4包括延伸溝槽且形成垂直導電結構422之後的一圖解。可移除沿溝槽322(如圖3中所圖解說明)之底部之任何剩餘絕緣材料(諸如，氧化物)，且可使溝槽322延伸至埋入式導電區202中以形成溝槽延伸部402。在一實施例中，溝槽延伸部402可係至埋入式導電區202中之至少約0.2微米，且在另一實施例中，溝槽延伸部402可係至少約0.3微米。在另一實施例中，溝槽延伸部402可不大於約5.0微米，且在又一實施例中，不大於約2.0微米。在另一實施例中，該等溝槽延伸部可比上文所述深或淺。可使用一各向異性蝕刻技術來執行絕緣材料之移除及形成溝槽延伸部402。
在停止層304上方及溝槽322內形成一導電層，且在一特定實施例中，該導電層大致填充溝槽322。該導電層可係多晶的且包括一含金屬或含半導體之材料。在一實施例中，該導電層可包括一重摻雜半導體材料，諸如，非晶矽或多晶矽。在另一實施例中，該導電層包括複數個膜，諸如，一黏合膜、一障壁膜及一導電填充材料。在一特定實施例中，該黏合膜可包括一耐火金屬(諸如，鈦、鉭、鎢或諸如此類)；該障壁膜可包括一耐火金屬氮化物(諸如，氮化鈦、氮化鉭、氮化鎢或諸如此類)或一耐火金屬-半導體-氮化物(諸如，TaSiN)；且該導電填充材料可包括鎢或矽化鎢。在一更特定實施例中，該導電層可包括Ti/TiN/WSi。對膜之數目及彼等薄之組成之選擇取決於電效能、一後續熱量循環之溫度、另一準則或其任一組合。耐火金屬及含耐火金屬之化合物可經受高溫(例如，該等耐火金屬之熔點可係至少1400℃)、可保形地沈積且具有低於重摻雜n型矽之一體電阻率。在閱讀此說明書之後，熟習此項技術者將能夠確定該導電層之組成以滿足其對一特定應用之需要或期望。在該導電層之形成期間，空隙424可形成於溝槽322內。若形成空隙424，則其等通常位於接近於埋入式絕緣層204之區域處。因此，在如圖4中所圖解說明之實施例中，大致全部空隙424配置在與半導體層206之主表面205之高度間隔開之高度處。特定而言，大致全部空隙424配置在不高於穿過半導體層206之厚度之約一半之高度處。
移除配置在停止層304上方之導電層之一部分以在溝槽322內形成垂直導電結構422，如圖4之實施例中所圖解說明。可使用一化學機械拋光或毯覆蝕刻技術來執行該移除。停止層304可用作一拋光停止或蝕刻停止層。拋光或蝕刻可在到達停止層304之後繼續達一相對短時間以計及跨越該工件相對於該導電層之厚度之一非均勻性、該拋光或蝕刻操作之非均勻性或其任一組合。若需要或期望，則一繼續蝕刻或其他移除操作可用以使垂直導電結構422進一步凹進至溝槽322中，如圖4中之箭頭426所圖解說明。該等凹部可允許高側電晶體結構之隨後形成之源極區及低側電晶體結構之汲極區電連接至垂直導電結構422。當呈一完成電子裝置之形式時，垂直導電結構422與埋入式導電區202之組合將高側功率電晶體之源極電連接至低側功率電晶體之汲極。
參考圖5，當存在停止層304之部分(圖5中未圖解說明)時，襯墊層302被蝕刻且低切停止層304之部分以曝露半導體層206之接近於溝槽322之部分。此時，在如圖4上所圖解說明之實施例中，可執行該溝槽填充材料之一額外蝕刻從而曝露溝槽襯裏材料324之上部表面。然後移除停止層304之部分。導電插塞522形成於溝槽內且幫助將垂直導電結構422電連接至隨後將形成於半導體層206內之摻雜區。可使用形成垂直導電結構422之材料及方法中之任一者來形成導電插塞522，只是導電插塞522可或可不凹進於溝槽322內。導電插塞522及垂直導電結構422可包括相同材料或不同材料且可係使用相同技術或不同技術而形成。導電插塞522與垂直導電結構422之組合可形成垂直定向導電區542。下文中，垂直定向導電區542可係指垂直導電結構422、導電插塞522或垂直導電結構422與導電插塞522之組合。此時，在該方法中可移除襯墊層302。
圖6及7圖解說明形成一植入屏蔽層602、水平定向摻雜區622及汲極區624之後的工件。圖6包括針對高側功率電晶體12之電晶體結構之部分，且圖7包括針對低側功率電晶體14之電晶體結構之部分。植入屏蔽層602形成於主表面205上方且可包括氧化物、氮化物或氧氮化物且可具有介於約2 nm至約90 nm之一範圍內之一厚度。可藉由一熱生長或沈積技術來形成植入屏蔽層602。
在如圖6及7中所圖解說明之實施例中，水平定向摻雜區622可形成於其中形成針對高側及低側功率電晶體之電晶體結構之大致全部區域上方。在該等功率電晶體內，水平定向摻雜區622可係所形成之功率電晶體之漂移區之主要部分。在一正常操作狀態下，電荷載子(舉例而言，電子)或電流主要沿一水平方向流動穿過水平定向摻雜區622。若積體電路包括控制單元16，則可形成一遮蔽層(未圖解說明)以保護其中正形成控制單元16之電子組件之半導體層之部分或全部。水平定向摻雜區622可具有小於約1×1019 原子/cm3 且至少約1×1016 原子/cm3 之一摻雜物濃度及在一個實施例中小於約0.9微米且在另一實施例中小於約0.5微米之一深度。
一遮蔽層(未圖解說明)可經形成且圖案化以界定半導體層206之其中形成汲極區624之部分上方之開口。在圖6中，高側電晶體12之汲極區624形成於半導體層206內。汲極區624包括高於水平定向摻雜區622之一相對高摻雜物濃度。汲極區624可具有至少約1×1019 原子/cm3 之一摻雜物濃度及在一個實施例中小於約0.9微米且在另一實施例中小於約0.5微米之一深度。
在圖7中，低側電晶體14之汲極區可包括垂直定向導電區542之上部部分。在一個實施例中，此等上部部分可對應於圖5中之導電插塞522。因此，該遮蔽層可完全覆蓋其中正形成針對低側功率電晶體14之電晶體之半導體層206。在另一實施例(未圖解說明)中，開口可經形成而毗鄰於如圖7中所圖解說明之垂直定向導電區542，且半導體層206之在該等開口下方之部分可經摻雜以形成類似於汲極區624之汲極區。
在一實施例中，水平定向摻雜區622可係在汲極區624之前形成。在另一實施例中，水平定向摻雜區622可係在汲極區624之後形成。
圖8包括在汲極區624上方形成絕緣部件802之後的一圖解。雖然圖8中未圖解說明，但絕緣部件802亦形成於針對低側電晶體14之垂直定向導電區542(圖7)上方，此乃因低側功率電晶體14之電晶體結構之汲極區經形成而毗鄰於垂直定向導電區542。絕緣部件802可幫助減少汲極區與隨後形成之導電電極之間的電容性耦合且改良汲極區624與隨後形成之導電電極之間的擊穿電壓。絕緣部件802可包括一單個絕緣層或複數個絕緣層。在如圖8中所圖解說明之實施例中，絕緣層812及814連續地形成於工件上方，其中絕緣層812及814具有不同組成。舉例而言，絕緣層812可包括氮化物，且絕緣層814可包括氧化物。絕緣層814可幫助減少電容性耦合，且絕緣層812可係汲極接觸形成期間的一蝕刻停止件。絕緣層812可具有介於約20 nm至約90 nm之一範圍內之一厚度，且絕緣層814可具有介於約50 nm至約500 nm之一範圍內之一厚度。
一遮蔽層(未圖解說明)可形成於絕緣層814上方且經圖案化以包括配置在其中已形成電晶體結構之汲極區之部分上方之遮蔽特徵。絕緣層814可經蝕刻以提供一錐形輪廓，且絕緣層812可經蝕刻而具有或不具有錐形輪廓。可在蝕刻絕緣層814之後且在蝕刻絕緣層812之前或之後移除該遮蔽層。
在其他實施例中，可使用各種技術來形成絕緣層814之錐形邊緣。在一實施例中，絕緣層814之組成可在沈積期間或之間改變。舉例而言，絕緣層814可包括具有不同組成之複數個絕緣膜。在另一實施例中，可在該沈積之一稍後部分期間以一遞增濃度併入一摻雜物，諸如，磷。在又一實施例中，可藉由改變沈積參數(例如，射頻功率、壓力等)來改變絕緣層814內之應力，但該組成在絕緣層814之整個厚度上係大致相同。在另外實施例中，可使用上文之組合。針對絕緣層814之特定蝕刻技術可包括：各向同性地蝕刻絕緣層814；使蝕刻絕緣層814之一部分與蝕刻上覆遮罩特徵之一側壁邊緣、蝕刻絕緣材料之另一部分與蝕刻上覆遮罩特徵之又一側壁交替等；利用一差分組成(比未經摻雜氧化物快之經摻雜氧化物蝕刻劑)或其一組合。
在圖9中，一導電層902沈積於絕緣部件802上方且經圖案化以形成開口(諸如，一開口904)，其中隨後將汲極接觸結構製成為針對高側功率電晶體12之電晶體結構之汲極區624。導電層902包括一導電材料或可藉由摻雜來使其導電。更特定而言，導電層902可包括一摻雜半導體材料(例如，重摻雜非晶矽、多晶矽等)、一含金屬材料(一耐火金屬、一耐火金屬氮化物、一耐火金屬矽化物等)或其任一組合。導電層902具有介於約0.05微米至約0.5微米之一範圍內之一厚度。在一特定實施例中，導電層902將用以形成一導電電極。
圖10包括形成於汲極區624及水平定向摻雜區622之部分上方之絕緣部件1002。可藉由形成一個或多個經圖案化絕緣層來形成絕緣部件1002。在如圖10中所圖解說明之實施例中，將一絕緣層1012及一絕緣層1014沈積於導電層902上方。絕緣層1012及1014可包括氧化物、氮化物或任何氧氮化物，且在一特定實施例中具有彼此相比不同之組成。舉例而言，絕緣層1012可包括氧化物，且絕緣層1014可包括氮化物。絕緣層1012具有介於約0.2微米至約2.0微米之一範圍內之一厚度，且絕緣層1014具有介於約20 nm至約900 nm之一範圍內之一厚度。
一遮蔽層(未圖解說明)形成於絕緣層1014上方且經圖案化以形成配置在其中形成絕緣部件1002之位置處之絕緣層1014上方之遮蔽特徵。圖案化導電層902與絕緣層1012及1014之部分，且移除該等遮蔽特徵。對導電層902之圖案化形成高側功率電晶體12及低側功率電晶體14之單獨導電電極1032。高側功率電晶體12之導電電極1032將電連接至高側功率電晶體12之隨後形成之源極區，且低側功率電晶體14(圖10中未圖解說明)之導電電極1032將電連接至低側功率電晶體14之隨後形成之源極區。
沿導電電極1032與絕緣層1012及1014之側壁形成絕緣間隔件1022。在一特定實施例中，絕緣間隔件1022包括氮化物且係藉由將氮化物層沈積至介於約20至90 nm之一範圍內之一厚度且各向異性地蝕刻該氮化物層以形成絕緣間隔件1022來形成。開口1042係配置在半導體層206之其中將形成源極及通道區之部分上方。
圖11包括形成於開口1042內之犧牲間隔件1102及犧牲部件1122。犧牲間隔件1102之寬度對應於將至少部分地形成於水平定向摻雜區622內之摻雜區之寬度。稍後將在此說明書中闡述隨後形成之摻雜區之重要性。如在犧牲間隔件1102之基底處所量測，犧牲間隔件1102之寬度(下文中稱為「間隔件寬度」)可係水平定向摻雜區622之深度的至少約0.11倍於。間隔件寬度可不大於水平定向摻雜區622之深度的約5倍。在一實施例中，間隔件寬度可係在水平定向摻雜區622之深度的約0.3至約2倍之一範圍內。在另一實施例中，間隔件寬度係至少約0.05微米，且在又一實施例中，間隔件寬度不大於約0.3微米。
犧牲部件1122配置在開口1042之接近於水平定向摻雜區622之部分處。犧牲部件1122具有足以在移除犧牲間隔件1102之後執行對下伏區之摻雜時基本上防止該摻雜之一厚度。在一實施例中，犧牲部件1122具有至少約100 nm之一厚度。在另一實施例中，犧牲部件1122可填充開口1042之深度之約10%至70%。犧牲部件1122不覆蓋犧牲間隔件1102之頂部之全部，此乃因犧牲間隔件1102係選擇性地移除。
犧牲間隔件1102具有與絕緣部件1002之絕緣層1014、絕緣間隔件1022，以及犧牲部件1122相比不同之一材料。犧牲部件1122具有與絕緣部件1002之絕緣層1014及絕緣間隔件1022相比不同之一材料。
在一特定實施例中，絕緣層1014及絕緣間隔件1022包括氮化物，犧牲間隔件1102包括非晶或多晶矽，且犧牲部件1122包括一有機抗蝕劑材料。藉由將包括非晶或多晶矽之一層沈積至對應於間隔件寬度(如先前所論述)之一厚度且各向異性地蝕刻該層來形成犧牲間隔件1102。可藉由在工件上方及開口1042內塗佈該有機抗蝕劑材料來形成犧牲部件1122。該有機抗蝕劑材料可經回蝕以留下犧牲部件1122。在一特定實施例中，可使用關於對絕緣層1014、絕緣間隔件1022或犧牲間隔件1102之偵測之端點偵測設定來蝕刻該有機抗蝕劑材料。然後，可使用一定時蝕刻來達成犧牲部件1122之所期望厚度。
在另一實施例中，可改變犧牲間隔件1102或犧牲部件1122之組成。舉例而言，犧牲間隔件1102或犧牲部件1122可包括一含金屬材料。舉例而言，犧牲間隔件1102或犧牲部件1122可包括鎢。在又一實施例中，犧牲部件1122可包括氧化物。舉例而言，一重摻雜、未經強化之所沈積氧化物具有與由原矽酸四乙酯構成之熱氧化物或一經強化氧化物相比相對高之一蝕刻速率。
若需要或期望，則可使犧牲部件1122回流。執行該回流以降低來自犧牲部件1122之配置在犧牲間隔件1102之部分上方之部分之植入遮擋之可能性。
圖12包括用以形成摻雜區1222之一摻雜動作期間的工件之一圖解。該摻雜動作可執行為一植入。在一實施例中，以一大致0°傾斜角度植入(亦即，大致垂直於半導體層206之主表面205)將離子(箭頭1202所圖解說明)引導至工件之經曝露表面。在另一實施例中，可使用另一角度，且可在植入之部分期間或之間使工件旋轉以降低由絕緣部件所造成之遮擋之效應。若通道化令人擔憂，則可以約7°傾斜角度執行該植入。可在4個部分期間執行該植入，其中使工件在該等部分中之每一者之間旋轉約90°。
摻雜區1222之摻雜物濃度大於水平定向摻雜區622之摻雜物濃度。在一實施例中，摻雜區1222之摻雜物濃度不大於水平定向摻雜區622之摻雜物濃度之約9倍。在一特定實施例中，摻雜區1222之摻雜物濃度介於水平定向摻雜區622之一摻雜物濃度之約2至約5倍之一範圍內。在另一特定實施例中，當使用植入時，劑量可介於約2×1012 離子/cm2 至約2×1013 離子/cm2 之一範圍內。
摻雜區1222之深度可不具有具體限制。在一實施例中，摻雜區1222之深度可不比水平定向摻雜區622深多於約0.2微米。若摻雜區1222係更深，則其等可干擾一隨後形成之深植入區。若不形成深植入區，則摻雜區1222可係更深。在另一實施例中，摻雜區1222可具有對應於流動穿過高側功率電晶體12及低側功率電晶體14之電晶體結構之主電流之深度。在正常操作期間，若流動穿過通道區之電子主要係在通道區之汲極側處之主表面之0.05微米內，則摻雜區1222之深度可係約0.05微米深。在另一實施例中，摻雜區1222之深度可介於水平定向摻雜區622之深度之約0.5至約2倍之一範圍內。在又一實施例中，摻雜區1222之深度可介於犧牲間隔件1102之寬度之約0.5至約2倍之一範圍內。
該植入之能量可基於所選擇之摻雜物物質而變化。舉例而言，當植入物質係P+ (磷離子)時，能量可介於約40 keV至約150 keV之一範圍內，且當植入物質係As+ 時，能量可介於約100 keV至約350 keV之一範圍內。若高側及低側功率電晶體係p通道電晶體(而非n通道電晶體)，則當植入物質係B+ 時，能量可介於約15 keV至約50 keV之一範圍內，且當植入物質係BF2 + 時，能量可介於約50 keV至約180 keV之一範圍內。
在形成摻雜區1222之後，可移除犧牲部件1122。摻雜區1222之寬度可係如先前相對於犧牲間隔件1102之間隔件寬度所述之寬度尺寸中之任一者。
圖13包括形成另一組絕緣間隔件之後的一圖解。該等絕緣間隔件覆蓋摻雜區1222以使得其等在隨後執行一通道植入時將不被反摻雜。因此，該等絕緣間隔件可具有如先前相對於犧牲間隔件1102之間隔件寬度所述之寬度尺寸中之任一者。在一特定實施例中，該等絕緣間隔件之寬度介於摻雜區1222之寬度之約0.8至約1.2倍之一範圍內。在添加絕緣間隔件之情況下，絕緣部件1302係與絕緣部件1002大致相同。為簡化圖13，將另一組絕緣間隔件與絕緣間隔件1022之組合圖解說明為絕緣間隔件1304。絕緣間隔件1304可包括不同於植入屏蔽層602之一材料。在一特定實施例中，絕緣間隔件1304可包括氮化物。在形成該等絕緣部件之後，藉由絕緣部件1302來界定開口1306。
圖14包括形成於開口1306下方之通道區1402及深本體摻雜區1404。通道區1402經形成而毗鄰於半導體層206之主表面205，且深本體摻雜區1404與主表面205間隔開。深本體摻雜區1404可提供汲極區624與深本體摻雜區1404之間的突崩擊穿(與汲極區624與通道區1402之間的突崩擊穿相反)期間的替代路徑。因此，若涉及汲極區624之突崩擊穿將發生，則電流流動穿過深本體摻雜區1404優先於通道區1402。因此，在發生突崩擊穿之情形下較不可能永久性地更換通道區1402。深本體摻雜區1404之深度及濃度可與通道區1402之深度及濃度有關。
若深本體摻雜區1404之深度較淺，則在突崩擊穿期間流動之電流可包括通道區1402之部分。更特定而言，若深本體摻雜區1404之最上部深度極深，則將在汲極區624與通道區1402之間發生突崩擊穿，且因此，深本體摻雜區1404將不有效地保護通道區1402。在一實施例中，深本體摻雜區1404之峰值濃度比通道區1402之峰值濃度深至少約0.1微米，且在另一實施例中，深本體摻雜區1404之峰值濃度比通道區1402之峰值濃度深不大於約0.9微米。在另一實施例中，深本體摻雜區1404之峰值濃度介於在主表面205下面約0.6微米至約1.1微米之一範圍內。
在一實施例中，深本體摻雜區1404具有與通道區1402相比較大之摻雜物濃度。在一特定實施例中，深本體摻雜區1404之峰值濃度可介於通道區1402之峰值摻雜物濃度之約2至約10倍之一範圍內。
深本體摻雜區1404之寬度可寬於絕緣部件1302之間的開口1306。可藉由植入來形成深本體摻雜區1404，該植入可由一投影範圍(Rp )及偏差(ΔRp )表徵。ΔRp 可用以約計植入期間摻雜物在半導體層206內之橫向侵入。因此，深本體摻雜區1404之相當大部分係配置在摻雜區1222下方。
可使用一單個植入或一植入組合來形成深本體摻雜區1404。深本體摻雜區1404可或可不接觸埋入式絕緣層204。隨著深本體摻雜區1404之深度之範圍增加，突崩擊穿期間的電流可遍佈較大區域。在一特定實施例中，深本體摻雜區1404可與埋入式絕緣層204間隔開以減少至埋入式導電區202之電容性耦合。在另一實施例中，深本體摻雜區1404可與埋入式絕緣層204接觸以便抑制寄生場效電晶體，其中閘極電介質包括埋入式絕緣層204。對於一單個植入或對於具有最低Rp 之植入(一植入組合)，劑量可介於約5×1013 離子/cm2 至約5×1014 離子/cm2 之一範圍內。
可藉由具有介於約5×1012 離子/cm2 至約5×1013 離子/cm2 之一範圍內之一劑量之離子植入來形成通道區1402。可選擇能量以達成介於約0.05微米至約0.3微米之一範圍內之一Rp 。
深本體摻雜區1404可係在通道區1402之前或之後形成。在一特定實施例中，形成深本體摻雜區1404且移除曝露於開口1306內之植入屏蔽層602之部分。可在形成通道區1402之前形成另一植入屏蔽層(未圖解說明)。該另一植入屏蔽層可係氧化物或氮化物。該另一植入屏蔽層可薄於植入屏蔽層602。在一特定實施例中，該另一植入屏蔽層熱生長至介於約11 nm至約50 nm之一範圍內之一厚度。可透過該另一屏蔽植入層植入通道區1402之離子。
圖15包括形成一閘極電介質層1502、閘極電極1522、沿閘極電極1522之經曝露表面之一絕緣層1524、源極延伸區1542及本體區1562之後的工件之一圖解。藉由蝕刻來移除植入屏蔽層602及其他植入屏蔽層(若存在)之經曝露部分，且閘極電介質層1502形成於沿開口1306之底部之經曝露表面上方。在一特定實施例中，閘極電介質層1502包括氧化物、氮化物、氧氮化物或其任一組合且具有介於約5 nm至約100 nm之一範圍內之一厚度。閘極電極1522配置在閘極電介質層1502上方。可藉由沈積在沈積時導電或可隨後使其導電之一材料層來形成閘極電極1522。該材料層可包括一含金屬或含半導體之材料。在一實施例中，將該層沈積至約0.1微米至約0.5微米之一厚度。該材料層經蝕刻以形成閘極電極1522。在所圖解說明之實施例中，閘極電極1522係在不使用一遮罩之情況下形成且具有側壁間隔件之形狀。
絕緣層1524可係自閘極電極1522熱生長或可沈積於工件上方。絕緣層1524之厚度可介於約10 nm至約30 nm之一範圍內。源極延伸區1542可具有高於約5×1017 原子/cm3 且小於約5×1019 原子/cm3 之一摻雜物濃度。本體區1562可允許通道區1402與深本體摻雜區1404電結合且降低具有介於通道區1402與深本體摻雜區1404之間的一更具電阻性區(與不具有本體區1562相比)之可能性。本體區1562亦可降低電晶體結構之源極與汲極之間的穿通之可能性。本體區1562具有與通道區1402及深本體摻雜區1404相同之導電性類型且具有至少約1×1018 原子/cm3 之一峰值摻雜物濃度。
圖16圖解說明圖15中之工件之特徵之間的位置關係。距離1582對應於閘極電極1522與導電電極1032之間的距離，且寬度1584對應於摻雜區1222之寬度。如圖16之實施例中所圖解說明，摻雜區1222之右側邊緣可橫向地延伸至絕緣間隔件1304與導電電極1032之間的界面下方之一點。在一替代實施例中，摻雜區1222之右側邊緣可橫向地延伸至導電電極1032下方之一點。在一特定實施例中，摻雜區1222之右側邊緣之橫向延伸部不在絕緣層812及814任一者下方伸展。摻雜區1222之左側邊緣可橫向地延伸至通道區1402內之一點。寬度1584可高達距離1582之約1.5倍，且在一特定實施例中，寬度1584可高達距離1582之約1.2倍。寬度1584不具有下限。在一實施例中，寬度1584可係距離1582之至少約0.2倍，且在另一實施例中，寬度1584可係距離1582之至少約0.4倍。
圖17包括絕緣間隔件1602及重摻雜源極區1642。圖18包括圖17之一部分之一放大視圖以圖解說明工件之特徵之間的較佳位置關係。絕緣間隔件1602經形成以覆蓋源極延伸區1542之部分。可藉由沈積一絕緣層且各向異性地蝕刻該絕緣層來形成絕緣間隔件1602。絕緣間隔件1602可包括氧化物、氮化物、氧氮化物或其任一組合且具有在絕緣間隔件1602之基底處之介於約50 nm至約200 nm之間的一範圍內之寬度。重摻雜源極區1642允許隨後進行歐姆(ohmic)接觸且具有至少約1×1019 原子/cm3 之一摻雜物濃度。可使用離子植入來形成重摻雜源極區1642。重摻雜源極區1642具有與通道區1402相比相反之一導電性類型且與汲極區624及埋入式導電區202相同之導電性類型。
圖19包括間隔件1702、開口1704及重摻雜本體接觸區1722。圖20包括圖19之一部分之一放大視圖以圖解說明工件之特徵之間的較佳位置關係。與圖17相比，圖19及20不圖解說明接近於圖17之中心之垂直定向導電區542。在一實施例中，垂直定向導電區542之位置可經彼此相比地位移以允許電晶體之一更緊致佈局。舉例而言，接觸接近於圖19及20之中間的重摻雜源極區1642之一對應垂直定向導電區542可位於進一步向後處且不沿圖19及20之平面伸展。在另一實施例中，高側電晶體結構之重摻雜源極區1642可係呈一單個重摻雜源極區之形式，且低側電晶體結構(圖19及20中未圖解說明)之重摻雜源極區1642可係呈一不同重摻雜單個源極區之形式。因此，垂直定向導電區542不需要延伸穿過相同電晶體結構之對應閘極電極1522之間的重摻雜源極區1642之每一部分。
在圖19及20中，間隔件1702經形成以界定其中將形成重摻雜本體接觸區1722之部分。可藉由沈積一絕緣層且各向異性地蝕刻該絕緣層來形成間隔件1702。間隔件1702可包括氧化物、氮化物、氧氮化物或其一組合。在一特定實施例中，間隔件1702可係在形成重摻雜本體接觸區之後移除之犧牲間隔件。因此，間隔件1702不必係一絕緣材料。開口1704係由間隔件1702之彼此面對之側來部分地界定。
沿開口1704之底部，蝕刻閘極電介質層1502及重摻雜源極區1642之部分。然後，沿開口1704之底部形成重摻雜本體接觸區1722。重摻雜本體摻雜區1722具有與通道區1402及深本體摻雜區1404相同之導電性類型且具有至少約1×1019 原子/cm3 之一摻雜物濃度以允許隨後形成歐姆接觸。
本體區1562及重摻雜本體接觸區1722幫助確保與垂直定向導電區542(當垂直定向導電區542包括一含金屬材料時)且與隨後形成之金屬矽化物區進行良好電接觸。在另一實施例中，可形成本體區1562且不形成重摻雜本體接觸區1722。在另一實施例中，形成重摻雜本體接觸區1722且不形成本體區1562。在閱讀此說明書之後，熟習此項技術者將能夠確定其等需要或期望之電效能且確定應實施本體區1562、重摻雜本體接觸區1722還是本體區1562及重摻雜本體接觸區1722之組合。
圖21包括導電部件1822及1824。在一實施例中，移除部分或全部間隔件1702以曝露更多重摻雜源極區1642。導電部件1822形成於閘極電極1522上方且允許較佳接觸及較低電阻。導電部件1824使重摻雜源極區1642、重摻雜本體接觸區1722及(當存在時)垂直定向導電區542彼此電連接。在一特定實施例中，一耐火金屬(諸如，Ti、Ta、W、Co、Pt或諸如此類)可沈積於工件上方且與經曝露矽(諸如，基本上單晶或多晶矽)選擇性地反應以形成一金屬矽化物。可移除上覆於絕緣材料上之耐火金屬之未反應部分，因此留下導電部件1822及1824。此時，在該方法中，形成針對高側功率電晶體12及低側功率電晶體14之電晶體結構。
圖22及23包括高側功率電晶體12(圖22)及低側功率電晶體內之電晶體結構之在形成互連件之一第一層級之後的圖解。形成一層間電介質(ILD)層1902且其包括氧化物、氮化物、氧氮化物或其任一組合。ILD層1902可包括具有一基本上恆定或變化組成(例如，較遠非半導體層206之一高磷含量)之一單個膜，或複數個離散膜。可在ILD層1902內或其上方使用一蝕刻停止膜、一抗反射膜或一組合以幫助進行處理。ILD層1902可經平坦化以改良後續處理操作(舉例而言，微影、後續拋光或諸如此類)期間的方法裕量。
在如圖22及23中所圖解說明之實施例中，ILD層1902經圖案化以界定接觸開口，且導電插塞1922、1924、1926、1928、1932、1934及1938形成於該等接觸開口內。導電插塞1922及1932分別接觸高側及低側電晶體內之導電電極1032。導電插塞1924及1934接觸導電部件1824，其接觸重摻雜源極區1642及重摻雜本體接觸區1722。導電插塞1924及1934分別係在高側及低側電晶體內。導電插塞1926接觸高側電晶體12內之汲極區624。注意，導電插塞不接觸低側電晶體14內之汲極區624。導電插塞1928及1938分別接觸配置在高側及低側電晶體內之閘極電極1522上方之導電部件1822。
形成諸多其他導電插塞，且此等其他導電插塞在其他視圖中將係可見的。雖然圖22及23中未圖解說明，但高側電晶體12內之大致所有導電電極1032電連接至導電插塞1922，且低側電晶體14內之大致所有導電電極1032電連接導電插塞1932。高側電晶體12內之大致所有導電部件1824電連接電連接至導電插塞1924或垂直定向導電區542，且低側電晶體14內之大致所有導電部件1824電連接至導電插塞1934。高側電晶體12內之大致所有導電部件1822電連接至導電插塞1928，且低側電晶體14內之大致所有導電部件1822電連接導電插塞1938。因此，高側電晶體12內之大致所有閘極電極1522電連接至導電插塞1928，且低側電晶體14內之大致所有閘極電極1522電連接至導電插塞1938。高側電晶體12內之大致所有汲極區624電連接至導電插塞1926，且低側電晶體14內之大致所有水平定向摻雜區622電連接至垂直定向導電區542。
形成另一層間電介質(ILD)層2002且其包括氧化物、氮化物、氧氮化物或其任一組合。ILD層2002可包括如先前相對於ILD層1902所述之組成中之任一者。ILD層2002可具有與ILD層1902相比大致相同之組成或不同之一組成。ILD層2002經圖案化以界定接觸開口。
形成至少部分地延伸於ILD層2002內之接觸開口內之互連件2022、2026、2032及2038。互連件2022使高側電晶體12內之導電電極1032與導電部件1824電連接。互連件2032使低側電晶體14內之導電電極1032、導電部件1824與VS 端子(圖1)電連接。互連件2026(圖22中圖解說明其中之一者)使高側電晶體12內之汲極區624與VD 端子(圖1)電連接。互連件2038(圖23中圖解說明其中之一者)使低側電晶體14內之閘極電極與控制單元16(圖1)電連接。雖然未圖解說明，但其他互連件使高側電晶體12內之閘極電極1522與控制單元16電連接。
雖然未圖解說明，但可如所需要或所期望使用額外或較少層或特徵來形成該電子裝置。場隔離區未加以圖解說明但可用以幫助電隔離高側功率電晶體之部分與低側功率電晶體。在另一實施例中，可使用更多絕緣及互連件層級。可在工件上方或互連件層級內形成一鈍化層。在閱讀此說明書之後，熟習此項技術者將能夠確定其等特定應用之層及特徵。
該電子裝置可包括與如圖22及23中所圖解說明之電晶體結構大致相同之諸多其他電晶體結構。圖22中之電晶體結構可彼此並列連接以形成高側功率電晶體12，且圖23中之電晶體結構可彼此並列連接以形成低側功率電晶體14。此一組態可給出可支援在電子裝置之正常操作期間所用之相對高電流流動之電子裝置之一充分有效通道寬度。在一特定實施例中，每一功率電晶體可經設計以具有約30 V之一最大源極至汲極電壓差及約20 V之一最大源極至閘極電壓差。在正常操作期間，源極至汲極電壓差不大於約20 V，且源極至閘極電壓差不大於約9 V。
在又一實施例中，可使用一個或多個雙極電晶體代替場效電晶體。在此實施例中，電流攜載電極可包括發射極區及集電極區代替源極區及汲極區，且控制電極可包括基極區代替閘極電極。一高側雙極電晶體之一發射極可電連接至一低側雙極電晶體之一集電極。若使用一埋入式集電極，則該埋入式集電極可經圖案化以允許進行至埋入式導電區202之一適當隔離連接。
如本文中所述之實施例可包括具有小於約1×1019 原子/cm3 之一峰值摻雜物濃度之區。若需要或期望與一含金屬材料之一歐姆接觸，則每一摻雜區之一部分可經局部摻雜以具有至少約1×1019 原子/cm3 之一峰值摻雜物濃度。在一非限定性實例中，埋入式導電區202可具有小於約1×1019 原子/cm3 之一峰值摻雜物濃度。若垂直導電結構422包括W或WSi，則埋入式導電區202之接近於垂直導電結構422之部分可經植入以將峰值摻雜物濃度局部地增加至至少約1×1019 原子/cm3 以幫助形成埋入式導電區202與垂直導電結構422之間的歐姆接觸。在其他實施例中，可顛倒該等導電性類型。如本文中所述，圖解說明n通道電晶體結構。在一替代實施例中，可形成p通道電晶體結構。
深本體摻雜區1404可允許使用一更具侵略性設計同時仍允許接近汲極區624之一相當高之突崩擊穿電壓。圖24包括不具有一深本體摻雜區之一電晶體結構之擊穿之一電子模擬，且圖25包括具有一深本體摻雜區之一電晶體結構之擊穿之一電子模擬。
參考圖24，在突崩擊穿期間，所模擬之未耗盡汲極區2202延伸至半導體層206中，且所模擬之未耗盡通道區2204具有配置在閘極電極1522下方之一邊緣。可發生突崩擊穿而電流在該通道區與汲極區之間流動(大體由虛線2206繪示)。注意，突崩擊穿期間之電流路徑係在或接近於電晶體結構之正常操作期間電流流動的地方。由於突崩擊穿致使通道區被不可逆地更改，因此電晶體結構將不再以與其在突崩擊穿之前的正常操作期間相同之方式操作。突崩擊穿期間之常見破壞性故障模式中之一者係寄生雙極電晶體之接通。在寄生雙極電晶體中，發射極包括MOSFET之源極區，基極包括通道區，且集電極包括汲極區。寄生雙極之接通係由流動至寄生雙極基極(亦即，通道區)中之突崩電流觸發。可藉由增加雙極基極之摻雜濃度、增加雙極基極之寬度或兩者來抑制此雙極接通。然而，由於在此情形下雙極基極包括MOSFET之通道區，因此MOSFET之電特性(諸如臨限電壓及通道電阻)亦可受影響，且可難以同時達成所期望之MOSFET效能及寄生雙極之抑制兩者。
參考圖25，在突崩擊穿期間，所模擬之未耗盡汲極區2302延伸至半導體層206中，且所模擬之未耗盡通道/深本體摻雜區2304具有橫向延伸超過閘極電極1522及間隔件1304之一邊緣。深本體摻雜區2304內之相對較重之摻雜(與通道區相比)允許在通道區與未耗盡汲極區2302之間發生突崩擊穿(參見圖25中之虛線2306)之前在深本體摻雜區2304與未耗盡汲極區2302之間發生突崩擊穿(由虛線2308圖解說明)，即使係在由虛線2306與2308圖解說明之距離將係近似相等時亦如此。因此，當發生突崩擊穿時，電流在深本體摻雜區與汲極區之間流動。因此，會有顯著少的電流流動穿過通道區，且通道區較不可能在突崩擊穿期間被不可逆地更改。因此，藉由深本體摻雜區足夠地保護通道區免受突崩擊穿之影響。該等電晶體結構較可能在突崩擊穿之前及之後以相同方式正常操作。在此情形下，對於寄生雙極電晶體，發射極包括源極區，基極包括深本體區(而非通道區)，且集電極包括汲極區。同樣，可藉由增加深本體摻雜區2304之摻雜及寬度來抑制寄生雙極之接通。然而，由於深本體摻雜區可大致伸展於通道區下面，因此抑制深本體中之雙極較不可能影響MOSFET之顯著電特性(諸如臨限電壓及通道電阻)。
可能有諸多不同態樣及實施例。下文闡述彼等態樣及實施例中之某些。在閱讀此說明書之後，熟習此項技術者將瞭解，彼等態樣及實施例僅係圖解說明性的且並不限制本發明之範疇。
在一第一態樣中，一種電子裝置可包括：一電晶體之一汲極區；該電晶體之一通道區；及一第一摻雜區，其配置在該通道區之大致全部下方、並非配置在該汲極區之一重摻雜部分之大致全部下方且與該通道區相比具有一較高摻雜物濃度。
在該第一態樣之一實施例中，該第一摻雜區具有與該通道區相比係至少約2倍至約10倍之一峰值濃度。在另一實施例中，該通道區與該第一摻雜區係配置在一相同半導體層中。在一特定實施例中，該第一摻雜區具有係在該相同半導體層之一主表面下面約0.6微米至約1.2微米之一峰值濃度。在另一特定實施例中，該相同半導體層具有配置在該第一摻雜區下方之一部分，其中該部分具有低於該第一摻雜區之一摻雜物濃度。在又一實施例中，該電子裝置進一步包括：該電晶體之一源極區，其中該源極區配置在該第一摻雜區上方；及該電晶體之一閘極電極，其中該閘極電極配置在該通道區及該第一摻雜區上方。
在該第一態樣之另一實施例中，該電子裝置進一步包括：一埋入式導電區；一垂直導電結構，其自毗鄰於一半導體層之一主表面之一高度朝向該埋入式導電區延伸；及一絕緣層，其配置在水平定向導電結構與包括該通道區及第一摻雜區之一半導體層之間。在一特定實施例中，該絕緣層係配置在該垂直導電結構與該第一摻雜區之間。在另一特定實施例中，該電子裝置進一步包括配置在該埋入式導電區與該半導體層之間的一埋入式絕緣層，其中該垂直導電結構穿過該埋入式絕緣層延伸至該埋入式導電區。在又一特定實施例中，該電子裝置進一步包括沿該半導體層之一主表面配置之一水平定向摻雜區。在又一特定實施例中，該第一摻雜區係配置該該水平定向摻雜區之一部分下方。在另一特定實施例中，該第一摻雜區距該汲極區比距該埋入式導電區更近。
在該第一態樣之另一實施例中，在突崩擊穿期間，一第一距離自該通道區延伸至該汲極區之一未耗盡部分，一第二距離自該第一摻雜區內之一未耗盡區延伸至該汲極區之該未耗盡部分，且該第一距離介於該第二距離之約0.8倍至約1.2倍之一範圍中。在又一特定實施例中，一角度係由對應於該第一距離之一第一線及對應於該第二距離之一第二線界定，其中該角度介於約30°至約60°之一範圍中。
在該第一態樣之另一實施例中，該電子裝置進一步包括配置在該源極區下方之一本體接觸區。在一特定實施例中，該電子裝置進一步包括一含金屬區，其中該含金屬區鄰接該源極區及該本體接觸區且將其等彼此電連接，且該含金屬區與該通道區及該第一摻雜區間隔開。在另一特定實施例中，該含金屬區包括矽化物。
在一第二態樣中，一種形成一電子裝置之方法包括在一半導體層內形成一電晶體之一汲極區，其中該汲極區具有一第一導電性類型。該方法亦可包括在該半導體層內形成該電晶體之一通道區，其中該通道區具有與該第一導電性類型相反之一第二導電性類型，且該通道區在自該半導體層之一主表面所量測之一第一深度處具有一第一峰值濃度。該方法可進一步包括在該半導體層內形成一第一摻雜區，其中該第一摻雜區具有該第二導電性類型，該第一摻雜區在自該主表面所量測之一第二深度處具有一第二峰值濃度，且該第二深度大於該第一深度。在形成該汲極區、通道區及摻雜區之後，該第一摻雜區可係配置在該通道區之大致全部下方，該第一摻雜區可並非係配置在該汲極區之一重摻雜部分之大致全部下方，且該汲極區在橫向上距該第一摻雜區比距該通道區更近。
在該第二態樣之一實施例中，該方法進一步包括形成自該汲極區朝向該通道區延伸之一水平定向摻雜區。在一特定實施例中，在形成該水平定向摻雜區及形成該汲極區之後執行形成該通道區及形成該第一摻雜區。在另一特定實施例中，執行形成該第一摻雜區以使得該第一摻雜區在該水平定向摻雜區下面延伸。在另一實施例中，形成該第一摻雜區包括以大致0°之一傾斜角度植入具有該第二導電性類型之一摻雜物。在一特定實施例中，以介於約5×1013 離子/cm2 至約5×1014 離子/cm2 之一範圍中之一劑量來執行植入該摻雜物。在另一特定實施例中，該摻雜物物質係硼且以介於約200 keV至約500 keV之一範圍中之一能量來執行植入該摻雜物。
在另一實施例中，該方法進一步包括形成該電晶體之一源極區。在一特定實施例中，在形成該汲極區之後執行形成該源極區。在又一特定實施例中，在形成該通道區及形成該第一摻雜區之後執行形成該源極區。在另一特定實施例中，該方法進一步包括形成該電晶體之一閘極電極。在又一特定實施例中，執行形成該電晶體之該閘極電極以使得在形成該通道區及形成該第一摻雜區之後形成該閘極電極之大致全部。在又一特定實施例中，該方法進一步包括在該第一摻雜區上方形成一本體接觸區。在又一特定實施例中，在形成該源極區之後執行形成該本體接觸區。在又一特定實施例中，該方法進一步包括形成一金屬矽化物區以使得該源極區與本體接觸區彼此電連接。
在該第二態樣之另一實施例中，在配置於一埋入式導電區上方之一埋入式絕緣層上方配置該半導體層。在一特定實施例中，該方法進一步包括形成電連接至該汲極區及該埋入式導電區之一垂直導電結構。在又一特定實施例中，該方法進一步包括圖案化該半導體層以界定穿過該汲極區朝向該埋入式導電區延伸之一開口。在一更特定實施例中，該方法進一步包括在形成該垂直導電結構之前沿該開口之一側形成一絕緣間隔件。
在該第二態樣之另一實施例中，該方法進一步包括：形成一絕緣部件；沿該絕緣部件之一側形成一犧牲間隔件；毗鄰於該犧牲間隔件形成一犧牲部件，其中該犧牲間隔件係配置在該犧牲部件與該絕緣部件之間；及在形成該犧牲部件之後且在形成該第一摻雜區之前移除該犧牲間隔件。在一特定實施例中，執行形成該第一摻雜區以使得該第一摻雜區係自對準於由該犧牲間隔件覆蓋的該半導體層之一部分。在另一特定實施例中，該方法進一步包括在形成該第一摻雜區之後移除該犧牲部件。
注意，並非需要以上大體說明中所述之全部活動或實例，可不需要一具體活動之一部分，且可執行一個或多個另外除彼等所述活動以外之活動。另外，其中所列舉活動之次序未必係其中對其等執行之次序。
本文中為清晰起見在單獨實施例之背景下所述之某些特徵亦可在一單個實施例中組合提供。相反，為簡便起見在一單個實施例之背景下所述之各個特徵亦可單獨或以任一子組合方式提供。此外，以範圍形式提及值時，其包括彼範圍內之每個值。
上文已相對於具體實施例闡述了本發明之益處、其他優點及問題之解決方案。然而，該等優點、益處及解決問題之方案及任何可達成任何優點、益處或解決方案或使之更突出之要件皆不應被視為任何或所有申請專利範圍之關鍵、必需或基本要件。
本文中所述之說明書及對實施例之圖解說明意欲提供對各種實施例之結構之一大體理解。該說明書及該等圖解說明並非意欲充當對使用本文中所述之結構或方法之設備及系統之所有元件及特徵之一窮舉及全面說明。單獨實施例亦可以與一單個實施例組合方式提供，且相反，為簡便起見在一單個實施例之背景下所述之各種特徵亦可單獨或以任一子組合方式提供。此外，以範圍形式提及值時，其包括彼範圍內之每個值。僅在閱讀此說明書之後，熟習此項技術者可明瞭諸多其他實施例。可使用其他實施例及自本發明導出該等其他實施例，以使得可在不背離本發明之範疇之情況下做出一結構替代、邏輯替代及另一改變。因此，將本發明理解為圖解說明性而非限制性的。
10．．．電子裝置
12．．．電晶體
14．．．電晶體
16．．．控制單元
162．．．控制端子
164．．．控制端子
200．．．工件
202．．．埋入式導電區
204．．．埋入式絕緣層
205．．．主表面
206．．．半導體層
302．．．襯墊層
304．．．停止層
322．．．溝槽
324．．．絕緣間隔件
402．．．溝槽延伸部
422．．．垂直導電結構
424．．．空隙
522．．．導電插塞
542．．．垂直定向導電區
602．．．植入屏蔽層
622．．．水平定向摻雜區
624．．．汲極區
802．．．絕緣部件
812．．．絕緣層
814．．．絕緣層
902．．．導電層
904．．．開口
1002．．．絕緣部件
1012．．．絕緣層
1014．．．絕緣層
1022．．．絕緣間隔件
1032．．．導電電極
1042．．．開口
1102．．．犧牲間隔件
1122．．．犧牲部件
1222．．．摻雜區
1302．．．絕緣部件
1304．．．絕緣間隔件
1306．．．開口
1402．．．通道區
1404．．．深本體摻雜區
1502．．．閘極電介質層
1522．．．閘極電極
1524．．．絕緣層
1542．．．源極延伸區
1562．．．本體區
1582．．．距離
1584．．．寬度
1602．．．絕緣間隔件
1642．．．重摻雜源極區
1702．．．間隔件
1704．．．開口
1722．．．重摻雜本體接觸區
1822．．．導電部件
1824．．．導電部件
1902．．．層間電介質(ILD)層
1922．．．導電插塞
1924．．．導電插塞
1926．．．導電插塞
1928．．．導電插塞
1932．．．導電插塞
1934．．．導電插塞
1938．．．導電插塞
2002．．．層間電介質(ILD)層
2022．．．互連件
2026．．．互連件
2032．．．互連件
2038．．．互連件
2202．．．未耗盡汲極區
2204．．．未耗盡通道區
2302．．．未耗盡汲極區
2304．．．深本體摻雜區
圖1包括一電子裝置之一部分之一電路圖；
圖2包括一工件之一部分之一剖視圖之一圖解，該工件包括一埋入式導電區、一埋入式絕緣層及一半導體層；
圖3包括圖2之工件在形成一襯墊層、一停止層且將一溝槽蝕刻至工件中之後的一剖視圖之一圖解；
圖4包括圖3之工件在溝槽內形成垂直導電結構之後的一剖視圖之一圖解；
圖5包括圖4之工件在垂直導電結構上方形成導電插塞之後的一剖視圖之一圖解；
圖6及7包括圖5之工件在該工件之其中正形成高側及低側功率電晶體之部分內形成一植入屏蔽層、水平定向摻雜區及汲極區之後的剖視圖之圖解；
圖8包括圖6及7之工件在形成絕緣部件之後的一剖視圖之一圖解；
圖9包括圖8之工件在形成一經圖案化導電層之後的一剖視圖之一圖解；
圖10包括圖9之工件在形成絕緣部件且由經圖案化導電層形成導電電極之後的一剖視圖之一圖解；
圖11包括圖10之工件在形成犧牲間隔件及犧牲部件之後的一剖視圖之一圖解；
圖12包括圖11之工件在已移除犧牲間隔件之後的一植入步驟期間的一剖視圖之一圖解；
圖13包括圖12之工件在移除犧牲部件且形成絕緣間隔件之後的一剖視圖之一圖解；
圖14包括圖13之工件在形成通道區及深本體摻雜區之後的一剖視圖之一圖解；
圖15包括圖14之工件在形成閘極電極、源極延伸區及本體區之後的一剖視圖之一圖解；
圖16包括如圖15中所陳述之位置處之工件之一放大視圖之一圖解；
圖17包括圖15之工件在形成絕緣間隔件及重摻雜源極區之後的一剖視圖之一圖解；
圖18包括如圖17中所陳述之位置處之工件之一放大視圖之一圖解；
圖19包括圖17之工件在形成另一組間隔件、蝕刻重摻雜源極區之部分且形成重摻雜本體接觸區之後的一剖視圖之一圖解；
圖20包括如圖19中所陳述之位置處之工件之一放大視圖之一圖解；
圖21包括圖19之工件在形成矽化物部件之後的一剖視圖之一圖解；
圖22及23包括圖21之工件在形成高側及低側電晶體之電晶體結構之互連件之一第一層級之後的剖視圖之圖解；
圖24包括一衝擊電離模擬之一剖視圖之一圖解，以圖解說明在不存在深本體摻雜區之情形下於突崩擊穿期間之一潛在電流路徑；
圖25包括一衝擊電離模擬之一剖視圖之一圖解，以圖解說明在使用深本體摻雜區時於突崩擊穿期間之一潛在電流路徑。
206．．．半導體層
324．．．絕緣間隔件
542．．．垂直定向導電區
602．．．植入屏蔽層
622．．．水平定向摻雜區
624．．．汲極區
812．．．絕緣層
814．．．絕緣層
1012．．．絕緣層
1032．．．導電電極
1222．．．摻雜區
1304．．．絕緣間隔件
1402．．．通道區
1404．．．深本體摻雜區
1502．．．閘極電介質層
1522．．．閘極電極
1524．．．絕緣層
1542．．．源極延伸區
1562．．．本體區
1582．．．距離
1584．．．寬度

Claims (25)

  1. 一種電子裝置，其包含：一電晶體之一汲極區；該電晶體之一通道區；及一第一摻雜區，其配置在該通道區之實質上全部的下方、並非配置在該汲極區之一重摻雜部分之實質上全部的下方且與該通道區相比具有一較高摻雜物濃度；一埋入式導電區；及一垂直導電結構，其自毗鄰於一半導體層之一主表面之一高度朝向該埋入式導電區延伸。
  2. 如請求項1之電子裝置，其中該第一摻雜區具有與該通道區相比係約2倍至約10倍之一峰值濃度。
  3. 如請求項1之電子裝置，其中該第一摻雜區具有一峰值濃度，其在該半導體層之該主表面下面約0.6微米至約1.2微米。
  4. 如請求項1之電子裝置，其中該半導體層具有配置在該第一摻雜區下方之一部分，其中該部分具有低於該第一摻雜區之一摻雜物濃度。
  5. 如請求項1之電子裝置，其進一步包含：該電晶體之一源極區之一重摻雜部分，其中該源極區之該重摻雜部分配置在該第一摻雜區上方；及該電晶體之一閘極電極，其中該閘極電極配置在該通道區及該第一摻雜區上方。
  6. 如請求項1之電子裝置，其進一步包含： 一絕緣層，其配置在該垂直導電結構與該半導體層之間，其中該半導體層包括該通道區及該第一摻雜區。
  7. 如請求項1之電子裝置，其進一步包含：一埋入式絕緣層，該埋入式絕緣層係配置在該埋入式導電區與該半導體層之間，其中該垂直導電結構穿過該埋入式絕緣層延伸至該埋入式導電區。
  8. 如請求項1之電子裝置，其進一步包含一水平定向摻雜區，其沿著該半導體層之一主表面配置。
  9. 如請求項1之電子裝置，其中在突崩擊穿期間：一第一距離自該通道區延伸至該汲極區之一未耗盡部分；一第二距離自該第一摻雜區內之一未耗盡區延伸至該汲極區之該未耗盡部分；且該第一距離介於該第二距離之約0.8倍至約1.2倍之一範圍中。
  10. 如請求項9之電子裝置，其中一角度係由對應於該第一距離之一第一線及對應於該第二距離之一第二線界定，其中該角度介於約30°至約60°之一範圍中。
  11. 一種形成一電子裝置之方法，其包含：在一半導體層內形成一電晶體之一汲極區，其中該汲極區具有一第一導電性類型；在該半導體層內形成該電晶體之一通道區，其中：該通道區具有與該第一導電性類型相反之一第二導電性類型；且 該通道區在自該半導體層之一主表面所量測之一第一深度處具有一第一峰值濃度；及在該半導體層內形成一第一摻雜區，其中：該第一摻雜區具有該第二導電性類型；該第一摻雜區在自該主表面所量測之一第二深度處具有一第二峰值濃度；且該第二深度大於該第一深度，其中在形成該汲極區、該通道區及該第一摻雜區之後：該第一摻雜區係配置在該通道區之實質上全部的下方；該第一摻雜區並非配置在該汲極區之一重摻雜部分之實質上全部的下方；且該汲極區在橫向上距該第一摻雜區比距該通道區更近。
  12. 如請求項11之電子裝置，其進一步包含一水平定向摻雜區，其自該汲極區向該通道區延伸。
  13. 如請求項11之方法，其中形成該第一摻雜區包含以實質上0°之一傾斜角度植入具有該第二導電性類型之一摻雜物。
  14. 如請求項13之方法，其中使用介於約5×1013 離子/cm2 至約5×1014 離子/cm2 之一範圍中之一劑量來執行植入該摻雜物。
  15. 如請求項13之方法，其中該摻雜物係硼且以介於約200 keV至約500keV之一範圍中之一能量來執行植入該摻雜物。
  16. 如請求項11之方法，其中在配置於一埋入式導電區上方之一埋入式絕緣層上方配置該半導體層。
  17. 如請求項16之方法，其進一步包含形成一垂直導電結構，該垂直導電結構係電連接至該汲極區及該埋入式導電區。
  18. 如請求項17之方法，其進一步包含圖案化該半導體層以界定穿過該汲極區朝向該埋入式導電區延伸之一開口。
  19. 如請求項18之方法，其進一步包含在形成該垂直導電結構之前沿著該開口之一側而形成一絕緣間隔件。
  20. 一種電子裝置，其包含：一電晶體之一汲極區；該電晶體之一通道區；一源極區；及一第一摻雜區，其配置在該通道區之實質上全部的下方、配置在該源極區之一重摻雜部分之下方、並非配置在該汲極區之一重摻雜部分之實質上全部的下方、且與該通道區相比具有一較高摻雜物濃度。
  21. 如請求項20之電子裝置，其進一步包含鄰接該第一摻雜區之一埋入式絕緣層。
  22. 如請求項20之電子裝置，其中該第一摻雜區在該第一摻雜區鄰接該埋入式絕緣區處係最寬的。
  23. 如請求項20之電子裝置，其進一步包含一水平定向摻雜 區，該水平定向摻雜區自該汲極區之該重摻雜區朝向該通道區延伸，其中該水平定向摻雜區與該第一摻雜區間隔開。
  24. 如請求項20之電子裝置，其進一步包含一鄰接該通道區及該第一摻雜區之本體接觸區。
  25. 如請求項20之電子裝置，其中該電晶體係一功率電晶體。
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