KR101728741B1 - 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법 - Google Patents

차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법 Download PDF

Info

Publication number
KR101728741B1
KR101728741B1 KR1020100108608A KR20100108608A KR101728741B1 KR 101728741 B1 KR101728741 B1 KR 101728741B1 KR 1020100108608 A KR1020100108608 A KR 1020100108608A KR 20100108608 A KR20100108608 A KR 20100108608A KR 101728741 B1 KR101728741 B1 KR 101728741B1
Authority
KR
South Korea
Prior art keywords
layer
forming
dielectric
dielectric layer
semiconductor substrate
Prior art date
Application number
KR1020100108608A
Other languages
English (en)
Other versions
KR20110065320A (ko
Inventor
골든 엠. 그리브나
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20110065320A publication Critical patent/KR20110065320A/ko
Application granted granted Critical
Publication of KR101728741B1 publication Critical patent/KR101728741B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

트렌치 구역들 내에 절연된 게이트 전극들 및 절연된 차폐 전극들을 구비한 트랜지스터를 형성하는 방법은, 기판 위에 유전체 스택을 형성하는 단계를 포함한다. 유전체 스택은 기판 위에 한 재료의 제 1 층과, 제 1 층 위에 상이한 재료의 제 2 층을 포함한다. 트렌치 구역들은 유전체 스택에 인접하게 형성된다. 절연된 차폐 전극들이 형성된 후에, 이 방법은, 제 2 층을 제거한 후에, 절연된 게이트 전극들을 형성하는 단계를 포함한다. 게이트 전극 재료의 부분들은 제 1 리세스된 구역들을 형성하기 위해 제거되고, 유전체 플러그들은 스톱층으로 제 1 층을 이용하여 제 1 리세스된 구역들에 형성된다. 그 후에, 제 1 층이 제거되고, 스페이서들은 유전체 플러그들에 인접하게 형성된다. 제 2 리세스된 구역들이 스페이서들에 자체-정렬된 기판 위에 형성된다.

Description

차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법{METHOD OF FORMING AN INSULATED GATE FIELD EFFECT TRANSISTOR DEVICE HAVING A SHIELD ELECTRODE STRUCTURE}
본 문서는 일반적으로 전자장치들에 관한 것이며, 특히 반도체 디바이스들을 형성하는 방법들에 관한 것이다.
과거, 반도체 산업은 절연된 게이트 전계 효과 트랜지스터(IGFET: insulated gate field effect transistor) 디바이스들을 형성하기 위한 상이한 디바이스 구조들 및 방법들을 이용하였다. 수직 전력 IGFET 디바이스들을 위한 한 가지 특정 구조는 디바이스의 활성 영역에 형성된 트렌치들을 이용하였다. 이들 트렌치들의 부분들은 디바이스의 게이트 구역들로서 구성되었다. 이들 트랜지스터들 중 일부는 또한, 소스에 결합되었고 차단 전압 성능을 개선시키고 디바이스의 게이트-드레인 커패시턴스를 낮추는데 도움을 주도록 구성된 차폐 도체 또는 필드 플레이트를 구비했다.
필드 플레이트가 디바이스 성능에 유리한 영향을 주기 위하여, 매우 조밀한 기하학들이 요구된다. 트렌치 필드 플레이트들로 IGFET 디바이스들을 형성하기 위한 과거의 방법들은 복잡한 일련의 공정 단계들에 의존하였고, 자체-정렬된 소스 및 몸체 접촉들을 형성하기 위해 트렌치 게이트 구역들 위의 두꺼운 산화층들을 이용하였다. 이들 두꺼운 산화층들은 게이트 규화물 구조들의 이용을 방지하였고, 더 두꺼운 에피택셜층들, 더 깊은 트렌치들, 및 더 깊은 에칭 접촉들의 이용을 요구하였다. 모든 이들 요인들은 디바이스의 전체 제조 능력들을 감소시켰다.
따라서, 더욱 양호한 디바이스 성능, 신뢰도 및 저비용들을 유발하는 디바이스 구조를 형성하기 위한 가변적이고, 자체-정렬된 공정을 가지는 것이 바람직하다.
예시를 간략하고 명확히 하기 위하여, 도면들의 소자들은 비례적일 필요는 없으며, 상이한 도면들에서 동일한 참조 번호들은 동일한 소자들을 표시한다. 또한, 잘 알려진 단계들 및 소자들의 기술들 및 세부사항들은 기술을 간략하게 하기 위해 생략된다.
본 명세서에 이용된 바와 같이, 전류 운반 전극은 MOS 트랜지스터의 소스 또는 드레인 또는 바이폴라 트랜지스터의 이미터 또는 콜렉터 또는 다이오드의 캐소드 또는 애노드와 같은 디바이스를 통해 전류를 운반하는 디바이스의 소자를 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 디바이스를 통해 전류를 제어하는 디바이스의 소자를 의미한다.
디바이스들이 특정 N-채널 또는 P-채널 디바이스들, 또는 특정 N-형 또는 P-형 도핑된 구역들로서 본 명세서에서 설명되었지만, 본 기술분야의 통상의 기술자는 본 발명에 따라 상보성 디바이스들도 또한 가능하다는 것을 알 것이다.
용어의 이용은 대략적으로 또는 실질적으로, 소자의 값이 규정된 값 또는 위치 또는 상태에 매우 가까울 것으로 예상되는 파라미터를 가지는 것을 의미한다. 그러나, 본 기술 분야에 잘 알려진 바와 같이, 값들 또는 위치들이 규정된 바와 같이 정확해지는 것을 방해하는 경미한 변동들이 항상 존재한다. 최대 약 10 퍼센트(10%)(및 반도체 도핑 농도들에 대해 최대 20 퍼센트(20%))의 변동들이 기술된 바와 같이 정확하게 이상적인 목적으로부터 적당한 변동들로서 간주되는 것이 본 기술분야에 잘 확립되어 있다. 도면들을 명확하게 하기 위하여, 디바이스 구조들의 도핑된 구역들은 일반적으로 직선 에지들 및 정밀한 각 코너들을 가지는 것으로 도시된다. 그러나, 본 기술분야의 통상의 기술자는 도펀트들의 확산 및 활성화로 인해, 도핑된 구역들의 에지들은 직선들이 아닐 수 있고, 코너들은 정밀한 각들이 아닐 수 있음을 이해한다.
그 외에도, 소스가 보통 디바이스의 최상부 또는 상부 표면 상에 도시되고, 드레인이 보통 최하부 또는 하부 표면 상에 도시되지만, 이러한 배열은 반대로도 가능하다. 또한, 드레인 및 소스 접촉들은 동일 또는 대향 표면들 상에 있을 수 있다.
더욱이, 기술은 셀룰러 설계(몸체 구역들이 복수의 셀룰러 구역들인 경우) 또는 단일 몸체 설계(몸체 구역이 연장된 패턴, 통상적으로 사문형 패턴으로, 또는 복수의 스트라이프들로 형성된 단일 구역으로 구성되는 경우)를 예시할 수 있다. 그러나, 이 기술은 셀룰러 구현 및 단일 베이스 구현 둘다에 적용 가능하게 하려고 한다.
일반적으로, 본 기술은 트렌치 절연된 게이트 전극 및 트렌치 절연된 차폐 전극 부분들을 구비한 IGFET 반도체 디바이스 또는 트랜지스터를 형성하는 방법에 관한 것이다. 제 1 재료를 포함하는 처분 가능한(disposable) 유전체층은, 절연된 게이트 전극 부분들 위에 있는 상이한 재료를 포함하는 유전체 플러그들을 형성하기 위해 이용된다. 처분 가능한 유전체층은 제거되고, 스페이서들이 유전체 플러그들에 인접하게 형성된다. 또한, 소스 구역들 및 강화 구역들에 대한 접촉을 제공하도록 트랜지스터에 리세스된 부분들을 형성하기 위해 스페이서들을 이용하는 단계가 포함된다. 일실시예에서, 강화 구역들은 절연된 게이트 전극 부분들에 형성된다.
이 방법은 종래 기술의 구조들보다 얕은 트렌치 구조들을 가능하게 하고, 더 얇은 에피택셜 층들의 이용을 가능하게 하고, 게이트 규화물 강화 구역들의 이용을 가능하게 하며, 막대한 자본 투자들 없이 더 작은 기하학 구성들을 가능하게 한다. 또한, 이 방법은, 제조하기가 더 용이하고 개선된 성능 및 신뢰도를 가진 트랜지스터를 제공한다.
도 1 내지 도 4는 초기 및 연속적인 제조 단계들에서 IGFET 디바이스의 제 1 실시예의 부분적 단면도들을 도시한 도면들.
도 5는 도 4에 도시된 중간 구조를 형성하기 위한 대안적인 방법 단계의 부분적 단면도를 도시한 도면.
도 6 내지 도 15는 후속적인 제조 단계들 동안 IGFET 디바이스의 부분적 단면도들을 도시한 도면들.
도 16은 중간 단계에서의 IGFET 디바이스의 다른 부분의 부분적 단면도를 도시한 도면.
도 17 내지 도 19는 후속적인 제조 단계들 동안 IGFET 디바이스의 부분적 단면도들을 도시한 도면들.
도 20 내지 도 23은 중간 및 후속적인 제조 단계들 동안 IGFET 디바이스의 제 2 실시예의 부분적 단면도들을 도시한 도면들.
도 24는 차폐 전극 접촉 구조의 대안적인 실시예의 부분적 단면도를 도시한 도면.
도 1은 초기 제조 단계에서 IGFET, MOSFET, 또는 트랜지스터(10)의 제 1 실시예의 부분 단면도를 도시한다. 트랜지스터(10)는 반도체 재료, 반도체 기판 또는 기판(13)의 몸체 상에 또는 그 내에 형성된다. 일실시예에서, 반도체 기판(13)은 벌크 반도체 기판 또는 벌크 기판(11)을 포함하며, 벌크 기판(11)은 벌크 기판(11)의 한 표면 위나 인접하게 형성된 에피택셜 층 또는 드리프트 구역(12)을 구비한다. 일실시예에서, 벌크 기판(11)은 약 0.001ohm-cm 내지 약 0.005ohm-cm의 범위의 저항성을 갖는 n-형 실리콘 기판을 포함한다. 일실시예에서, 벌크 기판(11)은 트랜지스터(10)에 전류-운반 접촉 또는 드레인 접촉을 제공한다. 반도체 기판(13)은 도 1에 도시된 바와 같이 서로 대향되는 주표면들(18 및 19)을 포함한다.
50 볼트 디바이스에 적당한 일실시예에서, 반도체층(12)은 약 1.0 x 1016 내지 1.0 x 1017atoms/cm3의 도펀트 또는 도핑 농도를 가진 n-형이고, 약 3 마이크론 내지 약 5 마이크론의 두께를 가진다. 다른 실시예에서, 반도체층(12)은 등급대로 또는 단계적으로 도핑된 프로파일을 가질 수 있으며, 도핑 농도는 최하부층(12) 근처에서 더 진하고 최상부 근처에서 더 엷어진다. 반도체층(12)의 두께 및 도펀트 농도는 트랜지스터(10)의 원하는 드레인-소스 브레이크다운 전압(BVDSS) 속도에 의존하여 증가 또는 감소된다. 다른 재료들은 반도체 기판(13) 또는 그 부분들(예를 들면, 반도체층(12)의 부분들 및/또는 벌크 기판(11)의 부분들)을 위해 이용될 수 있고, 실리콘-게르마늄, 실리콘-게르마늄-탄소, 탄소-도핑된 실리콘, 실리콘 탄화물, 절연체상 반도체(SOI) 등을 포함한다는 것을 이해한다. 또한, 대안적인 실시예에서, 벌크 기판(11) 또는 그 부분의 도전형은 예를 들면 절연된 게이트 바이폴라 트랜지스터(IGBT) 실시예를 형성하기 위해 반도체층(12)의 도전형에 대향되도록 스위칭된다.
이해를 용이하게 하기 위하여, 반도체 기판(13)은, 도 1에 도시된 바와 같이, 일반적으로 활성 영역(280)으로 표시된 활성 영역과, 일반적으로 종단 구역(290)으로 표시된 종단 구역을 포함한다. 일실시예에서, 몸체 구역 또는 p-형 고전압 구역이 종래의 포토리소그래픽 및 도핑 기술들을 이용하여 이 초기 제조 단계에서 형성된다. 다른 실시예에서, 몸체 구역은 도 11과 함께 일반적으로 기술된 단계에서 형성된다. 본 명세서에 기술된 실시예에서, 몸체 구역은 하기의 도 13과 함께 일반적으로 기술된 단계에서 형성된다.
유전체 스택, 처분 가능한 유전체 스택, 유전체 구조, 또는 절연된 스택(51)이 주표면(18) 위에 형성되고, 도시된 실시예에서는 유전체층 또는 처분 가능한 유전체층(52) 및 유전체층 또는 처분 가능한 유전체층(53)을 포함하며, 이들은 상이한 재료들이다. 특히, 유전체층들(52 및 53)은 주어진 에천트 화학으로 상이한 속도들로 에칭한다. 즉, 그 층들은 서로에 대한 선택성을 가진다. 일실시예에서, 유전체층(52)은 산화막이고, 약 0.1마이크론 내지 약 0.3마이크론의 두께를 가진다. 일실시예에서, 유전체층(52)은 열적 산화(즉, 습식 산화 또는 증기 산화) 기술들을 이용하여 형성된다. 대안적인 실시예에서, 유전체층(52)은 화학 기상 증착(CVD: chemical vapor deposition) 공정을 이용하여 형성된다.
바람직하게, 유전체층(53)은 산화 방지막이다. 그것은 쉽게 산화되지 않는 막이다. 일실시예에서, 유전체층(53)은 질화막이고, 약 0.1마이크론 내지 약 0.3마이크론의 두께를 가진다. 유전체층(53)은 플라즈마 강화된 또는 저압 CVD 공정 기술들과 같은 종래의 기술들을 이용하여 형성된다. 유전체 스택(51)은 부가의 유전체 막들을 포함할 수 있음을 이해한다. 예를 들면, 증착된 산화물과 같은 하드 마스크층은 유전체층(53) 위에 형성될 수 있다. 유전체 스택(51)은 도 1에 도시된 바와 같이 주표면, 상부 표면 또는 제 1 표면(54)을 포함한다.
도 2는 그 제조의 후속 단계에 있는 트랜지스터(10)를 도시한다. 종래의 포토리소그래픽 단계 및 에칭 단계가 이용되어, 주표면(18) 위에 개구부들, 비아들 또는 윈도우들(58 및 59)을 형성한다. 개구부들(58 및 59)은 유전체 스택(51)을 통해 연장한다. 개구부들(58)은 트렌치 구조들이 활성 영역(280)에서 반도체 기판(13)에 형성되어야 하는 위치들에 대응하고, 개구부(59)는 접촉 구조가 종단 또는 에지 영역(290)에 형성되어야 하는 위치에 대응한다. 도시된 실시예에서, 접촉 구조는 절연된 차폐 전극들에 대한 접촉을 만들기 위한 것이다. 또한, 절연된 게이트 전극들에 대한 접촉을 만들기 위한 접촉 구조는 예를 들면 도 16에 도시된 바와 같이 종단 구역(290)에 형성될 수 있다. 개구부들(58 및 59)은 주표면(18)의 부분들 또는 세그먼트들을 노출시킨다. 예에 의해, 개구부들(58)은 약 0.25마이크론 내지 약 0.35 마이크론 넓이이고, 개구부(59)는 약 0.6마이크론의 넓이이다. 선택적 실시예에서, 유전체층(52)의 언더커팅(undercutting)을 감소시키기 위해, 스페이서들이 개구부들(58 및 59)에 형성된다. 예를 들면, 질화물 스페이서들이 이용된다.
개구부들(58 및 59)이 형성된 후에, 반도체 기판(13)의 노출된 세그먼트들은 주표면(18)으로부터 연장하는 트렌치들(22 및 27)을 형성하기 위해 에칭된다. 예를 들면, 트렌치들(22 및 27)은 플루오르화 탄소 화학(예를 들면, SF6/O2)으로 플라즈마 에칭 기술들을 이용하여 형성된다. 제 1 실시예에 따라 이 공정 지점에서, 트렌치들(22 및 27)은 제 1 또는 초기 깊이로 에칭된다. 예를 들면, 이 초기 깊이는 약 0.8마이크론 내지 약 2.5마이크론이다. 예를 들면, 트랜지스터(10)는 약 0.7마이크론 내지 약 1.2마이크론의 피치 치수(24)를 가진다.
트렌치들(22 및 27)이 형성된 후에, 희생 산화물층은 트렌치들(22 및 27)에서 반도체 기판(13)의 노출된 표면들 위에 형성된다. 이 단계는 예를 들면 노출된 표면들을 세정하기 위해 이용된다. 예를 들면, 약 0.08마이크론의 열 산화물이 형성된다. 후속적으로, 희생 산화물은 제거된다. 그 후에, 유전체층(28)이 트렌치들(22 및 27)에서 반도체 기판(13)의 노출된 측벽 및 하부 표면들 위에 형성된다. 일실시예에서, 유전체층(28)은 게이트 유전체막 또는 층으로 구성되며, 약 0.01마이크론 내지 약 0.1 마이크론의 두께를 가지는 열 산화물이다. 이 단계에서 유전체층(28) 및 트렌치(22)(즉, 도 2에 도시된 트렌치(22)의 제 1 부분)는 측면 치수(16)를 가진다. 이 단계의 한 특징은 게이트 유전체층이 형성되고 트랜지스터(10)의 게이트 길이가 공정 순서의 초기에 확립되며, 특히 정밀한 유전체-반도체 재료 인터페이스를 보호하는데 유리하다는 점이다. 대안적인 실시예에서, 상술된 희생 산화물층은 적소에 남아있고, 후술된 공정 순서에서 이용되며, 게이트 유전체층이 나중 단계에서 형성된다.
도 3은 부가적인 공정 후의 트랜지스터(10)를 도시한다. 유전체층(64)은 그 후에 유전체층(28) 및 유전체 스택(51)의 측벽들 위에 형성된다. 바람직하게, 유전체층(64)은 유전체층(28)과는 상이한 재료로 형성된다. 일실시예에서, 유전체층(64)은 질화물층을 포함하고, 약 0.025마이크론의 두께를 가진다. 대안적인 실시예에서, 다결정 반도체층은 유전체층(64)을 형성하기 전에 유전체층(28) 및 유전체층(52)의 측벽들 위에 먼저 형성된다. 예를 들면, 약 0.025마이크론 두께의 폴리실리콘층이 이용될 수 있다. 대안적인 실시예에서, 유전체층(28)은 트렌치들(22)의 최하부 부분들로부터 선택적으로 제거된 다음, 유전체층(64)은 트렌치들(22)의 최하부 부분들에서 노출된 반도체층(12) 위에 및 트렌치들(22)의 측벽들 상에 남아 있는 유전체층(28) 위에 증착된다.
도 4는 다른 공정 후의 트랜지스터(10)를 도시한다. 유전체층(66)은 반도체 기판(13) 위에 형성되고, 예를 들면, 증착된 산화물의 약 0.03마이크론을 포함한다. 포토레지스트층(67)이 그 후에 반도체 기판(13) 위에 형성되어, 트렌치(27)를 포함하는 종단 구역(290)의 세그먼트들을 노출시키기 위해 패터닝된다. 노출된 산화물은 그 후에 유전체층(64) 상에서의 스토핑(stopping)이 선택적으로 제거된다.
도 5는 대안적인 단계 내지 도 4에 기술된 단계에 따른 트랜지스터(10)를 도시한다. 이 대안적인 단계에서, 유전체층(661)은 기판(13) 위에 형성되고, 예를 들면, 플라즈마 강화된 화학 증착된(PECVD) 인산 규화물 유리(PSG)와 같은 약 0.15마이크론의 증착된 산화물을 포함한다. 이 대안적인 단계는 포토레지스트 코팅 결과들에 문제가 있는 경우에 양호하다. 포토레지스트층(67)은 그 후에 반도체 기판(13) 위에 형성된 다음, 트렌치(27)를 포함하는 종단 구역(290)의 세그먼트들을 노출시키도록 패터닝된다.
도 6은 또 다른 공정 후의 트랜지스터(10)를 도시한다. 포토레지스트층(67)이 제거된 다음, 유전체층(64)이 하드 마스크로서 유전체층(66)(또는 661)의 나머지 부분들을 이용하여 트렌치(27)로부터 제거된다. 다음에, 유전체층(66)(또는 661)이 유전체층(28)과 함께 트렌치(27)로부터 제거된다. 이 단계는 트렌치(27)의 측벽 및 하부 표면들을 노출시킨다. 이 단계는 또한 트렌치(27)에 인접한 종단 구역(290)의 유전체층(53)의 부분들을 얇게 할 수 있다.
이방성 건식 에칭은, 트렌치들(22)의 측벽 부분들을 따라 유전체층(28) 위의 유전체층(64)의 다른 세그먼트들을 남겨두면서 개구부들(580)을 형성하기 위해 트렌치들(22)의 하부 표면들로부터 유전체층(64) 및 유전체층(28)의 세그먼트들을 제거하기 위해 이용된다. 트렌치들(22 및 27)은 그 후에, 도 7에 도시된 바와 같이, 예를 들면, 차폐 전극 트렌치 부분들(222)을 형성하기 위해 플루오르화 탄소 화학으로 건식 에칭 단계를 이용하여 반도체 기판(13)으로 더 깊이 에칭된다. 트렌치 부분들(222)은 유전체층(64)에 자체-정렬된 개구부들(580)을 통해 형성된다. 일실시예에서, 트렌치들(22 및 27)은 약 1.5 내지 약 1.8마이크론의 타겟 깊이로 에칭된다.
도 8은 다른 공정 후의 트랜지스터(10)를 도시한다. 유전체층, 차폐 전극 절연층 또는 차폐 전극 절연층(68)이 그 후에, 트렌치들(22)(즉, 차폐 전극 트렌치 부분들(222)을 따라)의 하부 부분들과 트렌치(27)의 표면들을 따라 형성된다. 일실시예에서, 유전체층(68)은 약 0.2마이크론 두께의 열 산화물이다. 또한, 이 실시예에서, 유전체층(68)은 측벽 치수(17)가 측벽 치수(16)(도 2에 도시됨)보다 큰 유전체층(28)보다 두껍다. 선택적 실시예에서, 유전체층(68)을 형성하기 전에 희생 산화물이 먼저 형성되어 스트리핑된다. 또 다른 실시예에서, 유전체층(68)의 하부 부분(681)은 유전체층(68)의 측면 부분들(682)보다 더 두껍게 형성된다. 방금 기술된 공정 순서는, 후속적으로 형성된 절연된 차폐 전극들이 결과로서 생긴 트랜지스터의 절연된 게이트 전극들보다 넓게 되도록 허용하며, 이것은 인접한 절연된 차폐 전극들 사이의 거리를 좁게 한다. 이것은 비싼 포토리소그래픽 기술들을 이용할 필요 없이 더욱 조밀한 기하학들을 제공한다.
도 9는 부가적인 공정 후의 트랜지스터(10)를 도시한다. 도전층이 반도체 기판(13) 위에 증착된다. 일실시예에서, 도전층은 인과 같은 n-형 도펀트로 도핑된 폴리실리콘이다. 대안적인 실시예에서, 도전층은 금속, 규화물, 또는 폴리실리콘과의 조합들을 포함한 그 조합이다. 도전층은 그 후에, 트렌치들(22)에 도전성 트렌치 충전층들(440)을 형성하고 트렌치(27)에 필드 전극 접촉층 또는 영역(45)을 형성하기 위해 유전체 스택(51)의 표면(54) 부근에 평탄화되거나 에칭 백된다. 에칭 백 단계 또는 화학 기계적 폴리싱 또는 평탄화(CMP: chemical mechanical polishing or planarization) 단계가 이용된다. 다음에, 도 10에 도시된 바와 같이, 트렌치(27)를 포함하여 종단 구역(290) 위에 보호층(71)을 형성하기 위해 포토-레지스트 층이 침착 및 패터닝된다. 도전성 트렌치 충전층들(440)은 그 후에 부분적으로 에칭-백되고, 차폐 전극들, 도전성 차폐 전극들, 또는 트렌치들(22)의 하부 부분들의 유전체층들(68) 위의 필드 전극들(44)을 남겨둔 채 트렌치들(22)의 하부 부분들 내로 리세스된다. 플루오르화 탄소, 염소, 브롬 화학들로의 건식 에칭 공정이 이 단계에 적당하다. 유전체층(74)(도 11에 도시됨)과 함께 차폐 전극들(44) 및 유전체층들(68)은 절연된 필드 전극들, 또는 트랜지스터(10)에 대한 절연된 차폐 전극들(70)(또한 도 11에 도시됨)을 형성한다. 본 명세서에 기술된 바와 같은 공정 순서는 유리하게, 절연된 차폐 전극들(70)이 후속적으로 형성되는 절연된 게이트 전극들보다 더 넓게 되도록 허용하며, 이것은 인접한 절연된 차폐 전극들 사이의 거리를 좁게 한다. 이것은 비싼 포토리소그래픽 기술들을 이용해야 할 필요없이 더욱 조밀한 기하학들을 제공한다.
도 11은 부가적인 공정 후의 트랜지스터(10)를 도시한다. 유전체층 또는 차폐 전극 절연층(74)은 먼저, 차폐 전극들(44) 및 도전성 차폐 전극 접촉 구역(45)(일반적으로 유전체층(52)의 일부로서 도시됨) 위에 형성된다. 일실시예에서, 유전체층(74)은 열 산화물과 같은 산화물이며, 약 0.1마이크론의 두께를 가진다. 그 후에, 예를 들면 선택적 에칭을 이용하여, 유전체층(64)이 트렌치들(22)의 측벽 세그먼트들로부터 제거되고, 유전체층(53)이 유전체 스택(51)으로부터 제거된다. 선택적 단계에서, 예를 들면 재산화 단계를 이용하여, 부가의 재료가 유전체층(28)에 추가된다.
그 후에, 도전층이 반도체 기판(13) 위에 및 트렌치들(22) 내의 절연된 차폐 전극들(70) 위에 형성된다. 일실시예에서, 도전층은 폴리실리콘이며, 본 실시예에서는 인과 같은 n-형 도펀트로 도핑된다. 대안적인 실시예에서, 도전층은, 금속, 규화물, 또는 폴리실리콘과의 조합들을 포함하는 그 조합들이다. 그 후에, 도전성 게이트 재료, 전극들 또는 층들(78)을 트렌치들(22) 내에 형성 또는 제공하기 위해 도전층들의 부분들이 제거된다. 본 실시예에서, 도전층은 그 후에, 도전성 게이트 전극들(78)의 상부 표면들(540)이 유전체층(52)의 상부 표면(541)의 부근에 있도록 평탄화된다. 이 실시예에서, 유전체층(52)은 도전층을 평탄화할 때 스톱층(stop-layer)으로서 이용된다. 에칭-백 단계 또는 CMP 단계가 이 평탄화 단계를 위해 이용된다. 도전성 게이트 전극들(78), 유전체층(28), 및 유전체층(74)은 트랜지스터(10)에 대한 절연된 게이트 전극들(80)을 형성한다.
도 12는 나중 제조 단계의 트랜지스터(10)를 도시한다. 본 실시예에 따라, 리세스된 부분들 또는 비아들(88)을 형성하도록 유전체층(52)에 인접한 게이트 전극들(78)의 부분들을 제거하기 위해 건식 또는 습식 에칭 단계가 이용된다. 일실시예에서, 리세스된 부분들(88)은 주표면(18) 아래로 연장된다. 일실시예에서, 강화 구역(360)은 리세스된 부분들(88)의 도전성 게이트 전극들(78)에 형성된다. 강화 구역들(360)은 텅스텐, 탄탈 또는 코발트 규화물들과 같은 항온성 규화물들을 포함할 수 있다. 다음에, 본 실시예에 따라, 유전체 캡들 또는 플러그들 또는 유전체 플러그 구역들(99)이 리세스된 부분들(88) 및 인접한 강화 구역들(360) 내에 형성된다. 플러그들(99)은 유전체층(52)의 재료와 상이한 재료로 형성되는 것이 바람직하다. 즉, 재료들은 서로에 대해 선택성을 가진다. 유전체층(52)이 산화물이면, 플러그들(99)은 질화물인 것이 바람직하다. 일실시예에서, 약 0.2마이크론 내지 약 0.25마이크론의 두께의 CVD 질화물층이 리세스된 부분들 또는 비아들(88)을 충전하기 위해 반도체 기판(13) 위에 형성된다. 질화물층은 그후에, 리세스된 부분들(88) 내의 유전체 플러그들(99)을 형성하기 위한 스톱층으로서 유전체층(52)을 이용하여 평탄화된다. 도 12에 도시된 바와 같이, 재산화 단계가 도 11과 함께 기술되었으며, 이것은, "T" 또는 플레어 외관 형상으로 형성되는 바이들(88), 플러그들(99)에 인접한 프로파일을 단계화한 유전체층(52)을 유발한다.
도 13은 또 다른 공정 후의 트랜지스터(10)를 도시한다. 몸체 구역 또는 p-형 고전압(PHV) 구역(31)이 반도체 기판(13)의 활성 부분(280)에 형성된다. 본 명세서에 기술된 바와 같이, 몸체 구역(31)은 단수를 의미하지만, 몸체 구역은 복수의 개별 영역들 또는 셀들이 될 수 있음을 이해한다. 몸체 구역(31)은 반도체층(12)의 도전형에 대향하는 도전형을 가진다. 이 예에서, 몸체 구역(31)은 p-형 도전형이다. 몸체 구역(31)은 트랜지스터(10)의 도전 채널들 또는 채널 영역들로서 동작하는 반전층들을 형성하기에 적당한 도펀트 농도를 가진다. 몸체 구역(31)은 주표면(18)에서 깊이까지, 예를 들면, 약 0.5마이크론에서 약 2.0마이크론까지 연장한다. 종래의 포토리소그래픽 및 이온 주입 기술들은 반도체 기판(13)의 선택 또는 원하는 범위들, 부분들 또는 영역들에 몸체 구역(31)을 형성하기 위해 이용된다.
몸체 구역(31)을 형성하기 위해 이용되는 포토레지스트층(도시되지 않음)이 종단 구역(290) 위의 적소에 남아 있고, 활성 영역(28))의 처분 가능한 유전체층(52)이 제거된다. 유전체층(52)의 제거는 도 13에 도시된 바와 같이 플러그들(99)의 측벽들 또는 측면 부분들(991)을 노출시킨다. 유전체층(52)의 제거 동안 플러그들(99) 아래의 언더컷팅의 양은 최소화된다. 그 후에, 포토레지스트층은 트렌치들(22) 사이의 주표면(18)의 세그먼트들 위에 형성된다. 일실시예에서, 스크린 유전체층(83)은 열 산화 기술들을 이용하여 형성된 산화물이며, 약 0.05마이크론의 두께를 가진다. 열 산화물이 이용되면, 스크린 유전체층(83)은 플러그들(99)이 질화물 재료일 때 플러그들(99) 위에 형성되지 않는다.
다음에, n-형 소스 구역들, 전류 도전 구역들 또는 전류 운반 구역들(33)이 몸체 구역(31)내에, 그 안에 또는 그 위에 형성되고, 주표면(18)으로부터 깊이까지, 예를 들면, 약 0.1마이크론 내지 약 0.5마이크론까지 연장된다. 본 실시예에 따라, 소스 구역들(33)은 플러그들(99)에 자체-정렬된다. 약 3.0 x 1015atoms/cm2의 인 또는 비소 이온 주입 도즈, 및 도펀트가 스크린 유전체층(83)을 투과하도록 하기에 충분한 주입 에너지가 소스 구역들(33)을 형성하기 위해 이용된다. 주입된 도펀트는 그 후에 이 지점에서 또는 후속 공정 동안 어닐링된다.
도 14는 부가적인 공정 후의 트랜지스터(10)를 도시한다. 유전체층은 반도체 기판(13) 위와, 플러그들(99)의 측벽들(991)을 따라 또는 인접하게 형성된다. 바람직하게, 유전체층 및 플러그들(99)은 상이한 재료들로 만들어진다. 그 후에 유전체층은 이방성으로 에칭되어 플러그들(99) 옆에 또는 인접하게 스페이서들(86)을 형성한다. 이 에칭 단계는 또한, 인접한 트렌치들(22) 사이의 주요 표면(18)의 세그먼트들을 노출시킨다. 일실시예에서, 플러그들(99)이 질화물 재료일 때, 유전체층은 약 0.1마이크론 내지 약 0.2마이크론의 두께를 가진 증착된 산화물층이 된다.
본 실시예에 따라, 건식 에칭 단계는 반도체 기판(13) 내에 또는 특별히 몸체 구역(31) 내에 리세스된 부분들(91)을 형성하기 위해 스페이서들(86)에 자체-정렬된 반도체 기판(13)의 부분들을 제거하기 위해 이용된다. 리세스된 부분들(91)은 몸체 구역(31)으로 연장하여 소스 구역들(33)의 표면들(330)을 노출시킨다. 일실시예에서, 리세스된 부분들(91)은 SF6/O2 화학으로 건식 에칭 공정을 이용하여 형성된다. 대안적으로, HBr/Cl 화학이 이용된다.
p-형 도펀트가 그 후에 리세스된 부분들(91)을 통해 몸체 구역(31)으로 이온 주입되어 접촉 강화 구역들(36)을 형성한다. 일실시예에서, 붕소 이온 주입 또는 일련의 붕소 이온 주입들이 접촉 강화 구역들(36)을 형성하기 위해 이용된다. 예를 들면, 단일 주입이 이용될 때, 약 1.0 x 1014 atoms/cm2 내지 약 2.0 x 1015 atoms/cm2의 주입 도즈가 이용된다. 다음, 주입된 도펀트가 어닐링된다.
다음에, 포토레지스트층(112)이 반도체 기판(13) 위에 형성되어, 도 15에 도시된 바와 같이 차폐 도전 전극(45) 위에 유전체층(52)의 부분들을 노출시키기 위해(및 도 16에 도시된 바와 같이, 게이트 접촉 구조(412)의 부분을 노출시키기 위해) 패터닝된다. 유전체층(52)의 노출된 부분들은 그 후에 차폐 도전 전극(45)에 접촉 윈도우(113)를 제공하기 위해 에칭된다.
도 16은 중간 제조 단계의 트랜지스터(10)의 다른 부분을 도시한다. 이 관점에서, 트랜지스터(10)는 활성 부분(280)에 형성된 선택적 쇼트키 구조(411), 및 예를 들면, 중간 영역(290)에 형성된 게이트 접촉 구조(412)를 포함한다. 양호한 실시예에서, 복수의 쇼트키 구조들(411)은 트랜지스터(10)의 IGFET 디바이스들과 산재된다. 쇼트키 구조(411)는 복수의 인접한 트렌치들(22)을 포함하고, 각각은 절연된 차폐 전극(70) 및 부분적으로 절연된 게이트 전극(81)을 포함하며, 이는 게이트 도전층(78)과 유사한 도전층(781)을 포함한다. 양호한 실시예에서, 쇼트키 구조(411)는 플러그들(99)과 동시에 형성되는 에칭된 캡들 또는 플러그들 또는 부분적 캡들 또는 플러그들(199)에 의해 에지들에 제한된다. 도 16에 도시된 바와 같이, 절연된 게이트 전극들(81)의 상부 표면들(118)이 노출되고, 쇼트키 구조(411)는 몸체 구역(31) 또는 소스 구역들(33) 없이 형성된다. 접촉 구조(71)(도 13에 도시됨)가 형성될 때, 접촉 구조(71)는 쇼트키 구조(411)에서 주표면(18)과 접촉하여 쇼트키를 형성한다. 또한, 접촉 구조(71)는 도전층(781) 및 강화 구역(360)에 대한 접촉을 만든다. 도전층들(781)은 게이트 도전층들(78)에 접속되지 않는 것이 바람직하다.
게이트 접촉 구조(412)는 트렌치들(22)에서 게이트 도전층들(78)에 접속되는 도전층(78)을 포함한다. 플러그들(99)과 동시에 형성되는 부분적 플러그들(199)은 게이트 패드(711)(도 19에 도시됨)와 게이트 도전층(78) 사이의 접촉을 위해 제한된 접촉 윈도우(413)를 제공한다.
도 17은 부가적인 공정 후의 트랜지스터(10)를 도시한다. 도전층은 반도체 기판 위에 형성되고, 소스 구역들(33) 및 강화 구역들(36)에 접속되고, 일실시예에서는 차폐 전극 접촉층(45)에 접속된 도전층 또는 접촉 구조(107)를 형성하기 위해 종래의 포토리소그래픽 및 에칭 기술들을 이용하여 패터닝된다. 이 단계는 또한, 도 19에 도시된 바와 같은 게이트 접촉 구조(412)와 접촉하여 도전층(109)을 형성한다. 일실시예에서, 도전층(107)(및 109)은 티타늄/티타늄-질화물 구조와 같은 접촉/베리어 구조와, 접촉/베리어 구조 위의 알루미늄 또는 알루미늄 합금과 같은 금속층을 포함한다. 다른 실시예에서, 도전성 플러그 구역들은 접촉/베리어 구조와 금속층 사이에 형성된다. 예를 들면, 도전성 플러그 구역들은 평탄화된 텅스텐으로 형성된다. 접촉 구조(107)는 소스 접촉 또는 주요 전류 운반 전극으로서 구성되고, 소스 구역들(33), 필드 전극 접촉 구역(45), 및 간접적으로 차폐 전극들(44)에 대한 전기 접촉을 제공한다. 일실시예에서, 도전층(107)은, 층간 유전체(ILD)층을 개재하지 않고 도 17에 도시된 바와 같은 플러그들(99)의 상부 표면들에 대한 직접 접촉을 만들거나, 그에 직접적으로 받아들여진다. 이것은 토포그래피 변형을 감소시키고 공정 비용들을 절감시킨다.
일실시예에서, 패시베이션 구조(816)가 도 18에 도시된 바와 같이, 반도체 기판(13) 위에 형성된다. 일실시예에서, 패시베이션 구조(816)는 유전체층(817) 및 유전체층(818)을 포함한다. 일실시예에서, 유전체층(817)은 PSG 산화물과 같은 증착된 산화물이고, 약 0.3마이크론 내지 약 0.5마이크론의 두께를 가진다. 일실시예에서, 유전체층(818)은 증착된 질화물이고, 약 0.8마이크론의 두께를 가진다. 다음에, 도전층들(107 및 109)의 적어도 부분들을 노출시키도록 패시베이션 구조(816)에 접촉 비아들 또는 윈도우들을 형성하기 위해 종래의 포토리소그래픽 및 에칭 단계가 이용된다. 다른 도전층이 그 후에 반도체 기판 위에 형성되고, 도전층들(108 및 110)(도 19에 도시됨)을 형성하기 위해 종래의 포토리소그래픽 및 에칭 기술들을 이용하여 패터닝된다. 일실시예에서, 도전층들(108 및 110)은 알루미늄 또는 알루미늄 합금이다. 도전층(108)은 제 2 레벨의 금속층으로서 구성되고, 도전층(107)에 접속된다. 도전층(110)은 게이트 패드로서 구성되고, 도 19에 도시된 바와 같이, 도전층 또는 게이트 패드(110)는 활성 구역(280) 위에 적어도 부분적으로 형성된다. 접촉층(106)이 또한 주표면(19) 위에 형성되며, Ti/Ni/Ag, Cr/Ni/A 등과 같은 금속층이다. 트랜지스터(10)에서, 접촉층(106)은 드레인 접촉 또는 드레인 전극으로서 구성된다. 다른 실시예에서, 드레인 접촉은 주표면(18)에 대해 만들어진다.
일실시예에서, 트랜지스터(10)의 동작은 다음과 같이 진행한다. 소스 전극(또는 입력 단자)(108/107) 및 차폐 전극들(44)이 0 볼트의 전위 VS에서 동작하고, 게이트 전극들(78)이 게이트 패드(110)를 통해 2.5 볼트의 제어 전압 VG을 수신하며, 이것은 트랜지스터(10)의 도전 임계값보다 크고, 드레인 전극(또는 출력 단자)(106)은 5.0 볼트의 드레인 전위 VD에서 동작한다. VG 및 VS의 값들은 몸체 구역(31)이 채널들을 형성하도록 인접한 도전성 게이트 전극들(78)을 반전시키며, 이것은 소스 구역들(33)을 반도체층(12)에 전기적으로 접속된다. 디바이스 전류 IDS는 드레인 전극(106)으로부터 흐르고, 반도체층(12), 채널들, 및 소스 구역들(33)을 통해 소스 전극(107/108)에 라우팅된다. 일실시예에서, IDS는 약 1.0 암페어이다. 트랜지스터(10)를 오프 상태로 스위칭하기 위하여, 트랜지스터(10)의 도전 임계값 미만의 제어 전압 VG가 게이트 전극들(78)에 인가된다(예를 들면, VG < 2.5 볼트). 이것은 채널들을 제거하여 IDS는 더이상 트랜지스터(10)를 통해 흐르지 않는다.
차폐 전극들(44)은 몸체 구역(31)과 반도체층(12) 사이의 공핍층의 폭을 제어하도록 구성되며, 이것은 소스-드레인 브라이크다운 전압을 강화시킨다. 또한, 차폐 전극들(44)은 트랜지스터(10)의 게이트-드레인 전하를 감소시키도록 돕는다. 또한, 다른 구조들에 비해 반도체층(12)과 도전성 게이트 전극들(78)의 오버랩이 적게 있기 때문에, 트랜지스터(10)의 게이트-드레인 커패시턴스는 감소된다. 이들 특징들은 트랜지스터(10)의 스위칭 특징들을 더욱 강화시킨다.
도 20 내지 도 23은 중간 제조 단계 및 후속 제조 단계들에서의 IGFET, MOSFET 또는 트랜지스터(500)의 다른 실시예를 형성하기 위한 방법을 도시한다. 트랜지스터(500)는 공통된 소자 번호들에 의한 명시와 같이 트랜지스터(10)와 유사하다. 트랜지스터(10)를 형성하기 위해 이용된 방법과 유사하게, 트랜지스터(500)를 형성하기 위한 방법은 여러 특징들을 가진다. 예를 들면, 게이트 유전체층은 초기 공정에서 형성되고, 트랜지스터(500)의 게이트 길이를 확립하며, 특히 정밀한 유전체-반도체 재료 인터페이스를 보호하는데 유리하다. 또한, 이 공정은 절연된 차폐 전극들(70)이 절연된 게이트 전극들보다 넓게 되도록 허용하며(즉, 도 20에 도시된 바와 같이 측면 치수(17)가 측면 치수(16)보다 크다), 이것은 인접한 절연된 차폐 전극들 사이의 거리를 좁게 한다. 이것은 비싼 포토리소그래픽 기술들을 이용할 필요 없이 더욱 조밀한 기하학들을 제공한다.
이 실시예에서, 유전체층(520)은, 유전체층(520)이 더 얇다는 점을 제외하면 유전체층(52)과 유사하다. 예를 들면, 유전체층(520)은 약 0.05마이크론 내지 0.075마이크론의 두께를 가진 산화물이다. 절연층(74)이 차폐 전극들(44) 위에 형성된 후에, 도전층이 그 후에 반도체 기판(13) 위와, 트렌치들(22) 내의 절연된 차폐 전극들(70) 위에 형성된다. 일실시예에서, 도전층은 폴리실리콘이고, 본 실시예에서는 인과 같은 n-형 도펀트로 도핑된다. 대안적인 실시예에서, 도전층은 금속, 규화물 또는 폴리실리콘과의 조합들을 포함하는 그 조합들이다. 도전층은 그 후에, 예를 들면 게이트 전극들(578)을 형성하기 위해 스톱층을 구비하는 유전체층(520)을 이용하여 평탄화된다. 에칭-백 단계 또는 CMP가 이 단계를 위해 이용된다. 다음에, 리세스된 부분들 또는 비아들(588)을 형성하도록 게이트 전극들(578)의 부분들을 제거하기 위해 건식 또는 습식 에칭 단계가 이용된다. 일실시예에서, 리세스된 부분들(588)은 주표면(18) 아래로 연장된다.
다음, 포토레지스트층(도시되지 않음)이 반도체 기판(13) 위에 형성되어, 소스 구역들(533)을 형성하기 위한 준비로 패터닝된다. 3.0 x 1015atoms/cm2의 인 또는 비소 이온 주입 도즈와 도펀트가 유전체층(520)을 투과하도록 하기에 충분한 주입 에너지가 소스 구역들(533)을 형성하기 위해 이용된다. 리세스된 부분들(588)의 존재 및 주입 분산은 소스 구역들(533)이 연장된 부분들 또는 수직 소스 연장들(534)을 가지게 하며, 이것은 유리하게 게이트 전극들(578)과 소스 구역들(533) 사이의 충분한 오버랩을 보장한다. 그 후에 포토레지스트층이 제거되고, 주입된 도펀트는 이 시점에서 또는 후속 공정 동안 어닐링된다.
선택적 단계에서, 도 21에 도시된 바와 같이, 유전체층(520)의 두께를 증가시키고, 게이트 전극들(578) 위에 유전체층(521)을 형성하기 위해 저온의 습식 산화물이 이용된다. 예를 들면, 섭씨 약 850도에서 형성된 습식 산화물이 이용된다. 다음에, 도 22에 도시된 바와 같이, 유전체층(521)의 부분들을 제거하고, 리세스된 부분들(588)의 측벽들을 따라 스페이서들(523)을 형성하기 위해 건식 에칭 단계가 이용된다. 그 후에, 강화 구역들(560)이 스페이서들(523)에 자체-정렬된 게이트 전극들(578)의 부분들에 형성된다. 예를 들면, 강화 구역들(560)은 코발트 또는 티탄 규화물들 등과 같은 자체-정렬된 규화물 구역들이다. 대안적인 실시예에서, 강화 구역들(560)은 스페이서들(523) 없이 게이트 전극들(578) 내에 형성된다.
도 23은 다른 공정 후의 트랜지스터(500)를 도시한다. 강화 구역들(560)이 형성된 후에, ILD층(562)이 반도체 기판(13) 위와 리세스된 부분들(588) 내에 형성된다. 일실시예에서, 패시베이션층(563)이 그 후에 ILD층(562) 위에 형성된다. 포토레지스트층(도시되지 않음)이 반도체 기판(13) 위에 형성되어, 소스 구역들(533) 부근의 주표면(18)의 세그먼트를 노출시키도록 패시베이션층(563) 및 ILD층(562)을 통해 연장하는 접촉 개구부들, 홀들, 또는 비아들을 형성하기 위해 패터닝된다. 포토레지스트층은 그 후에 제거되고, 반도체층(12)의 부분들은 소스 구역들(533)을 통해 몸체 구역(31)으로 연장하는 리세스된 부분들을 형성하기 위해 제거된다. 일실시예에서, 리세스된 부분들은 SF6/O2 화학으로 건식 에칭 공정을 이용하여 형성된다. 대안적으로, HBr/Cl 화학이 이용된다.
p-형 도펀트는 그 후에 접촉 강화 구역들(536)을 형성하기 위해 리세스된 부분들을 통해 몸체 구역(31)으로 이온 주입된다. 일실시예에서, 붕소 이온 주입 또는 일련의 붕소 이온 주입들이 접촉 강화 구역들(536)을 형성하기 위해 이용된다. 예를 들면, 단일 주입이 이용될 때, 약 1.0 x 1014atoms/cm2 내지 약 2.0 x 1015atoms/cm2의 주입 도즈가 이용된다. 다음에, 주입된 도펀트가 어닐링된다.
그 후에, 리세스된 부분들을 충전하고 패시베이션층(563)의 상부 표면으로 연장하는 플러그 접촉 구조들(571)을 형성하기 위해 종래의 플러그 침착 및 평탄화 공정이 이용된다. 그 후에, 도 17과 함께 상술된 바와 같이, 도전층(107)이 반도체 기판(13) 위에 형성된다.
도 24는 종단 구역(290)에 형성되는 차폐 전극 접촉 구조(600)의 실시예의 부분적 단면도들을 도시한다. 차폐 전극 접촉 구조(600)는 예를 들면, 트랜지스터들(10 및 500)과 함께 이용하기에 적당하다. 접촉 구조(600)를 형성하는데 있어서, 포토레지스트층(71)(도 10에 기술됨)은 트렌치(27) 위에 형성되지 않고, 도전 재료는 트렌치(27)의 하부 부분에 리세스된 접촉층(450)을 형성하기 위해 에칭 백된다. 그 후에 트렌치(27)는 유전체층(668)으로 충전된다. 비아(641)가 그 후에 유전체층(668)에서 에칭되고, 플러그 접촉 구조(671)가 도전층(107)에 접촉층(450)을 전기 접속하기 위해 이용된다. 종래의 플러그 침착 및 평탄화가 플러그 접촉 구조(671)를 형성하기 위해 이용된다. 도시된 바와 같이, 플러그 접촉 구조(671)는 주표면(18)에서 몸체 구역(31)의 깊이 미만의 깊이까지 연장하는 깊은 플러그이다. 차폐 전극 접촉 구조(600)의 한 특징은 플러그 접촉 구조(671)가 도전층(107)과 접촉층(450) 사이에 낮은 저항 도전 경로를 제공하며, 이것은 디바이스 성능을 개선시킨다.
상기의 모든 관점에서, 절연된 차폐 전극 구역들 및 절연된 게이트 전극 구역들을 갖는 트랜지스터를 형성하기 위한 신규한 방법이 개시되었음이 명백하다. 포함된 것, 특히 다른 특징들은 절연된 게이트 전극 구역들 위의 상이한 재료의 유전체 플러그들 또는 캡들을 형성하기 위해 한 재료의 처분 가능한 유전체층을 이용하는 것이다. 처분 가능한 유전체층이 제거되고, 스페이서들이 유전체 플러그들에 인접하게 형성된다. 다른 포함된 것은 소스 구역들 및 강화 구역들에 대한 접촉을 제공하도록 트랜지스터에 리세스된 부분들을 형성하기 위해 스페이서들을 이용하는 것이다. 처분 가능한 유전체층 또는 구조 및 유전체 플러그들은 절연된 차폐 전극들로의 고밀도 트랜지스터 기하학들을 가능하게 하고, 도전성 게이트 전극들 내의 규화물 강화 구역들의 이용을 가능하게 한다. 다른 실시예에서, 이 방법은 집적된 쇼트키 디바이스의 형성을 포함한다.
본 발명의 요지가 특정 양호한 실시예들과 함께 기술되었지만, 본 기술분야의 통상의 기술자에게는 많은 대안들 및 변형들이 식별 가능하다는 것이 명백하다. 특히, 본 발명의 요지가 실리콘 기판 상의 특정 N-채널 MOS 트랜지스터 구조에 대해 기술되었지만, 이 방법은 다른 반도체 재료들 상에 형성되는 다른 트랜지스터들 뿐만 아니라, BiCMOS, 금속 반도체 FET들(MESFET들), HFET들, IGBT들, 및 다른 트랜지스터 구조들에도 직접 적용 가능하다.
10 : 트랜지스터 13 : 반도체 기판
18, 19 : 주표면들 22, 27 : 트렌치들
31 : 몸체 구역 52, 53 : 유전체층들
58, 59 : 개구부들

Claims (5)

  1. 반도체 디바이스를 형성하는 방법에 있어서:
    주표면을 갖는 반도체 기판을 제공하는 단계;
    상기 주표면 위에 유전체 스택을 형성하는 단계로서, 상기 유전체 스택은 제 1 층, 및 상기 제 1 층 위의 제 2 층을 포함하고, 상기 제 2 층은 산화 방지층을 포함하는, 상기 유전체 스택 형성 단계;
    상기 유전체 스택에서 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부를 통해 상기 반도체 기판에 트렌치를 형성하고 상기 주표면으로부터 연장시키는 단계;
    상기 트렌치의 표면들 위에 제 1 유전체층을 형성하는 단계로서, 상기 제 1 유전체층은 상기 반도체 디바이스에 대한 게이트 유전체층의 적어도 일 부분으로 구성되는, 상기 제 1 유전체층을 형성하는 단계;
    상기 트렌치 내에 절연된 차폐 전극을 형성하는 단계;
    상기 제 2 층을 제거하는 단계;
    상기 트렌치 내에 절연된 게이트 전극을 형성하는 단계로서, 상기 절연된 게이트 전극은 도전성 게이트 재료를 포함하는, 상기 절연된 게이트 전극 형성 단계;
    상기 절연된 게이트 전극 위에 제 1 리세스된 구역을 형성하기 위해 상기 도전성 게이트 재료의 부분을 제거하는 단계;
    상기 제 1 리세스된 구역 내에 유전체 플러그를 형성하는 단계로서, 상기 유전체 플러그는 상기 제 1 층과 상이한 재료를 포함하는, 상기 유전체 플러그 형성 단계;
    상기 반도체 기판에 몸체 구역을 형성하는 단계;
    상기 제 1 층을 제거하는 단계;
    상기 유전체 플러그에 자체-정렬된 상기 몸체 구역에 소스 구역을 형성하는 단계;
    상기 유전체 플러그에 인접한 스페이서들을 형성하는 단계;
    상기 스페이서들에 자체-정렬된 상기 반도체 기판에 제 2 리세스된 구역들을 형성하는 단계; 및
    상기 제 2 리세스된 구역들을 통해 상기 반도체 기판에 결합된 제 1 도전층을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연된 차폐 전극 형성 단계는:
    제 1 깊이를 가지는 상기 트렌치의 표면들 위에 상기 제 1 유전체층을 형성하는 단계로서, 상기 제 1 유전체층은 제 1 두께를 가지는, 상기 제 1 유전체층 형성 단계;
    상기 제 1 유전체층 위에 제 2 유전체층을 형성하는 단계로서, 상기 제 1 유전체층 및 상기 제 2 유전체층은 상이한 재료들을 포함하는, 상기 제 2 유전체층 형성 단계;
    상기 제 1 및 제 2 유전체층들을 통해 상기 제 1 깊이를 가지는 상기 트렌치의 하부 부분들을 따라 제 2 개구부를 형성하는 단계;
    차폐 전극 트렌치 부분을 형성하기 위해, 상기 제 1 깊이를 가지는 상기 트렌치를 상기 제 2 개구부를 통해 상기 제 1 깊이보다 깊은 제 2 깊이로 형성하는 단계;
    상기 차폐 전극 트렌치 부분의 표면들을 따라 제 3 유전체층을 형성하는 단계로서, 상기 제 3 유전체층은 제 2 두께를 가지는, 상기 제 3 유전체층 형성 단계;
    상기 제 3 유전체층 위에 차폐 전극을 형성하는 단계로서, 상기 차폐 전극은 상기 제 2 깊이를 가지는 상기 트렌치 내에 리세스되는, 상기 차폐 전극 형성 단계; 및
    상기 차폐 전극 위에 제 4 유전체층을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  3. 반도체 디바이스를 형성하는 방법에 있어서:
    주표면, 인접한 트렌치들의 쌍, 및 상기 인접한 트렌치들의 쌍 사이의 상기 주표면 위의 유전체 스택을 갖는 반도체 기판을 제공하는 단계로서, 상기 유전체 스택은 상이한 재료들로 구성된 적어도 제 1 층 및 제 2 층을 포함하는, 상기 반도체 기판 제공 단계;
    상기 트렌치들의 쌍의 표면들 위에 제 1 유전체층을 형성하는 단계로서, 상기 제 1 유전체층은 상기 반도체 디바이스에 대한 게이트 유전체층의 적어도 일 부분으로 구성되는, 상기 제 1 유전체층을 형성하는 단계;
    상기 인접한 트렌치들의 쌍의 부분들에 절연된 차폐 전극들을 형성하는 단계;
    상기 제 2 층을 제거하는 단계;
    상기 인접한 트렌치들의 쌍의 다른 부분들에 절연된 게이트 전극들을 형성하는 단계로서, 상기 절연된 게이트 전극들은 상기 제 1 층의 상부 표면의 부근에 표면을 갖는 도전성 게이트 재료를 포함하는, 상기 절연된 게이트 전극들 형성 단계;
    제 1 리세스된 구역들을 형성하기 위해 상기 도전성 게이트 재료의 부분을 제거하는 단계;
    상기 제 1 리세스된 구역들에 유전체 플러그들을 형성하는 단계;
    상기 제 1 층의 적어도 부분들을 제거하는 단계;
    상기 유전체 플러그들에 인접한 스페이서들을 형성하는 단계;
    제 2 리세스된 구역을 형성하기 위해 상기 스페이서들에 자체-정렬된 상기 반도체 기판의 부분을 제거하는 단계;
    상기 제 2 리세스된 구역에 제 1 강화 구역들을 형성하는 단계; 및
    상기 유전체 플러그들 위에 도전층을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  4. 반도체 디바이스를 형성하는 방법에 있어서:
    주표면, 인접한 트렌치들의 쌍, 및 상기 인접한 트렌치들의 쌍 사이의 상기 주표면 위의 유전체 스택을 갖는 반도체 기판을 제공하는 단계로서, 상기 유전체 스택은 상이한 재료들로 구성된 적어도 제 1 층 및 제 2 층을 포함하는, 상기 반도체 기판 제공 단계;
    상기 인접한 트렌치들의 쌍의 표면들 위에 제 1 유전체층을 형성하는 단계로서, 상기 제 1 유전체층은 상기 반도체 디바이스에 대한 게이트 유전체층의 적어도 일 부분으로 구성되는, 상기 제 1 유전체층을 형성하는 단계;
    상기 인접한 트렌치들의 쌍의 부분들에 절연된 차폐 전극들을 형성하는 단계;
    상기 제 2 층을 제거하는 단계;
    상기 제 2 층을 제거한 후, 상기 인접한 트렌치들의 쌍의 다른 부분들에 절연된 게이트 전극들을 형성하는 단계로서, 상기 절연된 게이트 전극들은 상기 제 1 층의 상부 표면의 부근에 표면을 갖는 도전성 게이트 재료를 포함하는, 상기 절연된 게이트 전극들 형성 단계;
    제 1 리세스된 구역들을 형성하기 위해 상기 도전성 게이트 재료의 부분을 제거하는 단계;
    상기 도전성 게이트 재료의 부분들에 제 1 강화 구역들을 형성하는 단계;
    상기 제 1 리세스된 구역들에 유전체 플러그들을 형성하는 단계;
    상기 제 1 층의 적어도 부분들을 제거하는 단계;
    상기 유전체 플러그들의 측벽들을 따라 스페이서들을 형성하는 단계;
    제 2 리세스된 구역을 형성하기 위해 상기 스페이서들에 자체-정렬된 상기 반도체 기판의 부분을 제거하는 단계; 및
    상기 제 2 리세스된 구역 내에 상기 반도체 기판에 결합된 도전층을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  5. 삭제
KR1020100108608A 2009-12-09 2010-11-03 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법 KR101728741B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/633,967 US8247296B2 (en) 2009-12-09 2009-12-09 Method of forming an insulated gate field effect transistor device having a shield electrode structure
US12/633,967 2009-12-09

Publications (2)

Publication Number Publication Date
KR20110065320A KR20110065320A (ko) 2011-06-15
KR101728741B1 true KR101728741B1 (ko) 2017-04-20

Family

ID=44082443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100108608A KR101728741B1 (ko) 2009-12-09 2010-11-03 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법

Country Status (5)

Country Link
US (2) US8247296B2 (ko)
KR (1) KR101728741B1 (ko)
CN (1) CN102097323B (ko)
HK (1) HK1157933A1 (ko)
TW (2) TWI575611B (ko)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2011176026A (ja) * 2010-02-23 2011-09-08 Fuji Electric Co Ltd 半導体素子の製造方法
US8431457B2 (en) * 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
JP2012204636A (ja) 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
JP2013065774A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
CN102437060B (zh) * 2011-12-12 2014-06-11 复旦大学 一种u型沟道的隧穿场效应晶体管的制造方法
US10522675B2 (en) * 2012-01-25 2019-12-31 Infineon Technologies Ag Integrated circuit including field effect transistor structures with gate and field electrodes and methods for manufacturing and operating an integrated circuit
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法
US8907408B2 (en) * 2012-03-26 2014-12-09 Infineon Technologies Austria Ag Stress-reduced field-effect semiconductor device and method for forming therefor
US8946814B2 (en) * 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US8921184B2 (en) * 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
KR101792276B1 (ko) * 2012-08-23 2017-11-02 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
ITTO20120742A1 (it) * 2012-08-24 2014-02-25 St Microelectronics Srl Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9941403B2 (en) * 2012-09-26 2018-04-10 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US10629723B2 (en) * 2012-12-28 2020-04-21 Texas Instruments Incorporated Schottky power MOSFET
JP5961563B2 (ja) * 2013-01-25 2016-08-02 株式会社豊田中央研究所 半導体装置の製造方法
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
CN104051416B (zh) * 2013-03-15 2018-04-13 半导体元件工业有限责任公司 包括垂直导电区域的电子设备及其形成工艺
US9029220B2 (en) * 2013-06-18 2015-05-12 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device with self-aligned contact plugs and semiconductor device
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
US9478426B2 (en) 2014-02-27 2016-10-25 Semiconductor Components Industries, Llc Semiconductor device and manufacturing method thereof
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
US9343528B2 (en) * 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9368621B1 (en) * 2014-11-26 2016-06-14 Sinopower Semiconductor, Inc. Power semiconductor device having low on-state resistance
US9478626B2 (en) 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
CN104485286B (zh) * 2014-12-29 2017-10-24 上海华虹宏力半导体制造有限公司 包含中压sgt结构的mosfet及其制作方法
DE102015109538B3 (de) * 2015-06-15 2016-12-08 Infineon Technologies Ag Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
DE102015110737B4 (de) * 2015-07-03 2022-09-29 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer direkt an einen Mesaabschnitt und eine Feldelektrode angrenzenden Kontaktstruktur
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
JP6666671B2 (ja) * 2015-08-24 2020-03-18 ローム株式会社 半導体装置
US10903163B2 (en) 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
CN105932064B (zh) * 2016-06-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
US10032728B2 (en) * 2016-06-30 2018-07-24 Alpha And Omega Semiconductor Incorporated Trench MOSFET device and the preparation method thereof
TWI601295B (zh) 2016-08-25 2017-10-01 綠星電子股份有限公司 斷閘極金氧半場效電晶體
JP6659516B2 (ja) * 2016-10-20 2020-03-04 トヨタ自動車株式会社 半導体装置
CN106887465B (zh) * 2017-01-04 2019-12-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mosfet的制作方法
JP2018117070A (ja) 2017-01-19 2018-07-26 エイブリック株式会社 半導体装置及びその製造方法
CN107275402B (zh) * 2017-03-31 2020-04-21 成都芯源系统有限公司 半导体器件及其制造方法
CN108962972B (zh) * 2017-05-19 2021-12-21 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
TWI622124B (zh) * 2017-06-30 2018-04-21 帥群微電子股份有限公司 溝槽式功率半導體元件的製造方法
EP3454378A1 (en) * 2017-09-08 2019-03-13 IMEC vzw A method for forming a vertical channel device, and a vertical channel device
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
JP6825520B2 (ja) * 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
US10593760B2 (en) 2018-08-02 2020-03-17 Semiconductor Components Industries, Llc Method for forming trench semiconductor device having Schottky barrier structure
TWI684276B (zh) 2019-01-11 2020-02-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
JP6648331B1 (ja) * 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US11217689B2 (en) * 2019-06-17 2022-01-04 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
TWI702715B (zh) * 2019-07-24 2020-08-21 漢薩科技股份有限公司 半導體元件及其製造方法
CN111129152B (zh) * 2019-12-17 2023-09-26 杭州芯迈半导体技术有限公司 沟槽mosfet结构及其制造方法
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
US11088254B2 (en) * 2020-01-10 2021-08-10 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
CN111446168A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用氮化硅隔离层生成双沟槽晶体管的工艺方法
US11342424B2 (en) * 2020-04-13 2022-05-24 Semiconductor Components Industries, Llc Electronic device including a transistor and a shield electrode
TWI754367B (zh) * 2020-09-01 2022-02-01 富鼎先進電子股份有限公司 溝槽式半導體元件製造方法
CN112635567B (zh) * 2020-12-29 2024-03-19 苏州迈志微半导体有限公司 功率mosfet及其制造方法和电子设备
CN113054029B (zh) * 2021-03-12 2022-11-18 深圳方正微电子有限公司 金属氧化物半导体场效应晶体管及其制备方法和应用
CN113054031A (zh) * 2021-03-12 2021-06-29 深圳方正微电子有限公司 金属氧化物半导体场效应晶体管及其制备方法和应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273386A1 (en) 2005-05-26 2006-12-07 Hamza Yilmaz Trench-gate field effect transistors and methods of forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4455565A (en) 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5763915A (en) 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US5912490A (en) 1997-08-04 1999-06-15 Spectrian MOSFET having buried shield plate for reduced gate/drain capacitance
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP4421144B2 (ja) 2001-06-29 2010-02-24 株式会社東芝 半導体装置
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
CN100514672C (zh) * 2002-08-23 2009-07-15 快捷半导体有限公司 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
GB0327791D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
GB0327792D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US8021947B2 (en) * 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273386A1 (en) 2005-05-26 2006-12-07 Hamza Yilmaz Trench-gate field effect transistors and methods of forming the same

Also Published As

Publication number Publication date
TWI575611B (zh) 2017-03-21
US8664065B2 (en) 2014-03-04
CN102097323B (zh) 2015-04-29
HK1157933A1 (en) 2012-07-06
TWI518786B (zh) 2016-01-21
KR20110065320A (ko) 2011-06-15
US20110136310A1 (en) 2011-06-09
US20120276703A1 (en) 2012-11-01
TW201125047A (en) 2011-07-16
US8247296B2 (en) 2012-08-21
CN102097323A (zh) 2011-06-15
TW201611125A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
KR101728741B1 (ko) 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법
KR101729935B1 (ko) 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법
TWI591789B (zh) 用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法
US9245963B2 (en) Insulated gate semiconductor device structure
US9842925B2 (en) Insulated gate semiconductor device having a shield electrode structure and method
US8907394B2 (en) Insulated gate semiconductor device having shield electrode structure
US8642425B2 (en) Method of making an insulated gate semiconductor device and structure
US8471331B2 (en) Method of making an insulated gate semiconductor device with source-substrate connection and structure
TWI473173B (zh) 半導體元件及其製造方法
US8921184B2 (en) Method of making an electrode contact structure and structure therefor
US9006821B2 (en) Electronic device comprising a conductive structure and an insulating layer within a trench
US9368615B2 (en) Trench power field effect transistor device and method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right