CN113054029B - 金属氧化物半导体场效应晶体管及其制备方法和应用 - Google Patents
金属氧化物半导体场效应晶体管及其制备方法和应用 Download PDFInfo
- Publication number
- CN113054029B CN113054029B CN202110268619.0A CN202110268619A CN113054029B CN 113054029 B CN113054029 B CN 113054029B CN 202110268619 A CN202110268619 A CN 202110268619A CN 113054029 B CN113054029 B CN 113054029B
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- type
- groove
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 30
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 30
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 230000005669 field effect Effects 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims description 47
- 150000002500 ions Chemical class 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- -1 boron ions Chemical class 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 claims description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 11
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000001312 dry etching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种金属氧化物半导体场效应晶体管及其制备方法和应用。该金属氧化物半导体场效应晶体管包括N型基体，N型基体的一侧设有沟槽，N型基体内设有P‑体区、P+区和N+区，P‑体区包绕沟槽，P+区自沟槽的槽底向P‑体区延伸，N+区包括第一N+区和第二N+区，第一N+区在沟槽内围绕沟槽的侧壁设置且露出P+区，第二N+区在相邻的P‑体区之间；栅氧化层，栅氧化层设置在N型基体的设有沟槽的一侧，并且露出沟槽；多晶硅层，多晶硅层设置在栅氧化层上，多晶硅层、栅氧化层、P+区与N+区围成接触孔；以及第一金属层，第一金属层设在多晶硅层上且向下延伸填充满接触孔，上述结构的晶体管在不降低单脉冲雪崩击穿能量的同时还提高了器件的工作速度。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种金属氧化物半导体场效应晶体管及其制备方法和应用。
背景技术
功率集成电路，是指将功率器件、低压控制电路、信号处理和通讯接口电路等集成在同一芯片中的特殊集成电路。功率集成电路的应用，不仅缩小了整机的体积、减少了连线、降低了寄生参数，同时还使得成本更低、体积更小以及重量更轻，因此被广泛地运用于通信与网络、计算机与消费电子、工业与汽车电子等诸多领域。功率器件是功率集成电路的核心部分，占据了芯片的大部分面积。目前能与集成电路工艺实现良好兼容的功率器件一般为功率金属氧化物半导体场效应晶体管(MOSFET)。但是功率金属氧化物半导体场效应晶体管(MOSFET)反向偏置时，受电气量变化(如漏源极电压或电流变化)的作用使器件内部载流子容易发生雪崩式倍增，因此发生雪崩击穿现象，进而会导致器件故障，因此为了提高功率金属氧化物半导体场效应晶体管的稳定性，需要提高单脉冲雪崩击穿能量。
如图1所示传统金属氧化物半导体场效应晶体管为了提高单脉冲雪崩击穿能量(EAS)，先制作一个低掺杂浓度的P-体区，再在P-体区中制作一个高掺杂浓度的P+区，通过提高P-体区的掺杂浓度，且在不影响器件开启电压的基础上减少P-体区的横向扩散，进而提高金属氧化物半导体场效应晶体管的单脉冲雪崩击穿能量。但是此金属氧化物半导体场效应晶体管的工作速度还有待进一步提高。
发明内容
基于此，有必要提供一种金属氧化物半导体场效应晶体管及其制备方法和应用，在不降低器件的雪崩击穿能量的同时提高器件的工作速度。
本发明提供一种金属氧化物半导体场效应晶体管，包括：
N型基体，所述N型基体的一侧设有沟槽，所述N型基体内设有P-体区、P+区和N+区，所述P-体区包绕所述沟槽，所述P+区自所述沟槽的槽底向所述P-体区延伸，所述N+区包括第一N+区和第二N+区，所述第一N+区在所述沟槽内围绕所述沟槽的侧壁设置且露出所述P+区，所述第二N+区在相邻的所述P-体区之间，所述N+区的材料是掺杂N型离子的碳化硅；
栅氧化层，所述栅氧化层设置在所述N型基体的设有所述沟槽的一侧，并且露出所述沟槽和所述第二N+区；
多晶硅层，所述多晶硅层设置在所述栅氧化层上，所述多晶硅层、所述栅氧化层、所述P+区与所述第一N+区围成接触孔；以及
第一金属层，所述第一金属层设在所述多晶硅层上且向下延伸填充满所述接触孔。
在其中一个实施例中，还包括侧墙和阻挡层，所述侧墙在所述第一N+区的上方围绕所述接触孔的内侧壁设置且露出所述P+区，所述阻挡层在所述第二N+区的上方。
在其中一个实施例中，所述侧墙的宽度与所述第一N+区的宽度相同，所述阻挡层的宽度与所述第二N+区的宽度相同。
在其中一个实施例中，所述N型基体包括N型衬底和设置于N型衬底上的N型外延层，所述沟槽设置于所述N型外延层的远离所述N型衬底的一侧。
在其中一个实施例中，所述金属氧化物半导体场效应晶体管还包括设于所述多晶硅层与所述第一金属层之间的氮化硅层和/或设置在所述N型基体的远离所述沟槽的一侧的第二金属层。
在其中一个实施例中，所述沟槽的深度为0.1μm～2μm；和/或
所述栅氧化层的厚度为0.02μm～0.2μm；和/或
所述多晶硅层的厚度为0.3μm～1.5μm。
本申请还提供一种如上述的金属氧化物半导体场效应晶体管的制备方法，包括以下步骤：
步骤S210：在所述N型基体的一侧依次形成栅氧化材料层和多晶硅材料层，去除预设沟槽位置上方和预设第二N+区位置上方的所述多晶硅材料层至暴露所述栅氧化材料层，形成所述多晶硅层；
步骤S211：根据预设沟槽位置在所述N型基体内掺入P型离子，形成包覆所述预设沟槽位置的P型掺杂区；
步骤S212：去除所述预设沟槽位置上方的所述栅氧化材料层以及预设沟槽位置处的掺杂有P型离子的N型基体材料，以及去除预设第二N+区位置的N型基体材料，形成所述栅氧化层、所述沟槽以及第二N+区沟槽；
步骤S213：在所述沟槽内和所述第二N+区沟槽内填充所述N+区的材料形成N型材料层和所述第二N+区；
步骤S214：去除部分所述N型材料层形成所述第一N+区；
步骤S215：向所述沟槽下方的P型掺杂区内掺入P型离子，形成所述P+区及所述P-体区；
步骤S216：自所述多晶硅层向由所述多晶硅层、所述栅氧化层、所述P+区与所述第一N+区围成的接触孔内填充第一金属，形成第一金属层。
在其中一个实施例中，在步骤S211中，掺入所述P型离子的方法为注入和驱入，所述P型离子的注入的剂量为1×1011个/cm2～1×1015个/cm2，能量为30KeV～400KeV，所述P型离子的驱入的温度为900℃～1250℃，时间为60min～400min；和/或
在步骤S213中，所述N+区的材料为向碳化硅注入N型离子，所述N型离子注入的剂量为1×1012个/cm2～9×1015个/cm2，能量为30KeV～400KeV；和/或
在步骤S214之后且在步骤S215之前，还包括在所述第一N+区上形成所述侧墙，在所述第二N+区形成所述阻挡层的步骤；和/或
在步骤S215中，掺入所述P型离子的方法为注入，所述P型离子的注入的剂量为1×1014个/cm2～9×1016个/cm2，能量为30KeV～400KeV；和/或
在步骤S216后，还包括制备设置在所述N型基体的远离所述沟槽的一侧的第二金属层的步骤。
在其中一个实施例中，所述P型离子为硼离子；和/或
所述N型离子选自砷离子和磷离子中的至少一种。
更进一步地，本发明还提供一种集成电路或电子产品，包含如上述的金属氧化物半导体场效应晶体管。
与现有技术相比，上述金属氧化物半导体场效应晶体管及其制备方法应用具有以下有益效果：
上述金属氧化物半导体场效应晶体管中，由于N+区的材料为注入N型离子的碳化硅，可以减少电子所遇到的阻力，提高金属氧化物半导体场效应晶体管的工作速度。此外，N+区与P+区经由第一金属层相接触，减缓空穴与电子的碰撞几率，还可以进一步地提高金属氧化物半导体场效应晶体管的单脉冲雪崩击穿能量参数。
进一步地，相邻P-体区间设置的第二N+区还可以降低器件的导通电阻，可有效减小金属氧化物半导体场效应晶体管的功率损耗。
附图说明
图1为传统金属氧化物半导体场效应晶体管的制作流程示意图；
图2为金属氧化物半导体场效应晶体管的结构示意图；
图3为金属氧化物半导体场效应晶体管的制作流程示意图。
附图标号说明如下：
100：金属氧化物半导体场效应晶体管，101：N型基体，102：栅氧化层，102a：栅氧化材料层，103：多晶硅层，104：氮化硅层，105：第一金属层，106；第二金属层，107：侧墙，108：阻挡层，109：沟槽，1011：P-体区，1011a：P型掺杂区，1012：P+区，1013：第一N+区，1013a：N型材料层，1014：第二N+区，1014a：第二N+区沟槽。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明中，P+代表重掺杂浓度的P型离子，P-代表轻掺杂浓度的P型离子，N+代表重掺杂浓度的N型离子。
如图2所示，本发明提供一种金属氧化物半导体场效应晶体管100，包括N型基体101、栅氧化层102、多晶硅层103以及第一金属层105。
在一个具体示例中，N型基体101的一侧设有沟槽109，N型基体101内设有P-体区1011、P+区1012和N+区，P-体区1011包绕沟槽109，P+区1012自沟槽109的槽底向P-体区1011延伸。
N+区包括第一N+区1013和第二N+区1014，第一N+区1013在沟槽109内围绕沟槽的侧壁设置且露出P+区1012，第二N+区1014在相邻的P-体区1011之间。
进一步地，N+区1013的材料是掺杂N型离子的碳化硅。
可以理解地，N型基体101为N型衬底，或者包括N型衬底和设置于N型衬底上的N型外延层，沟槽109设置于N型外延层的远离N型衬底的一侧。
在N型基体101至少设置两个沟槽109，各个沟槽109间平行设置，沟槽109可以是但不限于方形槽、圆形槽以及V型槽。优选地，沟槽109是方形的。
在一个具体示例中，沟槽109的深度为0.1μm～2μm。
具体地，上述沟槽109的深度可以但不限于是0.1μm、0.5μm、0.9μm、1.3μm、1.7μm或2μm。
在一个具体示例中，栅氧化层102设置在N型基体101的设有沟槽109的一侧，并且露出沟槽109和第二N+区1014。
具体地，栅氧化层102的厚度为0.02μm～0.2μm。
进一步地，上述栅氧化层102的厚度可以但不限于是0.02μm、0.04μm、0.06μm、0.08μm、0.1μm、0.12μm、0.14μm、0.16μm、0.18μm或0.2μm。
在一个具体示例中，多晶硅层103设置在栅氧化层102上。
具体地，多晶硅层103的厚度为0.3μm～1.5μm。
进一步地，上述多晶硅层103的厚度可以但不限于是0.3μm、0.6μm、0.9μm、1.2μm或1.5μm。
可以理解地，多晶硅层103、栅氧化层102、P+区1012与第一N+区1013围成接触孔。
在一个具体示例中，第一金属层105，第一金属层105设在多晶硅层103上且向下延伸填充满接触孔。
具体地，第一金属层105的材料可以但不限于是铝/硅/铜合金。
可以理解地，上述金属氧化物半导体场效应晶体管100，还包括侧墙107和阻挡层108，侧墙107在第一N+区1013的上方围绕接触孔的内侧壁设置且露出P+区1012，阻挡层108在第二N+区1014的上方。
进一步地，侧墙107的宽度与第一N+区1013的宽度相同，阻挡层108的宽度与第二N+区1014的宽度相同。可以理解地，多晶硅层103和第一金属层105中间还包括氮化硅层104。
具体地，上述氮化硅层104的厚度为0.1μm～1μm。
进一步地，氮化硅层104的厚度可以但不限于是0.1μm、0.2μm、0.3μm、0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm或1μm。
可以理解地，上述金属氧化物半导体场效应晶体管100，还包括第二金属层106，第二金属层106设置在N型基体101的远离沟槽109的一侧。
具体地，第二金属层106的材料可以但不限于选自钛、镍和银中的至少一种。
上述金属氧化物半导体场效应晶体管中，由于第一N+区1013的材料为注入N型离子的碳化硅，可以减少电子所遇到的阻力以提高器件工作速度，进一步第一N+区1013与P+区1012经由第一金属层105相接触，减缓空穴与电子的碰撞几率，从而提高金属氧化物半导体场效应晶体管的单脉冲雪崩击穿能量参数。此外，相邻P-体区1011间设置的第二N+区1014可以降低器件的导通电阻，减小金属氧化物半导体场效应晶体管的功率损耗。
本发明还进一步提供一种上述的金属氧化物半导体场效应晶体管的制备方法，如图3所示包括以下步骤S210～S216。
步骤S210：在N型基体101的一侧依次形成栅氧化材料层102a和多晶硅材料层，去除预设沟槽位置上方和预设第二N+区位置上方的多晶硅材料层至暴露栅氧化材料层102a，形成多晶硅层103。
栅氧化层材料的生长温度为900℃～1200℃，具体地，可以但不限于是900℃、1000℃、1100℃或1200℃。
上述多晶硅层材料生长温度为500℃～800℃，具体地，多晶硅层材料生长温度可以但不限于是500℃、600℃、700℃或800℃。
可以理解地，在多晶硅层103上还可以形成氮化硅层104。
具体地，氮化硅的生长温度为600℃～1000℃。
可以理解地，氮化硅的生长温度可以但不限于是600℃、700℃、800℃、900℃或1000℃。
步骤S211：根据预设沟槽109位置在N型基体101内掺入P型离子，形成包覆预设沟槽109位置的P型掺杂区1011a。可以理解地，为了更好地形成P型掺杂区1011a，需要预先形成侧墙107和阻挡层108，在N型基体101内掺入P型离子形成P型掺杂区1011a后，去除上述预先形成的侧墙107和阻挡层108。
在一个具体示例中，上述步骤中掺入P型离子的方法为P型离子的注入和驱入。
具体地，P型离子注入的剂量为1×1011个/cm2～1×1015个/cm2，能量为30KeV～400KeV。
进一步地，P型离子注入的剂量可以但不限于1×1011个/cm2、1×1012个/cm2、1×1013个/cm2、1×1014个/cm2或1×1015个/cm2。
可以理解地，P型离子注入的能量可以但不限于是30KeV、60KeV、90KeV、120KeV、150KeV、180KeV、210KeV、240KeV、270KeV、300KeV、330KeV、360KeV、390KeV或400KeV。
在一个具体示例中，P型离子的驱入的温度为900℃～1250℃，时间为60min～400min。
进一步地，P型离子的驱入的温度可以但不限于是900℃、1000℃、1050℃、1100℃、1150℃、120℃或1250℃。
更进一步地，P型离子的驱入的时间可以但不限于是60min、120min、150min、180min、240min、300min、360min或400min。
步骤S212：去除预设沟槽109位置上方的栅氧化材料层102a以及预设沟槽109位置处的掺杂有P型离子的N型基体材料，以及去除预设第二N+区位置的N型基体材料，形成栅氧化层102、沟槽109以及第二N+区沟槽1014a。
步骤S213：在沟槽109内和第二N+区沟槽1014a内填充N+区的材料形成N型材料层1013a和第二N+区1014；
上述N型离子选自砷离子和磷离子中的至少一种。
在一个具体示例中，N+区的材料为向碳化硅注入N型离子，N型离子注入的剂量为1×1012～9×1015个/cm2，能量为30KeV～400KeV。
具体地，N型离子注入的剂量可以但不限于1×1012个/cm2、1×1013个/cm2、1×1014个/cm2、1×1015个/cm2、2×1015个/cm2、3×1015个/cm2、4×1015个/cm2、5×1015个/cm2、6×1015个/cm2、7×1015个/cm2、8×1015个/cm2或9×1015个/cm2。
可以理解地，N型离子注入的能量可以但不限于是30KeV、60KeV、90KeV、120KeV、150KeV、180KeV、210KeV、240KeV、270KeV、300KeV、330KeV、360KeV、390KeV或400KeV。
进一步地，在上述步骤S213之后还可以在第一N+区1013上形成侧墙107，在第二N+区1014形成阻挡层108。
具体地，侧墙107和阻挡层108的材料可以但不限于是二氧化硅。
步骤S214：去除部分N型材料层形成第一N+区1013。
步骤S215：向沟槽下方的P型掺杂区内掺入P型离子，形成P+区1012及P-体区1011。
在一个具体示例中，掺入P型离子的方法为注入，P型离子注入的剂量为1×1014个/cm2～9×1016个/cm2，能量为30KeV～400KeV。
具体地，P型离子注入的剂量可以但不限于1×1014个/cm2、1×1016个/cm2、2×1016个/cm2、3×1016个/cm2、4×1016个/cm2、5×1016个/cm2、6×1016个/cm2、7×1016个/cm2、8×1016个/cm2或9×1016个/cm2。
可以理解地，P型离子注入的能量可以但不限于是30KeV、60KeV、90KeV、120KeV、150KeV、180KeV、210KeV、240KeV、270KeV、300KeV、330KeV、360KeV、390KeV或400KeV。
在一个具体示例中，上述P型离子为硼离子。
步骤S216：自多晶硅层103向由多晶硅层103、栅氧化层102、P+区1012与第一N+区1013围成的接触孔内填充第一金属层105的材料，形成第一金属层105。
可以理解地，在步骤S216之后还可以制备第二金属层106的步骤。
更进一步地，本发明还提供一种集成电路或电子产品，包含如上述的金属氧化物半导体场效应晶体管。
可以理解地，电子产品包括集成电路、电阻以及电容等电子元器件。
以下以一具体示例的金属氧化物半导体场效应晶体管的制备方法为例对本发明作进一步说明。
实施例1
本实施例提供一种金属氧化物半导体场效应晶体管，该金属氧化物半导体场效应晶体管的制备方法包括如下步骤：
步骤S210：在含有N型衬底和形成于N型衬底上的N型外延层的N型基体101上制备栅氧化层102，栅氧化层102材料的生长温度900℃～1200℃，厚度为0.02μm～0.2μm，然后在栅氧化层102上制备多晶硅层103，多晶硅层103的生长温度为500℃～800℃，厚度为0.3μm～1.5μm，随即多晶硅层103上制备氮化硅层104，氮化硅层104的生长温度为600℃～1000℃，厚度为0.1μm～1.0μm；通过干法刻蚀，去除预设沟槽位置上方预设第二N+区位置上方的多晶硅以及氮化硅至暴露栅氧化材料层103，形成多晶硅层103。
步骤S211：在氮化硅层104上沉积二氧化硅材料，利用干法刻蚀二氧化硅层使其预先形成侧墙和阻挡层，根据预设沟槽109位置在N型基体101内进行硼离子注入和驱入，硼离子注入的剂量为1×1011个/cm2～1×1015个/cm2，能量为30KeV～400KeV，硼离子的驱入的温度为900℃～1250℃，时间为60min～400min，形成包覆预设沟槽109位置的P型掺杂区1011a，利用湿法腐蚀去除上述预先形成的侧墙和阻挡层。
步骤S212：利用干法刻蚀去除预设沟槽位置上方的栅氧化材料层102a以及预设沟槽位置处的掺杂有P型离子的N型基体材料，以及去除预设第二N+区位置的N型基体材料，形成栅氧化层102、沟槽109以及第二N+区沟槽1014a。
步骤S213：进行碳化硅材料的生长，直至碳化硅材料填平沟槽109和第二N+区沟槽1014a后，随后向碳化硅材料中注入砷或者磷离子，注入的剂量为1×1012个/cm2～9×1015个/cm2，注入的能量为30KeV～400KeV形成N型材料层1013a。
步骤S214：沉积二氧化硅并通过干法刻蚀形成二氧化硅侧墙107和阻挡层108，利用干法刻蚀去除未被二氧化硅侧墙107覆盖的N+区1013，直至露出P-体区1011。
步骤S215：向沟槽下方的P型掺杂区1011a进行硼离子的第二注入，硼离子注入的剂量为1×1014个/cm2～9×1016个/cm2，能量为30KeV～400KeV，形成P+区1012和P-体区1011。
步骤S216：自多晶硅层103向由多晶硅层103、栅氧化层102、P+区1012与第一N+区1013围成的接触孔内填充第一金属，形成第一金属层105，在N型基体101的远离沟槽109的一侧形成第二金属层106。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种金属氧化物半导体场效应晶体管，其特征在于，包括：
N型基体，所述N型基体的一侧设有沟槽，所述N型基体内设有P-体区、P+区和N+区，所述P-体区包绕所述沟槽，所述P+区自所述沟槽的槽底向所述P-体区延伸，所述N+区包括第一N+区和第二N+区，所述第一N+区在所述沟槽内围绕所述沟槽的侧壁设置且露出所述P+区，所述第二N+区在相邻的所述P-体区之间，所述N+区的材料是掺杂N型离子的碳化硅；
栅氧化层，所述栅氧化层设置在所述N型基体的设有所述沟槽的一侧，并且露出所述沟槽和所述第二N+区；
多晶硅层，所述多晶硅层设置在所述栅氧化层上，所述多晶硅层、所述栅氧化层、所述P+区与所述第一N+区围成接触孔；
第一金属层，所述第一金属层设在所述多晶硅层上且向下延伸填充满所述接触孔；
设于所述多晶硅层与所述第一金属层之间的氮化硅层；以及
侧墙和阻挡层，所述侧墙在所述第一N+区的上方围绕所述接触孔的内侧壁设置且露出所述P+区，所述阻挡层在所述第二N+区的上方，侧墙和阻挡层的材料为二氧化硅。
2.如权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于，所述侧墙的宽度与所述第一N+区的宽度相同，所述阻挡层的宽度与所述第二N+区的宽度相同。
3.如权利要求1~2任一项所述的金属氧化物半导体场效应晶体管，其特征在于，所述N型基体包括N型衬底和设置于N型衬底上的N型外延层，所述沟槽设置于所述N型外延层的远离所述N型衬底的一侧。
4.如权利要求1~2任一项所述的金属氧化物半导体场效应晶体管，其特征在于，所述金属氧化物半导体场效应晶体管还包括设置在所述N型基体的远离所述沟槽的一侧的第二金属层。
5.如权利要求1~2任一项所述的金属氧化物半导体场效应晶体管，其特征在于，所述沟槽的深度为0.1μm~2μm。
6.如权利要求1~2任一项所述的金属氧化物半导体场效应晶体管，其特征在于，所述栅氧化层的厚度为0.02μm~0.2μm；和/或
所述多晶硅层的厚度为0.3μm～1.5μm。
7.一种如权利要求1~6任一项所述的金属氧化物半导体场效应晶体管的制备方法，其特征在于，包括以下步骤：
步骤S210：在所述N型基体的一侧依次形成栅氧化材料层和多晶硅材料层，去除预设沟槽位置上方和预设第二N+区位置上方的所述多晶硅材料层至暴露所述栅氧化材料层，形成所述多晶硅层；
步骤S211：根据预设沟槽位置在所述N型基体内掺入P型离子，形成包覆所述预设沟槽位置的P型掺杂区；
步骤S212：去除所述预设沟槽位置上方的所述栅氧化材料层以及预设沟槽位置处的掺杂有P型离子的N型基体材料，以及去除预设第二N+区位置的N型基体材料，形成所述栅氧化层、所述沟槽以及第二N+区沟槽；
步骤S213：在所述沟槽内和所述第二N+区沟槽内填充所述N+区的材料形成N型材料层和所述第二N+区；
步骤S214：去除部分所述N型材料层形成所述第一N+区；
步骤S215：向所述沟槽下方的P型掺杂区内掺入P型离子，形成所述P+区及所述P-体区；
步骤S216：自所述多晶硅层向由所述多晶硅层、所述栅氧化层、所述P+区与所述第一N+区围成的接触孔内填充第一金属，形成第一金属层。
8.如权利要求7所述的金属氧化物半导体场效应晶体管的制备方法，其特征在于，在步骤S211中，掺入所述P型离子的方法为注入和驱入，所述P型离子的注入的剂量为1×1011个/cm2～1×1015个/cm2，能量为30KeV～400KeV，所述P型离子的驱入的温度为900℃～1250℃，时间为60min～400min；和/或
在步骤S213中，所述N+区的材料为向碳化硅注入N型离子，所述N型离子注入的剂量为1×1012个/cm2～9×1015个/cm2，能量为30KeV～400KeV；和/或
在步骤S214之后且在步骤S215之前，还包括在所述第一N+区上形成所述侧墙，在所述第二N+区形成所述阻挡层的步骤；和/或
在步骤S215中，掺入所述P型离子的方法为注入，所述P型离子的注入的剂量为1×1014个/cm2～9×1016个/cm2，能量为30KeV～400KeV；和/或
在步骤S216后，还包括制备设置在所述N型基体的远离所述沟槽的一侧的第二金属层的步骤。
9.如权利要求7或8所述的金属氧化物半导体场效应晶体管的制备方法，其特征在于，所述P型离子为硼离子；和/或
所述N型离子选自砷离子和磷离子中的至少一种。
10.一种集成电路或电子产品，其特征在于，包含如权利要求1~6任一项所述的金属氧化物半导体场效应晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110268619.0A CN113054029B (zh) | 2021-03-12 | 2021-03-12 | 金属氧化物半导体场效应晶体管及其制备方法和应用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110268619.0A CN113054029B (zh) | 2021-03-12 | 2021-03-12 | 金属氧化物半导体场效应晶体管及其制备方法和应用 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113054029A CN113054029A (zh) | 2021-06-29 |
| CN113054029B true CN113054029B (zh) | 2022-11-18 |
Family
ID=76512316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110268619.0A Active CN113054029B (zh) | 2021-03-12 | 2021-03-12 | 金属氧化物半导体场效应晶体管及其制备方法和应用 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113054029B (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5025935B2 (ja) * | 2005-09-29 | 2012-09-12 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型電界効果トランジスタの製造方法 |
| US7868379B2 (en) * | 2008-12-17 | 2011-01-11 | Semiconductor Components Industries, Llc | Electronic device including a trench and a conductive structure therein |
| US8247296B2 (en) * | 2009-12-09 | 2012-08-21 | Semiconductor Components Industries, Llc | Method of forming an insulated gate field effect transistor device having a shield electrode structure |
| CN102856357B (zh) * | 2011-10-17 | 2015-07-22 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其制备方法 |
| US11075277B2 (en) * | 2019-06-04 | 2021-07-27 | Genesic Semiconductor Inc. | Manufacture of self-aligned power devices |
| CN110957371A (zh) * | 2019-12-31 | 2020-04-03 | 无锡麟力科技有限公司 | 一种低导通电阻的中低压平面栅vdmos器件及其制造工艺 |
-
2021
- 2021-03-12 CN CN202110268619.0A patent/CN113054029B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113054029A (zh) | 2021-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4388017B2 (ja) | 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス | |
| US8310006B2 (en) | Devices, structures, and methods using self-aligned resistive source extensions | |
| JP2000164869A (ja) | ブレ―クダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法 | |
| JP2001127292A (ja) | 高密度トレンチゲートパワーｍｏｓｆｅｔ | |
| JP2004520718A (ja) | トレンチ−ゲート構造半導体装置及びその製造方法 | |
| JPH0969528A (ja) | 半導体装置およびその製造方法 | |
| CN113054029B (zh) | 金属氧化物半导体场效应晶体管及其制备方法和应用 | |
| CN107768422B (zh) | 半导体装置以及半导体装置的制造方法 | |
| WO2004088717A2 (en) | Superjunction device and method of manufacture therefore | |
| JP2005116651A (ja) | 半導体装置及びその製造方法 | |
| JPH0851207A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH08213620A (ja) | 電界効果により制御可能の半導体デバイスの製造方法 | |
| CN113658949B (zh) | 一种改善关断特性的mosfet芯片制造工艺 | |
| CN113054031A (zh) | 金属氧化物半导体场效应晶体管及其制备方法和应用 | |
| EP1052699A1 (en) | Semiconductor device and fabrication method therefor | |
| JP2005191247A (ja) | 半導体基板及びそれを用いた半導体装置 | |
| CN111244182B (zh) | 金属氧化物半导体场效应晶体管及其制作方法 | |
| CN114883253A (zh) | 半导体结构的制作方法及半导体结构 | |
| US20140117367A1 (en) | Devices, structures, and methods using self-aligned resistive source extensions | |
| EP0736898A2 (en) | BICMOS device and method for the fabrication thereof | |
| JP3942893B2 (ja) | 基礎材料ウェハに高耐圧の周縁端部を形成する方法 | |
| JP3895110B2 (ja) | 固有スイッチオン抵抗の低減されたヴァーティカルｍｏｓトランジスタ装置のボディ領域の製造方法 | |
| CN113054030A (zh) | 垂直双扩散金属氧化物半导体晶体管及其制备方法和应用 | |
| US6838350B2 (en) | Triply implanted complementary bipolar transistors | |
| CN111244181B (zh) | 金属氧化物半导体场效应晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |