JPH0969528A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0969528A JPH0969528A JP7246927A JP24692795A JPH0969528A JP H0969528 A JPH0969528 A JP H0969528A JP 7246927 A JP7246927 A JP 7246927A JP 24692795 A JP24692795 A JP 24692795A JP H0969528 A JPH0969528 A JP H0969528A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 エミッタ領域の直下領域にペデスタルコレク
タ領域が形成されているバイポーラトランジスタにおい
て、エミッタ領域の端部でカーク効果が生じてしまい、
高注入状態に入ると急速に遮断周波数が低下されてしま
う。 【解決手段】 バイポーラトランジスタのエミッタ領域
12が形成されている真性ベース領域8及び外部ベース
領域7を含む領域の直下にペデスタルコレクタ領域10
2〜104を形成する。このペデスタルコレクタ領域
は、それぞれ深さ方向に連続して不純物濃度が変化され
る複数のペデスタルコレクタ領域を深さ方向に配列した
構成とする。これらのペデスタルコレクタ領域によりカ
ーク効果を抑制しつつ、ベース抵抗及びベース・コレク
タ接合容量の低減を同時に実現できるので、低注入領域
から高注入領域に亘ってバイポーラトランジスタの動作
速度を大幅に改善できる。
タ領域が形成されているバイポーラトランジスタにおい
て、エミッタ領域の端部でカーク効果が生じてしまい、
高注入状態に入ると急速に遮断周波数が低下されてしま
う。 【解決手段】 バイポーラトランジスタのエミッタ領域
12が形成されている真性ベース領域8及び外部ベース
領域7を含む領域の直下にペデスタルコレクタ領域10
2〜104を形成する。このペデスタルコレクタ領域
は、それぞれ深さ方向に連続して不純物濃度が変化され
る複数のペデスタルコレクタ領域を深さ方向に配列した
構成とする。これらのペデスタルコレクタ領域によりカ
ーク効果を抑制しつつ、ベース抵抗及びベース・コレク
タ接合容量の低減を同時に実現できるので、低注入領域
から高注入領域に亘ってバイポーラトランジスタの動作
速度を大幅に改善できる。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特にカーク効果を抑制でき高速動作が可能なバイポーラ
トランジスタを含む半導体装置およびその製造方法に関
する。
特にカーク効果を抑制でき高速動作が可能なバイポーラ
トランジスタを含む半導体装置およびその製造方法に関
する。
【0002】
【従来の技術】バイポーラトランジスタにおいて高速ス
イッチング性能を得るためには性能指標のひとつである
最高発振周波数(以下、fmaxと略記す)を向上する
必要がある。このfmaxは次式で与えられる。 fmax=(fT/8π・Rb・CBC)1/2 ここで、fTは遮断周波数、Rbはベース抵抗、CBCは
ベース・コレクタ間容量を表す。fmaxを向上させる
ためには上式より明らかなように、遮断周波数fTを高
くし、ベース・コレクタ間容量CBCを小さくし、ベース
抵抗Rbを減少させることが必要であることが判る。近
年、バイポーラトランジスタの性能向上を目的として前
記fmax改善するため、さらなる遮断周波数の向上と
ベース・コレクタ接合容量の低減もしくは少なくとも容
量増加を最小限に抑えることがますます重要となってき
ている。
イッチング性能を得るためには性能指標のひとつである
最高発振周波数(以下、fmaxと略記す)を向上する
必要がある。このfmaxは次式で与えられる。 fmax=(fT/8π・Rb・CBC)1/2 ここで、fTは遮断周波数、Rbはベース抵抗、CBCは
ベース・コレクタ間容量を表す。fmaxを向上させる
ためには上式より明らかなように、遮断周波数fTを高
くし、ベース・コレクタ間容量CBCを小さくし、ベース
抵抗Rbを減少させることが必要であることが判る。近
年、バイポーラトランジスタの性能向上を目的として前
記fmax改善するため、さらなる遮断周波数の向上と
ベース・コレクタ接合容量の低減もしくは少なくとも容
量増加を最小限に抑えることがますます重要となってき
ている。
【0003】従来、遮断周波数fTの向上のため、縦方
向、特にベース層厚のスケーリングが行われ、またベー
ス・コレクタ間容量およびベース抵抗低減のためには図
13(a)に示すようなセルフアライン型のバイポーラ
トランジスタ構造を用いた平面方向のスケーリングが行
われてきた。同図において、例えば1はP型シリコン基
板、2はN型埋込みコレクタ層、3はN型エピタキシャ
ル層、4,9,10はシリコン酸化膜等の絶縁膜、6は
ベース引出し多結晶シリコン層、7はP型外部ベース拡
散層、8はP型真性ベース、5はコレクタ引出し拡散
層、11はエミッタ多結晶シリコン層、12はN型エミ
ッタ拡散層である。
向、特にベース層厚のスケーリングが行われ、またベー
ス・コレクタ間容量およびベース抵抗低減のためには図
13(a)に示すようなセルフアライン型のバイポーラ
トランジスタ構造を用いた平面方向のスケーリングが行
われてきた。同図において、例えば1はP型シリコン基
板、2はN型埋込みコレクタ層、3はN型エピタキシャ
ル層、4,9,10はシリコン酸化膜等の絶縁膜、6は
ベース引出し多結晶シリコン層、7はP型外部ベース拡
散層、8はP型真性ベース、5はコレクタ引出し拡散
層、11はエミッタ多結晶シリコン層、12はN型エミ
ッタ拡散層である。
【0004】また、一般に良く知られているように、バ
イポーラトランジスタの高注入動作時には、注入電流に
応じて見かけ上のベース幅が広がる、いわゆるカーク効
果が存在し、高速動作性能を低下させる主要因となって
おり、このカーク効果の低減が重要である。従来カーク
効果を抑制するにはペデスタルコレクタ領域を形成する
方法が多く提案されてきた。例えば、図13(b)に示
すようにベース引出し電極6と絶縁膜9とに形成された
エミッタ・ベース形成用開口部100を介してN型不純
物を高濃度にイオン注入しペデスタルコレクタ領域10
1を形成している。
イポーラトランジスタの高注入動作時には、注入電流に
応じて見かけ上のベース幅が広がる、いわゆるカーク効
果が存在し、高速動作性能を低下させる主要因となって
おり、このカーク効果の低減が重要である。従来カーク
効果を抑制するにはペデスタルコレクタ領域を形成する
方法が多く提案されてきた。例えば、図13(b)に示
すようにベース引出し電極6と絶縁膜9とに形成された
エミッタ・ベース形成用開口部100を介してN型不純
物を高濃度にイオン注入しペデスタルコレクタ領域10
1を形成している。
【0005】しかしながら、このようなベース・コレク
タ接合部直下に比較的高濃度に不純物を添加した領域を
形成してカーク効果を抑制する技術ではベース・コレク
タ接合容量が増加するため、低注入領域でのトランジス
タ動作速度は反対に低下するという問題が生じており、
かつ内部ベースから外部ベースに至る領域、いわゆるリ
ンクベース領域の抵抗が高くなるという問題も生じてい
る。これらの問題は前述したようにトランジスタの高周
波特性を大きく劣化させる。
タ接合部直下に比較的高濃度に不純物を添加した領域を
形成してカーク効果を抑制する技術ではベース・コレク
タ接合容量が増加するため、低注入領域でのトランジス
タ動作速度は反対に低下するという問題が生じており、
かつ内部ベースから外部ベースに至る領域、いわゆるリ
ンクベース領域の抵抗が高くなるという問題も生じてい
る。これらの問題は前述したようにトランジスタの高周
波特性を大きく劣化させる。
【0006】そこで、この問題を解決するため、図14
(a)に示すように、開口部100の側壁に絶縁膜のサ
イドウオール10を形成した後に開口部100を介して
N型不純物を高濃度にイオン注入して、エミッタ領域直
下の真性ベース8の下部に選択的にN型ペデスタル領域
101を形成する技術が提案されている。また、特開平
5−259175号公報では、図14(b)に示すよう
に、エミッタ形成用開口部にエミッタ電極の一部をなす
導電体層11を形成してからN型不純物を高濃度にイオ
ン注入してペデスタル領域101を形成することでペデ
スタル領域の面積をセルフアラインで更に小さく形成で
き、ベース・コレクタ間の寄生容量を小さくした技術が
提案されている。
(a)に示すように、開口部100の側壁に絶縁膜のサ
イドウオール10を形成した後に開口部100を介して
N型不純物を高濃度にイオン注入して、エミッタ領域直
下の真性ベース8の下部に選択的にN型ペデスタル領域
101を形成する技術が提案されている。また、特開平
5−259175号公報では、図14(b)に示すよう
に、エミッタ形成用開口部にエミッタ電極の一部をなす
導電体層11を形成してからN型不純物を高濃度にイオ
ン注入してペデスタル領域101を形成することでペデ
スタル領域の面積をセルフアラインで更に小さく形成で
き、ベース・コレクタ間の寄生容量を小さくした技術が
提案されている。
【0007】
【発明が解決しようとする課題】しかしながら、これら
の技術ではベース・コレクタ間の寄生容量を小さくでき
る反面、カーク効果は完全には抑制できない。なぜなら
コレクタ電流が大きくなってくると、いわゆるエミッタ
クラウディング現象が発生したコレクタ電流は主にエミ
ッタ拡散層の周辺に集中して流れる。このエミッタクラ
ウディング現象については、例えば、オーム社、「超L
SI入門」太田邦一著、pp30〜31に記載されてい
る。このため前述のようにエミッタ拡散層12の直下或
いはエミッタ拡散層12よりも狭い領域にしかペデスタ
ルコレクタ領域が形成されていないと、図14(c)に
示すようにエミッタ拡散層12の端部でカーク効果が生
じてしまい、ペデスタルコレクタ101がありながら、
高注入状態に入ると急速に遮断周波数は低下してしま
う。
の技術ではベース・コレクタ間の寄生容量を小さくでき
る反面、カーク効果は完全には抑制できない。なぜなら
コレクタ電流が大きくなってくると、いわゆるエミッタ
クラウディング現象が発生したコレクタ電流は主にエミ
ッタ拡散層の周辺に集中して流れる。このエミッタクラ
ウディング現象については、例えば、オーム社、「超L
SI入門」太田邦一著、pp30〜31に記載されてい
る。このため前述のようにエミッタ拡散層12の直下或
いはエミッタ拡散層12よりも狭い領域にしかペデスタ
ルコレクタ領域が形成されていないと、図14(c)に
示すようにエミッタ拡散層12の端部でカーク効果が生
じてしまい、ペデスタルコレクタ101がありながら、
高注入状態に入ると急速に遮断周波数は低下してしま
う。
【0008】本発明の目的とするところは、カーク効果
を抑制しつつ、低注入領域から高注入領域のわたって動
作速度を大幅に改善でき、ベース抵抗およびベース・コ
レクタ接合容量の低減を実現できるバイポーラトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とにある。
を抑制しつつ、低注入領域から高注入領域のわたって動
作速度を大幅に改善でき、ベース抵抗およびベース・コ
レクタ接合容量の低減を実現できるバイポーラトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とにある。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタの真性ベース領域および外部ベ
ース領域の直下領域のエピタキシャル層に一方導電型の
ペデスタルコレクタ領域を備える半導体装置において、
ペデスタルコレクタ領域を、基板の深さ方向に不純物濃
度が変化される複数のペデスタルコレクタ領域を基板の
深さ方向に配列した構成とする。
バイポーラトランジスタの真性ベース領域および外部ベ
ース領域の直下領域のエピタキシャル層に一方導電型の
ペデスタルコレクタ領域を備える半導体装置において、
ペデスタルコレクタ領域を、基板の深さ方向に不純物濃
度が変化される複数のペデスタルコレクタ領域を基板の
深さ方向に配列した構成とする。
【0010】また、本発明の製造方法は、他方導電型の
半導体基板上に一方導電型のエピタキシャル層を形成す
る工程と、トランジスタ形成予定領域の前記エピタキシ
ャル層の表面から第1の深さにわたって一方導電型の不
純物を導入し第1のペデスタル領域を形成する工程と、
前記基板上に一方導電型の多結晶シリコン膜を成長する
工程と、この多結晶シリコン膜の一部をベース引出し用
電極とし、かつその一部にエミッタ開口部を形成する工
程と、このエミッタ開口部を介して前記基板に他方導電
型の不純物を導入して真性ベース領域を形成する工程
と、前記エミッタ開口部を通して前記エピタキシャル層
の表面から前記第1の深さよりも浅い第2の深さにわた
って一方導電型の不純物を導入し第2のペデスタル領域
を形成する工程と、少なくとも前記エミッタ開口部の内
面に絶縁膜のサイドウオールを形成する工程と、前記エ
ミッタ開口部を介して前記エピタキシャル層の表面から
前記第2の深さよりも浅い第3の深さにわたって一方導
電型の不純物を導入し第3のペデスタルコレクタ領域を
形成する工程と、前記真性ベース領域に一方導電型の不
純物を導入してエミッタ領域を形成する工程を含んでい
る。
半導体基板上に一方導電型のエピタキシャル層を形成す
る工程と、トランジスタ形成予定領域の前記エピタキシ
ャル層の表面から第1の深さにわたって一方導電型の不
純物を導入し第1のペデスタル領域を形成する工程と、
前記基板上に一方導電型の多結晶シリコン膜を成長する
工程と、この多結晶シリコン膜の一部をベース引出し用
電極とし、かつその一部にエミッタ開口部を形成する工
程と、このエミッタ開口部を介して前記基板に他方導電
型の不純物を導入して真性ベース領域を形成する工程
と、前記エミッタ開口部を通して前記エピタキシャル層
の表面から前記第1の深さよりも浅い第2の深さにわた
って一方導電型の不純物を導入し第2のペデスタル領域
を形成する工程と、少なくとも前記エミッタ開口部の内
面に絶縁膜のサイドウオールを形成する工程と、前記エ
ミッタ開口部を介して前記エピタキシャル層の表面から
前記第2の深さよりも浅い第3の深さにわたって一方導
電型の不純物を導入し第3のペデスタルコレクタ領域を
形成する工程と、前記真性ベース領域に一方導電型の不
純物を導入してエミッタ領域を形成する工程を含んでい
る。
【0011】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図1は本発明の第1の実施
形態を示す断面図である。同図において、P型半導体基
板上1にN型埋込み層2及びN型エピタキシャル層3が
順次形成されている。前記N型エピタキシャル層3の表
面部は、素子分離酸化膜4が選択的に形成されている。
また、N型エピタキシャル層3の所定領域には、N型コ
レクタ引出し拡散層5が前記N型埋込み層2に達するよ
うに形成されている。一方、N型エピタキシャル層3の
所定部分には真性P型ベース領域8が形成され、その中
にさらにエミッタ領域12が形成されている。また、真
性ベース領域8の両側のN型エピタキシャル層3の表面
部にはP型外部ベース領域7が形成されている。
て図面を参照して説明する。図1は本発明の第1の実施
形態を示す断面図である。同図において、P型半導体基
板上1にN型埋込み層2及びN型エピタキシャル層3が
順次形成されている。前記N型エピタキシャル層3の表
面部は、素子分離酸化膜4が選択的に形成されている。
また、N型エピタキシャル層3の所定領域には、N型コ
レクタ引出し拡散層5が前記N型埋込み層2に達するよ
うに形成されている。一方、N型エピタキシャル層3の
所定部分には真性P型ベース領域8が形成され、その中
にさらにエミッタ領域12が形成されている。また、真
性ベース領域8の両側のN型エピタキシャル層3の表面
部にはP型外部ベース領域7が形成されている。
【0012】そして、真性ベース領域8と接続をとるP
型多結晶シリコンからなるベース引出し電極6が前記外
部ベース領域7の上部に形成されている。さらに、この
ベース引出し電極6を被覆するように窒化膜の層間絶縁
膜9及びサイドウオール絶縁膜10が形成され、その上
にエミッタ領域12と接続をとるエミッタ電極11が形
成されている。さらに、エミッタ領域12の直下のN型
エピタキシャル層3には、その表面から基板内部に向け
て不純物濃度を変化させると共にその領域を拡大するよ
うにしたN型のペデスタルコレクタ領域102,10
3,104が形成されている。
型多結晶シリコンからなるベース引出し電極6が前記外
部ベース領域7の上部に形成されている。さらに、この
ベース引出し電極6を被覆するように窒化膜の層間絶縁
膜9及びサイドウオール絶縁膜10が形成され、その上
にエミッタ領域12と接続をとるエミッタ電極11が形
成されている。さらに、エミッタ領域12の直下のN型
エピタキシャル層3には、その表面から基板内部に向け
て不純物濃度を変化させると共にその領域を拡大するよ
うにしたN型のペデスタルコレクタ領域102,10
3,104が形成されている。
【0013】図2は前記ペデスタルコレクタ領域10
2,103,104における深さ方向の不純物分布を示
しており、図2(a)は図1A−Aの不純物濃度分布、
図2(b)は図1B−Bの不純物濃度分布、図2(c)
は図1C−Cの不純物濃度分布を示す。このように、そ
れぞれのペデスタルコレクタ領域102,103,10
4の内部において、また各ペデスタルコレクタ領域間に
おいてその不純物濃度が変化されている。
2,103,104における深さ方向の不純物分布を示
しており、図2(a)は図1A−Aの不純物濃度分布、
図2(b)は図1B−Bの不純物濃度分布、図2(c)
は図1C−Cの不純物濃度分布を示す。このように、そ
れぞれのペデスタルコレクタ領域102,103,10
4の内部において、また各ペデスタルコレクタ領域間に
おいてその不純物濃度が変化されている。
【0014】次に、前記した本発明の第1の実施形態の
製造方法を説明する。まず、図3(a)に示すように、
P型半導体基板1の全面にN型埋込み層2およびN型エ
ピタキシャル層3を順次形成する。次に、常法により3
00nm〜600nmの厚さの素子分離酸化膜4を選択
的に形成する。そして、イオン注入法を用い、前記N型
埋込み層2にまで達するようにコレクタ拡散層5を形成
する。次に、リンイオン注入を例えば、エネルギ500
〜600KeV,1×1012〜1×1013cm-2の条件
で、トランジスタを形成する領域の約0.5〜0.6μ
mの(イオン注入の投影飛程距離Rp)の深さに第1の
ペデスタルコレクタ領域104を選択的に形成する。
製造方法を説明する。まず、図3(a)に示すように、
P型半導体基板1の全面にN型埋込み層2およびN型エ
ピタキシャル層3を順次形成する。次に、常法により3
00nm〜600nmの厚さの素子分離酸化膜4を選択
的に形成する。そして、イオン注入法を用い、前記N型
埋込み層2にまで達するようにコレクタ拡散層5を形成
する。次に、リンイオン注入を例えば、エネルギ500
〜600KeV,1×1012〜1×1013cm-2の条件
で、トランジスタを形成する領域の約0.5〜0.6μ
mの(イオン注入の投影飛程距離Rp)の深さに第1の
ペデスタルコレクタ領域104を選択的に形成する。
【0015】次に、図3(b)に示すように、公知のフ
ォトエッチング法を用い、活性ベース領域上の酸化膜1
3を除去した後、100nm〜300nmの厚さのボロ
ンを含むP型多結晶シリコン膜6を成長する。多結晶シ
リコン膜へのボロンの導入は例えばイオン注入法でエネ
ルギ5〜10KeV,5×1015〜1×1016cm-2の
注入条件で行う。なお、ボロンは多結晶シリコンを形成
中に導入する方法でもよい。次に、窒化膜9を公知のL
SCVD法を用いて厚さ100nm〜200nm形成し
た上で、これらを所定の形状にパターニングし、ベース
引出し用電極6およびエミッタ開口部100を形成す
る。
ォトエッチング法を用い、活性ベース領域上の酸化膜1
3を除去した後、100nm〜300nmの厚さのボロ
ンを含むP型多結晶シリコン膜6を成長する。多結晶シ
リコン膜へのボロンの導入は例えばイオン注入法でエネ
ルギ5〜10KeV,5×1015〜1×1016cm-2の
注入条件で行う。なお、ボロンは多結晶シリコンを形成
中に導入する方法でもよい。次に、窒化膜9を公知のL
SCVD法を用いて厚さ100nm〜200nm形成し
た上で、これらを所定の形状にパターニングし、ベース
引出し用電極6およびエミッタ開口部100を形成す
る。
【0016】しかる上で、活性ベース領域に相当する領
域にボロンイオンをエネルギ100KeV,3×1013
cm-2の条件でイオン注入し、P型真性ベース領域8を
形成する。次に、エミッタ開口部100を介して、リン
イオンをエネルギ300〜400KeV,1×1012〜
1×1013cm-2の条件でイオン注入し、第2のペデス
タルコレクタ領域103をトランジスタ形成領域の約
0.4〜0.5μm(イオン注入の投影飛程距離Rp)
の深さに形成する。
域にボロンイオンをエネルギ100KeV,3×1013
cm-2の条件でイオン注入し、P型真性ベース領域8を
形成する。次に、エミッタ開口部100を介して、リン
イオンをエネルギ300〜400KeV,1×1012〜
1×1013cm-2の条件でイオン注入し、第2のペデス
タルコレクタ領域103をトランジスタ形成領域の約
0.4〜0.5μm(イオン注入の投影飛程距離Rp)
の深さに形成する。
【0017】次いで、図4(a)に示すように、ベース
引出し用電極の側面に100nm〜300nmの厚さの
サイドウオール絶縁膜10を形成する。この形成方法
は、例えば窒化膜を堆積後、公知のエッチングバック技
術を用いて形成する。次に、エミッタ開口部100aを
介して、リンイオンをエネルギ200〜250KeV,
1×1012〜1×1013cm-2の条件でイオン注入し、
第3のペデスタルコレクタ領域102をトランジスタ形
成領域の約0.25〜0.35μm(イオン注入の投影
飛程距離Rp)の深さに形成する。
引出し用電極の側面に100nm〜300nmの厚さの
サイドウオール絶縁膜10を形成する。この形成方法
は、例えば窒化膜を堆積後、公知のエッチングバック技
術を用いて形成する。次に、エミッタ開口部100aを
介して、リンイオンをエネルギ200〜250KeV,
1×1012〜1×1013cm-2の条件でイオン注入し、
第3のペデスタルコレクタ領域102をトランジスタ形
成領域の約0.25〜0.35μm(イオン注入の投影
飛程距離Rp)の深さに形成する。
【0018】次に、図4(b)に示すように、N型不純
物、例えばヒ素を含む多結晶シリコン層を厚さ200n
m〜300nm堆積し、これを選択エッチングしてエミ
ッタ引出し電極11を形成する。また、900〜950
C10分の窒素雰囲気中の熱処理を行い、エミッタ引出
し電極11に含まれるヒ素をP型真性ベース領域8中に
拡散し、N型エミッタ領域12を形成する。この時P型
多結晶シリコン膜6に含まれるボロンがエピタキシャル
層3中に同時に拡散され、P型外部ベース領域7も形成
される。しかる後、図示していないが、常法により層間
絶縁膜、電極等の形成等を行い、バイポーラトランジス
タを完成する。
物、例えばヒ素を含む多結晶シリコン層を厚さ200n
m〜300nm堆積し、これを選択エッチングしてエミ
ッタ引出し電極11を形成する。また、900〜950
C10分の窒素雰囲気中の熱処理を行い、エミッタ引出
し電極11に含まれるヒ素をP型真性ベース領域8中に
拡散し、N型エミッタ領域12を形成する。この時P型
多結晶シリコン膜6に含まれるボロンがエピタキシャル
層3中に同時に拡散され、P型外部ベース領域7も形成
される。しかる後、図示していないが、常法により層間
絶縁膜、電極等の形成等を行い、バイポーラトランジス
タを完成する。
【0019】このように製造された図1のバイポーラト
ランジスタにおいては、ペデスタルコレクタ領域10
2,103,104がエミッタ領域12の直下において
基板の内部に向けて不純物濃度が増大するように変化さ
せると共にその領域を拡大させているので、図5に示す
ようにベース・コレクタ間寄生容量を増加させずにカー
ク効果を従来よりも抑制でき、高注入電流領域において
も、遮断周波数の劣化が生じることはない。
ランジスタにおいては、ペデスタルコレクタ領域10
2,103,104がエミッタ領域12の直下において
基板の内部に向けて不純物濃度が増大するように変化さ
せると共にその領域を拡大させているので、図5に示す
ようにベース・コレクタ間寄生容量を増加させずにカー
ク効果を従来よりも抑制でき、高注入電流領域において
も、遮断周波数の劣化が生じることはない。
【0020】次に、本発明の第2の実施形態を説明す
る。図6は第2実施形態の断面図であり、第1の実施形
態と異なるのは、基板1表面が露出した状態でかつ注入
角度を0度にすることでチャネリング現象を生じさせ、
P型低濃度領域15を外部ベース領域7と真性ベース領
域8に接し、通常の7度イオン注入よりも深くかつなだ
らかに外部ベース領域7と真性ベース領域8の直下に形
成することで、ベース・コレクタ接合容量を低減でき、
かつベース領域のベース抵抗が高くなるのを防止できる
ようにした点である。
る。図6は第2実施形態の断面図であり、第1の実施形
態と異なるのは、基板1表面が露出した状態でかつ注入
角度を0度にすることでチャネリング現象を生じさせ、
P型低濃度領域15を外部ベース領域7と真性ベース領
域8に接し、通常の7度イオン注入よりも深くかつなだ
らかに外部ベース領域7と真性ベース領域8の直下に形
成することで、ベース・コレクタ接合容量を低減でき、
かつベース領域のベース抵抗が高くなるのを防止できる
ようにした点である。
【0021】次に、前記第2の実施例の製造方法を説明
する。先ず、図7(a)に示すように、P型半導体基板
1上に常法により300nm〜600nmの厚さの素子
分離酸化膜4を選択的に形成する。次に、図外のフォト
レジストをマスクとしてリンイオンをエネルギ1〜1.
5MeV,1×1013〜1×1014cm-2の条件で選択
的にイオン注入してコレクタ層の役目をするNウエル1
4を少なくともトランジスタ形成領域を含む領域の約1
〜2μm(イオン注入の投影飛程距離Rp)の深さに形
成する。この時、膜厚300〜600nmの素子分離酸
化膜4を貫通してリンが導入される部分のNウエル14
は他の領域よりも浅くなる。
する。先ず、図7(a)に示すように、P型半導体基板
1上に常法により300nm〜600nmの厚さの素子
分離酸化膜4を選択的に形成する。次に、図外のフォト
レジストをマスクとしてリンイオンをエネルギ1〜1.
5MeV,1×1013〜1×1014cm-2の条件で選択
的にイオン注入してコレクタ層の役目をするNウエル1
4を少なくともトランジスタ形成領域を含む領域の約1
〜2μm(イオン注入の投影飛程距離Rp)の深さに形
成する。この時、膜厚300〜600nmの素子分離酸
化膜4を貫通してリンが導入される部分のNウエル14
は他の領域よりも浅くなる。
【0022】次に、図7(b)に示すように、イオン注
入法を用いてN型不純物、例えばリンを基板1中に導入
後、不活性ガス中のアニール処理を行い、N型コレクタ
引出し拡散層5を形成する。次に、リンイオンをエネル
ギ500〜600KeV,1×1012〜1×1013cm
-2の条件で図外のフォトレジストをマスクとして選択的
にイオン注入して第1のペデスタルコレクタ領域104
をトランジスタ形成領域の約0.5〜0.6μm(イオ
ン注入の投影飛程距離Rp)の深さに形成する。ここ
で、第1の実施形態と異なる点はリン注入領域が図7
(b)に示されるように素子分離酸化膜4下まで広く形
成した点である。このような構造にすることで絶縁分離
耐圧(後の工程で形成する外部ベース領域7と基板1間
のパンチスルー耐圧)を十分確保することができる。
入法を用いてN型不純物、例えばリンを基板1中に導入
後、不活性ガス中のアニール処理を行い、N型コレクタ
引出し拡散層5を形成する。次に、リンイオンをエネル
ギ500〜600KeV,1×1012〜1×1013cm
-2の条件で図外のフォトレジストをマスクとして選択的
にイオン注入して第1のペデスタルコレクタ領域104
をトランジスタ形成領域の約0.5〜0.6μm(イオ
ン注入の投影飛程距離Rp)の深さに形成する。ここ
で、第1の実施形態と異なる点はリン注入領域が図7
(b)に示されるように素子分離酸化膜4下まで広く形
成した点である。このような構造にすることで絶縁分離
耐圧(後の工程で形成する外部ベース領域7と基板1間
のパンチスルー耐圧)を十分確保することができる。
【0023】次に、図8(a)に示すように、トランジ
スタ形成領域にイオン注入法でボロンをエネルギ10〜
50KeV,5×1011〜1×1013cm-2の注入条件
で行い、P型低濃度領域15を形成する。なお、このイ
オン注入においては、同図に示されるように、公知のフ
ォトエッチング法を用い、トランジスタ形成領域13上
の酸化膜を除去した後、ボロンをエネルギ10〜50K
eV,5×1011〜1×1013cm-2で、かつイオン注
入角度を通常の7度ではなく0度(基板面に対して垂
直)の条件でイオン注入し、P型低濃度領域15を形成
することが望ましい。この理由は、基板1表面が露出し
た状態でかつ注入角度を0度にすることでチャネリング
現象が生じ、ボロンが通常の7度イオン注入よりも深く
かつなだらかにすることができ、P型低濃度領域15を
深さ方向に一様に形成できるからである。
スタ形成領域にイオン注入法でボロンをエネルギ10〜
50KeV,5×1011〜1×1013cm-2の注入条件
で行い、P型低濃度領域15を形成する。なお、このイ
オン注入においては、同図に示されるように、公知のフ
ォトエッチング法を用い、トランジスタ形成領域13上
の酸化膜を除去した後、ボロンをエネルギ10〜50K
eV,5×1011〜1×1013cm-2で、かつイオン注
入角度を通常の7度ではなく0度(基板面に対して垂
直)の条件でイオン注入し、P型低濃度領域15を形成
することが望ましい。この理由は、基板1表面が露出し
た状態でかつ注入角度を0度にすることでチャネリング
現象が生じ、ボロンが通常の7度イオン注入よりも深く
かつなだらかにすることができ、P型低濃度領域15を
深さ方向に一様に形成できるからである。
【0024】次に、図8(b)に示すように、トランジ
スタ形成領域上の酸化膜13を除去し、基板表面が露出
した領域を含む基板1全面に100nm〜300nmの
ボロンを含むP型多結晶シリコン膜6を成長する。多結
晶シリコン膜6へのボロンの導入は例えばイオン注入法
でエネルギ5〜10KeV,5×1015〜1×1016c
m-2の注入条件で行う。なお、ボロンは多結晶シリコン
6の形成中に導入する方法でもよい。次に、窒化膜9を
公知のLPCVD法を用いて厚さ100nm〜200n
m形成する。次に、これらを所定の形状にパターニング
してベース引出し用電極6とし、かつエミッタ開口部1
00を形成する。次に、活性ベース領域にボロンをエネ
ルギ10KeV,5×1012cm-2の条件でイオン注入
してP型真性ベース領域8を形成する。次に、エミッタ
開口部100を介して、リンをエネルギ300〜400
KeV,1×1012〜1×1013nm-2の条件でイオン
注入して第2のペデスタルコレクタ領域103をトラン
ジスタ形成領域の約0.4〜0.5μm(イオン注入の
投影飛程距離Rp)の深さに形成する。
スタ形成領域上の酸化膜13を除去し、基板表面が露出
した領域を含む基板1全面に100nm〜300nmの
ボロンを含むP型多結晶シリコン膜6を成長する。多結
晶シリコン膜6へのボロンの導入は例えばイオン注入法
でエネルギ5〜10KeV,5×1015〜1×1016c
m-2の注入条件で行う。なお、ボロンは多結晶シリコン
6の形成中に導入する方法でもよい。次に、窒化膜9を
公知のLPCVD法を用いて厚さ100nm〜200n
m形成する。次に、これらを所定の形状にパターニング
してベース引出し用電極6とし、かつエミッタ開口部1
00を形成する。次に、活性ベース領域にボロンをエネ
ルギ10KeV,5×1012cm-2の条件でイオン注入
してP型真性ベース領域8を形成する。次に、エミッタ
開口部100を介して、リンをエネルギ300〜400
KeV,1×1012〜1×1013nm-2の条件でイオン
注入して第2のペデスタルコレクタ領域103をトラン
ジスタ形成領域の約0.4〜0.5μm(イオン注入の
投影飛程距離Rp)の深さに形成する。
【0025】次に、図9(a)に示すように、ベース引
出し用電極の側面に100nm〜300nmの厚さのサ
イドウオール絶縁膜、例えば窒化膜10を公知の技術に
より形成する。次に、エミッタ開口部100aを介し
て、リンイオンをエネルギ200〜250KeV,1×
1012〜1×1013nm-2の条件でイオン注入して第3
のペデスタルコレクタ領域101をトランジスタ形成領
域の約0.25〜0.35μm(イオン注入の投影飛程
距離Rp)の深さに形成する。
出し用電極の側面に100nm〜300nmの厚さのサ
イドウオール絶縁膜、例えば窒化膜10を公知の技術に
より形成する。次に、エミッタ開口部100aを介し
て、リンイオンをエネルギ200〜250KeV,1×
1012〜1×1013nm-2の条件でイオン注入して第3
のペデスタルコレクタ領域101をトランジスタ形成領
域の約0.25〜0.35μm(イオン注入の投影飛程
距離Rp)の深さに形成する。
【0026】次に、図9(b)に示すように、N型不純
物例えばヒ素を含む多結晶シリコン層を厚さ200nm
〜300nm堆積し、エミッタ引出し電極11を形成す
る。次に、900〜950℃,10分の窒素雰囲気中の
熱処理を行い、エミッタ引出し電極11に含まれるヒ素
を真性ベース領域8中に拡散し、エミッタ領域12を形
成する。この時P型多結晶シリコン膜6に含まれるボロ
ンがエピタキシャルシリコン層3中に同時に拡散され、
外部ベース領域7も形成される。この後は、図示してし
ないが、公知のように層間絶縁膜、電極等の形成を行
い、バイポーラトランジスタを完成する。
物例えばヒ素を含む多結晶シリコン層を厚さ200nm
〜300nm堆積し、エミッタ引出し電極11を形成す
る。次に、900〜950℃,10分の窒素雰囲気中の
熱処理を行い、エミッタ引出し電極11に含まれるヒ素
を真性ベース領域8中に拡散し、エミッタ領域12を形
成する。この時P型多結晶シリコン膜6に含まれるボロ
ンがエピタキシャルシリコン層3中に同時に拡散され、
外部ベース領域7も形成される。この後は、図示してし
ないが、公知のように層間絶縁膜、電極等の形成を行
い、バイポーラトランジスタを完成する。
【0027】図10は前記した第2の実施形態のペデス
タルコレクタの図9(b)に示す各部(D−D、E−
E)における深さ方向の不純物分布を示す。図10
(a)はDDAの不純物濃度分布、図10(b)はE−
Eの不純物濃度分布を示す。この不純物濃度分布に対
し、特開平4−51526号公報では、図11(a),
(b)にそれぞれ真性ベース領域の含む断面と外部ベー
ス領域を含む断面における不純物濃度分布を示すよう
に、素子分離酸化膜をマスクとして、N型コレクタ層に
例えばボロンのようなP型不純物を補償イオン注入する
ことで、同図(b)に示すように、コレクタ層の表面か
ら深さ0.5μmまでの領域におけるN型不純物の濃度
を1×1016/cm-3と低くする(P型には反転させな
い)技術が述べられている。しかしながら補償イオン注
入によってこのような1×1016/cm-3以下の補償さ
れた低濃度領域を外部ベース拡散層・コレクタ界面に精
度良く形成することは難しい。一方、図10に示した第
2の実施形態の不純物濃度分布のようにP型低濃度領域
を形成する方法では、不純物を補償する方法よりも空乏
層の延びが少なくなるが、比較的容易に実現することが
できる。
タルコレクタの図9(b)に示す各部(D−D、E−
E)における深さ方向の不純物分布を示す。図10
(a)はDDAの不純物濃度分布、図10(b)はE−
Eの不純物濃度分布を示す。この不純物濃度分布に対
し、特開平4−51526号公報では、図11(a),
(b)にそれぞれ真性ベース領域の含む断面と外部ベー
ス領域を含む断面における不純物濃度分布を示すよう
に、素子分離酸化膜をマスクとして、N型コレクタ層に
例えばボロンのようなP型不純物を補償イオン注入する
ことで、同図(b)に示すように、コレクタ層の表面か
ら深さ0.5μmまでの領域におけるN型不純物の濃度
を1×1016/cm-3と低くする(P型には反転させな
い)技術が述べられている。しかしながら補償イオン注
入によってこのような1×1016/cm-3以下の補償さ
れた低濃度領域を外部ベース拡散層・コレクタ界面に精
度良く形成することは難しい。一方、図10に示した第
2の実施形態の不純物濃度分布のようにP型低濃度領域
を形成する方法では、不純物を補償する方法よりも空乏
層の延びが少なくなるが、比較的容易に実現することが
できる。
【0028】この第2の実施形態によれば、0度のイオ
ン注入によりP型低濃度領域15を形成することによ
り、第1の実施形態よりもさらに寄生容量を5〜10%
低減できる。また、外部ベース領域7と真性ベース領域
8の間にあるリンクベース領域のP型領域がペデスタル
コレクタ領域を形成するために導入されるN型不純物で
補償(コンペンセイト)されることがないので、従来の
ようにベース抵抗が高くならず、ベース抵抗を5〜10
%程度低減できる。
ン注入によりP型低濃度領域15を形成することによ
り、第1の実施形態よりもさらに寄生容量を5〜10%
低減できる。また、外部ベース領域7と真性ベース領域
8の間にあるリンクベース領域のP型領域がペデスタル
コレクタ領域を形成するために導入されるN型不純物で
補償(コンペンセイト)されることがないので、従来の
ようにベース抵抗が高くならず、ベース抵抗を5〜10
%程度低減できる。
【0029】図12は前記第2の実施形態の変形例を示
す断面図である。第2の実施形態では、深いNウエル2
を形成するのにリンイオン注入、例えば1〜1.5Me
v,1×1013〜1×1014cm-2の条件でトランジス
タ形成領域を含む領域の約1〜2μm(イオン注入の投
影飛程距離Rp)の深さに形成しているが、この注入量
は1×1014cm-2以下にすることが望ましい。一方、
イオン注入量をこの値以下に抑えるとバイポーラトラン
ジスタのコレクタ抵抗の増大を生じてしまうことにな
る。
す断面図である。第2の実施形態では、深いNウエル2
を形成するのにリンイオン注入、例えば1〜1.5Me
v,1×1013〜1×1014cm-2の条件でトランジス
タ形成領域を含む領域の約1〜2μm(イオン注入の投
影飛程距離Rp)の深さに形成しているが、この注入量
は1×1014cm-2以下にすることが望ましい。一方、
イオン注入量をこの値以下に抑えるとバイポーラトラン
ジスタのコレクタ抵抗の増大を生じてしまうことにな
る。
【0030】この不具合を解決するため、図12の実施
形態では、第1のペデスタル領域104aを選択的に形
成する際、リンイオン注入領域をコレクタ引出し拡散層
5に接続するように設けている。形成条件は例えばリン
イオン注入エネルギ300〜400KeV,1×1012
〜1×1014cm-2の条件で、トランジスタ形成領域の
約0.4〜0.5μm(イオン注入の投影飛程距離R
p)の深さに第1のペデスタル領域104aを形成す
る。この時、膜厚300〜600nmの素子分離酸化膜
4を貫通してリンが導入される部分のペデスタルコレク
タ領域104aは他の領域よりも浅くなる。このように
第1のペデスタルコレクタ領域104aがコレクタ引出
し拡散層5に接続する構造にすることで、コレクタ抵抗
を第2の実施形態よりも約5〜30%低減することが可
能になる。
形態では、第1のペデスタル領域104aを選択的に形
成する際、リンイオン注入領域をコレクタ引出し拡散層
5に接続するように設けている。形成条件は例えばリン
イオン注入エネルギ300〜400KeV,1×1012
〜1×1014cm-2の条件で、トランジスタ形成領域の
約0.4〜0.5μm(イオン注入の投影飛程距離R
p)の深さに第1のペデスタル領域104aを形成す
る。この時、膜厚300〜600nmの素子分離酸化膜
4を貫通してリンが導入される部分のペデスタルコレク
タ領域104aは他の領域よりも浅くなる。このように
第1のペデスタルコレクタ領域104aがコレクタ引出
し拡散層5に接続する構造にすることで、コレクタ抵抗
を第2の実施形態よりも約5〜30%低減することが可
能になる。
【0031】なお、本発明は前記各実施形態に限定され
るものではなく、導電型やイオン注入する不純物等は任
意に設計することが可能であり、そのような設計を行っ
た場合でも同様の効果が得られることは言うまでもな
い。
るものではなく、導電型やイオン注入する不純物等は任
意に設計することが可能であり、そのような設計を行っ
た場合でも同様の効果が得られることは言うまでもな
い。
【0032】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタのベース領域の直下に形成されるペデス
タルコレクタ領域を、その深さ方向に不純物濃度が変化
されて深さ方向に配列される複数のペデスタルコレクタ
領域で構成することにより、カーク効果を抑制しつつ、
ベース抵抗及びベース・コレクタ接合容量の低減を同時
に実現できるので、低注入領域から高注入領域に亘って
バイポーラトランジスタの動作速度を大幅に改善できる
効果がある。
ラトランジスタのベース領域の直下に形成されるペデス
タルコレクタ領域を、その深さ方向に不純物濃度が変化
されて深さ方向に配列される複数のペデスタルコレクタ
領域で構成することにより、カーク効果を抑制しつつ、
ベース抵抗及びベース・コレクタ接合容量の低減を同時
に実現できるので、低注入領域から高注入領域に亘って
バイポーラトランジスタの動作速度を大幅に改善できる
効果がある。
【図1】本発明の第1実施形態の断面図である。
【図2】図1のペデスタルコレクタの不純物濃度分布を
示す図である。
示す図である。
【図3】第1の実施形態の製造方法を工程順に示す断面
図のその1である。
図のその1である。
【図4】第1の実施形態の製造方法を工程順に示す断面
図のその2である。
図のその2である。
【図5】第1の実施形態におけるカーク効果の抑制効果
を示す図である。
を示す図である。
【図6】本発明の第2実施形態の断面図である。
【図7】第2の実施形態の製造方法を工程順に示す断面
図のその1である。
図のその1である。
【図8】第2の実施形態の製造方法を工程順に示す断面
図のその2である。
図のその2である。
【図9】第2の実施形態の製造方法を工程順に示す断面
図のその3である。
図のその3である。
【図10】図6のペデスタルコレクタの不純物濃度分布
を示す図である。
を示す図である。
【図11】公知技術における不純物濃度分布を示す図で
ある。
ある。
【図12】第2の実施形態の変形例の断面図である。
【図13】それぞれ異なる従来の半導体装置の断面図で
ある。
ある。
【図14】更に異なる従来の半導体装置の断面図とその
不具合を説明するための図である。
不具合を説明するための図である。
1 P型シリコン基板 2 N型埋込み層 3 N型エピタキシャル層 4 素子分離酸化膜 5 コレクタ引き出し拡散層 6 ベース引き出し電極 7 P型外部ベース領域 8 P型真性ベース領域 11 エミッタ電極 12 エミッタ拡散層 14 Nウェル 15 P型低濃度領域 100,100a エミッタ開口部 102〜104 ペデスタルコレクタ領域
Claims (6)
- 【請求項1】 他方導電型の半導体基板上に形成された
一方導電型のエピタキシャル層と、このエピタキシャル
層にその表面から所定の深さまでの範囲にわたって形成
された他方導電型の真性ベース領域及び外部ベース領域
と、前記真性ベース領域内に形成された一方導電型のエ
ミッタ領域と、前記真性ベース領域および外部ベース領
域の直下領域の前記エピタキシャル層に形成された一方
導電型のペデスタルコレクタ領域とを備える半導体装置
において、前記ペデスタルコレクタ領域は、前記基板の
深さ方向に不純物濃度が変化される複数のペデスタルコ
レクタ領域を基板の深さ方向に配列したことを特徴とす
る半導体装置。 - 【請求項2】 ペデスタルコレクタ領域は、エピタキシ
ャル層の深い位置に形成され、不純物濃度が高くかつ広
い面積に形成された第1のペデスタルコレクタ領域と、
この第1のペデスタルコレクタ領域よりも基板の浅い位
置に形成され、かつ第1のペデスタルコレクタ領域より
も不純物濃度が低く、かつ面積が小さい第2のペデスタ
ルコレクタ領域と、この第2のペデスタルコレクタ領域
よりも基板の浅い位置に形成され、かつ第2のペデスタ
ルコレクタ領域よりも不純物濃度が低く、かつ面積が小
さい第3のペデスタルコレクタ領域とで構成される請求
項1の半導体装置。 - 【請求項3】 真性ベース領域を含むベース領域の直下
の前記エピタキシャル層に、前記ベース領域に接するよ
うに前記ベース領域よりも不純物濃度の低い他方導電型
の領域を有する請求項1または2の半導体装置。 - 【請求項4】 エピタキシャル層の下側にコレクタ埋込
層が形成され、かつこのコレクタ埋込層に接続されるコ
レクタ引出し拡散層が設けられ、前記第1のペデスタル
コレクタ領域はその周辺一部において前記コレクタ引出
し拡散層に接してなる請求項2または3の半導体装置。 - 【請求項5】 他方導電型の半導体基板上に一方導電型
のエピタキシャル層を形成する工程と、トランジスタ形
成予定領域の前記エピタキシャル層の表面から第1の深
さにわたって一方導電型の不純物を導入し第1のペデス
タルコレクタ領域を形成する工程と、前記基板上に一方
導電型の多結晶シリコン膜を成長する工程と、この多結
晶シリコン膜の一部をベース引出し用電極とし、かつそ
の一部にエミッタ開口部を形成する工程と、このエミッ
タ開口部を介して前記基板に他方導電型の不純物を導入
して真性ベース領域を形成する工程と、前記エミッタ開
口部を通して前記エピタキシャル層の表面から前記第1
の深さよりも浅い第2の深さにわたって一方導電型の不
純物を導入し第2のペデスタルコレクタ領域を形成する
工程と、少なくとも前記エミッタ開口部の内面に絶縁膜
のサイドウオールを形成する工程と、前記エミッタ開口
部を介して前記エピタキシャル層の表面から前記第2の
深さよりも浅い第3の深さにわたって一方導電型の不純
物を導入し第3のペデスタルコレクタ領域を形成する工
程と、前記真性ベース領域に一方導電型の不純物を導入
してエミッタ領域を形成する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項6】 第1のペデスタルコレクタ領域を形成す
る工程の後で、かつ前記ベース領域を形成する工程の間
に、前記エピタキシャル層の表面から絶縁膜を除去する
工程と、注入角度0度のイオン注入方で他方導電型不純
物を導入して前記エピタキシャル層の表面近傍部位に他
方導電型低濃度領域を形成する工程とを含む請求項5の
半導体装置の製造方法。
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