KR101191156B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래의 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : 이하, HBT)를 도입한 바이폴라 정션 트랜지스터(Bipolar Junction Transistor : 이하 BJT) 형성 공정이 매우 복잡하여 생산 수율이 떨어지고, 비용이 많이 소모된다는 문제를 해결하기 위하여, MS/RF 소자간의 크로스 토크(Cross talk)를 방지하는 목적으로 사용되는 DNW를 활용하여 반도체 기판 내에 수평형 바이폴라 정션 트랜지스터(lateral BJT)를 형성함으로써, 빠른 속도와 고출력, 고효율 및 선형성 등의 우수한 전기적 특성을 보이는 HBT와 같은 효과를 제공하는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 BJT 형성 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 BJT 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 MS(Mixed Signal)/RF(Radio Frequency) 반도체 소자 중 깊은 N-웰(Deep N Well : 이하 DNW)을 포함하는 활성영역에 바이폴라 정션 트랜지스터(Bipolar Junction Transistor : 이하 BJT)를 형성하는 반도체 소자의 형성 방법에 관한 것이다.
종래의 BJT는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : 이하, HBT)를 이용하여 반도체 소자의 특성을 향상시켰다.
일반적으로 HBT는 빠른 속도, 고출력, 고효율 및 선형성 등의 우수한 전기적 특성으로 인하여 고속 디지털 회로소자, 초고주파 전력소자 및 선형소자 등으로 각광받고 있다. 이러한 HBT 소자의 특징은 에미터-베이스 접합의 에너지 밴드 갭 (energy band gap) 불연속성이 베이스에서 에미터로 주입되는 소수 캐리어를 억제하기 때문에 높은 베이스의 불순물 농도에도 불구하고 에미터 주입 효율을 고 레벨로 유지하는 것이 가능하다는 것이며, 이에 따라, 베이스 폭을 좁게 하는 것과 내부 베이스 저항을 낮출 수 있는 장점을 지니고 있다. 또한, 종래의 BJT와 비교하여 볼 때, 트랜지스터의 전류 이득과 차단 주파수를 향상시킬 수 있다.
그러나, HBT 및 종래의 BJT는 그 형성 공정이 매우 복잡하여 생산 수율이 떨어지고, 비용이 많이 소모된다는 문제가 있다.
도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 BJT 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 BJT 영역 및 MOSFET 영역을 정의하는 소자분리막(20)을 형성하고, MOSFET 영역에 게이트 산화막(25), 게이트 전극(30, 35) 및 게이트 스페이서(40)를 구비하는 트랜지스터를 형성한다. 이때, BJT 영역에는 N-웰을 형성하고 MOSFET 영역의 N형 게이트 전극(30)이 형성되는 영역에는 P-웰을 형성하고, P형 게이트 전극(35)이 형성되는 영역에는 N-웰을 형성하며, N형 게이트 전극(30) 및 P형 게이트 전극(35)에는 각각 B(Boron) 또는 BF2와 P(Phosphorus) 또는 As(Asenic)으로 도핑(doping)하는 것이 바람직하다.
도 1b를 참조하면, 바이폴라를 형성하기 위한 산화막(45)을 반도체 기판(10) 전면에 형성하고, 그 상부에 B을 도핑 또는 임플란트한 폴리실리콘층(50)을 형성한다. 그 다음에는, 폴리실리콘층(50) 상부에 질화막(55)을 형성한다.
도 1c를 참조하면, 질화막(55) 상부에 바이폴라 영역을 노출시키는 감광막 마스크 패턴(미도시)을 형성한 후 이를 마스크로 질화막(55) 및 폴리실리콘층(50)을 이방성 식각한다. 다음에는, 감광막 패턴을 제거하고, 식각된 질화막(55) 및 폴리실리콘층(50)의 측벽에 제 1 스페이서 질화막(60)을 형성한다. 그 다음에는 질화막(55) 및 제 1 스페이서 질화막(60)을 식각 마스크로 산화막(45)을 습식 식각하여 바이폴라 영역을 형성한다.
도 1d를 참조하면, 상기 바이폴라 영역에 Si 에피탁시(epitaxy), SiGe 에피탁시 및 Si 에피탁시를 순차적으로 수행하여 HBT 구조를 형성한다. 다음에는, 제 1 스페이서 질화막(60) 측벽에 버퍼 산화막(65)을 형성하고, 제 2 스페이서 질화막(70)을 더 형성하여 에미터 영역과 베이스가 형성될 폴리실리콘층(50)을 분리한다.
도 1e를 참조하면, 반도체 기판(10) 전면에 폴리실리콘층을 형성하고, 에미터를 정의하는 마스크를 이용한 노광 및 식각 공정으로 에미터 폴리실리콘층(75)을 형성 한다. 그 다음에는 에미터 폴리실리콘층(75) 하부의 질화막(55)을 제외한 나머지 질화막(55)을 제거한다.
도 1f를 참조하면, 에미터 폴리실리콘층(75) 양측에 베이스 및 컬렉터를 정의하는 폴리실리콘층(50)을 제외하고 나머지 영역의 폴리실리콘층(50) 및 산화막(45)을 식각한다.
도 1g를 참조하면, N형 게이트 전극(30) 양측의 반도체 기판(10)에는 N+ 임플란트를 수행하고, P형 게이트 전극(35)의 양측 반도체 기판(10)에는 P+ 임플란트를 수행하여 MOSFET 영역에 소스/드레인 영역(90)을 형성한다. 또한, 에미터 폴리 실리콘층(75) 하부의 Si 에피택시 영역에 불순물 주입영역(80)을 형성한다. 다음에는, 반도체 기판(10)을 급속 열처리(RTA) 하여 상기 불순물 주입영역(80) 및 소스/드레인 영역(90)을 활성화시킨다.
도 1h를 참조하면, 상기 패터닝된 에미터 폴리실리콘층(75), 질화막(55), 폴리실리콘층(50) 및 산화막(45) 측벽에 실리사이드 블로킹 산화막(SAL blocking oxide)(85)을 형성한다.
도 1i를 참조하면, 폴리실리콘층(50), 에미터 폴리실리콘층(75), 소스/드레인 영역(90) 및 N, P형 게이트 전극(30, 35) 상부에 실리사이드(95)를 형성한다.
상술한 바와 같이, HBT를 도입한 BJT는 그 형성 공정이 복잡하여 생산 수율이 떨어지고, 비용이 많이 소모된다는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 MS/RF 소자간의 크로스 토크(Cross talk)를 방지하는 목적으로 사용되는 DNW를 활용하여 반도체 기판 내에 수평형 바이폴라 정션 트랜지스터(lateral BJT)를 형성한다. 이때, DNW를 콜렉터로, P-웰 영역을 베이스로 활용하는데 에미터 형성시 P 임플란트 및 C 임플란트를 적용하여 가능한 P-웰의 하부까지 확장함으로써, 베이스의 폭을 최소화하고, 빠른 속도와 고출력, 고효율 및 선형성 등의 우수한 전기적 특성을 보이는 HBT와 같은 효과를 제공하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
(a) 반도체 기판 상의 바이폴라 정션 트랜지스터 영역에 깊은 N-웰을 형성하는 단계와,
(b) 상기 반도체 기판에 MOSFET 영역, 바이폴라 정션 트랜지스터 영역 및 상기 바이폴라 정션 트랜지스터 내의 에미터, 컬렉터 및 베이스 영역을 정의하는 소자분리막을 형성하는 단계와,
(c) 상기 바이폴라 정션 트랜지스터 영역 내의 에미터, 컬렉터 및 베이스 영역에는 P-웰을 형성하며, 상기 베이스 및 컬렉터 영역과 인접한 영역에는 N-웰을 각각 형성하고, 상기 MOSFET 영역에 P-웰 및 N-웰을 형성하는 단계와,
(d) 상기 MOSFET 영역에 게이트 산화막, 게이트 전극 및 스페이서를 형성하는 단계와,
(e) 상기 게이트 전극 타측의 반도체 기판에 소스/드레인 영역 형성함과 동시에 상기 에미터, 컬렉터 및 베이스 영역과 상기 N-웰 표면에 불순물 임플란트 영역을 각각 형성하는 단계와,
(f) 에미터 영역의 불순물이 주입될 부분 하부에 탄소 임플란트를 수행 하는 단계;
(g) 에미터 임플란트를 수행하는 단계 및
(h) 상기 소스/드레인, 에미터, 컬렉터 및 베이스 영역 표면에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 BJT 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 BJT 영역(1000a)을 노출 시키는 패드 산화막 패턴(미도시)을 형성하고, 이를 마스크로 깊은 N-웰(DNW)(110)을 형성한다. 이때, P 임플란트의 도프량을 2E12 ~ 3E14 atom/cm2 로 하고, 700KeV ~ 3MeV의 에너지를 가하여 수행하며, 800 ~ 1200 ℃의 온도에서, 3 ~ 30초간 열처리하여 DNW(110)를 활성화 시키는 것이 바람직하다.
다음에는 반도체 기판(100)에 MOSFET 영역(1000b), BJT 영역(1000a) 및 BJT 내의 에미터, 컬렉터 및 베이스 영역(E, C 및 B)을 정의하는 소자분리막(120)을 형성한다. 이때, 소자분리막(120)은 반도체 기판(100)을 식각하여 형성한 트렌치에 HDP 산화막을 매립하여 형성하는 것이 바람직하다.
도 2b를 참조하면, BJT 영역(1000a)의 에미터, 컬렉터 및 베이스 영역(E, C 및 B)에는 P-웰을 형성하고, 이와 인접한 영역에는 N-웰을 각각 형성한다. 또한, MOSFET 영역(1000b)에는 소자분리막(120)에 의해서 분리된 영역에 각각 P-웰 및 N-웰을 형성한다. 이때, 후속의 공정에서 MOSFET 영역(1000b)의 N형 게이트 전극(130)이 형성되는 영역에는 P-웰을 형성하고, P형 게이트 전극(135)이 형성되는 영역에는 N-웰을 형성하며, N형 게이트 전극(130) 및 P형 게이트 전극(135)에는 각각 B(Boron) 또는 BF2와 P(Phosphorus) 또는 As(Asenic)으로 도핑(doping)하는 것이 바람직하다.
도 2c를 참조하면, MOSFET 영역(1000b)에 게이트 산화막(125), 게이트 전극(130, 135) 및 스페이서(140)를 형성한다.
도 2d를 참조하면, 게이트 전극(130, 135) 타측의 반도체 기판(100)에 소스/드레인 영역(190)을 형성함과 동시에 상기 에미터, 컬렉터 및 베이스(E, C 및 B) 영역과 상기 N-웰 표면에 불순물 임플란트 영역(160)을 각각 형성한다. 이때, 소스/드레인 영역(190) 및 불순물 임플란트 영역(160)에 600 ~ 1200℃의 온도에서 3 ~ 20초간 열처리하며, P-웰 영역에는 N+ 임플란트 및 N-웰 영역에는 P+ 임플란트를 각각 적용하는 것이 바람직하다.
도 2e를 참조하면, 반도체 기판(100) 상부에 BJT 영역(1000a)을 노출시키는 감광막 패턴(150)을 형성한 후 탄소(C) 임플란트 및 에미터 임플란트를 순차적으로 수행한다. 이때, 탄소 임플란트 영역(180)은 1E10 ~ 1E14 atom/cm2 의 탄소 도프량에 200 ~ 700 KeV의 에너지를 가하여 형성하고, 에미터 임플란트 영역(175)은 1E14 ~ 1E16 atom/cm2 의 P 도프량에 100 ~ 600KeV의 에너지를 가하여 형성하는 것이 바람직하다. 또한, 탄소 임플란트 영역(180)은 에미터 임플란트 영역(175)과 DNW(110)의 중간부분에 위치하도록 하며, 에미터 임플란트 영역(175)은 가능한한 DNW(110)에 근접하도록 형성한다. 탄소 임플란트 영역(180)은 베이스의 폭이 최소가 되도록 P-웰 영역을 단절시키는 역할을 하여, BJT의 전기적 특성을 향상 시킬 수 있다.
도 2f를 참조하면, 소스/드레인 영역(190), 에미터, 컬렉터 및 베이스 영역 (E, C 및 B) 표면에 실리사이드(195)를 형성한다. 이때, 소스/드레인 영역(190) 및 불순물 임플란트 영역(160)의 확산방지를 위해서 슈퍼 스팁 램프-업/다운(super steep ramp-up/down) 기술을 적용한 레이저 열처리 공정을 먼저 수행한 후에 실리사이드(195)를 형성하는 것이 바람직하다.
도 2g를 참조하면, BJT 및 MOSFET 트랜지스터가 구비된 반도체 기판(100) 상에 금속 배선용 콘택(200) 및 금속 배선(210)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 본 발명은 DNW를 콜렉터로, 그 상부에 형성된 P-웰 영역을 베이스로 활용하는 수평형 BJT의 에미터 형성시 P 임플란트 및 C 임플란트를 적용하여 가능한 P-웰의 하부까지 확장함으로써, 베이스의 폭을 최소화할 수 있다. 따라서, 종래의 BJT 형성 공정에 비해 단순하면서도 저비용인 공정으로 빠른 속도와 고출력, 고효율 및 선형성 등의 우수한 전기적 특성을 보이는 HBT와 같은 효과를 제공 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- (a) 반도체 기판 상의 바이폴라 정션 트랜지스터 영역에 깊은 N-웰을 형성하는 단계;(b) 상기 반도체 기판에 MOSFET 영역, 바이폴라 정션 트랜지스터 영역 및 상기 바이폴라 정션 트랜지스터 내의 에미터, 컬렉터 및 베이스 영역을 정의하는 소자분리막을 형성하는 단계;(c) 상기 바이폴라 정션 트랜지스터 영역 내의 에미터, 컬렉터 및 베이스 영역에는 P-웰을 형성하며, 상기 베이스 및 컬렉터 영역과 인접한 영역에는 각각 N-웰을 형성하고, 상기 MOSFET 영역에 P-웰 및 N-웰을 형성하는 단계;(d) 상기 MOSFET 영역에 게이트 산화막, 게이트 전극 및 스페이서를 형성하는 단계;(e) 상기 게이트 전극 타측의 반도체 기판에 소스/드레인 영역 형성함과 동시에 상기 에미터, 컬렉터 및 베이스 영역과 상기 N-웰 표면에 불순물 임플란트 영역을 각각 형성하는 단계;(f) 에미터 영역의 불순물이 주입될 부분 하부에 탄소 임플란트를 수행하는 단계;(g) 에미터 임플란트를 수행하는 단계; 및(h) 상기 소스/드레인, 에미터, 컬렉터 및 베이스 영역 표면에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (a) 단계의 N-웰 이온 주입 단계는 P의 도프량을 2E12 ~ 3E14 atom/cm2 로 하고, 700KeV ~ 3MeV의 에너지를 가하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (a) 단계의 깊은 N-웰 이온 주입 영역에 800 ~ 1200 ℃의 온도에서, 3 ~ 30초간 열처리 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (e) 단계는 600 ~ 1200℃의 온도에서 3 ~ 20초간 열처리하는 단계를 더 포함하며, P-웰 영역에는 N+ 임플란트 및 N-웰 영역에는 P+ 임플란트를 각각 적용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (f) 단계는 1E10 ~ 1E14 atom/cm2 의 C 도프량에 200 ~ 700 KeV의 에너지를 가하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (g) 단계는 1E14 ~ 1E16 atom/cm2 의 P 도프량에 100 ~ 600KeV의 에너지를 가하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 (g) 단계와 (h) 단계 사이에 상기 소스/드레인 영역 및 불순물 임플란트 영역의 확산방지를 위한 레이저 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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-
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