KR100997679B1 - 바이폴라 트랜지스터와 그 형성 방법 - Google Patents
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Abstract
본 발명에 따른 바이폴라 트랜지스터는, 반도체 기판의 바이폴라 영역에 형성된 소자 분리막과, 소자 분리막 상부에 형성된 도전막과, 도전막 내에 n형 및 p형 불순물이 번가라가며 주입되도록 하는 불순물 이온 주입 공정을 통해 도전막 내에 형성된 p+ 및 n+ 접합 영역과, p+ 및 n+ 접합 영역의 상부 경계면 일부가 각각 오픈되도록 형성된 제 1 실리사이드막과, 일부 오픈된 p+ 및 n+ 접합 영역의 상부 경계면에 각각 형성된 제 2 실리사이드막과, 각 제 2 실리사이드막과 연결되는 다수의 플러그와 각 플러그에 연결되는 전극을 포함한다.
이와 같이, 본 발명은 바이폴라 영역에 소자 분리막을 형성한 후 그 상부에 도전막을 형성하고, 도전막에 대한 이온 주입 공정을 실시하여 접합 영역을 형성함으로써, 웰간 기생 접합 발생을 억제시킬 수 있을 뿐만 아니라 웰 공정의 생략을 통해 공정을 단순화시킬 수 있다.
기생, 바이폴라 트랜지스터, STI
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 웰간 기생 접합을 억제시킬 수 있는 바이폴라 트랜지스터와 그 형성 방법에 관한 것이다.
일반적으로, 양극 접합 트랜지스터(BJT : Bipolar Junction Transistor)는 모스 트랜지스터에 비해 전류 성능, 속도 및 그레인(grain) 측면에서 우수하기 때문에 아날로그, 파워, RF IC 설계에 있어서 널리 사용되고 있다.
그런데, BJT와 시모스 프로세서(CMOS process)의 장점을 이용한 공정으로써, 논리 회부인 바이폴라와 CMOS 소자를 전력 소자인 디모스(DMOS : Double diffused MOS)와 집적화하는 전력 집적화 기술인 비시디(BCD : Bipolar CMOS DMOS) 공정은 그 복잡성으로 인해 공정 단가가 높은 단점이 있다. DMOS는 이중확산 공정을 이용하여 제작한 MOSFET를 의미하며 고전압 전력 소자 제작에 일반적으로 사용되는 방법이다.
이하, 첨부된 도면을 참조하여 종래의 바이폴라 트랜지스터 제조 과정에 대해 설명한다.
도 1a 내지 1f는 종래의 pnp 구조의 바이폴라 트랜지스터 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, p형 반도체 기판(100)에 국부산화(LOCOS : Local Oxidation Of Silicon) 공정을 수행하여 소자 격리막(102)을 형성한다.
이어, 도 1b에 도시된 바와 같이, p형 반도체 기판(100)의 소정 영역에 저농도 불순물 이온을 주입하되, 상기 불순물 이온이 소자 격리막(102)의 깊이보다 깊게 침투되도록 이온 주입 에너지를 조절하여 n웰(104)을 형성한다.
그리고, n웰(104)이 형성되지 않은 반도체 기판(100)에 저농도 p형 불순물 이온을 주입하되 상기 불순물 이온이 소자 격리막(102)의 깊이보다 깊게 침투되도록 이온 주입 에너지를 조절하여 p웰(106)을 형성한다.
상기의 n웰(104)과 p웰(106)을 형성하는 공정 순서는 서로 바꾸어 진행하여도 무방하다.
이어, 도 1c에 도시된 바와 같이, n웰(104)의 소정 영역과 p웰(106)의 소정 영역에 고농도 n형 불순물 이온을 주입하여 얕은 p+ 접합을 형성하고, n웰(104)에 형성되는 p+ 접합은 이미터(emitter) 영역(108)이고, p웰(106)에 형성되는 p+ 접합은 콜렉터(collector) 영역(110)이다.
이미터 영역(108)과 소자 격리막(102)에 의하여 분리되는 n웰(104)이 형성된 반도체 기판(100)의 소정 영역에 고농도 n형 불순물 이온을 주입하여 얕은 n+ 접합 을 형성한다. 이때, n+ 접합은 베이스 영역(112)이다.
이미터 영역(108)과 콜렉터 영역(110)을 형성하기 위한 고농도 p형 불순물 이온 주입 공정과, 베이스 영역(112)을 형성하기 위한 고농도 n형 불순물 이온 주입 공정은 그 순서를 바꾸어 진행하여도 무방하다.
이어, 도 1d에 도시된 바와 같이, 이미터 영역(108)과 콜렉터 영역(110)에 고농도 p형 불순물 이온을 재주입하여 이미터 영역(108)과 콜렉터 영역(110)을 반도체 기판(100)의 깊이 방향으로 확장시킨다. 이때, 이온 주입 에너지를 적절히 조절하여 상기 확장된 이미터 영역(108)과 콜렉터 영역(110)이 소자 격리막(102)의 하부로 내려가지 않도록 한다.
그리고, 도 1e에 도시된 바와 같이, 베이스 영역(112)에 고농도 n형 불순물 이온을 재주입하여 베이스 영역(112)을 반도체 기판(100)의 깊이 방향으로 확장시킨다. 상기 고농도 p형 불순 이온 재주입시와 유사하게, 이온 주입 에너지를 적절히 조절하여 상기 확장된 베이스 영역(112)이 소자 격리막(102)의 하부로 내려가지 않도록 한다.
이어, 도 1f에 도시된 바와 같이, 반도체 기판(100)의 전면에 절연막(114)을 형성하고, 절연막(114)을 선택적으로 제거하여 이미터 영역(108), 콜렉터 영역(110) 및 베이스 영역(112)을 각각 노출시키는 콘택홀을 형성한다.
콘택홀에 도전성 물질을 매립하여 플러그(116)를 형성하고, 상기 반도체 기판(100)의 전면에 전극층을 형성한다.
이어, 플러그(116) 및 이에 인접한 절연막(114)상에만 남도록 상기 전극층을 선택적으로 제거하여 상기 이미터 영역(108), 콜렉터 영역(110), 베이스 영역(112)에 각각 전기적으로 연결되는 이미터 전극(108a), 콜렉터 전극(110a), 베이스 전극(112a)을 형성함으로써, pnp형 바이폴라 트랜지스터를 완성한다.
종래의 시모스 프로세서를 이용한 바이폴라 트랜지스터 제조 방법은 다수의 웰 공정을 통해 형성되기 때문에 웰간 기생 접합이 발생되어 바이폴라 트랜지스터의 게인(gain)과 안정성을 떨어뜨리는 문제점이 있다.
본 발명은 바이폴라 영역에 소자 분리막을 형성한 후 그 상부에 도전막을 형성하고, 도전막에 대한 이온 주입 공정을 실시하여 접합 영역을 형성한다.
본 발명에 따른 바이폴라 트랜지스터는, 반도체 기판의 바이폴라 영역에 형성된 소자 분리막과, 상기 소자 분리막 상부에 형성된 도전막과, 상기 도전막 내에 n형 및 p형 불순물이 번가라가며 주입되도록 하는 불순물 이온 주입 공정을 통해 상기 도전막 내에 형성된 p+ 및 n+ 접합 영역과, 상기 p+ 및 n+ 접합 영역의 상부 경계면 일부가 각각 오픈되도록 형성된 제 1 실리사이드막과, 상기 일부 오픈된 상기 p+ 및 n+ 접합 영역의 상부 경계면에 각각 형성된 제 2 실리사이드막과, 상기 각 제 2 실리사이드막과 연결되는 다수의 플러그와 상기 각 플러그에 연결되는 전극을 포함한다.
또한, 본 발명에 따른 바이폴라 트랜지스터 형성 방법은, 반도체 기판의 바이폴라 형성 영역에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상에 도전막을 형성하는 단계와, 상기 도전막 내에 n형 및 p형 불순물이 번가라가며 주입되 도록 하는 불순물 이온 주입 공정을 실시하여 상기 도전막 내에 n+ 및 p+ 접합 영역을 형성하는 단계를 포함한다.
본 발명의 바이폴라 트랜지스터 형성 방법은, 상기 n+ 및 p+ 접합 영역이 형성된 상기 반도체 기판 상에 금속막을 형성한 후 어닐 공정을 통해 제 1 실리사이드막을 형성하는 단계와, 상기 n+ 및 p+ 접합 영역의 상부 일부가 오픈되도록 제 1 실리사이드막을 패터닝하는 단계와, 살리사이드 공정을 통해 상기 n+ 및 9+ 접합 영역의 상부 일부에 제 2 실리사이드막을 형성하는 단계를 더 포함한다.
본 발명은 바이폴라 영역에 소자 분리막을 형성한 후 그 상부에 도전막을 형성하고, 도전막에 대한 이온 주입 공정을 실시하여 접합 영역을 형성함으로써, 웰간 기생 접합 발생을 억제시킬 수 있을 뿐만 아니라 웰 공정의 생략을 통해 공정을 단순화시킬 수 있다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명의 실시 예에서는 바이폴라 영역에 소자 분리막을 형성한 후 그 상부에 도전막을 형성하고, 도전막에 대한 이온 주입 공정을 실시하여 접합 영역을 형 성함으로써, 웰간 기생 접합 발생을 억제시킬 수 있는 바이폴라 트랜지스터와 그 형성 방법에 대해 설명한다.
도 2는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 구비한 반도체 소자를 도시한 단면도로서, 시모스 영역과 바이폴라 영역을 갖는 반도체 기판(200)이다.
도 2에 도시된 바와 같이, 바이폴라 영역은 반도체 기판(200)의 바이폴라 형성 영역에 형성된 트렌치형 소자 분리막(202a)과, 트렌치형 소자 분리막(202a) 상부에 형성된 도전막(204)과, 도전막(204) 내에 n형 및 p형 불순물이 번가라가며 주입되도록 하는 불순물 이온 주입 공정을 통해 도전막(204) 내에 형성된 p+ 및 n+ 접합 영역과, p+ 및 n+ 접합 영역의 상부 경계면 일부가 각각 오픈되도록 형성된 제 1 실리사이드막(216)과, 일부 오픈된 p+ 및 n+ 접합 영역의 상부 경계면에 각각 형성된 제 2 실리사이드막(218)과, 각 제 2 실리사이드막(218)과 연결되는 다수의 플러그(222)가 형성되는 층간 절연막(220) 및 각 플러그(222)와 연결되는 전극(224)을 포함한다.
또한, 시모스 영역은 활성 영역을 정의하기 위한 소자 분리막(202b)과, 반도체 기판(200)의 활성 영역에 형성된 게이트 전극(250)과 불순물 이온 주입 공정을 통해 게이트 전극(250)의 양측에 형성된 소오스/드레인(252, 254), 게이트 전극(250), 소오스/드레인(252, 254)의 상부에 형성된 제 1 실리사이드막(216)과, 제 1 실리사이드막(216)과 금속 배선(256)을 연결시키는 콘택(258)을 포함한다.
본 발명에서 도전막(204)과 게이트 전극(250)의 측벽에는 스페이서(206)가 형성되어 있다.
상기와 같은 구조를 갖는 바이폴라 트랜지스터의 형성 과정에 대해 설명하면 아래와 같다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 형성하는 과정을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 바이폴라 형성 영역 상에 트렌치형 소자 분리막(202a)을 형성한다. 여기서, 트렌치형 소자 분리막(202a)은 n+, p+ 접합 영역을 형성하기 위한 것이며, 시모스 영역 상에 활성 영역을 정의하기 위한 소자 분리 공정, 예컨대 STI(Shallow Trench Isolation) 공정을 통해 형성된다.
그런 다음, 도 3b에 도시된 바와 같이, 소자 분리 공정을 거친 반도체 기판(200)의 전면에 도전형 물질을 형성한 후 이를 패터닝하여 시모스 영역의 활성 영역 상에 게이트 전극(250)을 형성함과 더불어 트렌치형 소자 분리막(202a)의 상부 일부에 접합 영역을 형성하기 위한 도전막(204)을 형성한 후 게이트 전극(250)의 측벽에 스페이서(206)를 형성할 때 도전막(204)의 측벽에 스페이서(206)를 형성한다. 즉, 시모스 영역과 바이폴라 영역을 구비한 반도체 기판(200)의 상부에 게이트 형성을 위한 도전형 물질, 예컨대 언도프드(undoped) 폴리실리콘을 형성한 후 이를 선택적으로 식각하여 시모스 영역에 게이트를 형성함과 더불어 트렌치형 소자 분리막(202a)의 상부에 도전막(204)을 형성하고, 그 결과물 상에 절연막을 증착한 후 이를 식각하여 게이트 전극(250)의 양측벽 및 도전막(204)의 양측벽에 스페이서(206)를 형성한다.
그리고 나서, 도 3c에 도시된 바와 같이, 도전막(204)의 소정 영역, 즉 n형 불순물 이온이 주입될 영역이 오픈되는 제 1 포토레지스트 패턴(208)을 형성한 후 제 1 포토레지스트 패턴(208)을 이온 주입 마스크로 한 n형 불순물 이온 주입 공정을 실시하여 오픈된 도전막(204)의 내부에 n형 불순물 이온을 주입시킴으로써, 도전막(204)의 내부에 n+ 접합 영역(210)을 형성한다.
이후, 도 3d에 도시된 바와 같이, 스트립 공정을 실시하여 제 1 포토레지스트 패턴(208)을 제거하고, n+ 접합 영역(210)을 제외한 도전막(204) 상부 영역이 드러나도록 하는 제 2 포토레지스트 패턴(212)을 형성한 후 이를 불순물 이온 주입 마스크로 한 p형 불순물 이온 주입 공정을 실시하여 p형 불순물 이온을 도전막(204)의 내부에 주입시킴으로써, p+ 접합 영역(214)을 형성한다.
상기와 같은 n+ 접합 영역(210)과 p+ 접합 영역(214)을 형성하기 전에 시모스 영역에는 불순물 이온 주입 공정을 통해 게이트 전극(250)과 스페이서(206)에 의해 드러난 반도체 기판(200) 상에 소오스/드레인(252, 254)이 형성된다.
그리고 나서, 도 3e에 도시된 바와 같이, 스트립 공정을 실시하여 제 2 포토레지스트 패턴(212)을 제거한 후 결과물 상에 금속막을 형성하고, 금속막에 대한 어닐 공정을 실시하여 제 1 실리사이드막(216)을 형성한다. 바이폴라 영역의 제 1 실리사이드막(216)은 시모스 영역의 게이트 전극(250)과 소오스/드레인(252, 254) 상에 제 1 실리사이드막(216)을 형성하기 위한 공정 시에 같이 형성된다.
이와 같이 형성된 제 1 실리사이드막(216)에 의해 n+ 접합 영역(210)과 p+ 접합 영역(214)이 쇼트되는 것을 방지하기 위해 도 3f에 도시된 바와 같이, 제 1 실리사이드막(216)을 선택적으로 식각하여 n+ 접합 영역(210)과 p+ 접합 영역(214)의 일부를 각각 오픈시킨다. 즉, 제 1 실리사이드막(216)의 상부에 식각 마스크를 형성한 후 이를 이용한 식각 공정을 실시하여 제 1 실리사이드막(216)을 선택적으로 식각함으로써, n+ 접합 영역(210)과 p+ 접합 영역(214)의 일부 영역을 오픈시킨다.
그런 다음, 도 3g에 도시된 바와 같이, 살리사이드(salicide) 공정을 통해 오픈된 n+ 접합 영역(210)과 p+ 접합 영역(214) 상부에 영역에 제 2 실리사이드막(218)을 형성한다.
이후, 도 3h에 도시된 바와 같이, 콘택을 형성하기 위한 층간 절연막(220)을 형성한 후 제 2 실리사이드막(218)이 드러나도록 층간 절연막(220)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀에 도전성 물질을 매립하여 플러그(222)를 형성한다. 그리고 나서, 플러그(222)가 형성된 반도체 기판(200)의 전면에 전극층을 형성한다.
이어, 플러그(222) 및 이에 인접한 절연막(220)상에만 남도록 상기 전극층을 선택적으로 제거하여 n+ 접합 영역(210)과 p+ 접합 영역(214)에 각각 전기적으로 연결되는 전극(224)을 형성함으로써, pnp형 바이폴라 트랜지스터를 완성한다.
본 발명의 바람직한 실시 예에 따르면, 접합 영역을 바이폴라 영역에 형성된 트렌치형 소자 분리막(202b)의 상부에 형성된 도전막(204)에 형성함으로써, 공정을 단순화시킬 수 있을 뿐만 아니라 기생 발생에 따른 소자 특성의 저하를 방지할 수 있다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 1f는 종래의 pnp 구조의 바이폴라 트랜지스터 형성 과정을 도시한 공정 단면도이며,
도 2는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 구비한 반도체 소자를 도시한 단면도이며,
도 3a 내지 도 3h는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터 형성 과정을 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202a : 소자 분리막
202b : 트렌치형 소자 분리막 204 : 도전막
206 : 스페이서 208 : 제 1 포토레지스트 패턴
210 : n+ 접합 영역 212 : 제 2 포토레지스트 패턴
214 : p+ 접합 영역 216 : 제 1 실리사이드막
218 : 제 2 실리사이드막 220 : 층간 절연막
222 : 플러그 224 : 전극
250 : 게이트 전극 252, 254 : 소오스/드레인
256 : 콘택 258 : 금속 배선
Claims (8)
- 반도체 기판의 바이폴라 영역에 형성된 소자 분리막과,상기 소자 분리막 상부에 형성된 도전막과,상기 도전막 내에 n형 및 p형 불순물이 번가라가며 주입되도록 하는 불순물 이온 주입 공정을 통해 상기 도전막 내에 형성된 p+ 및 n+ 접합 영역과,상기 p+ 및 n+ 접합 영역의 상부 경계면 일부가 각각 오픈되도록 형성된 제 1 실리사이드막과,상기 일부 오픈된 상기 p+ 및 n+ 접합 영역의 상부 경계면에 각각 형성된 제 2 실리사이드막과,상기 각 제 2 실리사이드막과 연결되는 다수의 플러그와 상기 각 플러그에 연결되는 전극을 포함하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 소자 분리막은, STI 공정에 의해 형성되는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 도전막은, 언도프드 폴리실리콘을 이용하여 형성되는 것을 특징으로 하 는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터는, 상기 도전막의 양측벽에 형성되는 스페이서를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 삭제
- 반도체 기판의 바이폴라 형성 영역에 소자 분리막을 형성하는 단계와,상기 소자 분리막 상에 도전막을 형성하는 단계와,상기 도전막 내에 n형 및 p형 불순물이 번가라가며 주입되도록 하는 불순물 이온 주입 공정을 실시하여 상기 도전막 내에 n+ 및 p+ 접합 영역을 형성하는 단계와,상기 n+ 및 p+ 접합 영역이 형성된 상기 반도체 기판 상에 금속막을 형성한 후 어닐 공정을 통해 제 1 실리사이드막을 형성하는 단계와,상기 n+ 및 p+ 접합 영역의 상부 일부가 오픈되도록 제 1 실리사이드막을 패터닝하는 단계와,살리사이드 공정을 통해 상기 n+ 및 p+ 접합 영역의 상부 일부에 제 2 실리사이드막을 형성하는 단계를 포함하는 바이폴라 트랜지스터 형성 방법.
- 제 6 항에 있어서,상기 도전막은, 언도프드 폴리실리콘인 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
- 제 6 항에 있어서,상기 바이폴라 트랜지스터 형성 방법은, 상기 도전막을 형성한 후 상기 도전막의 측벽에 스페이서를 형성한 후 상기 p+ 및 n+ 접합 영역을 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
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