JP6221284B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、比較的高い電圧を印加して動作させるトランジスタの一つとして、ＬＤＭＯＳ（Lateral Double Diffused Metal Oxide Semiconductor）トランジスタが知られている。
ＬＤＭＯＳトランジスタでは、例えば、ｐ型基板内にｎドリフト層が設けられ、ｎドリフト層内にｐボディ層が設けられる。ｎドリフト層内にドレイン拡散層が設けられ、ｐボディ層内にソース拡散層が設けられる。ｐ型基板上であって、ｐボディ拡散層とｎドリフト拡散層との境界上にゲート電極及びゲート絶縁膜が設けられる。ゲート電極には、ドレイン拡散層からｐボディ拡散層にかかる電界を緩和し、ＬＤＭＯＳトランジスタの耐圧を向上させるためのフィールドプレートが一体に形成される。ゲート電極とソースとの間に保護ダイオードを設け、保護ダイオードの耐圧を、ゲート耐圧よりも低くなるように調整する。ＬＤＭＯＳトランジスタよりも保護ダイオードを先にブレイクダウンさせることにより、ゲート酸化膜の静電破壊等を抑止している。
特開２０１２−１０４６７８号公報 特開２００５−４５０８０号公報 特開平１０−６５１５７号公報
保護ダイオードを、ゲート電極と離間してｐ型基板上に設け、ゲート電極と保護ダイオードとを配線等によって接続するため、保護ダイオードを備える半導体装置のサイズが大きくなるという課題がある。本件は、保護ダイオードを備える半導体装置のサイズを縮小する技術を提供することを目的とする。
本件の一観点による半導体装置は、基板と、前記基板内に形成された第１不純物領域と、前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合して前記基板内に形成された第２不純物領域と、前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成されたゲート電極と、前記第１不純物領域上に形成された保護ダイオードと、を備え、前記ゲート電極と前記保護ダイオードとが一体に形成されている。
本件の一観点による半導体装置の製造方法は、基板に第１不純物領域を形成する工程と、前記基板に、前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合する第２不純物領域を形成する工程と、ゲート電極を、前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成する工程と、前記第１不純物領域上に保護ダイオードを形成する工程と、を備え、前記ゲート電極と前記保護ダイオードとが一体に形成されている。
本開示によれば、保護ダイオードを備える半導体装置のサイズを縮小することができる。
図１は、実施例１に係る半導体装置１の平面図である。 図２は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ｘ−Ｙ間の断面を示している。 図３は、実施例１に係る半導体装置１の部分拡大断面図である。 図４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１０Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１０Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１１Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１１Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１２Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１２Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１３Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１３Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図１８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図１９は、実施例２に係る半導体装置１の平面図である。 図２０は、実施例２に係る半導体装置１の断面図であって、図１９の一点鎖線Ｘ−Ｙ間の断面を示している。 図２１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２３Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２３Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２４Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２４Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２５Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２５Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２６Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２６Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２７Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２７Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２８Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２８Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図２９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図２９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３０Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図３０Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。 図３１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３２は、実施例３に係る半導体装置１の平面図である。 図３３は、実施例３に係る半導体装置１の断面図であって、図３２の一点鎖線Ｘ−Ｙ間の断面を示している。 図３４は、実施例３に係る半導体装置１の断面図であって、図３２の一点鎖線ＸＸ−ＹＹ間の断面を示している。 図３５Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図３５Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３５Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図３６Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図３６Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３６Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図３７Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図３７Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３７Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図３８Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図３８Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３８Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図３９Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図３９Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図３９Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３９Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４０Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４０Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４０Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４１Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４１Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４１Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４２Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４２Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４２Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４３Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４３Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４３Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４４Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４４Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４４Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４５Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。 図４５Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。 図４５Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４５Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。 図４６は、比較例に係る半導体装置１０１の平面図である。 図４７は、比較例に係る半導体装置１０１の断面図であって、図４６の一点鎖線Ｘ−Ｙ間の断面を示している。
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例１〜実施例３の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は実施例１〜実施例３の構成に限定されない。
〈実施例１〉
実施例１に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１では、半導体素子の一例であるＬＤＭＯＳトランジスタを備える半導体装置１を例として説明する。図１は、実施例１に係る半導体装置１の平面図である。図２は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ｘ−Ｙ間の断面を示している。図３は、実施例１に係る半導体装置１の部分拡大断面図である。図３では、半導体装置１の一部の構成要素についての図示を省略している。
半導体装置１は、半導体基板２、素子分離絶縁膜３Ａ、３Ｂ、ｎ型ドリフト領域（n-drift）４、ｐ型ボディ領域（p-body）５、ゲート絶縁膜６、ゲート電極７、フィールドプ
レート８及び保護ダイオード９を有している。
半導体基板２は、例えば、ｐ型のシリコン（Ｓｉ）基板である。半導体基板２は、基板
の一例である。素子分離絶縁膜３Ａは、ＬＤＭＯＳトランジスタを囲むようにして、半導体基板２内に形成されている。半導体基板２内にｎ型ドリフト領域４が形成され、半導体基板２内に、ｎ型ドリフト領域４と接合してｐ型ボディ領域５が形成されている。ｐ型ボディ領域５は、ｎ型ドリフト領域４内に形成されている。ｎ型ドリフト領域４は、第１不純物領域の一例である。ｐ型ボディ領域５は、第２不純物領域の一例である。ｎ型ドリフト領域４内にｎ型ＬＤＤ（Lightly Doped Drain）領域１１及びｎ型ドレイン領域１２が
形成されている。ｐ型ボディ領域５内にｎ型ＬＤＤ領域１１、ｎ型ソース領域１３及びｐ型タップ領域１４が形成されている。
ゲート電極７は、平面視で矩形状に形成されている。ゲート電極７は、ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分（境界）を跨ぐようにして、半導体基板２上に形成されている。半導体基板２とゲート電極７との間には、ゲート絶縁膜６が形成されている。素子分離絶縁膜３Ｂは、半導体基板２内に形成されている。素子分離絶縁膜３Ｂは、ｎ型ドリフト領域４上であって、ゲート電極７とｎ型ドレイン領域１２との間に形成されている（位置している）。素子分離絶縁膜３Ａ及び３Ｂの膜厚は、ゲート絶縁膜６の膜厚よりも厚くなっている。
フィールドプレート８は、素子分離絶縁膜３Ｂ上に形成されている。ドレイン電極（ｎ型ドレイン領域１２）に大きな電圧が印加されると、ゲート電極７には大きな電界がかかる。ゲート電極７にかかる電界を緩和するため、フィールドプレート８は、ゲート電極７とｎ型ドレイン領域１２との間に設けられている。保護ダイオード９は、フィールドプレート８内に形成されている。したがって、保護ダイオード９は、素子分離絶縁膜３Ｂ上に形成され、ゲート電極７とｎ型ドレイン領域１２との間に設けられている。
図３に示すように、保護ダイオード９を、ＬＤＭＯＳトランジスタ領域内に設けられた素子分離絶縁膜３Ｂ上に形成することにより、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けている。ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けることにより、半導体装置１のサイズの縮小化が行われている。ゲート電極７の側面部分とフィールドプレート８の側面部分とが接続されている。すなわち、ゲート電極７とフィールドプレート８とが、一体に形成されている。したがって、ゲート電極７と保護ダイオード９とが、一体に形成されている。ゲート電極７と保護ダイオード９とを一体に形成することにより、半導体装置１のサイズの縮小化が行われている。
ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面が、金属シリサイド層１５によって覆われている。ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面が、金属シリサイド層１５によって覆われることにより、ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域が低抵抗化する。フィールドプレート８内に導電体パターン１６が形成されている。ゲート電極７の上面及び導電体パターン１６の上面が、金属シリサイド層１５によって覆われている。ゲート電極７の上面及び導電体パターン１６の上面が、金属シリサイド層１５によって覆われることにより、ゲート電極７及び導電体パターン１６が低抵抗化する。保護ダイオード９の一部の上面が、金属シリサイド層１５によって覆われている。保護ダイオード９の一部の上面が、金属シリサイド層１５によって覆われることにより、保護ダイオード９が低抵抗化する。
ゲート電極７と保護ダイオード９とを一体に形成することにより、ゲート電極７と保護ダイオード９の一方の端部（第１端部）とが電気的に接続されている。ゲート電極７の上面部分と、保護ダイオード９の一方の端部（第１端部）の上面部分とを覆うように金属シリサイド層１５が形成されている。ゲート電極７及び保護ダイオード９を金属シリサイド層１５が覆うことにより、ゲート電極７と保護ダイオード９の一方の端部（第１端部）と
の接触抵抗が低下する。保護ダイオード９の他方の端部（第２端部）の上面部分と、導電体パターン１６の上面部分とを覆うように金属シリサイド層１５が形成されている。保護ダイオード９及び導電体パターン１６を金属シリサイド層１５が覆うことにより、保護ダイオード９の他方の端部（第２端部）と導電体パターン１６との接触抵抗が低下する。
半導体装置１は、層間絶縁膜２１、導電性プラグ（ビア）２２Ａ〜２２Ｄ及び配線２３Ａ〜２３Ｃを有している。図１では、層間絶縁膜２１の図示を省略している。層間絶縁膜２１は、半導体基板２の全面に形成されている。層間絶縁膜２１に導電性プラグ２２Ａ〜２２Ｄが埋め込まれている。
導電性プラグ２２Ａの一方端は、ｎ型ドレイン領域１２の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ａの他方端は、ドレイン電極用の配線２３Ａと接続されている。導電性プラグ２２Ｂの一方端は、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｂの他方端は、ソース電極用の配線２３Ｂと接続されている。
導電性プラグ２２Ｃの一方端は、ゲート電極７及び保護ダイオード９上に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｃの他方端は、ゲート電極用の配線２３Ｃと接続されている。導電性プラグ２２Ｄの一方端は、保護ダイオード９及び導電体パターン１６上に形成された金属シリサイド層１５に接続されている。導電性プラグ２２Ｄの他方端は、ソース電極用の配線２３Ｂと接続されている。したがって、保護ダイオード９の他方の端部（第２端部）は、金属シリサイド層１５、導電性プラグ２２Ｄ、配線２３Ｂ、導電性プラグ２２Ｂ、金属シリサイド層１５を経由して、ソース電極（ｎ型ソース領域１３）と電気的に接続されている。
ゲート電極７と保護ダイオード９とが電気的に接続され、保護ダイオード９とソース電極とが電気的に接続されている。このように、ゲート電極７とソース電極とが、保護ダイオード９を介して電気的に接続されている。保護ダイオード９の耐圧を、ＬＤＭＯＳトランジスタの耐圧よりも低く設定することにより、サージ電圧等がＬＤＭＯＳトランジスタに印加された場合、ＬＤＭＯＳトランジスタよりも先に保護ダイオード９がブレイクダウンする。このため、ＬＤＭＯＳトランジスタにサージ電圧等が印加されなくなり、ＬＤＭＯＳトランジスタの破壊を抑止することができる。
実施例１では、フィールドプレート８内に導電体パターン１６を形成する例を示しているが、フィールドプレート８内に導電体パターン１６を形成しないようにしてもよい。例えば、保護ダイオード９の他方の端部（第２端部）のサイズを大きくすることにより、フィールドプレート８内に導電体パターン１６を形成しないようにしてもよい。
《実施例１に係る半導体装置１の製造方法》
実施例１に係る半導体装置１の製造方法について説明する。図４Ａから図１８Ｂは、実施例１に係る半導体装置１の製造方法の各工程を示す図である。実施例１に係る半導体装置１の製造方法では、まず、図４Ａ及び図４Ｂに示す工程において、例えば、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板２内に素子分離絶縁膜３Ａ及び３Ｂを形成する。図４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
素子分離絶縁膜３Ａ及び３Ｂの形成方法は、ＳＴＩ法に限定されず、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法であってもよい。素子分離絶縁膜３Ａ及び３Ｂの厚さは、例えば、２００ｎｍ以上４００ｎｍ以下程度（例えば、３００ｎｍ）である。ただ
し、素子分離絶縁膜３Ａ及び３Ｂの厚さは、特に限定されず、他の値であってもよい。半導体基板２内に素子分離絶縁膜３Ａ及び３Ｂを形成することにより、半導体基板２内に活性領域３１が画定される。
次に、図５Ａ及び図５Ｂに示す工程において、例えば、熱酸化法により、半導体基板２の活性領域３１にシリコン酸化膜３２を形成する。シリコン酸化膜３２は、犠牲酸化膜として機能する。図５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図５Ａ及び図５Ｂに示す工程において、フォトリソグラフィにより、ｎ型ドリフト領域４を露出するフォトレジスト膜３３を、半導体基板２上に形成する。なお、図５Ａでは、フォトレジスト膜３３の図示を省略している。フォトレジスト膜３３をマスクとして、例えば、燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物をイオン注入することにより、半導体基板２内にｎ型ドリフト領域４を形成する。ｎ型ドリフト領域４は、素子分離絶縁膜３Ｂの下方領域を含む所定領域に形成される。例えば、燐イオンを、加速エネルギー：１．５ＭｅＶ以上２．５ＭｅＶ以下、注入量（ドーズ量）：４．５×１０１２ｃｍ−２以上５．５×１０１２ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜３３を除去する。
次いで、図６Ａ及び図６Ｂに示す工程において、フォトリソグラフィにより、ｐ型ボディ領域５を露出するフォトレジスト膜３４を、半導体基板２上に形成する。図６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図６Ａでは、フォトレジスト膜３４の図示を省略している。図６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図６Ａ及び図６Ｂに示す工程において、フォトレジスト膜３４をマスクとして、硼素（Ｂ）等のｐ型不純物をイオン注入することにより、ｎ型ドリフト領域４内にｐ型ボディ領域５を形成する。例えば、硼素イオンを、加速エネルギー：１５０ｋｅＶ以上５００ｋｅＶ以下、注入量：１．０×１０１２ｃｍ−２以上３．０×１０１３ｃｍ−２以下、の条件でイオン注入してもよい。また、トランジスタの閾値電圧を制御するため、例えば、硼素イオンを、加速エネルギー：５ｋｅＶ以上３０ｋｅＶ以下、注入量：９．５×１０１２ｃｍ−２以上１．０５×１０１３ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜３４を除去する。次に、不活性雰囲気（例えば、窒素雰囲気）中で、例えば、１０５０℃程度、３０分間程度の熱処理を行い、ｎ型ドリフト領域４に注入されたｎ型不純物及びｐ型ボディ領域５に注入されたｐ型不純物を、拡散及び活性化する。
次いで、図７Ａ及び図７Ｂに示す工程において、例えば、フッ化水素酸（フッ化水素水溶液）を用いたウェットエッチングを行うことにより、シリコン酸化膜３２を除去する。図７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図７Ａ及び図７Ｂに示す工程において、熱酸化法により、ｎ型ドリフト領域４及びｐ型ボディ領域５の露出面（表面）に、シリコン酸化膜を成長させることにより、ゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、例えば、１５ｎｍ以上１７ｎｍ以下である。例えば、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板２の全面に、ポリ
シリコン膜３５を堆積する。ポリシリコン膜３５は、導電膜の一例である。ポリシリコン膜３５の膜厚は、例えば、１６０ｎｍ以上２００ｎｍ以下である。
次に、図８Ａ及び図８Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される領域及びｎ型不純物を注入しない領域を覆うように、フォトレジスト膜３６を半導体基板２上に形成する。図８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図８Ａでは、フォトレジスト膜３６の図示を省略している。図８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図８Ａ及び図８Ｂに示す工程において、フォトレジスト膜３６をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入することにより、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成する。例えば、燐イオンを、加速エネルギー：１６ｋｅＶ以上２５ｋｅＶ以下、注入量：１．０×１０１５ｃｍ−２以上１．０×１０１６ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜３６を除去する。
次いで、図９Ａ及び図９Ｂに示す工程において、フォトリソグラフィにより、ポリシリコン膜３５上にフォトレジスト膜３８を形成する。図９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図９Ａでは、フォトレジスト膜３８の図示を省略している。図９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図９Ａ及び図９Ｂに示す工程において、フォトレジスト膜３８をマスクとして、ドライエッチングを行うことにより、ポリシリコン膜３５及びゲート絶縁膜６をパターニングする。ポリシリコン膜３５がパターニングされることにより、ＬＤＭＯＳトランジスタのゲート電極７及びフィールドプレート８が形成される。ゲート電極７及びフィールドプレート８は、平面視で矩形状に形成されている。ゲート絶縁膜６がパターニングされることにより、ゲート電極７の直下にゲート絶縁膜６が残存する。その後、例えば、アッシングにより、フォトレジスト膜３８を除去する。
次に、図１０Ａ及び図１０Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される第１領域（ｐ−型形成領域）を露出するフォトレジスト膜４１を、半導体基板２上に形成する。図１０Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１０Ａでは、フォトレジスト膜４１の図示を省略している。図１０Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１０Ａ及び図１０Ｂに示す工程において、フォトレジスト膜４１をマスクとして、硼素等のｐ型不純物をイオン注入することにより、フィールドプレート８にｐ−型領域４２を形成する。例えば、硼素イオンを、加速エネルギー：７．５ｋｅＶ以上９．０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜４１を除去する。
次いで、図１１Ａ及び図１１Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される第２領域（ｎ＋型形成領域）を露出するフォトレジスト膜４３を、半導体基板２上に形成する。図１１Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１１Ａでは、フォトレジスト膜４３の図示を省略している。図１１Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１１Ａ及び図１１Ｂに示す工程において、フォトレジスト膜４３をマスクとして、燐や砒素等のｎ型不純物をイオン注入することにより、フィールドプレート８にｎ＋型領域４４Ａ及び４４Ｂを形成する。例えば、砒素イオンを、加速エネルギー：３０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１４ｃｍ−２以上１．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。フィールドプレート８にｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有する保護ダイオード９がフィールドプレート８内に形成される。その後、例えば、アッシングにより、フォトレジスト膜４３を除去する。
ここで、ゲート電極７及び保護ダイオード９について説明する。ゲート電極７は、ｎ＋＋型領域を有している。ゲート電極７のｎ＋＋型領域は、ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入することによって形成されたｎ型不純物領域（ｎ＋＋）３７である。ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入して、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成することにより、ゲート電極７が形成される。保護ダイオード９は、素子分離絶縁膜３Ｂ上に形成されている。保護ダイオード９は、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有している。素子分離絶縁膜３Ｂ上に形成されたポリシリコン膜３５にｎ型不純物及びｐ型不純物をイオン注入して、ポリシリコン膜３５にｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、保護ダイオード９が形成される。
ゲート電極７のｎ＋＋型領域と保護ダイオード９のｎ＋型領域４４Ａとが接続している。保護ダイオード９のｎ＋型領域４４Ａと保護ダイオード９のｐ−型領域４２とが接続している。保護ダイオード９のｐ−型領域４２と保護ダイオード９のｎ＋型領域４４Ｂとが接続している。ゲート電極７のｎ＋＋型領域は、ゲート電極の第１の部分の一例である。保護ダイオード９のｎ＋型領域４４Ａは、保護ダイオードの第２の部分の一例である。保護ダイオード９のｐ−型領域４２は、保護ダイオードの第３の部分の一例である。保護ダイオード９のｎ＋型領域４４Ｂは、保護ダイオードの第４の部分の一例である。
次に、図１２Ａ及び図１２Ｂに示す工程において、フォトリソグラフィにより、ｎ型ドリフト領域４の一部及びｐ型ボディ領域５の一部（活性領域３１の一部）を露出するフォトレジスト膜４５を、半導体基板２上に形成する。図１２Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１２Ａでは、フォトレジスト膜４５の図示を省略している。図１２Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１２Ａ及び図１２Ｂに示す工程において、フォトレジスト膜４５と、フォトレジスト膜４５から露出するゲート電極７と、素子分離絶縁膜３Ａ及び３Ｂと、をマスクとして、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ｎ型ドリフト領域４及びｐ型ボディ領域５内にｎ型ＬＤＤ領域１１が形成される。例えば、燐イオンを、加速エネルギー：１０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜４５を除去する。
次いで、図１３Ａ及び図１３Ｂに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、シリコン酸化膜を堆積する。図１３Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１３Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。フォトリソグラフィにより、保護ダイオード９上にフォトレジスト膜４６を形成する。なお、図１３Ａでは、フォトレジスト膜４６の図示を省略している。
図１３Ａ及び図１３Ｂに示す工程において、フォトレジスト膜４６をマスクとして、ドライエッチングを行うことにより、半導体基板２の全面に堆積されたシリコン酸化膜をパターニングする。半導体基板２の全面に堆積されたシリコン酸化膜がパターニングされることにより、保護ダイオード９の一部の上にシリサイドブロック層１７が形成される。シリサイドブロック層１７は、保護ダイオード９のｎ＋型領域４４Ａと保護ダイオード９のｐ−型領域４２との境界上及び保護ダイオード９のｐ−型領域４２と保護ダイオード９のｎ＋型領域４４Ｂとの境界上に形成されている。シリサイドブロック層１７は、絶縁膜の一例である。ゲート電極７及びフィールドプレート８の周辺部分（側壁部分）には、サイドウォール絶縁膜１８が自己整合的に形成される。その後、例えば、アッシングにより、フォトレジスト膜４６を除去する。
次に、図１４Ａ及び図１４Ｂに示す工程において、フォトリソグラフィにより、ｎ型ＬＤＤ領域１１を露出するフォトレジスト膜４７を、半導体基板２上に形成する。図１４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１４Ａでは、フォトレジスト膜４７の図示を省略している。図１４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１４Ａ及び図１４Ｂに示す工程において、フォトレジスト膜４７と、フォトレジスト膜４７から露出するゲート電極７と、サイドウォール絶縁膜１８と、素子分離絶縁膜３Ａ及び３Ｂと、をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ＬＤＤ領域１１内にｎ型不純物領域４８が形成され、フィールドプレート８内に導電体パターン１６が形成され、ゲート電極７の一部にｎ型不純物が注入される。例えば、燐イオンを、加速エネルギー：１２ｋｅＶ以上１８ｋｅＶ以下、注入量：２．０×１０１５ｃｍ−２以上６．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜４７を除去する。
次いで、図１５Ａ及び図１５Ｂに示す工程において、フォトリソグラフィにより、ｐボディ領域５を露出するフォトレジスト膜５１を、半導体基板２上に形成する。図１５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１５Ａでは、フォトレジスト膜５１の図示を省略している。図１５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１５Ａ及び図１５Ｂに示す工程において、フォトレジスト膜５１と、フォトレジスト膜５１から露出する素子分離絶縁膜３Ａと、をマスクとして、例えば、硼素等のｐ型不純物をイオン注入する。イオン注入が行われることにより、ｐボディ領域５内にｐ型不純物領域５２が形成される。例えば、硼素イオンを、加速エネルギー：５ｋｅＶ、注入量：１．０×１０１５ｃｍ−２以上４．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜５１を除去する。
次に、図１６Ａ及び図１６Ｂに示す工程において、不活性雰囲気（例えば、窒素雰囲気）中で、熱処理を行い、ｐボディ領域５、ゲート電極７、保護ダイオード９、ｎ型ＬＤＤ領域１１及び導電体パターン１６に注入された不純物を活性化する。これにより、ｎ型ドリフト領域４内に設けられたｎ型ＬＤＤ領域１１内にｎ型ドレイン領域１２が形成され、ｐ型ボディ領域５内に設けられたｎ型ＬＤＤ領域１１内にｎ型ソース領域１３が形成され、ｐ型ボディ領域５内にｐ型タップ領域１４が形成される。図１６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１６Ａ及び図１６Ｂに示す工程において、半導体基板２の全面に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成し、シリサイド化反応の熱処理を行う。これにより、活性領域（ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４）、ゲート電極７、保護ダイオード９及び導電体パターン１６上に金属シリサイド層１５が形成される。シリサイド化反応の熱処理は、例えば、５２０℃以上５６０以下で行われてもよい。保護ダイオード９の一部の上にシリサイドブロック層１７が形成されているため、保護ダイオード９の上には金属シリサイド層１５が形成されていない部分が存在する。すなわち、シリサイドブロック層１７が形成されている部分以外の、ゲート電極７の上面及び保護ダイオード９の一部の上面に金属シリサイド層１５が形成されている。例えば、ウォッシュアウト（薬液処理）により、未反応の金属膜を選択的に除去する。
次いで、図１７Ａ及び図１７Ｂに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜等のシリコン酸化膜を堆積する。シリコン酸化膜の膜厚は、例えば、９００ｎｍ程度である。ＣＭＰ（Chemical Mechanical Polishing）により、シリコン酸化膜の膜厚を７００ｎｍ程度まで
研磨し、半導体基板２上に層間絶縁膜２１を形成する。図１７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１７Ａでは、層間絶縁膜２１の図示を省略している。図１７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図１７Ａ及び図１７Ｂに示す工程において、コンタクト領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。ＣＦ４系ガスをエッチャントとして、層間絶縁膜２１を異方性エッチングすることにより、層間絶縁膜２１にコンタクト孔を形成する。例えば、アッシングにより、フォトレジスト膜を除去する。例えば、ＣＶＤ法により、層間絶縁膜２１のコンタクト孔に、２０ｎｍ程度の膜厚のＴｉＮ（窒化チタン）膜、３００ｎｍ程度の膜厚のＷ（タングステン）膜を堆積する。ＣＭＰにより、層間絶縁膜２１上の余分なＴｉＮ膜及びＷ膜を除去することにより、層間絶縁膜２１に導電性プラグ２２Ａ〜２２Ｄを形成する。
図１８Ａ及び図１８Ｂに示す工程において、層間絶縁膜２１上に、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を、スパッタリングにより形成する。第１のＴｉ層の厚さは、６０ｎｍ程度である。第１のＴｉＮ層の厚さは、３０ｎｍ程度である。アルミニウム−銅合金層の厚さは、３５０ｎｍ程度である。第２のＴｉ層の厚さは、５ｎｍ程度である。第２のＴｉＮ層の厚さは、７０ｎｍ程度である。配線領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。Ｃｌ２系ガス、ＢＣｌ３系ガス等を用いて、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を異方性エッチングすることにより、層間絶縁膜２１上に第１層目の配線２３Ａ〜２３Ｃを形成する。例えば、アッシングにより、フォトレジスト膜を除去する。図１８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１８Ａでは、層間絶縁膜２１の図示を省略している。図１８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
配線２３Ａ〜２３Ｃを形成した後、第２層目以降の配線層の形成等、所望のバックエンドプロセスが行われ、半導体装置１が製造される。実施例１では、ｎチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法の一例を示した。ｎ型、ｐ型の導電型を反転することにより、実施例１に係る半導体装置１及び半導体装置１の
製造方法を、ｐチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法に適用してもよい。
実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けている。ＬＤＭＯＳトランジスタ領域の外側に保護ダイオード９を設ける場合、半導体装置１のサイズが大きくなる。実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けることにより、半導体装置１のサイズを縮小することができる。
実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７と保護ダイオード９とを一体に形成している。ゲート電極７と保護ダイオード９とを離間して形成する場合、半導体装置１のサイズが大きくなる。実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７と保護ダイオード９とを一体に形成することにより、半導体装置１のサイズを縮小することができる。
実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７と保護ダイオード９とを一体に形成して、ゲート電極７と保護ダイオード９とを電気的に接続している。そのため、ゲート電極７と保護ダイオード９とを電気的に接続するプラグや配線等を設けていない。ゲート電極７と保護ダイオード９とを電気的に接続するプラグや配線等を設ける場合、半導体装置１のサイズが大きくなる。実施例１に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７と保護ダイオード９とを電気的に接続するプラグや配線等の形成を省くことにより、半導体装置１のサイズを縮小することができる。
〈実施例２〉
実施例２に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例２では、半導体素子の一例であるＬＤＭＯＳトランジスタを備える半導体装置１を例として説明する。実施例１に係る半導体装置１及び半導体装置１の製造方法においては、ゲート電極７を平面視で矩形状に形成する例を示した。実施例２に係る半導体装置１及び半導体装置１の製造方法においては、ゲート電極６１を平面視で環状（リング状）に形成する例を説明する。なお、実施例２において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
図１９は、実施例２に係る半導体装置１の平面図である。図２０は、実施例２に係る半導体装置１の断面図であって、図１９の一点鎖線Ｘ−Ｙ間の断面を示している。半導体装置１は、半導体基板２、素子分離絶縁膜３Ａ、３Ｂ、ｎ型ドリフト領域（n-drift）４、
ｐ型ボディ領域（p-body）５、ゲート絶縁膜６、ゲート電極６１、フィールドプレート８及び保護ダイオード９を有している。図１９及び図２０では、半導体装置１の一部の構成要素についての図示を省略している。
ゲート電極６１は、平面視で環状（リング状）に形成されている。ゲート電極６１は、ｎ型ドリフト領域４及びｐ型ボディ領域５を跨ぐようにして、半導体基板２上に形成されている。ゲート電極６１は、ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分（境界）に沿って延伸された環状形状を有している。すなわち、ゲート電極６１は、ｐ型ボディ領域５の外周に沿って延伸され、ゲート電極６１の内側の領域にｐ型ボディ領域５が形成されている。
半導体基板２とゲート電極６１との間には、ゲート絶縁膜６が形成されている。ゲート電極６１の一部は、素子分離絶縁膜３Ａ上に形成されている。素子分離絶縁膜３Ｂは、ｎ型ドリフト領域４上であって、ゲート電極６１とｎ型ドレイン領域１２との間に形成され
ている。素子分離絶縁膜３Ａ及び３Ｂの膜厚は、ゲート絶縁膜６の膜厚よりも厚くなっている。
フィールドプレート８は、素子分離絶縁膜３Ｂ上に形成されている。ドレイン電極（ｎ型ドレイン領域１２）に大きな電圧が印加されると、ゲート電極６１には大きな電界がかかる。ゲート電極６１にかかる電界を緩和するため、フィールドプレート８は、ゲート電極６１とｎ型ドレイン領域１２との間に設けられている。保護ダイオード９は、フィールドプレート８内に形成されている。したがって、保護ダイオード９は、素子分離絶縁膜３Ｂ上に形成され、ゲート電極６１とｎ型ドレイン領域１２との間に設けられている。
保護ダイオード９を、ＬＤＭＯＳトランジスタ領域内に設けられた素子分離絶縁膜３Ｂ上に形成することにより、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けている。ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けることにより、半導体装置１のサイズの縮小化が行われている。ゲート電極６１の側面部分とフィールドプレート８の側面部分とが接続されている。すなわち、ゲート電極６１及びフィールドプレート８が、一体に形成されている。したがって、ゲート電極６１及び保護ダイオード９が、一体に形成されている。ゲート電極６１及び保護ダイオード９を一体に形成することにより、半導体装置１のサイズの縮小化が行われている。
《実施例２に係る半導体装置１の製造方法》
実施例２に係る半導体装置１の製造方法について説明する。図２１Ａから図３１Ｂは、実施例２に係る半導体装置１の製造方法の各工程を示す図である。実施例２に係る半導体装置１の製造方法において、半導体基板２の全面にポリシリコン膜３５を堆積する工程までは、実施例１の図４Ａから図７Ｂに示す工程と同様の工程を行うので、その説明は省略する。
次に、図２１Ａ及び図２１Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される領域及びｎ型不純物を注入しない領域を覆うように、フォトレジスト膜６２を半導体基板２上に形成する。図２１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２１Ａでは、フォトレジスト膜６２の図示を省略している。図２１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２１Ａ及び図２１Ｂに示す工程において、フォトレジスト膜６２をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入することにより、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成する。例えば、燐イオンを、加速エネルギー：１６ｋｅＶ以上２５ｋｅＶ以下、注入量：１．０×１０１５ｃｍ−２以上１．０×１０１６ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜６２を除去する。
次いで、図２２Ａ及び図２２Ｂに示す工程において、フォトリソグラフィにより、ポリシリコン膜３５上にフォトレジスト膜６３を形成する。図２２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２２Ａでは、フォトレジスト膜６３の図示を省略している。図２２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２２Ａ及び図２２Ｂに示す工程において、フォトレジスト膜６３をマスクとして、ドライエッチングを行うことにより、ポリシリコン膜３５及びゲート絶縁膜６をパターニングする。ポリシリコン膜３５がパターニングされることにより、ＬＤＭＯＳトランジスタのゲート電極６１及びフィールドプレート８が形成される。ゲート電極６１は、平面視で
環状に形成されている。フィールドプレート８は、平面視で矩形状に形成されている。ゲート絶縁膜６がパターニングされることにより、ゲート電極６１の直下にゲート絶縁膜６が残存する。その後、例えば、アッシングにより、フォトレジスト膜６３を除去する。
次に、図２３Ａ及び図２３Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される第１領域（ｐ−型形成領域）を露出するフォトレジスト膜６４を、半導体基板２上に形成する。図２３Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２３Ａでは、フォトレジスト膜６４の図示を省略している。図２３Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２３Ａ及び図２３Ｂに示す工程において、フォトレジスト膜６４をマスクとして、硼素等のｐ型不純物をイオン注入することにより、フィールドプレート８にｐ−型領域４２を形成する。例えば、硼素イオンを、加速エネルギー：７．５ｋｅＶ以上９．０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜６４を除去する。
次いで、図２４Ａ及び図２４Ｂに示す工程において、フォトリソグラフィにより、保護ダイオード９が形成される第２領域（ｎ＋型形成領域）を露出するフォトレジスト膜６５を、半導体基板２上に形成する。図２４Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２４Ａでは、フォトレジスト膜６５の図示を省略している。図２４Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２４Ａ及び図２４Ｂに示す工程において、フォトレジスト膜６５をマスクとして、燐や砒素等のｎ型不純物をイオン注入することにより、保護ダイオード９にｎ＋型領域４４Ａ及び４４Ｂを形成する。例えば、砒素イオンを、加速エネルギー：３０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１４ｃｍ−２以上１．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。フィールドプレート８にｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有する保護ダイオード９がフィールドプレート８内に形成される。その後、例えば、アッシングにより、フォトレジスト膜６５を除去する。
ここで、ゲート電極６１及び保護ダイオード９について説明する。ゲート電極６１は、ｎ＋＋型領域を有している。ゲート電極６１のｎ＋＋型領域は、ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入することによって形成されたｎ型不純物領域（ｎ＋＋）３７である。ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入して、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成することにより、ゲート電極６１が形成される。保護ダイオード９は、素子分離絶縁膜３Ｂ上に形成されている。保護ダイオード９は、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有している。素子分離絶縁膜３Ｂ上に形成されたポリシリコン膜３５にｎ型不純物及びｐ型不純物をイオン注入して、ポリシリコン膜３５にｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、保護ダイオード９が形成される。
ゲート電極６１のｎ＋＋型領域と保護ダイオード９のｎ＋型領域４４Ａとが接続している。保護ダイオード９のｎ＋型領域４４Ａと保護ダイオード９のｐ−型領域４２とが接続している。保護ダイオード９のｐ−型領域４２と保護ダイオード９のｎ＋型領域４４Ｂとが接続している。ゲート電極６１のｎ＋＋型領域は、ゲート電極の第１の部分の一例であ
る。保護ダイオード９のｎ＋型領域４４Ａは、保護ダイオードの第２の部分の一例である。保護ダイオード９のｐ−型領域４２は、保護ダイオードの第３の部分の一例である。保護ダイオード９のｎ＋型領域４４Ｂは、保護ダイオードの第４の部分の一例である。
次に、図２５Ａ及び図２５Ｂに示す工程において、フォトリソグラフィにより、ｎ型ドリフト領域４の一部及びｐ型ボディ領域５の一部（活性領域３１の一部）を露出するフォトレジスト膜６６を、半導体基板２上に形成する。図２５Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２５Ａでは、フォトレジスト膜６６の図示を省略している。図２５Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２５Ａ及び図２５Ｂに示す工程において、フォトレジスト膜６６と、フォトレジスト膜６６から露出するゲート電極６１と、素子分離絶縁膜３Ａ及び３Ｂと、をマスクとして、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ｎ型ドリフト領域４及びｐ型ボディ領域５内にｎ型ＬＤＤ領域１１が形成される。例えば、燐イオンを、加速エネルギー：１０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜６６を除去する。
次いで、図２６Ａ及び図２６Ｂに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、シリコン酸化膜を堆積する。図２６Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２６Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。フォトリソグラフィにより、保護ダイオード９上にフォトレジスト膜６７を形成する。なお、図２６Ａでは、フォトレジスト膜６７の図示を省略している。
図２６Ａ及び図２６Ｂに示す工程において、フォトレジスト膜６７をマスクとして、ドライエッチングを行うことにより、半導体基板２の全面に堆積されたシリコン酸化膜をパターニングする。半導体基板２の全面に堆積されたシリコン酸化膜がパターニングされることにより、保護ダイオード９の一部の上にシリサイドブロック層１７が形成される。シリサイドブロック層１７は、保護ダイオード９のｎ＋型領域４４Ａと保護ダイオード９のｐ−型領域４２との境界上及び保護ダイオード９のｐ−型領域４２と保護ダイオード９のｎ＋型領域４４Ｂとの境界上に形成されている。シリサイドブロック層１７は、絶縁膜の一例である。ゲート電極６１及びフィールドプレート８の周辺部分（側壁部分）には、サイドウォール絶縁膜１８が自己整合的に形成される。その後、例えば、アッシングにより、フォトレジスト膜６７を除去する。
次に、図２７Ａ及び図２７Ｂに示す工程において、フォトリソグラフィにより、ｎ型ＬＤＤ領域１１を露出するフォトレジスト膜６８を、半導体基板２上に形成する。図２７Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２７Ａでは、フォトレジスト膜６８の図示を省略している。図２７Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２７Ａ及び図２７Ｂに示す工程において、フォトレジスト膜６８と、フォトレジスト膜６８から露出するゲート電極６１と、サイドウォール絶縁膜１８と、素子分離絶縁膜３Ａ及び３Ｂと、をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ＬＤＤ領域１１内にｎ型不純物領域４８が形成され、フィールドプレート８内に導電体パターン１６が形成され、ゲート電極６１の一部にｎ型不純物が注入される。例えば、燐イオンを、加速エネルギー：１２ｋｅＶ以上１８ｋｅＶ以下、注入量：２．０×１０１５ｃｍ−２以上６．０×１０１５ｃｍ−２以下、の条件でイ
オン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜６８を除去する。
次いで、図２８Ａ及び図２８Ｂに示す工程において、フォトリソグラフィにより、ｐボディ領域５を露出するフォトレジスト膜６９を、半導体基板２上に形成する。図２８Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２８Ａでは、フォトレジスト膜６９の図示を省略している。図２８Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２８Ａ及び図２８Ｂに示す工程において、フォトレジスト膜６９と、フォトレジスト膜６９から露出する素子分離絶縁膜３Ａと、をマスクとして、例えば、硼素等のｐ型不純物をイオン注入する。イオン注入が行われることにより、ｐボディ領域５内にｐ型不純物領域５２が形成される。例えば、硼素イオンを、加速エネルギー：５ｋｅＶ、注入量：１．０×１０１５ｃｍ−２以上４．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜６９を除去する。
次に、図２９Ａ及び図２９Ｂに示す工程において、不活性雰囲気（例えば、窒素雰囲気）中で、熱処理を行い、ｐボディ領域５、ゲート電極６１、保護ダイオード９、ｎ型ＬＤＤ領域１１及び導電体パターン１６に注入された不純物を活性化する。これにより、ｎ型ドリフト領域４内に設けられたｎ型ＬＤＤ領域１１内にｎ型ドレイン領域１２が形成され、ｐ型ボディ領域５内に設けられたｎ型ＬＤＤ領域１１内にｎ型ソース領域１３が形成され、ｐ型ボディ領域５内にｐ型タップ領域１４が形成される。図２９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図２９Ａ及び図２９Ｂに示す工程において、半導体基板２の全面に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成し、シリサイド化反応の熱処理を行う。これにより、活性領域（ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４）、ゲート電極６１、保護ダイオード９及び導電体パターン１６上に金属シリサイド層１５が形成される。シリサイド化反応の熱処理は、例えば、５２０℃以上５６０以下で行われてもよい。保護ダイオード９の一部の上にシリサイドブロック層１７が形成されているため、保護ダイオード９の上には金属シリサイド層１５が形成されていない部分が存在する。すなわち、シリサイドブロック層１７が形成されている部分以外の、ゲート電極６１の上面及び保護ダイオード９の一部の上面に金属シリサイド層１５が形成されている。例えば、ウォッシュアウト（薬液処理）により、未反応の金属膜を選択的に除去する。
ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面が、金属シリサイド層１５によって覆われることにより、ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域が低抵抗化する。保護ダイオード９の側面には導電体パターン１６が形成されている。ゲート電極６１の上面及び導電体パターン１６の上面が、金属シリサイド層１５によって覆われている。ゲート電極６１の上面及び導電体パターン１６の上面が、金属シリサイド層１５によって覆われることにより、ゲート電極６１及び導電体パターン１６が低抵抗化する。保護ダイオード９の一部の上面が、金属シリサイド層１５によって覆われている。保護ダイオード９の一部の上面が、金属シリサイド層１５によって覆われることにより、保護ダイオード９が低抵抗化する。
ゲート電極６１及び保護ダイオード９を一体に形成することにより、ゲート電極６１と保護ダイオード９の一方の端部（第１端部）とが電気的に接続されている。ゲート電極６１の上面部分と、保護ダイオード９の一方の端部（第１端部）の上面部分とを覆うように
金属シリサイド層１５が形成されている。ゲート電極６１及び保護ダイオード９を金属シリサイド層１５が覆うことにより、ゲート電極６１と保護ダイオード９の一方の端部（第１端部）との接触抵抗が低下する。保護ダイオード９の他方の端部（第２端部）の上面部分と、導電体パターン１６の上面部分とを覆うように金属シリサイド層１５が形成されている。保護ダイオード９及び導電体パターン１６を金属シリサイド層１５が覆うことにより、保護ダイオード９の他方の端部（第２端部）と導電体パターン１６との接触抵抗が低下する。
次いで、図３０Ａ及び図３０Ｂに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜等のシリコン酸化膜を堆積する。シリコン酸化膜の膜厚は、例えば、９００ｎｍ程度である。ＣＭＰ（Chemical Mechanical Polishing）により、シリコン酸化膜の膜厚を７００ｎｍ程度まで
研磨し、半導体基板２上に層間絶縁膜２１を形成する。図３０Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３０Ａでは、層間絶縁膜２１の図示を省略している。図３０Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
図３０Ａ及び図３０Ｂに示す工程において、コンタクト領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。ＣＦ４系ガスをエッチャントとして、層間絶縁膜２１を異方性エッチングすることにより、層間絶縁膜２１にコンタクト孔を形成する。例えば、アッシングにより、フォトレジスト膜を除去する。例えば、ＣＶＤ法により、層間絶縁膜２１のコンタクト孔に、２０ｎｍ程度の膜厚のＴｉＮ（窒化チタン）膜、３００ｎｍ程度の膜厚のＷ（タングステン）膜を堆積する。ＣＭＰにより、層間絶縁膜２１上の余分なＴｉＮ膜及びＷ膜を除去することにより、層間絶縁膜２１に導電性プラグ２２Ａ〜２２Ｄを形成する。
図３１Ａ及び図３１Ｂに示す工程において、層間絶縁膜２１上に、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を、スパッタリングにより形成する。第１のＴｉ層の厚さは、６０ｎｍ程度である。第１のＴｉＮ層の厚さは、３０ｎｍ程度である。アルミニウム−銅合金層の厚さは、３５０ｎｍ程度である。第２のＴｉ層の厚さは、５ｎｍ程度である。第２のＴｉＮ層の厚さは、７０ｎｍ程度である。配線領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。Ｃｌ２系ガス、ＢＣｌ３系ガス等を用いて、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を異方性エッチングすることにより、層間絶縁膜２１上に第１層目の配線２３Ａ〜２３Ｃを形成する。例えば、アッシングにより、フォトレジスト膜を除去する。図３１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３１Ａでは、層間絶縁膜２１の図示を省略している。図３１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。
導電性プラグ２２Ａの一方端は、ｎ型ドレイン領域１２の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ａの他方端は、ドレイン電極用の配線２３Ａと接続されている。導電性プラグ２２Ｂの一方端は、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｂの他方端は、ソース電極用の配線２３Ｂと接続されている。
導電性プラグ２２Ｃの一方端は、ゲート電極６１及び保護ダイオード９上に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｃの他方端は、ゲート電極用
の配線２３Ｃと接続されている。導電性プラグ２２Ｄの一方端は、保護ダイオード９及び導電体パターン１６上に形成された金属シリサイド層１５に接続されている。導電性プラグ２２Ｄの他方端は、ソース電極用の配線２３Ｂと接続されている。したがって、保護ダイオード９の他方の端部（第２端部）は、金属シリサイド層１５、導電性プラグ２２Ｄ、配線２３Ｂ、導電性プラグ２２Ｂ、金属シリサイド層１５を経由して、ソース電極（ｎ型ソース領域１３）と電気的に接続されている。
ゲート電極６１と保護ダイオード９とが電気的に接続され、保護ダイオード９とソース電極とが電気的に接続されている。このように、ゲート電極６１とソース電極とが、保護ダイオード９を介して電気的に接続されている。保護ダイオード９の耐圧を、ＬＤＭＯＳトランジスタの耐圧よりも低く設定することにより、サージ電圧等がＬＤＭＯＳトランジスタに印加された場合、ＬＤＭＯＳトランジスタよりも先に保護ダイオード９がブレイクダウンする。このため、ＬＤＭＯＳトランジスタにサージ電圧等が印加されなくなり、ＬＤＭＯＳトランジスタの破壊を抑止することができる。
配線２３Ａ〜２３Ｃを形成した後、第２層目以降の配線層の形成等、所望のバックエンドプロセスが行われ、半導体装置１が製造される。実施例２では、ｎチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法の一例を示した。ｎ型、ｐ型の導電型を反転することにより、実施例２に係る半導体装置１及び半導体装置１の製造方法を、ｐチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法に適用してもよい。
実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けている。ＬＤＭＯＳトランジスタ領域の外側に保護ダイオード９を設ける場合、半導体装置１のサイズが大きくなる。実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード９を設けることにより、半導体装置１のサイズを縮小することができる。
実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極６１及び保護ダイオード９を一体に形成している。ゲート電極６１と保護ダイオード９とを離間して形成する場合、半導体装置１のサイズが大きくなる。実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極６１と保護ダイオード９とを一体に形成することにより、半導体装置１のサイズを縮小することができる。
実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極６１と保護ダイオード９とを一体に形成して、ゲート電極６１と保護ダイオード９とを電気的に接続している。そのため、ゲート電極６１と保護ダイオード９とを電気的に接続するプラグや配線等を設けていない。ゲート電極６１と保護ダイオード９とを電気的に接続するプラグや配線等を設ける場合、半導体装置１のサイズが大きくなる。実施例２に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極６１と保護ダイオード９とを電気的に接続するプラグや配線等の形成を省くことにより、半導体装置１のサイズを縮小することができる。
実施例２では、フィールドプレート８内に導電体パターン１６を形成する例を示しているが、フィールドプレート８内に導電体パターン１６を形成しないようにしてもよい。例えば、保護ダイオード９の他方の端部（第２端部）のサイズを大きくすることにより、フィールドプレート８内に導電体パターン１６を形成しないようにしてもよい。
〈実施例３〉
実施例３に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例３
では、半導体素子の一例であるＬＤＭＯＳトランジスタを備える半導体装置１を例として説明する。実施例３に係る半導体装置１及び半導体装置１の製造方法においては、保護ダイオード７３の幅を短くする例を説明する。なお、実施例３において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
図３２は、実施例３に係る半導体装置１の平面図である。図３３は、実施例３に係る半導体装置１の断面図であって、図３２の一点鎖線Ｘ−Ｙ間の断面を示している。図３４は、実施例３に係る半導体装置１の断面図であって、図３２の一点鎖線ＸＸ−ＹＹ間の断面を示している。半導体装置１は、半導体基板２、素子分離絶縁膜３Ａ、３Ｂ、ｎ型ドリフト領域（n-drift）４、ｐ型ボディ領域（p-body）５、ゲート絶縁膜６、ゲート電極７１
、フィールドプレート７２及び保護ダイオード７３を有している。図３２から図３４では、半導体装置１の一部の構成要素についての図示を省略している。
ゲート電極７１は、平面視で矩形状に形成されている。ゲート電極７１は、ｎ型ドリフト領域４及びｐ型ボディ領域５を跨ぐようにして、半導体基板２上に形成されている。半導体基板２とゲート電極７１との間には、ゲート絶縁膜６が形成されている。素子分離絶縁膜３Ｂは、ｎ型ドリフト領域４上であって、ゲート電極７１とｎ型ドレイン領域１２との間に形成されている。素子分離絶縁膜３Ａ及び３Ｂの膜厚は、ゲート絶縁膜６の膜厚よりも厚くなっている。
フィールドプレート７２は、素子分離絶縁膜３Ｂ上に形成されている。ドレイン電極（ｎ型ドレイン領域１２）に大きな電圧が印加されると、ゲート電極７１には大きな電界がかかる。ゲート電極７１にかかる電界を緩和するため、フィールドプレート７２は、ゲート電極７１とｎ型ドレイン領域１２との間に設けられている。
フィールドプレート７２は、フィールドプレート７２をフィールドプレート７２Ａとフィールドプレート７２Ｂとに分ける切欠き７４を有している。すなわち、フィールドプレート７２に切欠き７４を設けることにより、フィールドプレート７２は、フィールドプレート７２Ａ及び７２Ｂに分けられている。フィールドプレート７２Ａの切欠き７４は、フィールドプレート７２Ａとフィールドプレート７２Ｂとに挟まれて位置している。フィールドプレート７２Ａは、第１フィールドプレート部分の一例である。フィールドプレート７２Ｂは、第２フィールドプレート部分の一例である。フィールドプレート７２Ｂ内に保護ダイオード７３が形成されている。フィールドプレート７２Ｂの幅は、フィールドプレート７２Ａの幅よりも短くなっている。フィールドプレート７２Ｂ内に保護ダイオード７３を形成することにより、保護ダイオード７３の幅が短くなり、保護ダイオード７３のリーク電流が抑制される。例えば、保護ダイオード７３の幅は、実施例１及び実施例２に示す保護ダイオード９の幅よりも短くなっている。
保護ダイオード７３を、ＬＤＭＯＳトランジスタ領域内に設けられた素子分離絶縁膜３Ｂ上に形成することにより、ＬＤＭＯＳトランジスタ領域内に保護ダイオード７３を設けている。ＬＤＭＯＳトランジスタ領域内に保護ダイオード７３を設けることにより、半導体装置１のサイズの縮小化が行われている。
ゲート電極７１の側面部分の一部とフィールドプレート７２Ａの側面部分の一部とが接続されている。すなわち、ゲート電極７１とフィールドプレート７２Ａとが、一体に形成されている。ゲート電極７１の側面部分の一部とフィールドプレート７２Ｂの側面部分の一部とが接続されている。すなわち、ゲート電極７１とフィールドプレート７２Ｂとが、一体に形成されている。したがって、ゲート電極７１及び保護ダイオード７３が、一体的に形成されている。ゲート電極７１と保護ダイオード７３とを一体に形成することにより、半導体装置１のサイズの縮小化が行われている。
《実施例３に係る半導体装置１の製造方法》
実施例３に係る半導体装置１の製造方法について説明する。図３５Ａから図４５Ｃは、実施例３に係る半導体装置１の製造方法の各工程を示す図である。実施例３に係る半導体装置１の製造方法において、半導体基板２の全面にポリシリコン膜３５を堆積する工程までは、実施例１の図４Ａから図７Ｂに示す工程と同様の工程を行うので、その説明は省略する。
次に、図３５Ａ、図３５Ｂ及び図３５Ｃに示す工程において、フォトリソグラフィにより、保護ダイオード７３が形成される領域及びｎ型不純物を注入しない領域を覆うように、フォトレジスト膜８１を半導体基板２上に形成する。図３５Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図３５Ａでは、フォトレジスト膜８１の図示を省略している。図３５Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図３５Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図３５Ａ、図３５Ｂ及び図３５Ｃに示す工程において、フォトレジスト膜８１をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入することにより、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成する。例えば、燐イオンを、加速エネルギー：１６ｋｅＶ以上２５ｋｅＶ以下、注入量：１．０×１０１５ｃｍ−２以上１．０×１０１６ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜８１を除去する。
次いで、図３６Ａ、図３６Ｂ及び図３６Ｃに示す工程において、フォトリソグラフィにより、ポリシリコン膜３５上にフォトレジスト膜８２を形成する。図３６Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図３６Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図３６Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図３６Ａ、図３６Ｂ及び図３６Ｃに示す工程において、フォトレジスト膜８２をマスクとして、ドライエッチングを行うことにより、ポリシリコン膜３５及びゲート絶縁膜６をパターニングする。ポリシリコン膜３５がパターニングされることにより、ＬＤＭＯＳトランジスタのゲート電極７１及びフィールドプレート７２が形成される。ゲート電極７１は、平面視で矩形状に形成されている。フィールドプレート７２には、切欠き７４が設けられている。フィールドプレート７２に切欠き７４を設けることにより、フィールドプレート７２は、フィールドプレート７２Ａ及び７２Ｂに分けられている。ゲート絶縁膜６がパターニングされることにより、ゲート電極７１の直下にゲート絶縁膜６が残存する。その後、例えば、アッシングにより、フォトレジスト膜８２を除去する。
次に、図３７Ａ、図３７Ｂ及び図３７Ｃに示す工程において、フォトリソグラフィにより、保護ダイオード７３が形成される第１領域（ｐ−型形成領域）を露出するフォトレジスト膜８３を、半導体基板２上に形成する。図３７Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図３７Ａでは、フォトレジスト膜８３の図示を省略している。図３７Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図３７Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図３７Ａ、図３７Ｂ及び図３７Ｃに示す工程において、フォトレジスト膜８３をマスク
として、硼素等のｐ型不純物をイオン注入することにより、フィールドプレート７２Ｂにｐ−型領域４２を形成する。例えば、硼素イオンを、加速エネルギー：７．５ｋｅＶ以上９．０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜８３を除去する。
次いで、図３８Ａ、図３８Ｂ及び図３８Ｃに示す工程において、フォトリソグラフィにより、保護ダイオード７３が形成される第２領域（ｎ＋型形成領域）を露出するフォトレジスト膜８４を、半導体基板２上に形成する。図３８Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図３８Ａでは、フォトレジスト膜８４の図示を省略している。図３８Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図３８Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図３８Ａ、図３８Ｂ及び図３８Ｃに示す工程において、フォトレジスト膜８４をマスクとして、燐や砒素等のｎ型不純物をイオン注入することにより、フィールドプレート７２Ｂにｎ＋型領域４４Ａ及び４４Ｂを形成する。例えば、砒素イオンを、加速エネルギー：３０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１４ｃｍ−２以上１．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。フィールドプレート７２Ｂにｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有する保護ダイオード７３がフィールドプレート７２Ｂ内に形成される。その後、例えば、アッシングにより、フォトレジスト膜８４を除去する。
ここで、ゲート電極７１及び保護ダイオード７３について説明する。ゲート電極７１は、ｎ＋＋型領域を有している。ゲート電極７１のｎ＋＋型領域は、ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入することによって形成されたｎ型不純物領域（ｎ＋＋）３７である。ｎ型ドリフト領域４とｐ型ボディ領域５との接合部分上のポリシリコン膜３５にｎ型不純物をイオン注入して、ポリシリコン膜３５にｎ型不純物領域（ｎ＋＋）３７を形成することにより、ゲート電極７１が形成される。保護ダイオード７３は、素子分離絶縁膜３Ａ上に形成されている。保護ダイオード７３は、ｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを有している。素子分離絶縁膜３Ａ上に形成されたポリシリコン膜３５にｎ型不純物及びｐ型不純物をイオン注入して、ポリシリコン膜３５にｐ−型領域４２、ｎ＋型領域４４Ａ及び４４Ｂを形成することにより、保護ダイオード７３が形成される。
ゲート電極７１のｎ＋＋型領域と保護ダイオード７３のｎ＋型領域４４Ａとが接続している。保護ダイオード７３のｎ＋型領域４４Ａと保護ダイオード７３のｐ−型領域４２とが接続している。保護ダイオード７３のｐ−型領域４２と保護ダイオード７３のｎ＋型領域４４Ｂとが接続している。ゲート電極７１のｎ＋＋型領域は、ゲート電極の第１の部分の一例である。保護ダイオード７３のｎ＋型領域４４Ａは、保護ダイオードの第２の部分の一例である。保護ダイオード７３のｐ−型領域４２は、保護ダイオードの第３の部分の一例である。保護ダイオード７３のｎ＋型領域４４Ｂは、保護ダイオードの第４の部分の一例である。
次に、図３９Ａ、図３９Ｂ及び図３９Ｃに示す工程において、フォトリソグラフィにより、ｎ型ドリフト領域４の一部及びｐ型ボディ領域５の一部（活性領域３１の一部）を露出するフォトレジスト膜８５を、半導体基板２上に形成する。図３９Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図３９Ａでは、フォトレジスト膜８５の図示を省略している。図３９Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図
であって、図３９Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図３９Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図３９Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図３９Ａ、図３９Ｂ及び図３９Ｃに示す工程において、フォトレジスト膜８５と、フォトレジスト膜８５から露出するゲート電極７１と、素子分離絶縁膜３Ａ及び３Ｂと、をマスクとして、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ｎ型ドリフト領域４及びｐ型ボディ領域５内にｎ型ＬＤＤ領域１１が形成される。例えば、燐イオンを、加速エネルギー：１０ｋｅＶ以上５０ｋｅＶ以下、注入量：１．０×１０１３ｃｍ−２以上１．０×１０１４ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜８５を除去する。
次いで、図４０Ａ、図４０Ｂ及び図４０Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、シリコン酸化膜を堆積する。図４０Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４０Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４０Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。フォトリソグラフィにより、保護ダイオード７３上にフォトレジスト膜８６を形成する。なお、図４０Ａでは、フォトレジスト膜８６の図示を省略している。
図４０Ａ、図４０Ｂ及び図４０Ｃに示す工程において、フォトレジスト膜８６をマスクとして、ドライエッチングを行うことにより、半導体基板２の全面に堆積されたシリコン酸化膜をパターニングする。半導体基板２の全面に堆積されたシリコン酸化膜がパターニングされることにより、保護ダイオード７３の一部の上にシリサイドブロック層１７が形成される。シリサイドブロック層１７は、保護ダイオード７３のｎ＋型領域４４Ａと保護ダイオード７３のｐ−型領域４２との境界上及び保護ダイオード７３のｐ−型領域４２と保護ダイオード７３のｎ＋型領域４４Ｂとの境界上に形成されている。シリサイドブロック層１７は、絶縁膜の一例である。ゲート電極７１及びフィールドプレート７２（７２Ａ、７２Ｂ）の周辺部分（側壁部分）には、サイドウォール絶縁膜１８が自己整合的に形成される。その後、例えば、アッシングにより、フォトレジスト膜８６を除去する。
次に、図４１Ａ、図４１Ｂ及び図４１Ｃに示す工程において、フォトリソグラフィにより、ｎ型ＬＤＤ領域１１を露出するフォトレジスト膜８７を、半導体基板２上に形成する。図４１Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４１Ａでは、フォトレジスト膜８７の図示を省略している。図４１Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４１Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図４１Ａ〜図４１Ｃに示す工程において、フォトレジスト膜８７と、フォトレジスト膜８７から露出するゲート電極７１と、サイドウォール絶縁膜１８と、素子分離絶縁膜３Ａ及び３Ｂと、シリサイドブロック層１７と、をマスクとして、例えば、燐や砒素等のｎ型不純物をイオン注入する。イオン注入が行われることにより、ＬＤＤ領域１１内にｎ型不純物領域４８が形成され、フィールドプレート７２Ｂ内に導電体パターン７５及び７６が形成され、ゲート電極７１及びフィールドプレート７２Ａにｎ型不純物が注入される。例えば、燐イオンを、加速エネルギー：１２ｋｅＶ以上１８ｋｅＶ以下、注入量：２．０×１０１５ｃｍ−２以上６．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜８７を除去する。
次いで、図４２Ａ、図４２Ｂ及び図４２Ｃに示す工程において、フォトリソグラフィにより、ｐボディ領域５を露出するフォトレジスト膜８８を、半導体基板２上に形成する。図４２Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４２Ａでは、フォトレジスト膜８８の図示を省略している。図４２Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４２Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図４２Ａ、図４２Ｂ及び図４２Ｃに示す工程において、フォトレジスト膜８８と、フォトレジスト膜８８から露出する素子分離絶縁膜３Ａと、をマスクとして、例えば、硼素等のｐ型不純物をイオン注入する。イオン注入が行われることにより、ｐボディ領域５内にｐ型不純物領域５２が形成される。例えば、硼素イオンを、加速エネルギー：５ｋｅＶ、注入量：１．０×１０１５ｃｍ−２以上４．０×１０１５ｃｍ−２以下、の条件でイオン注入してもよい。その後、例えば、アッシングにより、フォトレジスト膜８８を除去する。
次に、図４３Ａ、図４３Ｂ及び図４３Ｃに示す工程において、不活性雰囲気（例えば、窒素雰囲気）中で、熱処理を行い、ｐボディ領域５、ｎ型ＬＤＤ領域１１、ゲート電極７１、保護ダイオード７３、導電体パターン７５及び７６に注入された不純物を活性化する。これにより、ｎ型ドリフト領域４内に設けられたｎ型ＬＤＤ領域１１内にｎ型ドレイン領域１２が形成され、ｐ型ボディ領域５内に設けられたｎ型ＬＤＤ領域１１内にｎ型ソース領域１３が形成され、ｐ型ボディ領域５内にｐ型タップ領域１４が形成される。図４３Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４３Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４３Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。ｎ型ドレイン領域１２及びｎ型ソース領域１３は、平面視でゲート電極７１及びフィールドプレート７２Ａを所定方向（第１の方向）に挟んで位置している。図４３Ａでは図示を省略しているが、フィールドプレート７２の切欠き７４は、平面視で所定方向（第１の方向）と直交する方向（第２の方向）において、フィールドプレート７２Ａとフィールドプレート７２Ｂとに挟まれて位置している。
図４３Ａ、図４３Ｂ及び図４３Ｃに示す工程において、半導体基板２の全面に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成し、シリサイド化反応の熱処理を行う。これにより、活性領域（ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４）、ゲート電極７１、導電体パターン７５及び７６上に金属シリサイド層１５が形成される。シリサイド化反応の熱処理は、例えば、５２０℃以上５６０以下で行われてもよい。保護ダイオード７３上にシリサイドブロック層１７が形成されているため、保護ダイオード７３上には金属シリサイド層１５が形成されていない。すなわち、シリサイドブロック層１７が形成されている部分以外の、ゲート電極７１の上面及び保護ダイオード７３の上面に金属シリサイド層１５が形成されている。例えば、ウォッシュアウト（薬液処理）により、未反応の金属膜を選択的に除去する。
ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面が、金属シリサイド層１５によって覆われることにより、ｎ型ドレイン領域１２、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域が低抵抗化する。保護ダイオード７３の側面には導電体パターン７５及び７６が形成されている。ゲート電極７１の上面、導電体パターン７５及び７６の上面が、金属シリサイド層１５によって覆われている。ゲート電極７１の上面、導電体パターン７５及び７６の上面が、金属シリサイド層１５によって覆われることにより、ゲート電極７１、導電体パターン７５及び７６が低抵抗化する。保護ダイ
オード７３の一部の上面が、金属シリサイド層１５によって覆われている。保護ダイオード７３の一部の上面が、金属シリサイド層１５によって覆われることにより、保護ダイオード７３が低抵抗化する。
ゲート電極７１と保護ダイオード７３とを一体に形成することにより、ゲート電極７１と保護ダイオード７３の一方の端部（第１端部）とが電気的に接続されている。すなわち、ゲート電極７１と保護ダイオード７３とが、導電体パターン７５を介して電気的に接続されている。ゲート電極７１の上面部分と、導電体パターン７５の上面部分とを覆うように金属シリサイド層１５が形成されている。ゲート電極７１及び導電体パターン７５を金属シリサイド層１５が覆うことにより、ゲート電極７１と導電体パターン７５との接触抵抗が低下する。また、保護ダイオード７３の一方の端部（第１端部）の上面部分を金属シリサイド層１５が覆うようにしてもよい。保護ダイオード７３及び導電体パターン７５を金属シリサイド層１５が覆うことにより、保護ダイオード７３と導電体パターン７５との接触抵抗が低下する。
次いで、図４４Ａ、図４４Ｂ及び図４４Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜等のシリコン酸化膜を堆積する。シリコン酸化膜の膜厚は、例えば、９００ｎｍ程度である。ＣＭＰ（Chemical Mechanical Polishing）により、シリコン酸化膜の膜厚を７００ｎ
ｍ程度まで研磨し、半導体基板２上に層間絶縁膜２１を形成する。図４４Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４４Ａでは、層間絶縁膜２１の図示を省略している。図４４Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４４Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
図４４Ａ、図４４Ｂ及び図４４Ｃに示す工程において、コンタクト領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。ＣＦ４系ガスをエッチャントとして、層間絶縁膜２１を異方性エッチングすることにより、層間絶縁膜２１にコンタクト孔を形成する。例えば、アッシングにより、フォトレジスト膜を除去する。例えば、ＣＶＤ法により、層間絶縁膜２１のコンタクト孔に、２０ｎｍ程度の膜厚のＴｉＮ（窒化チタン）膜、３００ｎｍ程度の膜厚のＷ（タングステン）膜を堆積する。ＣＭＰにより、層間絶縁膜２１上の余分なＴｉＮ膜及びＷ膜を除去することにより、層間絶縁膜２１に導電性プラグ２２Ａ〜２２Ｄを形成する。
図４５Ａ、図４５Ｂ及び図４５Ｃに示す工程において、層間絶縁膜２１上に、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を、スパッタリングにより形成する。第１のＴｉ層の厚さは、６０ｎｍ程度である。第１のＴｉＮ層の厚さは、３０ｎｍ程度である。アルミニウム−銅合金層の厚さは、３５０ｎｍ程度である。第２のＴｉ層の厚さは、５ｎｍ程度である。第２のＴｉＮ層の厚さは、７０ｎｍ程度である。配線領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜２１上にフォトレジスト膜（図示せず）を形成する。Ｃｌ２系ガス、ＢＣｌ３系ガス等を用いて、第１のＴｉ層、第１のＴｉＮ層、アルミニウム−銅合金層、第２のＴｉ層及び第２のＴｉＮ層を異方性エッチングすることにより、層間絶縁膜２１上に第１層目の配線２３Ａ〜２３Ｃを形成する。例えば、アッシングにより、フォトレジスト膜を除去する。図４５Ａは、実施例３に係る半導体装置１の製造方法を示す平面図である。図４５Ａでは、層間絶縁膜２１の図示を省略している。図４５Ｂは、実施例３に係る半導体装置１の製造方法を示す断面図であって、図４５Ａの一点鎖線Ｘ−Ｙ間の断面を示している。図４５Ｃは、実施例３に係る半導体装置１の製造方法を示す断面図
であって、図４５Ａの一点鎖線ＸＸ−ＹＹ間の断面を示している。
導電性プラグ２２Ａの一方端は、ｎ型ドレイン領域１２の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ａの他方端は、ドレイン電極用の配線２３Ａと接続されている。導電性プラグ２２Ｂの一方端は、ｎ型ソース領域１３及びｐ型タップ領域１４の各領域の表面に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｂの他方端は、ソース電極用の配線２３Ｂと接続されている。
導電性プラグ２２Ｃの一方端は、ゲート電極７１上に形成された金属シリサイド層１５と接続されている。導電性プラグ２２Ｃの他方端は、ゲート電極用の配線２３Ｃと接続されている。導電性プラグ２２Ｄの一方端は、導電体パターン７６上に形成された金属シリサイド層１５に接続されている。導電性プラグ２２Ｄの他方端は、ソース電極用の配線２３Ｂと接続されている。したがって、保護ダイオード７３の他方の端部（第２端部）は、導電体パターン７６、金属シリサイド層１５、導電性プラグ２２Ｄ、配線２３Ｂ、導電性プラグ２２Ｂ、金属シリサイド層１５を経由して、ソース電極（ｎ型ソース領域１３）と電気的に接続されている。
導電体パターン７５を介してゲート電極７１と保護ダイオード７３とが電気的に接続され、導電体パターン７６を介して保護ダイオード７３とソース電極とが電気的に接続されている。このように、ゲート電極７１とソース電極とが、保護ダイオード７３を介して電気的に接続されている。保護ダイオード７３の耐圧を、ＬＤＭＯＳトランジスタの耐圧よりも低く設定することにより、サージ電圧等がＬＤＭＯＳトランジスタに印加された場合、ＬＤＭＯＳトランジスタよりも先に保護ダイオード７３がブレイクダウンする。このため、ＬＤＭＯＳトランジスタにサージ電圧等が印加されなくなり、ＬＤＭＯＳトランジスタの破壊を抑止することができる。
配線２３Ａ〜２３Ｃを形成した後、第２層目以降の配線層の形成等、所望のバックエンドプロセスが行われ、半導体装置１が製造される。実施例３では、ｎチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法の一例を示した。ｎ型、ｐ型の導電型を反転することにより、実施例３に係る半導体装置１及び半導体装置１の製造方法を、ｐチャネル型ＬＤＭＯＳトランジスタを備える半導体装置１及び半導体装置１の製造方法に適用してもよい。
実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード７３を設けている。ＬＤＭＯＳトランジスタ領域の外側に保護ダイオード７３を設ける場合、半導体装置１のサイズが大きくなる。実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ＬＤＭＯＳトランジスタ領域内に保護ダイオード７３を設けることにより、半導体装置１のサイズを縮小することができる。
実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７１と保護ダイオード７３とを一体に形成している。ゲート電極７１と保護ダイオード７３とを離間して形成する場合、半導体装置１のサイズが大きくなる。実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７１と保護ダイオード７３とを一体に形成することにより、半導体装置１のサイズを縮小することができる。
実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７１と保護ダイオード７３とを一体に形成して、ゲート電極７１と保護ダイオード７３とを電気的に接続している。そのため、ゲート電極７１と保護ダイオード７３とを電気的に接続するプラグや配線等を設けていない。ゲート電極７１と保護ダイオード７３とを電気的に接続するプラグや配線等を設ける場合、半導体装置１のサイズが大きくなる。実施例３に係
る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７１と保護ダイオード７３とを電気的に接続するプラグや配線等の形成を省くことにより、半導体装置１のサイズを縮小することができる。
実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、ゲート電極７１とフィールドプレート７２Ａとを一体に形成することにより、ゲート電極７１に印加する電圧と同電位の電圧がフィールドプレート７２Ａに印加される。これにより、フィールドプレート７２Ａの下方の半導体基板２に空乏層が広がり、半導体装置１の耐圧が向上する。実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、半導体装置１の耐圧を向上する効果と、ゲート電極７１と保護ダイオード７３とを一体に形成することによる半導体装置１のサイズの縮小化という効果とを併存することが容易となる。
実施例３では、フィールドプレート７２Ｂ内に導電体パターン７５を形成する例を示しているが、フィールドプレート７２Ｂ内に導電体パターン７５を形成しないようにしてもよい。例えば、保護ダイオード７３の一方の端部（第１端部）のサイズを大きくすることにより、フィールドプレート７２Ｂ内に導電体パターン７５を形成しないようにしてもよい。この場合、ゲート電極７１と、保護ダイオード７３の一方の端部（第１端部）とが接続され、保護ダイオード７３の一方の端部（第１端部）の上面部分を覆うように金属シリサイド層１５が形成される。例えば、保護ダイオード７３の他方の端部（第２端部）のサイズを大きくすることにより、フィールドプレート７２Ｂ内に導電体パターン７６を形成しないようにしてもよい。この場合、保護ダイオード７３の他方の端部（第２端部）の上面部分を覆うように金属シリサイド層１５が形成される。
実施例２に係る半導体装置１及び半導体装置１の製造方法と、実施例３に係る半導体装置１及び半導体装置１の製造方法とを組み合わせてもよい。すなわち、実施例２に係る半導体装置１が有するゲート電極６１のように、ゲート電極７１を平面視で環状形状（リング状）に形成してもよい。
〈比較例〉
図４６は、比較例に係る半導体装置１の平面図である。図４７は、比較例に係る半導体装置１０１の断面図であって、図４６の一点鎖線Ｘ−Ｙ間の断面を示している。比較例に係る半導体装置１０１は、保護ダイオード１０２を、ＬＤＭＯＳトランジスタ領域の外側に設けられた素子分離絶縁膜３Ａ上に形成することにより、ＬＤＭＯＳトランジスタ領域の外側に保護ダイオード１０２を設けている。比較例に係る半導体装置１０１では、ＬＤＭＯＳトランジスタ領域の外側（保護ダイオード領域）に保護ダイオード１０２が設けられているため、半導体装置１０１のサイズの縮小化が行われていない。図４６に示す半導体装置１０１のサイズＬｔｒ×Ｗｔｒは、１３．０μｍ×２０．０μｍであり、保護ダイオード１０２のサイズＬｄｉ×Ｗｄｉは、２．５μｍ×２０．０μｍである。実施例１から実施例３に係る半導体装置１及び半導体装置１の製造方法によれば、比較例に係る半導体装置１０１に比べて、半導体装置１のサイズをおよそ１６％縮小することができる。
以上の実施例１から実施例３を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
基板と、
前記基板内に形成された第１不純物領域と、
前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合して前記基板内に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成されたゲート電極と、
前記第１不純物領域上に形成された保護ダイオードと、
を備え、
前記ゲート電極と前記保護ダイオードとが一体に形成されていることを特徴とする半導体装置。
（付記２）
前記基板内であって前記第１不純物領域上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に、前記ゲート電極と接続して形成されたフィールドプレートと、
を備え、
前記保護ダイオードは、前記フィールドプレート内に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記フィールドプレートは、前記フィールドプレートを第１フィールドプレート部分と第２フィールドプレート部分とに分ける切欠きを有し、
前記保護ダイオードは、前記第２フィールドプレート部分内に形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記ゲート電極は、前記第１不純物領域と前記第２不純物領域との前記接合部分に沿って延伸された環状形状を有することを特徴とする付記１から３の何れか一項に記載の半導体装置。
（付記５）
前記ゲート電極は、第１の導電型を有する第１の部分を有し、
前記保護ダイオードは、前記第１の導電型を有し前記第１の部分と接続する第２の部分と、前記第１の導電型とは反対の第２の導電型を有し前記第２の部分と接続する第３の部分と、前記第１の導電型を有し前記第３の部分と接続する第４の部分と、を有することを特徴とする付記１からの４の何れか一項に記載の半導体装置。
（付記６）
少なくとも前記保護ダイオードの前記第２の部分と前記第３の部分との境界上及び前記第３の部分と前記第４の部分との境界上に形成された絶縁膜と、
前記絶縁膜が形成された部分以外の、前記ゲート電極の上面及び前記保護ダイオードの一部の上面に形成された金属シリサイド層と、
を備えることを特徴とする付記５に記載の半導体装置。
（付記７）
前記基板に、平面視で前記ゲート電極及び前記第１フィールドプレート部分を第１の方向に挟んで位置するソース・ドレイン領域を有し、
前記切欠きは、平面視で前記第１の方向と直交する第２の方向に、前記第１フィールドプレート部分及び前記第２フィールドプレート部分とに挟まれて位置することを特徴とする付記３に記載の半導体装置。
（付記８）
基板に第１不純物領域を形成する工程と、
前記基板に、前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合する第２不純物領域を形成する工程と、
ゲート電極を、前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成する工程と、
前記第１不純物領域上に保護ダイオードを形成する工程と、
を備え、
前記ゲート電極と前記保護ダイオードとが一体に形成されていることを特徴とする半導体装置の製造方法。
（付記９）
前記基板に素子分離絶縁膜を形成する工程と、
前記基板上に導電膜を形成する工程と、
を備え、
前記素子分離絶縁膜は、前記第１不純物領域上に位置し、
前記ゲート電極を形成する工程は、前記接合部分上の導電膜に不純物を注入して第１の導電型を有する第１の部分を形成する工程を有し、
前記保護ダイオードを形成する工程は、前記素子分離絶縁膜上の前記導電膜に不純物を注入して前記第１の導電型を有する第２の部分及び第４の部分を形成する工程と、前記素子分離絶縁膜上の前記導電膜に不純物を注入して前記第１の導電型と反対の第２の導電型を有する第３の部分を形成する工程と、を有し、
前記第１の部分は、前記第２の部分と接続し、前記第３の部分は、前記第２の部分及び第４の部分と接続することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
前記ゲート電極及び前記保護ダイオードを形成する工程の後、前記第２の部分と前記第３部分との境界及び前記第３の部分と前記第４の部分との境界を覆う絶縁膜を形成する工程と、
少なくとも前記絶縁膜が形成されている部分を除いて、前記ゲート電極の上面と、前記保護ダイオードの一部の上面とを覆うように金属シリサイド層を形成する工程と、
を備える付記９に記載の半導体装置の製造方法。
（付記１１）
前記ゲート電極を形成する工程は、前記素子分離絶縁膜上に、前記ゲート電極と接続されるフィールドプレートを形成する工程を有し、
前記フィールドプレートは、前記フィールドプレートを第１フィールドプレート部分と第２フィールドプレート部分とに分ける切欠きを有し、
前記保護ダイオードは、前記第２フィールドプレート部分内に形成されていることを特徴とする付記８から１０の何れか一項に記載の半導体装置の製造方法。
（付記１２）
前記ゲート電極は、前記第１不純物領域と前記第２不純物領域との前記接合部分に沿って延伸された環状形状を有することを特徴とする付記８から１１の何れか一項に記載の半導体装置の製造方法。
１ 半導体装置
２ 半導体基板
３Ａ、３Ｂ 素子分離絶縁膜
４ ｎ型ドリフト領域
５ ｐ型ボディ領域
６ ゲート絶縁膜
７、６１、７１ ゲート電極
８、７２、７２Ａ、７２Ｂ フィールドプレート
９、７３ 保護ダイオード
１１ ｎ型ＬＤＤ領域
１２ ｎ型ドレイン領域
１３ ｎ型ソース領域
１４ ｐ型タップ領域
１５ 金属シリサイド層
１６、７５、７６ 導電体パターン
１７ シリサイドブロック層
１８ サイドウォール絶縁膜
２１ 層間絶縁膜
２２Ａ〜２２Ｄ 導電性プラグ
２３Ａ〜２３Ｃ 配線
３２ シリコン酸化膜
３３、３４、３６、３８、４１、４３、４５〜４７、５１、６２〜６９、８１〜８８ フォトレジスト膜
３５ ポリシリコン膜
３７、４８ ｎ型不純物領域
４２ ｐ−型領域
４４Ａ、４４Ｂ ｎ＋型領域
５２ ｐ型不純物領域
７４ 切欠き

Claims (10)

  1. 基板と、
    前記基板内に形成された第１不純物領域と、
    前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合して前記基板内に形成された第２不純物領域と、
    前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成されたゲート電極と、
    前記第１不純物領域上に形成された保護ダイオードと、
    前記ゲート電極の上面及び前記保護ダイオードの一部の上面に形成された金属シリサイド層と、
    を備え、
    前記ゲート電極と前記保護ダイオードとが一体に形成されていることを特徴とする半導体装置。
  2. 前記基板内であって前記第１不純物領域上に形成された素子分離絶縁膜と、
    前記素子分離絶縁膜上に、前記ゲート電極と接続して形成されたフィールドプレートと、
    を備え、
    前記保護ダイオードは、前記フィールドプレート内に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記フィールドプレートは、前記フィールドプレートを第１フィールドプレート部分と第２フィールドプレート部分とに分ける切欠きを有し、
    前記保護ダイオードは、前記第２フィールドプレート部分内に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲート電極は、前記第１不純物領域と前記第２不純物領域との前記接合部分に沿って延伸された環状形状を有することを特徴とする請求項１から３の何れか一項に記載の半導体装置。
  5. 前記ゲート電極は、第１の導電型を有する第１の部分を有し、
    前記保護ダイオードは、前記第１の導電型を有し前記第１の部分と接続する第２の部分と、前記第１の導電型とは反対の第２の導電型を有し前記第２の部分と接続する第３の部分と、前記第１の導電型を有し前記第３の部分と接続する第４の部分と、を有することを特徴とする請求項１から４の何れか一項に記載の半導体装置。
  6. 少なくとも前記保護ダイオードの前記第２の部分と前記第３の部分との境界上及び前記第３の部分と前記第４の部分との境界上に形成された絶縁膜と、
    を備え、
    前記金属シリサイド層は、前記絶縁膜が形成された部分以外の、前記ゲート電極の上面及び前記保護ダイオードの一部の上面に形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記基板に、平面視で前記ゲート電極及び前記第１フィールドプレート部分を第１の方向に挟んで位置するソース・ドレイン領域を有し、
    前記切欠きは、平面視で前記第１の方向と直交する第２の方向に、前記第１フィールドプレート部分及び前記第２フィールドプレート部分とに挟まれて位置することを特徴とする請求項３に記載の半導体装置。
  8. 基板に第１不純物領域を形成する工程と、
    前記基板に、前記第１不純物領域と反対の導電型を有し、前記第１不純物領域と接合する第２不純物領域を形成する工程と、
    ゲート電極を、前記第１不純物領域と前記第２不純物領域との接合部分を跨ぐようにして前記基板上に形成する工程と、
    前記第１不純物領域上に保護ダイオードを形成する工程と、
    前記ゲート電極の上面と、前記保護ダイオードの一部の上面とを覆うように金属シリサイド層を形成する工程と、
    を備え、
    前記ゲート電極と前記保護ダイオードとが一体に形成されていることを特徴とする半導体装置の製造方法。
  9. 前記基板に素子分離絶縁膜を形成する工程と、
    前記基板上に導電膜を形成する工程と、
    を備え、
    前記素子分離絶縁膜は、前記第１不純物領域上に位置し、
    前記ゲート電極を形成する工程は、前記接合部分上の導電膜に不純物を注入して第１の導電型を有する第１の部分を形成する工程を有し、
    前記保護ダイオードを形成する工程は、前記素子分離絶縁膜上の前記導電膜に不純物を注入して前記第１の導電型を有する第２の部分及び第４の部分を形成する工程と、前記素子分離絶縁膜上の前記導電膜に不純物を注入して前記第１の導電型と反対の第２の導電型を有する第３の部分を形成する工程と、を有し、
    前記第１の部分は、前記第２の部分と接続し、前記第３の部分は、前記第２の部分及び第４の部分と接続することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ゲート電極及び前記保護ダイオードを形成する工程の後、前記第２の部分と前記第３部分との境界及び前記第３の部分と前記第４の部分との境界を覆う絶縁膜を形成する工程と、
    を備え、
    前記金属シリサイド層を形成する工程において、少なくとも前記絶縁膜が形成されている部分を除いて、前記ゲート電極の上面と、前記保護ダイオードの一部の上面とを覆うよ
    うに前記金属シリサイド層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
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