JP5315779B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、複数のトランジスタを備えた半導体装置の製造方法に関する。
情報通信、マルチメディア等の技術分野においては、例えば論理回路、メモリ回路、画像処理回路、ＣＰＵ等の複数の機能回路を１つの半導体チップに混載させたシステムＬＳＩが使用されている。これにより、各機能回路のデータ転送の高速化、小型化が促進され、さらにシステムの消費電力の低減が図られる。
そのようなシステムＬＳＩに限らず、半導体チップ内においては、駆動電圧の異なる複数のトランジスタが形成されている。それらのトランジスタのうち低電圧用トランジスタにおいては、微細化のためにゲート電極がますます薄く形成される。
一方、高電圧用トランジスタでは、ホットキャリアインジェクションの劣化を防止するために深いソース／ドレイン領域が形成される。イオン注入法によって深いソース／ドレイン領域を形成する場合には、イオンがゲート電極を突き抜けて基板内に入るおそれがある。そこで、イオン突き抜けを防止するために、ゲート電極を厚く形成し、或いはゲート電極の上に絶縁膜を重ねる構造が採用されることがある。
また、トランジスタの性能を向上するために、ゲート電極の上部にシリサイド層を形成した構造も用いられている。
以上のように、異なる電圧により駆動される複数のトランジスタを１つの半導体チップに形成する場合には、各トランジスタに適合した構造とその製造方法が要求される。
特開平４−１７１９４２号公報 特開２００３−２１８２３２号公報 特開２００６−２０３２２５号公報
本発明の目的は、スループットを向上できる半導体装置の製造方法を提供することにある。
本発明の１つの観点によれば、半導体基板の第１活性領域の上方に、上面が第１絶縁膜に覆われた第１半導体パターンを形成する工程と、前記半導体基板の第２活性領域の上方に第２半導体パターンを形成する工程と、前記第１絶縁膜と前記第１半導体パターンと前記第２半導体パターンの上方に、前記第１絶縁膜より薄い第２絶縁膜を形成する工程と、前記第２絶縁膜をエッチングして前記第２半導体パターンの側面にサイドウォールを形成する工程と、前記サイドウォールを形成した後に、前記第２絶縁膜及び前記第１絶縁膜に、前記第１半導体パターンに達する第１開口部を形成する工程と、前記第１開口部を形成した後に、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上に金属膜を形成する工程と、前記第１半導体パターンと前記第２半導体パターンを前記金属膜と反応させることにより、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の別の観点によれば、半導体基板の第１活性領域の上方に、上面が第１絶縁膜に覆われた第１半導体パターンを形成する工程と、前記第１絶縁膜に覆われた前記第１半導体パターンに不純物注入を行う工程と、前記第１絶縁膜に覆われた前記第１半導体パターンの上方に、前記第１絶縁膜より薄い第２絶縁膜を形成する工程と、前記第２絶縁膜及び前記第１絶縁膜に、前記第１半導体パターンに達する第１開口部を形成する工程と、前記第１開口部を形成した後に、前記第１半導体パターンの上に金属膜を形成する工程と、前記第１開口部内で、前記第１半導体パターンと前記金属膜と反応させ、前記第１半導体パターン上にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、第２半導体パターンの上と、絶縁膜の開口部から露出する第１半導体パターンの上とにそれぞれ金属膜を形成し、ついで、第１及び第２半導体パターンと金属膜を反応させてシリサイド層を形成したので、シリサイド層形成のスループットが向上する。
さらに、本発明によれば、第１絶縁膜に上面が覆われた第１半導体パターンに不純物を注入し、その後に、第１半導体パターンの上方に第２絶縁膜を形成し、さらに、第１半導体パターン上で第１及び第２絶縁膜に開口を形成し、開口を通して第１半導体パターン上にシリサイド層を形成したので、第１半導体パターンに注入される不純物の深さを制御する第１絶縁膜を選択的に除去する工程を不要にし、シリサイド層形成のスループットが向上する。
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｔは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａに示す構造を形成するまでの工程について説明する。
まず、半導体基板であるシリコン基板１内に、素子分離絶縁層２、例えばシャロートレンチアイソレーション（ＳＴＩ）を形成する。素子分離絶縁層２は、低耐圧トランジスタ形成領域Ａ、高耐圧トランジスタ形成領域Ｂ等において複数の活性領域を分離する領域に形成される。また、素子分離絶縁層２のうち、低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂの間の境界部分は、それらの領域Ａ、Ｂ内よりも幅が広く形成されている。
ＳＴＩは、例えばシリコン基板１の素子分離領域に溝を形成した後に、その溝内に絶縁膜、例えばシリコン酸化膜を埋め込む方法により形成される。なお、素子分離絶縁層２として、ＬＯＣＯＳ法によりシリコン基板１の表面に形成したシリコン酸化膜を採用してもよい。
次に、シリコン基板１のうち、素子分離絶縁層２に囲まれた複数の活性領域のそれぞれに第１〜第３のＰウェル３、５、７、第１〜第３のＮウェル４、６、８を形成する。
第１のＰウェル３、第１のＮウェル５は、例えば低耐圧トランジスタ形成領域に形成され、また、第２のＰウェル４、第２のＮウェル６は、例えば中電圧用トランジスタ領域に形成される。低電圧用トランジスタ形成領域と中電圧用トランジスタ形成領域は、例えば低耐圧トランジスタ形成領域Ａ内に配置される。
第３のＰウェル７、第３のＮウェル８は、例えば高耐圧トランジスタ形成領域Ｂ内の高耐圧トランジスタ形成領域に形成される。また、第３のＮウェル８の表層部には、低不純物濃度のｐ型埋込チャネル領域８ａが形成されている。
第３のＰウェル７は、第１、第２のＰウェル３、５よりも幅が広く、また、第３のＮウェル８は、第１、第２のＮウェル４、６よりも幅が広くなっている。
第１〜第３のＰウェル３、５、７は、シリコン基板１にｐ型不純物、例えばホウ素イオンを注入することにより形成される。また、第１〜第３のＮウェル４、６、８とｐ型埋込チャネル領域８ａは、シリコン基板１にｎ型不純物、例えばヒ素イオン又はリンイオンを注入することにより形成される。
第３のＰウェル７と第３のＮウェル８は、第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６よりも深く形成される。
なお、ｐ型不純物イオン注入時にはＰウェル形成領域以外の領域をフォトレジストにより覆い、また、ｎ型不純物イオン注入時にはＮウェル形成領域以外の領域をフォトレジストにより覆う。
続いて、第１のＰウェル３と第１のＮウェル４の表面に第１のゲート絶縁膜１０を形成し、また、第２のＰウェル４と第２のＮウェル６の表面に第２のゲート絶縁膜１１を形成し、さらに第３のＰウェル７と第３のＮウェル８上のｐ型埋込チャネル領域８ａの表面に第３のゲート絶縁膜１２を形成する。
第３のゲート絶縁膜１２は第２のゲート絶縁膜１１よりも厚く、また、第２のゲート絶縁膜１１は、第１のゲート絶縁膜１０よりも厚く形成される。第１〜第３のゲート絶縁膜１０、１１、１２は例えば熱酸化法により形成される。第１、第２、第３のゲート絶縁膜１０、１１、１２の厚さは、シリコン窒化膜等の酸化防止膜を使用することより制御される。
第１のゲート絶縁膜１０の厚さは、例えば、第１のＰウェル３、第１のＮウェル４のそれぞれに１．８Ｖ用トランジスタを形成する場合には４ｎｍである。
第２のゲート絶縁膜１１の厚さは、例えば、第２のＰウェル５、第２のＮウェル６のそれぞれに３．３Ｖ用トランジスタを形成する場合には８ｎｍであり、また、５．０Ｖ用トランジスタを形成する場合には１３ｎｍである。
第３のゲート絶縁膜１２の厚さは、例えば、第３のＰウェル７、第３のＮウェル８のそれぞれに１８Ｖ用トランジスタを形成する場合には４５ｎｍであり、また、２５Ｖ用トランジスタを形成する場合には６０ｎｍであり、３２Ｖ用トランジスタを形成する場合には７５ｎｍである。
この後に、化学気相成長（ＣＶＤ）法により、シリコン基板１の上方に、半導体膜であるポリシリコン膜１３を１００ｎｍ〜２００ｎｍ、例えば１８０ｎｍの厚さに形成する。
ポリシリコン膜１３は、シリコン基板１の上方にアモルファスシリコン膜を形成した後に、アモルファスシリコン膜を熱処理することによって形成されてもよい。
次に、ポリシリコン膜１３上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン１４を形成する。レジストパターン１４は、図１Ｂに示すように、ポリシリコン膜１３の第１、第２のＮウェル３、５の上方の領域を覆うとともに、ポリシリコン膜１３のうち第１〜第３のＰウェル３、５、７及び第３のＮウェル８の上方の領域を露出する。
続いて、レジストパターン１４をマスクに使用して、ｎ型不純物としてリンをポリシリコン膜１３にイオン注入する。この場合のイオン注入の条件は、加速エネルギーを２０ｋｅＶに設定し、さらにドーパント濃度を４．２×１０15ｃｍ-2に設定するとともに、イオン注入角度をポリシリコン膜１３表面の垂直線に対して７度に設定する。
これにより、第１〜第３のＰウェル３、５、７及び第３のＮウェル８の上方の領域では、ポリシリコン膜１３は電気的に低抵抗となって導電膜となる。
その後に、レジストパターン１４を除去する。
次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、ポリシリコン膜１３上に、第１絶縁膜１５としてシリコン酸化膜をＣＶＤ法により形成する。第１絶縁膜１５は、第３のゲート絶縁膜１２よりも厚く、１００ｎｍ〜２００ｎｍ、例えば１５０ｎｍの厚さに形成される。
続いて、第１絶縁膜１５の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン１６を形成する。レジストパターン１６は、第３のＰウェル７及び第３のＮウェル８を含む高耐圧トランジスタ形成領域Ｂの上方の第１絶縁膜１５を覆う。また、レジストパターン１６は、第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６を含む低耐圧トランジスタ形成領域Ａの上方の第１絶縁膜１５を露出する。
この場合、高耐圧トランジスタ形成領域Ｂを覆うレジストパターン１６の縁部は、素子分離絶縁層２の上に位置している。
その後に、図１Ｄに示すように、レジストパターン１６をマスクにして第１絶縁膜１５をエッチングすることにより、低耐圧トランジスタ形成領域Ａのポリシリコン膜１３を露出する。
第１絶縁膜１５であるシリコン酸化膜のエッチング条件は、特に限定されない。しかし、次のような理由からドライエッチング法とウェットエッチング法を併用することが好ましい。
第１絶縁膜１５をドライエッチング法、例えば反応性イオンエッチング法のみで低耐圧トランジスタ形成領域Ａから除去すると、ポリシリコン膜１３がチャージダメージを受けるので、ポリシリコン膜１３を有するトランジスタに特性変動が生じる懸念がある。これに対して、ウェットエッチング法のみで第１絶縁膜１５の低耐圧トランジスタ形成領域Ａの部分を除去すると、第１絶縁膜１５のうち高耐圧トランジスタ形成領域Ｂに残される部分の端からその内部に薬液が染み込む。これにより、高耐圧トランジスタ形成領域Ｂの第１絶縁膜１５の端の部分は、エッチング後に薄くなり、その中央部に比べて膜厚差が大きくなる。
そこで、低耐圧トランジスタ形成領域Ａの第１絶縁膜１５のエッチング方法として、第１ステップとしてドライエッチングを採用し、さらに第２ステップとしてウェットエッチングを採用する。例えば、ドライエッチング法により第１絶縁膜１５の厚さの８０％を除去し、その後に、残りの第１絶縁膜１５をウェットエッチングで除去する。さらにウェットエッチングによる除去時間と同じ時間を含む時間でオーバーエッチングを施す。
これにより、低耐圧トランジスタ形成領域Ａの第１絶縁膜１５を残渣無く除去し、さら
に残された第１絶縁膜１５の厚さ分布のバラツキを少なくできる。
図２は、第１絶縁膜１５をウェットエッチングのみでパターニングした結果と、ドライエッチングとウェットエッチングを併用した結果を示している。第１絶縁膜１５としてシリコン酸化膜を形成し、さらにウェットエッチングにはフッ酸溶液を用いた。
１．０質量％の濃度のフッ酸を用いるウェットエッチングのみで第１絶縁膜１５をパターニングすると、残された第１絶縁膜１５の端部は厚さが８０％も減少した。
これに対して、ドライエッチング法により８０％の厚さまで第１絶縁膜１５をエッチングした後に、残り２０％の厚さをウェットエッチングしたところ、膜厚分布のバラツキは、ウェットエッチングのみを用いた場合にくらべて大幅に小さくなった。
図２において、１．０質量％の濃度のフッ酸と０．２５質量％の濃度のフッ酸を使用する場合の膜厚差のバラツキを見ると、低濃度のフッ酸を使用した方が差が小さくなっている。
ドライエッチング法の反応ガスとして例えば、ＣＨＦ３、ＣＦ４及びアルゴン（Ａｒ）の混合ガスを使用する。
以上のような第１絶縁膜１５のパターニングの後に、レジストパターン１６を除去する。
次に、図１Ｅに示す構造を形成するまでの工程を説明する。
まず、フォトレジストを第１絶縁膜１５とポリシリコン膜１３の上に塗布し、これを露光、現像する。これにより、低電圧、中電圧ゲート電極形成用のレジストパターン１７を形成する。
レジストパターン１７は、低耐圧トランジスタ形成領域Ａにおける第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６の上で、ゲート電極の平面形状を有している。また、レジストパターン１７は、高耐圧トランジスタ形成領域Ｂを覆う形状を有している。なお、高耐圧トランジスタ形成領域Ｂの周縁部では、素子分離絶縁膜２上の第１絶縁膜１５の一部をレジストパターン１７から露出させてもよい。
その後に、レジストパターン１７をマスクに使用してポリシリコン膜１３をエッチングする。
このエッチングにより低耐圧トランジスタ形成領域Ａのポリシリコン膜１３はパターニングされて第１〜第４のゲート電極１３ａ、１３ｂ、１３ｃ、１３ｄが形成される。第１、第２のゲート電極１３ａ、１３ｂは、半導体パターンであり、それぞれ第１ゲート絶縁膜１０を介して第１のｐウェル３、第１のＮウェル４の上に形成される。また、第３，第４のゲート電極１３ｃ、１３ｄは、それぞれ第２のゲート絶縁膜１１を介して第２のＰウェル５、第２のＮウェル６の上に形成される。
ポリシリコン膜１３のエッチングは、例えば、最も薄い第１のゲート絶縁膜１０が除去されない条件に設定してもよい。エッチングガスとして例えば、ＨＢｒとＯ２とＣｌ２を使用する。これにより、素子分離絶縁層２が薄くなることを抑制する。その後に、レジストパターン１７を除去する。
次に、図１Ｆに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することによりレジストパターン１８を形成する。レジストパターン１８は、第３のＰウェル７と第３のＮウェル８の上に高電圧ゲート電極形成用パターンを有し、さらに低耐圧トランジスタ形成領域Ａを覆う形状を有している。なお、レジストパターン１８は、高耐圧トランジスタ形成領域Ｂの周囲の素子分離絶縁層２上に残された絶縁保護膜１５を覆う形状を有し
ている。
その後に、レジストパターン１８をマスクに使用して、第１絶縁膜１５及びポリシリコン膜１３をエッチングする。これにより、ポリシリコン膜１３はパターニングされて、第３のＰウェル７及び第３のＮウェル８の上でそれぞれ半導体パターンである第５、第６のゲート電極１３ｅ、１３ｆとなる。第５、第６のゲート電極１３ｅ、１３ｆの幅、即ちゲート長は、第１〜第３のゲート電極１３のゲート長よりも長く形成される。
第１絶縁膜１５のエッチング条件とポリシリコン膜１３のそれぞれのエッチング条件は、上記した条件と同じに設定されてもよい。ポリシリコン膜１３をエッチングする際に、シリコン酸化膜に対するエッチングレートが低いエッチング条件を選択すると、第３のゲート絶縁膜１２の除去が抑制され、さらに高耐圧トランジスタ形成領域Ｂ内で露出する素子分離絶縁層２の薄層化が抑制される。
その後に、レジストパターン１８を除去する。なお、高耐圧トランジスタ形成領域Ｂの周縁部の素子分離絶縁層２上では、ポリシリコン膜１３及び第１絶縁膜１５の一部が残されてもよい。
ゲート長方向において、第５、第６のゲート電極１３ｅ、１３ｆと素子分離絶縁層２の間の距離は、第１〜第４のゲート電極１３ａ〜１３ｄと素子分離絶縁層２の間の距離のそれぞれよりも長くなっている。
次に、図１Ｇに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、レジストパターン１９を形成する。レジストパターン１９は、第３のＰウェル７の上方を露出する開口１９ａを有するとともに、低耐圧トランジスタ形成領域Ａと第３のＮウェル８を覆う形状を有する。
その後に、レジストパターン１９をマスクに使用して、開口１９ａを通してリンイオンを第３のＰウェル７内に注入する。この場合、第５のゲート電極１３ｅとその上の第１絶縁膜１５はマスクとして機能する。従って、イオン注入により、第３のＰウェル７内では第５のゲート電極１３ｅの下方で分離される２つの第１ｎ型オフセット領域７ａ、７ｂが形成される。リンイオン注入は、例えば次のような条件が採用される。なお、イオン注入角度は、シリコン基板１の表面の垂直線に対する角度である。
第３のＰウェル７に１８Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１２０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2、イオン注入角度を４５度の条件とする。また、イオン注入時には、４方向からイオン注入する。
２５Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１６０ｋｅＶ、ドーズ量２．８×１０12ｃｍ-2、イオン注入角度を４５度の条件とする。また、イオン注入時には、４方向からイオン注入する。
３２Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１６０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2、イオン注入角度を４５度の条件とする。また、イオン注入時には、４方向からイオン注入する。
イオン注入時には、第１絶縁膜１５及び第５のゲート電極１３ｅによって、それらの下の第３のＰウェル７へのイオンの突き抜けが防止される。これにより、第１絶縁膜１５を突き抜けた不純物は第５のゲート電極１３ｅ内に注入される。
その後、レジストパターン１９を除去する。
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン２０を形成する。レジストパターン２０は、第３のＰウェル７において、第５のゲート電極１３ｅ及びその周囲を覆うとともに、その両側の第１ｎ型オフ
セット領域７ａ、７ｂの一部の上に開口２０ａ、２０ｂを有する。また、レジストパターン２０は、低耐圧トランジスタ形成領域Ａと第３のＮウェル８上方を覆う形状を有している。
その後に、レジストパターン２０をマスクにして、開口２０ａ、２０ｂを通してリンイオンを第３のＰウェル７内に注入することにより、ｎ型第１オフセット領域７ａ、７ｂの一部に高不純物濃度の第２ｎ型オフセット領域７ｅ、７ｆを形成する。この場合のリンイオン注入として、例えば次のような条件が採用される。
第３のＰウェル７内に１８Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１２０ｋｅＶ、ドーズ量４．０×１０12ｃｍ-2、イオン注入角度を６０度の条件とする。また、イオン注入時には、４方向からイオン注入する。
２５Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１６０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2、イオン注入角度を４５度の条件とする。また、イオン注入時には、４方向からイオン注入する。
３２Ｖ用ＮＭＯＳトランジスタを形成する場合には、加速度１６０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2、イオン注入角度を４５度の条件とする。また、イオン注入時には、４方向からイオン注入する。
その後、レジストパターン２０を除去する。
次に、図１Ｉに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２１を形成する。レジストパターン２１は、第３のＮウェル８の上方に開口２１ａを有するとともに、低耐圧トランジスタ形成領域Ａ及び第３のＰウェル７を覆う形状を有している。
その後に、レジストパターン２１をマスクに使用し、開口２１ａを通してホウ素イオンを第３のＮウェル８内に注入することにより、第６のゲート電極１３ｆの両側にｐ型オフセット領域８ｅ、８ｆを形成する。この場合のホウ素イオン注入は、例えば次のような条件が採用される。
を第３のＮウェル８に１８Ｖ用ＰＭＯＳトランジスタを形成する場合には、加速度３０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2の条件とする。また、２５Ｖ用ＰＭＯＳトランジスタを形成する場合には、加速度４０ｋｅＶ、ドーズ量３．５×１０12ｃｍ-2の条件とする。３２Ｖ用ＰＭＯＳトランジスタを形成する場合には、加速度５０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2とする。なお、ホウ素イオン注入時には、シリコン基板１の上面に対して垂直方向からイオンを注入する。
イオン注入時には、第１絶縁膜１５及び第６のゲート電極１３ｆによって、それらの下の第３のＮウェル８へのイオンの突き抜けが防止される。これにより、第１絶縁膜１５を突き抜けた不純物は第６のゲート電極１３ｆ内に注入される。
その後、レジストパターン２１を除去する。
次に、図１Ｊに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２２を形成する。レジストパターン２２は、第１のＮウェル４の上方に開口２２ａを有するとともに、その他の低耐圧トランジスタ形成領域Ａ及び高耐圧トランジスタ形成領域Ｂを覆う形状を有している。
その後に、レジストパターン２２をマスクに使用し、開口２２ａを通してリンイオンを第１のＮウェル４内に注入することにより第２ゲート電極１３ｂの両側の第１のＮウェル
４内にｎ型不純物高濃度領域４ａ、４ｂを形成する。さらに、フッ化ホウ素イオン（ＢＦ2+）をｎ型不純物高濃度領域４ａ、４ｂより浅く第１のＮウェル４内に注入することにより、第２のゲート電極１３ｂの両側にｐ型エクステンション領域４ｅ、４ｆを形成する。
第１のＮウェル４に１．８Ｖ用ＰＭＯＳトランジスタを形成する場合のイオン注入は例えば次のように設定される。
ｎ型不純物高濃度領域４ａ、４ｂを形成するためのＨｏｌｏイオン注入は、リンイオンの加速度を２０ｋｅＶ、ドーズ量を６．０×１０13ｃｍ-2の条件とする。
また、ｐ型エクステンション領域４ｅ、４ｆを形成するためのイオン注入は、フッ化ホウ素イオンの加速度を５ｋｅＶ、ドーズ量を３．０×１０14ｃｍ-2の条件とする。
なお、それらのイオン注入時には、シリコン基板１の上面に対して垂直方向からイオンを注入する。
その後、レジストパターン２２を除去する。
次に、図１Ｋに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することによりレジストパターン２３を形成する。レジストパターン２３は、第１のＰウェル３の上方に開口２３ａを有するとともに、その他の低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂを覆う形状を有している。
その後に、レジストパターン２３をマスクに使用し、開口２３ａを通してホウ素イオンを注入することにより第１のゲート電極１３ａの両側の第１のＰウェル３内にｐ型不純物高濃度領域３ａ、３ｂを形成する。さらに、ヒ素イオンをｐ型不純物高濃度領域３ａ、３ｂよりも浅く第１のＰウェル３内に注入することにより、第１のゲート電極１３ａの両側にｎ型エクステンション領域３ｅ、３ｆを形成する。
第１のＰウェル３に１．８Ｖ用ＮＭＯＳトランジスタを形成する場合のイオン注入は例えば次のように設定される。
ｐ型不純物高濃度領域３ａ、３ｂを形成するためのＨｏｌｏイオン注入は、ホウ素イオンの加速度を１５ｋｅＶ、ドーズ量を１．０×１０13ｃｍ-2の条件とする。
ｎ型エクステンション領域３ｅ、３ｆを形成するためのイオン注入は、ヒ素イオンの加速度を１０ｋｅＶ、ドーズ量を５．０×１０14ｃｍ-2の条件とする。
なお、それらのイオン注入時には、シリコン基板１の上面に対して垂直方向からイオンを注入する。
その後、レジストパターン２３を除去する。
次に、図１Ｌに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することによりレジストパターン２４を形成する。レジストパターン２４は、第２のＰウェル５の上方に開口２４ａを有するとともに、その他の低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂを覆う形状を有している。
その後に、レジストパターン２４をマスクに使用し、開口２４ａを通してリンイオンを注入することにより第３のゲート電極１３ｃの両側の第２のＰウェル５内にｎ型エクステンション領域５ｅ、５ｆを形成する。
第２のＰウェル５に５Ｖ用ＮＭＯＳトランジスタを形成する場合のそのリオンイオン注入は、例えば、加速度を２０ｋｅＶ、ドーズ量を４．０×１０13ｃｍ-2の条件とする。リンイオン注入時には、シリコン基板１の上面に対して垂直方向からイオンを注入する。
その後、レジストパターン２４を除去する。
次に、図１Ｍに示すように、素子分離絶縁層２、第１〜第３のゲート絶縁膜１０、１１、１２及び第１〜第６のゲート電極１３ａ〜１３ｆの上に、第２絶縁膜２５としてシリコン酸化膜をＣＶＤ法により５０ｎｍ〜１５０ｎｍ、例えば１００ｎｍの厚さに形成する。
続いて、第２絶縁膜２５の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２６を形成する。レジストパターン２６は、低耐圧トランジスタ形成領域Ａを開口するとともに、高耐圧トランジスタ形成領域Ｂを覆う形状を有している。なお、高耐圧トランジスタ形成領域Ｂの縁部では素子分離絶縁層２上に残されたポリシリコン膜１３の上方の一部をレジストパターン２６により覆ってもよい。
次に、レジストパターン２６をマスクに使用して、低耐圧トランジスタ形成領域Ａの第２絶縁膜２５及び第１、第２のゲート絶縁膜１０、１１をそれぞれ構成するシリコン酸化膜を略垂直方向に１００ｎｍの深さにドライエッチングし、さらにオーバーエッチングする。この場合、エッチングガスとして例えばＣＨＦ３、ＣＦ４及びＡｒを使用する。
これにより、図１Ｎに示すように、第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６の一部を露出するとともに第１〜第４のゲート電極１３ａ〜１３ｄのそれぞれの側壁上に、第２絶縁膜２５をサイドウール２７ａ〜２７ｄとして残す。
この場合、第１〜第４のゲート電極１３ａ〜１３の上面も露出する。また、高耐圧トランジスタ形成領域Ｂの周辺と低耐圧トランジスタ形成領域Ａにおいて、素子分離絶縁層２を構成するシリコン酸化膜もエッチングされる。これにより、高耐圧トランジスタ形成領域Ｂの周辺では、第２のゲート絶縁膜１１の厚さにほぼ等しい深さの段差２ａが発生する。
その後、レジストパターン２６を除去する。
次に、図１Ｏに示す構造を形成するまでの工程を説明する。
シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２８を形成する。レジストパターン２８は、高耐圧トランジスタ形成領域Ｂでは第３のＰウェル７と第３のＮウェル８の上方に第１〜第６の開口２８ａ〜２８ｆを有し、さらに素子分離絶縁層２と低耐圧トランジスタ形成領域Ａを覆う形状を有している。
第１の開口２８ａは、第５のゲート電極１３ｅの上面の中央領域の上方に形成されている。また、第２、第３の開口２８ｂ、２８ｃは、第２ｎ型オフセット領域７ｅ、７ｆの一部の上方であって第５のゲート電極１３ｅ及び素子分離絶縁層２から離れた領域に形成される。
また、第４の開口２８ｄは、第６のゲート電極１３ｆの上面の中央領域の上方に形成されている。また、第５、第６の開口２８ｅ、２８ｆは、ｐ型オフセット領域８ｅ、８ｆの一部の上方であって第６のゲート電極１３ｆ及び素子分離絶縁層２から離れた領域に形成される。
次に、レジストパターン２８をマスクに使用して、第１絶縁膜１５、第２絶縁膜２５及び第３のゲート絶縁膜１２をそれぞれ構成するシリコン酸化膜を略垂直方向にドレインエッチングする。この場合、エッチングガスとして例えばＣＨＦ３、ＣＦ４及びＡｒを使用する。
そのような条件により、第１、第４の開口２８ａ、２８ｄを通して第１絶縁膜１５、第２絶縁膜２５を２５０ｎｍの深さにエッチングし、さらにオーバーエッチングする。これにより、第５、第６のゲート電極１３ｅ、１３ｆの上面中央領域を露出する第１、第２のゲート開口部２５ａ、２５ｄを形成する。同時に、第２、第３、第５及び第６の開口２８ｂ、２８ｃ、２８ｅ、２８ｆを通して第３のゲート絶縁膜１２をエッチングすることによ
り、第２ｎ型オフセット領域７ｅ、７ｆとｐ型オフセット領域８ｅ、８ｆのそれぞれの一部を露出するソース／ドレイン（Ｓ／Ｄ）コンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆを形成する。
なお、上記の膜厚の関係によれば、ゲート開口部２５ａ、２５ｄのゲート電極１３ｅ、１３ｆ上面に対する段差は、Ｓ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの基板面に対する段差よりも大きい。また、Ｓ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの基板面に対する段差は、素子分離絶縁層２の上に残される第２絶縁膜２５の縁の段差よりも大きい。
第３のＰウェル７、第３のＮウェル８に１８Ｖ用トランジスタを形成する場合の第１、第２のゲート開口部２５ａ、２５ｄの位置と、Ｓ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの位置は例えば次のようになる。
第１のゲート開口部２５ａは、第５のゲート電極１３ｅの上面の両側の縁から０．１５μｍ〜０．２５μｍ、例えば０．２μｍ離れた位置に形成されている。また、その両側方のＳ／Ｄコンタクトホール２５ｃ、２５ｄは、第５のゲート電極１３ｅから１．０μｍ〜２．０μｍ、例えば１．４μｍ離れるとともに、ゲート長方向で素子分離絶縁層２から約０．５５μｍ離れた位置に形成される。
第２のゲート開口部２５ｂは、第６のゲート電極１３ｆの上面の両側の縁から約０．２μｍ離れた位置に形成されている。また、その両側方のＳ／Ｄコンタクトホール２５ｅ、２５ｆは、第６のゲート電極１３ｆから０．３μｍ〜１．０μｍ、例えば０．６μｍ離れるとともに、ゲート長方向で素子分離絶縁層２から０．４μｍ〜０．７μｍ、例えば０．５５μｍ離れた位置に形成される。
Ｓ／Ｄコンタクトホール２５ｃ、２５ｄ、２５ｅ、２５ｆをゲート電極１３ｅ、１３ｆの両側から離すのは、次の理由による。
即ち、第２ｎ型オフセット領域７ｅ、７ｆとｐ型オフセット領域８ｅ、８ｆのうちＳ／Ｄコンタクトホール２５ｃ、２５ｄ、２５ｅ、２５ｆの下方は、それぞれ後の工程で高不純物濃度領域となり、さらにその上にシリサイドが形成される。従って、Ｓ／Ｄコンタクトホール２５ｃ、２５ｄ、２５ｅ、２５ｆをゲート電極１３ｅ、１３ｆに近づけ過ぎると、高耐圧トランジスタ形成領域Ｂでは接合耐圧が低下してしまう。
また、ゲート開口部２５ａ、２５ｂをゲート電極１３ｅ、１３ｆの上面全体に形成しないのは、ゲート開口部２５ａ、２５ｂの位置ズレによりゲート電極の近傍のオフセット領域７ｅ、７ｆ、８ａ、８ｂが露出することを防止するためである。
ところで、高耐圧トランジスタ形成領域Ｂにおいて、低耐圧トランジスタ形成領域Ａのようにサイドウォールを介することによってゲート電極１３ｅ、１３ｆとＳ／Ｄコンタクトホール２５ｃ、２５ｄ、２５ｅ、２５ｆを分離しないのは次のような理由からである。
例えば、図３に示すように、高耐圧トランジスタ形成領域Ｂにおけるゲート電極１３ｅ、１３ｆの側面にサイドウォール２７ｅ、２７ｆを形成する。この場合、第２絶縁膜２５及び第１絶縁膜１５をエッチングしてゲート電極１３ｅ、１３ｆの上面を露出させる必要がある。
従って、サイドウォール形成用のエッチング時間が長くなり、素子分離絶縁層２が過剰にエッチングされ、オフセット領域７ｅ、７ｆ、８ａ、８ｂの底部を露出する深さの凹部１ａが素子分離領域に形成されおそれがある。
また、例えば後述するコンタクトプラグ等の導電材が凹部１ａ内に入ると、第２ｎ型オフセット領域７ｅ、７ｆとｐ型オフセット領域８ｅ、８ｆが接続するおそれがあり、また、第２ｎ型オフセット領域７ｅ、７ｆとＰウェル７が短絡するおそれもある。
従って、高耐圧トランジスタ形成領域Ｂにはサイドウォールを形成しない。
以上のゲート開口部２５ａ、２５ｂとＳ／Ｄコンタクトホール２５ｃ、２５ｄ、２５ｅ、２５ｆを形成した後に、レジストパターン２８を除去する。
次に、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することにより、図１Ｐに示すレジストパターン２９を形成する。
レジストパターン２９は、第１、第２のＮウェル４、６を個別に露出する開口２９ａ、２９ｂと、第３のＮウェル８のうちＳ／Ｄコンタクトホール２５ｅ、２５ｆを露出する開口２９ｃ、２９ｄを有している。なお、第１、第２及び第３のＰウェル３、５、７と第６のゲート電極１３ｆはレジストパターン２９により覆われる。
続いて、レジストパターン２１をマスクにし、開口２９ａ、２９ｂ、２９ｃ、２９ｄ及びＳ／Ｄコンタクトホール２５ｃ、２５ｄを通して第１、第２のＮウェル４、６内と第３のＮウェル８のｐ型オフセット領域８ｅ、８ｆ内にホウ素イオンを注入する。この場合、第２、第４のゲート電極１３ｂ、１３ｄ及びその側面上のサイドウォール２７ｂ、２７ｄはマスクとして機能する。
そのイオン注入条件は、例えば、ホウ素イオンの加速度を５ｋｅＶ、ドーズ量を２．０×１０15ｃｍ-2の条件とする。イオン注入時には、シリコン基板１の上面に対して垂直方向からイオンを注入する。
これにより、第１のＮウェル４内では、第２のゲート電極１３ｂの両側方にｐ型不純物高濃度領域４ｇ、４ｈが形成される。ｐ型不純物高濃度領域４ｇ、４ｈとこれに接続するｐ型エクステンション領域４ｅ、４ｆは、ｐ型ソース／ドレイン領域４ｓ、４ｄとなる。
また、第２のＮウェル６内では、第４のゲート電極１３ｄの両側に、ｐ型ソース／ドレイン領域６ｓ、６ｄであるｐ型不純物高濃度領域が形成される。
さらに、ｐ型オフセット領域８ｅ、８ｆ内では、第６のゲート電極１３ｆの両側にｐ型不純物高濃度領域８ｇ、８ｈが形成される。ｐ型不純物高濃度領域８ｇ、８ｈとｐ型オフセット領域８ｅ、８ｆは、ｐ型ソース／ドレイン領域８ｓ、８ｄとなる。
次に、レジストパターン２９を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図１Ｑに示すように、レジストパターン３０を形成する。
レジストパターン３０は、第１、第２のＰウェル３、５を個別に露出する開口３０ａ、３０ｂと、第３のＰウェル７のうちＳ／Ｄコンタクトホール２５ｃ、２５ｄを露出する開口３０ｃ、３０ｄを有している。なお、第１、第２及び第３のＮウェル４、５、８と第５のゲート電極１３ｅはレジストパターン３０により覆われる。
続いて、レジストパターン２１をマスクにして、開口３０ａ、３０ｂ、３０ｃ、３０ｄ及びＳ／Ｄコンタクトホール２５ｃ、２５ｄから第１、第２のＰウェル３、５と第３のＰウェル７の第２ｎ型オフセット領域７ｅ、７ｆにリンイオンを注入する。この場合、第１、第３のゲート電極１３ａ、１３ｃ及びサイドウォール２７ａ、２７ｃはマスクとして機能する。
そのイオン注入条件は、例えばリンイオンの加速度を１３ｋｅＶ、ドーズ量を２．０×１０15ｃｍ-2の条件とする。イオン注入時には、４方向からイオン注入し、さらにイオン注入角度をシリコン基板１表面の垂直線に対して７度に設定する。
これにより、第１のＰウェル３内では、第１のゲート電極１３ａの両側方にｎ型不純物高濃度領域３ｇ、３ｈが形成される。ｎ型不純物高濃度領域３ｇ、３ｈとｎ型エクステンション領域３ｅ、３ｆは、ｎ型ソース／ドレイン領域３ｓ、３ｄとなる。
また、第２のＰウェル５内では、第３のゲート電極１３ｃの両側に、ｎ型不純物高濃度領域５ｇ、５ｈが形成される。ｎ型不純物高濃度領域５ａ、５ｂとｎ型エクステンション
領域５ｅ、５ｆは、ｎ型ソース／ドレイン領域５ｓ、５ｄとなる。
第２ｎ型オフセット領域７ｅ、７ｆ内では、第５のゲート電極１３ｅの両側方にｎ型不純物高濃度領域７ｇ、７ｈが形成される。ｎ型不純物高濃度領域７ｓ、７ｈと第１、第２ｎ型オフセット領域７ａ、７ｂ、７ｅ、７ｆは、それぞれｎ型ソース／ドレイン領域７ｓ、７ｄとなる。
次に、レジストパターン３０を除去した後に、シリコン基板１の上方に金属膜３１として、コバルト膜とチタン膜をスパッタ法により形成する。
続いて、例えば温度４００℃〜９００℃の熱処理を行うことによって、第１〜第６のゲート電極１３ａ〜１３ｆを構成するポリシリコン膜１３とコバルト膜をシリサイド反応させる。これと同時に、ｐ型ソース／ドレイン領域３ｓ、３ｄ、５ｓ、５ｄ、７ｓ、７ｄとｎ型ソース／ドレイン領域４ｓ、４ｄ、６ｓ、６ｄ、８ｓ、８ｄを構成するシリコンもコバルトとシリサイド反応させる。
この後に、チタン膜をアンモニアと過酸化水素水の混合溶液により除去し、さらにコバルト膜をフッ酸等の溶液を使用して除去する。
なお、シリサイド層を形成するための金属膜の材料は、コバルトに限られるものではなく、ニッケル、チタン、その他の金属であってもよい。
これにより、図１Ｒに示すように、第１〜第６のゲート電極１３ａ〜１３ｆの上面にシリサイド層３１ａ〜３１ｆが形成される。さらに、ｎ型不純物高濃度領域３ｇ、３ｈ、５ｅ、５ｆ、７ｇ、７ｈとｐ型不純物高濃度領域４ｇ、４ｈ、６ｓ、６ｄ、８ｅ、８ｆのそれぞれの表面にシリサイド層３１ｇ〜３１ｒが形成される。
以上の工程により、第１のＰウェル３には、第１のゲート電極１３ａ、ｎ型ソース／ドレイン領域３ｓ、３ｄ等を含む第１のＮＭＯＳトランジスタＴ１が形成される。また、第１のＮウェル４には、第２のゲート電極１３ｂ、ｐ型ソース／ドレイン領域４ｓ、４ｄ等を含む第１のＰＭＯＳトランジスタＴ２が形成される。
また、第２のＰウェル５には、第３のゲート電極１３ｃ、ｎ型ソース／ドレイン領域５ｓ、５ｄ等を含む第２のＮＭＯＳトランジスタＴ３が形成される。さらに、第２のＮウェル６には、第４のゲート電極１３ｄ、ｐ型ソース／ドレイン領域６ｓ、６ｄ等を含む第２のＰＭＯＳトランジスタＴ４が形成される。
第３のＰウェル７には、第５のゲート電極１３ｅ、ｎ型ソース／ドレイン領域７ｓ、７ｄ等を含む第３のＮＭＯＳトランジスタＴ５が形成される。さらに、第３のＮウェル８には、第６のゲート電極１３ｆ、ｐ型ソース／ドレイン領域８ｓ、８ｄ等を含む第３のＰＭＯＳトランジスタＴ６が形成される。
第３のＮＭＯＳトランジスタＴ５を構成するｎ型ソース／ドレイン領域７ｓ、７ｄは、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ３を構成するｎ型ソース／ドレイン領域３ｓ、３ｄ、５ｓ、５ｄよりも深く形成されている。また、第３のＰＭＯＳトランジスタＴ６を構成するｐ型ソース／ドレイン領域８ｓ、８ｄは、第１、第２のＰＭＯＳトランジスタＴ２、Ｔ４を構成するｐ型ソース／ドレイン領域４ｓ、４ｄ、６ｓ、６ｄよりも深く形成されている。
次に、図１Ｓに示すように、第１〜第３のＮＭＯＳトランジスタＴ１、Ｔ３、Ｔ５、第１〜第３のＰＭＯＳトランジスタＴ２、Ｔ４、Ｔ６及び第２絶縁膜２５等を覆う第３絶縁膜３２を形成する。第３絶縁膜３２は、エッチングストッパとして機能する膜、例えばシリコン窒化膜をプラズマＣＶＤ法により例えば７０ｎｍの厚さに形成する。
次に、図１Ｔを参照して、第３絶縁膜３１を形成した後の工程について説明する。
第３絶縁膜３２上に、第１層間絶縁膜３３としてボロンリンシリカガラス（ＢＰＳＧ）膜をＣＶＤ法により１６００ｎｍの厚さに形成した後に、ＢＰＳＧ膜を熱処理により平坦化する。なお、第１層間絶縁膜３３として、例えばＣＶＤ法によりシリコン酸化膜を形成する。
次に、第１層間絶縁膜３３と第３絶縁膜３２をフォトリソグラフィー法によりパターニングすることにより、ｎ型ソース／ドレイン領域３ｓ、３ｄ、５ｓ、５ｄ、７ｓ、７ｄとｐ型ソース／ドレイン領域４ｓ、４ｄ、６ｓ、６ｄ、８ｓ、８ｄのそれぞれの上にコンタクトホール３３ａ〜３３ｌを形成する。なお、コンタクトホールは、第１〜第６のゲート電極１３ａ〜１３ｆ又はそれらに接続する配線の上にも形成される。
コンタクトホール３３ａ〜３３ｌを形成するための第１層間絶縁膜３３のエッチングは、エッチングストッパとなる第３絶縁膜３２に対して選択的にエッチングできる条件とする。
これにより、第３絶縁膜３２の複数箇所を同時にエッチングできることになるので、コンタクトホール３３ａ〜３３ｈが素子分離絶縁層２にはみ出したとしても、素子分離絶縁層２の過剰なエッチングを抑制できる。
続いて、コンタクトホール３３ａ〜３３ｒ内と第１層間絶縁膜３３上面に、チタン膜、窒化チタン膜、タングステン膜を順に形成する。その後に、それらの膜をＣＭＰ法によって、第１層間絶縁膜３３上から除去するとともに第１層間絶縁膜３３の上面を平坦にする。
これにより、コンタクトホール３３ａ〜３３ｌ内に残されたチタン膜、チタンナイトライド膜、タングステン膜を導電性コンタクトプラグ３４ａ〜３４ｌとする。なお、導電性コンタクトプラグは、第１〜第６のゲート電極１３ａ〜１３ｆの上にも形成される。
続いて、第１層間絶縁膜３３及び導電性コンタクトプラグ３４ａ〜３４ｌの上に、Ｔｉ膜、アルミニウム膜、チタン膜、窒化チタン膜からなる導電膜を例えばスパッタリング法により順に形成する。
そして、導電膜をフォトリソグラフィー法によりパターニングすることにより、導電性コンタクトプラグ３４ａ〜３４ｓに接続される導電パッド、配線等の導電パターン３５を形成する。
その後に、導電パターン３５を覆う第２層間絶縁膜３６を形成し、さらに第２層間絶縁膜３６をパターニングすることにより導電パターン３５の一部の上に複数のビアホールを形成する。さらに、ビアホール内にビアプラグ３７ａ〜３７ｌを形成する。ビアプラグ３７ａ〜３７ｌの形成方法は、例えば、導電性コンタクトプラグ４３ａ〜４３ｌと同じ形成方法を採用する。
その後に、第２層間絶縁膜３６の上に、導電パターン３８、第３層間絶縁膜３９、ビアプラグ４０ａ〜４０ｌ、導電パターン４１、第４層間絶縁膜４２、ビアプラグ４３ａ〜４３ｌ、導電パターン４４、第５層間絶縁膜４５を順に形成する。
さらに、第５層間絶縁膜４５の上に最上保護膜としてシリコン窒化膜４６を形成する。
以上のような半導体装置の製造工程によれば、高耐圧トランジスタ形成領域Ｂのゲート電極１３ｅ、１３ｆの上面上に第１絶縁膜１５を形成した状態で、ゲート電極１３ｅ、１３ｆのそれぞれの両側に不純物をイオン注入してソース／ドレイン領域７ｓ、７ｄ、８ｓ、８ｄを形成している。
これにより、第１絶縁膜１５及びゲート電極１３ｅ、１３ｆによってシリコン基板１へのイオンの突き抜けが防止される。
また、本実施形態によれば、高耐圧トランジスタ形成領域Ｂにおいて第２絶縁膜２５に
覆われたソース／ドレイン領域及びゲート電極１３ｅ、１３ｆを露出させる方法として、サイドウォールを形成せずに、第２絶縁膜２５をパターニングする方法を採用している。
また、第２絶縁膜２５のパターニングについて、低耐圧トランジスタ形成領域Ａにおけるサイドウォール２７ａ〜２７ｄの形成と、高耐圧トランジスタ形成領域Ｂにおけるゲート開口部２５ａ、２５ｄ及びＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの形成とを別工程にしている。
これにより、第１絶縁膜１５及び第２絶縁膜２５にゲート開口部２５ａ、２５ｄを形成する際に、素子分離絶縁層２をレジストパターン２８により覆うことにより、素子分離絶縁層２の過剰なエッチングを防止することができる。
ところで、第１絶縁膜１５は、その上の第２絶縁膜２５に比べて厚く形成されている。このため、サイドウォール２７ａ〜２７ｄとゲート開口部２５ａ、２５ｄの形成を同じエッチング工程で行うとすれば、低耐圧トランジスタ形成領域Ａで露出する素子分離絶縁層２のエッチングが過剰になる恐れがある。
素子分離絶縁層２が過剰にエッチングされると、低耐圧トランジスタ形成領域ＡのＰウェル３、５及びＮウェル４、６の側部にソース／ドレイン領域３ｓ、３ｄ、４ｓ、４ｄ、５ｓ、５ｄ、６ｓ、６ｄよりも深い凹部が形成されるおそれがある。そして、凹部に導電性プラグ３４ａ〜３４ｈが入れば、ソース／ドレイン領域３ｓ、３ｄ、４ｓ、４ｄ、５ｓ、５ｄとＰウェル３、５又はＮウェル４、６が短絡するおそれがある。これに対し、本実施形態によれば、その凹部の形成が防止される。
また、本実施形態によれば、サイドウォール２７ａ〜２７ｄ、ゲート開口部２５ａ、２５ｂ、Ｓ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆを形成した後に、ゲート電極１３ａ〜１３ｆ、ソース／ドレイン領域３ｓ、３ｄ等の表面に同時にシリサイド層を形成している。これにより、シリサイド形成のスループットが向上し、また、ゲート電極１３ａ〜１３ｆを低抵抗にすることができる。
（第２の実施の形態）
図４Ａ〜図４Ｊは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。なお、図４Ａ〜図４Ｊにおいて、図１Ａ〜図１Ｔに示す符号と同一符号は同一要素を示している。
次に、図４Ａに示す構造を形成するまでの工程を説明する。
まず、第１実施形態に示したと同様に、シリコン基板１に素子分離絶縁層２を形成する。その後に、低耐圧トランジスタ形成領域Ａに第１、第２のＰウェル３、５と第１、第２のＮウェル４、６を形成し、さらに高耐圧トランジスタ形成領域Ｂに第３のＰウェル７、第３のＮウェル８を形成する。その後に、第１実施形態と同様に、低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂのシリコン基板１の表面に第１〜第３のゲート絶縁膜１０、１１、１２を形成する。さらに、第１実施形態と同様に、第１〜第３のゲート絶縁膜１０、１１、１２及び素子分離絶縁層２の上にポリシリコン膜１３を形成する。
なお、本実施形態では、第３のＮウェル８の上層部に埋込チャネル領域を形成しない構造を採用している。
次に、不純物がイオン注入されていない状態のポリシリコン膜１３の上に、第１実施形態と同様な成長条件により第１絶縁膜１５を形成する。
続いて、第１実施形態と同様に第１絶縁膜１５の上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン１６を形成する。レジストパターン１６は、高耐圧トランジスタ形成領域Ｂの第１絶縁膜１５を覆い、さらに低耐圧トランジスタ形成領域Ａの第１絶縁膜１５を露出する形状を有している。
その後に、図４Ｂに示すように、レジストパターン１６から露出した第１絶縁膜１５をエッチングすることにより、低耐圧トランジスタ形成領域Ａのポリシリコン膜１３を露出する。この場合、低耐圧トランジスタ形成領域Ａのポリシリコン膜１３の縁は、素子分離絶縁層２の上に位置してもよい。
第１絶縁膜１５であるシリコン酸化膜のエッチング条件は、特に限定されないが、第１実施形態で説明したように、ドライエッチング法とウェットエッチング法を併用することが好ましい。
レジストパターン１６を除去した後に、第１実施形態と同様な方法により、ポリシリコン膜１３と第１絶縁膜１５をパターニングすることにより、図４Ｃに示すように、第１〜第６のゲート電極１３ａ〜１３ｆを形成する。高耐圧トランジスタ形成領域Ｂの第５、第６のゲート電極１３ｅ、１３ｆの上面と、高耐圧トランジスタ形成領域Ｂの周辺の素子分離絶縁層２の上に残されたポリシリコン膜１３の上面は、それぞれ第１絶縁膜１５に覆われている。
次に、第１実施形態に示したと同様な方法によりシリコン基板１内にｎ型不純物又はｐ型不純物をイオン注入する。
これにより、図４Ｄに示すように、第５のゲート電極１３ｅの両側の第３のＰウェル７内に、第１、第２ｎ型オフセット領域７ａ、７ｂ、７ｅ、７ｆを形成する。また、第６のゲート電極１３ｆの両側の第３のＮウェル８内に、ｐ型オフセット領域８ｅ、８ｆを形成する。
イオン注入時には、第１絶縁膜１５及び第５のゲート電極１３ｅによって、それらの下の第３のＰウェル７へのイオンの突き抜けが防止される。これにより、第１絶縁膜１５を突き抜けた不純物は第５のゲート電極１３ｅ内に注入される。また、第１絶縁膜１５及び第６のゲート電極１３ｆによって、それらの下の第３のＮウェル８へのイオンの突き抜けが防止される。これにより、第１絶縁膜１５を突き抜けた不純物は第６のゲート電極１３ｆ内に注入される。
さらに、第１のゲート電極１３ａの両側の第１のＰウェル３内に、ｎ型エクステンション領域３ｅ、３ｆとｐ型不純物高濃度領域３ａ、３ｂを形成する。また、第２のゲート電極１３ｂの両側の第１のＮウェル４内に、ｐ型エクステンション領域４ｅ、４ｆとｎ型不純物高濃度領域４ａ、４ｂを形成する。さらに、第３のゲート電極１３ｃの両側の第２のＰウェル５内に、ｎ型エクステンション領域５ｅ、５ｆを形成する。
この後に、図４Ｅに示すように、第１〜第３のゲート絶縁膜１０、１１、１２及び第１〜第６のゲート電極１３ａ〜１３ｆの上に、第２絶縁膜２５としてシリコン酸化膜をＣＶＤ法により５０ｎｍ〜１５０ｎｍ、例えば１００ｎｍの厚さに形成する。
続いて、第１実施形態と同様な条件で、低耐圧トランジスタ形成領域Ａの第２絶縁膜２５と第１、第２のゲート絶縁膜１０、１１を構成するシリコン酸化膜を略垂直方向にエッチングする。この場合、高耐圧トランジスタ形成領域Ｂはレジストパターンによって覆われる。
これにより、図４Ｆに示すように、第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６の一部を露出するとともに第１〜第４のゲート電極１３ａ〜１３ｄのそれぞれの側壁に第２絶縁膜２５をサイドウール２７ａ〜２７ｄとして残す。この場合、第１〜第４のゲート電極１３ａ〜１３の上面も露出する。
また、低耐圧トランジスタ形成領域Ａの周辺に露出した素子分離絶縁層２を構成するシリコン酸化膜もエッチングされ、第２のゲート絶縁膜１１の厚さにほぼ等しい深さの段差
２ａが素子分離絶縁層２に発生する。
次に、図４Ｇに示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２８を形成する。レジストパターン２８は、高耐圧トランジスタ形成領域Ｂ、素子分離絶縁層２と低耐圧トランジスタ形成領域Ａを覆うとともに、高耐圧トランジスタ形成領域Ｂでは第３のＰウェル７と第３のＮウェル８の上に複数の第１〜第６の開口２８ａ〜２８ｆを有している。
第１の開口２８ａは、第５のゲート電極１３ｅの上面の中央領域に形成されている。また、第２、第３の開口２８ｂ、２８ｃは、ｎ型第２オフセット領域７ｅ、７ｆの一部の上方であって第５のゲート電極１３ｅ及び素子分離絶縁層２から離れた領域に形成される。
また、第４の開口２８ｄは、第６のゲート電極１３ｆの上面の中央領域に部分的に重なる位置に形成されている。また、第５、第６の開口２８ｅ、２８ｆは、ｐ型オフセット領域８ｅ、８ｆの一部の上方であって第６のゲート電極１３ｆ及び素子分離絶縁層２から離れた領域に形成される。
次に、レジストパターン２８をマスクに使用して、第２絶縁膜２５、第１絶縁膜１５及び第３のゲート絶縁膜１２を構成するシリコン酸化膜を略垂直方向にエッチングする。そのエッチングは、第１実施形態に示した条件と同様に設定される。
これにより、第５、第６のゲート電極１３ｅ、１３ｆの中央上部を露出する第１、第２のゲート開口部２５ａ、２５ｄを第１実施形態と同様の位置に形成する。同時に、ｎ型第２オフセット領域７ｅ、７ｆ、ｐ型オフセット領域８ｅ、８ｆのそれぞれの一部を露出するＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆを第１実施形態と同様な位置に形成する。
これにより、Ｓ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆをゲート電極１３ｅ、１３ｆから所定間隔で離すことにより、接合耐圧の低下を防止でき、また、素子分離絶縁層２が露出することを防止できる。さらに、第１、第２のゲート開口部２５ａ、２５ｂの位置ズレにより、ゲート電極周辺に第１、第２のゲート開口部２５ａ、２５ｂがはみ出すことを防止できる。
次に、レジストパターン２８を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図４Ｈに示すレジストパターン５１を形成する。
レジストパターン５１は、第１、第２、第３のＮウェル４、６の領域を個別に露出する開口５１ａ、５１ｂ、５１ｃを有している。なお、第１、第２及び第３のＰウェル３、５、７はレジストパターン５１により覆われる。
続いて、レジストパターン５１をマスクに使用し、開口５１ａ、５１ｂ、５１ｃを通してｐ型不純物であるホウ素イオンをＮウェル４、６とｐ型オフセット領域８ｅ、８ｆ内に注入する。この場合、ゲート電極１３ｂ、１３ｄ、サイドウォール２５ｂ、２５ｄ及び第２絶縁膜２５はマスクとして機能する。
そのイオン注入条件は、例えば、ホウ素イオンの加速度を５ｋｅＶ、ドーズ量を２．０×１０15ｃｍ-2の条件とする。
これにより、第１のＮウェル４内では、第２のゲート電極１３ｂの両側にｐ型不純物高濃度領域４ｇ、４ｈが形成される。ｐ型不純物高濃度領域４ｇ、４ｈとｐ型エクステンション領域４ｅ、４ｆは、ｐ型ソース／ドレイン領域４ｓ、４ｄとなる。
また、第２のＮウェル６内では、第４のゲート電極１３ｄの両側に、ｐ型ソース／ドレイン領域６ｓ、６ｄとしてｐ型不純物高濃度領域が形成される。
ｐ型オフセット領域８ｅ、８ｆ内では、第６のゲート電極１３ｆの両側にｐ型不純物高濃度領域８ｇ、８ｈが形成される。ｐ型不純物高濃度領域８ｇ、８ｈとｐ型オフセット領域８ｅ、８ｆは、ｐ型ソース／ドレイン領域８ｓ、８ｄとなる。
ｐ型不純物イオンは、第２、第４のゲート電極１３ｂ、１３ｄにも注入され、さらに、第２のゲート開口部２５ｂを通して第６のゲート電極１３ｆにも注入される。これにより、第２、第４及び第６のゲート電極１３ｂ、１３ｄ、１３ｆは導電パターンとなる。
次に、レジストパターン５１を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図４Ｉに示すように、レジストパターン５２を形成する。
レジストパターン５２は、第１、第２、第３のＰウェル３、５、７を個別に露出する開口５２ａ、５２ｂ、５２ｃを有している。なお、第１、第２及び第３のＮウェル４、５、８はレジストパターン５２により覆われる。
続いて、レジストパターン５１をマスクにして、開口５２ａ、５２ｂ、５２ｃを通してリンイオンをｎ型不純物イオンとして第１、第２のＰウェル３、５内と第３のＰウェル７の第２ｎ型オフセット領域７ｅ、７ｆ内に注入する。この場合、ゲート電極１３ａ、１３ｃ、サイドウォール２５ａ、２５ｃ及び第２絶縁膜２５はマスクとして機能する。
そのイオン注入条件は、例えば、リンイオンの加速度を１３ｋｅＶ、ドーズ量を２．０×１０15ｃｍ-2の条件とする。
これにより、第１のＰウェル３内では、第１のゲート電極１３ａの両側にｎ型不純物高濃度領域３ｇ、３ｈが形成される。ｎ型不純物高濃度領域３ｇ、３ｈ及びこれに接続するｎ型エクステンション領域３ｅ、３ｆは、ｎ型ソース／ドレイン領域３ｓ、３ｄとなる。
また、第２のＰウェル５内では、第３のゲート電極１３ｃの両側に、型不純物高濃度領域５ｇ、５ｈが形成される。ｎ型不純物高濃度領域５ｇ、５ｈとｎ型エクステンション領域５ｅ、５ｆは、ｎ型ソース／ドレイン領域５ｓ、５ｄとなる。
第２ｎ型オフセット領域７ｅ、７ｆ内では、第５のゲート電極１３ｅの両側にｎ型不純物高濃度領域７ｇ、７ｈが形成される。ｎ型不純物高濃度領域７ｇ、７ｈと第１、第２ｎ型オフセット領域７ａ、７ｂ、７ｅ、７ｆは、ｎ型ソース／ドレイン領域７ｓ、７ｄとなる。
ｎ型不純物イオンは、第１、第３のゲート電極１３ｂ、１３ｄにも注入され、さらに、第１のゲート開口部２５ａを通して第５のゲート電極１３ｆにも注入される。これにより、第１、第３及び第５のゲート電極１３ａ、１３ｃ、１３ｅは低抵抗化されて導電パターンとなる。
その後、レジストパターン５２を除去する。
次に、図４Ｊに示す構造を形成するまでの工程を説明する。
まず、第１実施形態に示した方法によって、第１〜第６のゲート電極１３ａ〜１３ｆの上面にシリサイド層３１ａ〜３１ｆを形成する。これと同時に、ｎ型不純物高濃度領域３ｇ、３ｈ、５ｇ、５ｈ、７ｇ、７ｈとｐ型不純物高濃度領域４ｇ、４ｈ、６ｇ、６ｈ、８ｇ、８ｈのそれぞれの表面にシリサイド層３１ｇ〜３１ｒを形成する。
なお、素子分離絶縁層２上に残されたポリシリコン膜１３が露出している場合には、その表面にシリサイド層３１ｔが形成される。
以上の工程により、第１実施形態と同様に、第１〜第３のＮＭＯＳトランジスタＴ１、
Ｔ３、Ｔ５と、第１〜第３のＰＭＯＳトランジスタＴ２、Ｔ４、Ｔ６が形成される。
続いて、第１〜第３のＮＭＯＳトランジスタＴ１、Ｔ３、Ｔ５、第１〜第３のＰＭＯＳトランジスタＴ２、Ｔ４、Ｔ６及び第２絶縁膜２５等を覆う第３絶縁膜３２、例えばシリコン窒化膜をプラズマＣＶＤ法により形成する。
この後に、第１層間絶縁膜３３等を形成するが、それらの工程は第１実施形態と同様である。
以上の工程では、ｎ型不純物高濃度領域３ｇ、３ｈ、５ｇ、５ｈ、７ｇ、７ｈ、ｐ型不純物高濃度領域４ｇ、４ｈ、６ｇ、６ｈ、８ｇ、８ｈを形成するための不純物イオン注入時に、第１〜第６のゲート電極１３ａ〜１３ｆに不純物を導入している。これにより、第１〜第６のゲート電極１３ａ〜１３ｆを低抵抗化するためだけのイオン注入工程が不要になり、半導体装置製造のスループットが向上する。
また、高耐圧トランジスタ形成領域Ｂのゲート電極１３ｅ、１３ｆの上には、第１実施形態と同様に、第１絶縁膜１５を形成している。従って、ｎ型オフセット領域７ａ、７ｂ、７ｅ、７ｆとｐ型オフセット領域８ｅ、８ｆを形成するためのイオン注入時に、ゲート電極１３ｅ、１３ｆの不純物イオンの突き抜けを防止できる。
また、低耐圧トランジスタ形成領域Ａのサイドウォール２７ａ〜２７ｄの形成と、高耐圧トランジスタ形成領域Ｂのゲート開口部２５ａ、２５ｂ及びＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの形成とを別工程としている。
従って、ゲート開口部２５ａ、２５ｂ及びＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆの形成時には、第１実施形態と同様に、素子分離絶縁層２の過剰なエッチングを防止することができる。
また、低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂのゲート電極１３ａ〜１３ｆ、ｎ型不純物高濃度領域３ｇ、３ｈ、５ｇ、５ｈ、７ｇ、７ｈ及びｐ型不純物高濃度領域４ｇ、４ｈ、６ｇ、６ｈ、８ｇ、８ｈの表面にそれぞれ同時にシリサイド層を形成した。これにより、半導体装置製造のスループットを向上することができる。
（第３の実施の形態）
図５Ａ〜図５Ｏは、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。なお、図５Ａ〜図５Ｏにおいて、図４Ａ〜図４Ｊに示す符号と同一符号は同一要素を示している。
まず、図５Ａにおいて、第２実施形態に示したと同様に、シリコン基板１に素子分離絶縁層２を形成する。その後に、低耐圧トランジスタ形成領域Ａに第１、第２のＰウェル３、５と第１、第２のＮウェル４、６を形成し、さらに高耐圧トランジスタ形成領域Ｂに第３のＰウェル７、第３のＮウェル８を形成する。
続いて、第２実施形態と同様に、低耐圧トランジスタ形成領域Ａと高耐圧トランジスタ形成領域Ｂのシリコン基板１の表面に第１〜第３のゲート絶縁膜１０、１１、１２を形成する。さらに、第２実施形態と同様に、第１〜第３のゲート絶縁膜１０、１１、１２及び素子分離絶縁層２の上にポリシリコン膜１３を形成する。
次に、不純物がイオン注入されない状態のポリシリコン膜１３の上に、第１絶縁膜５３としてシリコン窒化膜をＣＶＤ法により１５０ｎｍの厚さに形成する。
続いて、第１絶縁膜５３の上にフォトレジストを塗布し、これを露光、現像することにより、高電圧ゲート電極形成用のレジストパターン５４を形成する。
レジストパターン５４は、低耐圧トランジスタ形成領域Ａを覆うとともに、高耐圧トランジスタ形成領域Ｂにおける第３のＰウェル７及び第３のＮウェル８の上方でゲート電極の平面形状を有している。なお、レジストパターン５４により低耐圧トランジスタ形成領
域Ａと高耐圧トランジスタ形成領域Ｂの境界の素子分離絶縁層２を覆ってもよい。
その後に、レジストパターン５４をマスクに使用して第１絶縁膜５３及びポリシリコン膜１３をエッチングする。
第１絶縁膜５３のエッチングは、例えば、Ｃ４Ｆ３とＣＨＦ３と酸素（Ｏ２）を使用するドライエッチング法を採用するが、第１実施形態と同様に、ドライエッチングとウェットエッチングを併用してもよい。また、ポリシリコン膜３のエッチング条件は、第２実施形態と同様にする。
このエッチングにより高耐圧トランジスタ形成領域Ｂのポリシリコン膜１３がパターニングされて、図５Ｂに示すように、第５、第６のゲート電極１３ｅ、１３ｆが形成される。第５、第６のゲート電極１３ｅ、１３ｆは、それぞれ第３ゲート絶縁膜１２を介して第３のｐウェル７、第３のＮウェル８の上に形成される。
レジストパターン５４を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図５Ｃに示すレジストパターン５５を形成する。
レジストパターン５５は、第３のＰウェル７の上方を露出する開口５５ａを有するとともに、低耐圧トランジスタ形成領域Ａと第３のＮウェル８の上方を覆う形状を有している。
その後に、レジストパターン５５をマスクに使用し、開口５５ａを通してリンイオンを第３のＰウェル７内に注入する。この場合、第５のゲート電極１３ｅとその上の第１絶縁膜５３はマスクになる。これにより、第３のＰウェル７内では第５のゲート電極１３ｅの下方で分離される２つの第１ｎ型オフセット領域７ａ、７ｂが形成される。リンイオン注入の条件は、第１実施形態におけるｎ型第１オフセット領域７ａ、７ｂの形成工程と同様な条件とする。
レジストパターン５５を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図５Ｄに示すレジストパターン５６を形成する。
レジストパターン５６は、低耐圧トランジスタ形成領域Ａと第３のＮウェル８を覆い、さらに第５のゲート電極１３ｅ及びその周囲を覆うとともに、第５のゲート電極１３ｅの両側の第１ｎ型オフセット領域７ａ、７ｂを露出する開口５６ａ、５６ｂを有している。
その後に、レジストパターン５１をマスクに使用し、開口５６ａ、５６ｂを通してリンイオンを第３のＰウェル７内に注入することにより、第５のゲート電極１３ｅから離れた位置に、高不純物濃度の第２ｎ型オフセット領域７ｅ、７ｆを形成する。この場合のリンイオン注入は、第１実施形態における第２ｎ型オフセット領域７ｅ、７ｆの形成工程と同様な条件とする。
次に、レジストパターン５６を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより図５Ｅに示すレジストパターン５７を形成する。レジストパターン５７は、第３のＮウェル８を露出する開口５７ａを有するとともに、低耐圧トランジスタ形成領域Ａと第３のＮウェル８を覆う形状を有している。
その後に、レジストパターン５１をマスクに使用し、開口５７ａを通してホウ素イオンを第３のＮウェル８内に注入することにより、第６のゲート電極１３ｆの両側にｐ型オフセット領域８ｅ、８ｆを形成する。この場合のホウ素イオン注入の条件は、第２実施形態におけるｐ型オフセット領域８ｅ、８ｆの形成工程と同様な条件とする。
以上のイオン注入工程では、第５、第６のゲート電極１３ｅ、１３ｆの上に第１絶縁膜５３が形成されているので、不純物イオンのシリコン基板１への突き抜けが防止される。
その後、レジストパターン５７を除去する。
次に、図５Ｆに示す構造を形成するまでの工程を説明する。
まず、第５、第６のゲート電極１３ｅ、１３ｆの両側に露出している第３のゲート絶縁膜１２をエッチングする。エッチング方法として、ＣＨＦ３とＣＦ４とＡｒの混合ガス系によるドライエッチングを採用する。
そのエッチングにおいて、高耐圧トランジスタ形成領域Ｂの周縁で露出する素子分離絶縁膜２もシリコン酸化膜から構成されているので、素子分離絶縁膜２もエッチングされて薄くなり、段差２ｂが生じる。
続いて、窒化シリコンからなる第１絶縁膜５３を除去する。エッチング方法として、Ｃ４Ｆ３とＣＨＦ３とＯ２の混合ガス系によるドライエッチングを採用する。これにより、ポリシリコン膜１３と第５、第６のゲート電極１３ｅ、１３ｆの上面が露出する。
次に、図５Ｇに示す構造を形成するまでの工程を説明する。
シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することにより、低電圧、中電圧ゲート電極形成用のレジストパターン５８を形成する。
レジストパターン５８は、低耐圧トランジスタ形成領域Ａにおける第１、第２のＰウェル３、５及び第１、第２のＮウェル４、６の上で、それぞれゲート電極の平面形状を有している。また、レジストパターン５８は、高耐圧トランジスタ形成領域Ｂ及びその周辺を覆う形状を有している。
その後に、レジストパターン５８をマスクに使用してポリシリコン膜１３をエッチングする。
このエッチングにより低耐圧トランジスタ形成領域Ａのポリシリコン膜１３はパターニングされて第１〜第４のゲート電極１３ａ、１３ｂ、１３ｃ、１３ｄが形成される。第１、第２のゲート電極１３ａ、１３ｂは、それぞれ第１ゲート絶縁膜１０を介して第１のｐウェル３、第１のＮウェル４の上に形成される。また、第３，第４のゲート電極１３ｃ、１３ｄは、それぞれ第２のゲート絶縁膜１１を介して第２のＰウェル５、第２のＮウェル６の上に形成される。
なお、図５Ｇにおいて、ポリシリコン膜１３のパターニング後に、高耐圧トランジスタ形成領域Ｂと低耐圧トランジスタ形成領域Ａの境界の素子分離絶縁膜２の上にポリシリコン膜１３の一部が残されている。
次に、図５Ｈに示すように、第１実施形態で示したと同様な方法により、第１のゲート電極１３ａの両側の第１のＰウェル３内に、ｎ型エクステンション領域３ｅ、３ｆとｐ型不純物高濃度領域３ａ、３ｂを形成する。また、第２のゲート電極１３ｂの両側の第１のＮウェル４内に、ｐ型エクステンション領域４ｅ、４ｆとｎ型不純物高濃度領域４ａ、４ｂを形成する。さらに、第３のゲート電極１３ｃの両側の第２のＰウェル５内に、ｎ型エクステンション領域５ｅ、５ｆを形成する。
この後に、図５Ｉに示すように、第１〜第３のゲート絶縁膜１０、１１、１２及び第１〜第６のゲート電極１３ａ〜１３ｆ及び素子分離絶縁層２の上に、第２絶縁膜２５としてシリコン酸化膜をＣＶＤ法により１００ｎｍの厚さに形成する。
次に、図５Ｊに示す構造を形成するまでの工程を説明する。
まず、第２絶縁膜２５の上にフォトレジストを塗布し、これを露光現像することによりレジストパターン５９を形成する。レジストパターン５９は、低耐圧トランジスタ形成領域Ａで第２絶縁膜２５を露出するとともに、高耐圧トランジスタ形成領域Ｂでは第３のＰウェル７と第３のＮウェル８の上に第１〜第６の開口５９ａ〜５９ｆを有している。
第１の開口５９ａは、第５のゲート電極１３ｅの上面の中央領域に形成されている。ま
た、第２、第３の開口５９ｂ、５９ｃは、第２ｎ型オフセット領域７ｅ、７ｆの一部の上方であって第５のゲート電極１３ｅ及び素子分離絶縁層２から離れた領域に形成される。
第４の開口５９ｄは、第６のゲート電極１３ｆの上面の中央領域に形成されている。また、第５、第６の開口５９ｅ、５９ｆは、ｐ型オフセット領域８ｅ、８ｆの一部の上方であって第６のゲート電極１３ｆ及び素子分離絶縁層２から離れた領域に形成される。
続いて、レジストパターン５９をマスクに使用して、第２絶縁膜２５及び第１、第２のゲート絶縁膜１０、１１を構成するシリコン酸化膜を略垂直方向にエッチングする。
そのエッチングにより、低耐圧トランジスタ形成領域Ａの第１〜第４のゲート電極１３ａ〜１３ｄの側面に第２絶縁膜２５をサイドウォール２７ａ〜２７ｄとして残す。
同時に、高耐圧トランジスタ形成領域Ｂでは、第１、第４の開口５９ａ、５９ｄを通して第２絶縁膜２５を構成するシリコン酸化膜をエッチングして第５、第６のゲート電極１３ｅ、１３ｆの中央上部を露出する第１、第２のゲート開口部２５ａ、２５ｄを形成する。さらに、第２、第３、第５及び第６の開口５９ｂ、５９ｃ、５９ｅ、９ｆを通して第３のゲート絶縁膜１２をエッチングすることにより、第２ｎ型オフセット領域７ｅ、７ｆ、ｐ型オフセット領域８ｅ、８ｆの一部を露出するＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆを形成する。
第１、第２のゲート開口部２５ａ、２５ｄとＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆは、第１実施形態に示したと同じ位置に形成される。
この状態では、第５、第６のゲート電極１３ｅ、１３ｆの上には第２実施形態で示した第１絶縁膜が形成されていないので、第２実施形態に比べて、第１絶縁膜のエッチング時間が短縮される。
なお、高耐圧トランジスタ形成領域Ｂの周囲の素子分離絶縁膜２の上に残されたポリシリコン膜１３の一方の側壁にはサイドウォール２７ｇが形成される。また、ポリシリコン膜１３の他方の側壁は第２絶縁膜２５及びレジストパターン５９に覆われている。
そのようなエッチングを終えた後に、レジストパターン５９を除去する。
次に、シリコン基板１の上方にフォトレジストを塗布し、これを露光、現像することにより、図５Ｋに示すレジストパターン６０を形成する。
レジストパターン６０は、第１、第２、第３のＮウェル４、６の領域を個別に露出する開口６０ａ、６０ｂ、６０ｃを有している。なお、第１、第２及び第３のＰウェル３、５、７はレジストパターン６０により覆われる。
続いて、レジストパターン６０をマスクに使用し、開口６０ａ、６０ｂ、６０ｃ及びＳ／Ｄコンタクトホール２５ｄ、２５ｅ、２５ｆを通してｐ型不純物であるホウ素イオンをＮウェル４、６とｐ型オフセット領域８ｅ、８ｆ内に注入する。この場合、ゲート電極１３ｂ、１３ｄ、サイドウォール２７ｂ、２７ｄ及び第２絶縁膜２５はマスクとして機能する。この場合のイオン注入条件は、第２実施形態においてレジストパターン５１を使用してイオン注入する場合のイオン注入条件と同じにする。
これにより、第１のＮウェル４内では、第２のゲート電極１３ｂの両側にｐ型不純物高濃度領域４ｇ、４ｈが形成される。ｐ型不純物高濃度領域４ｇ、４ｈとｐ型エクステンション領域４ｅ、４ｆは、ｐ型ソース／ドレイン領域４ｓ、４ｄとなる。また、第２のＮウェル６内では、第４のゲート電極１３ｄの両側に、ｐ型ソース／ドレイン領域６ｓ、６ｄとなるｐ型不純物高濃度領域が形成される。
ｐ型オフセット領域８ｅ、８ｆ内では、第６のゲート電極１３ｆの両側にｐ型不純物高
濃度領域８ｇ、８ｈが形成される。ｐ型不純物高濃度領域８ｇ、８ｈとｐ型オフセット領域８ｅ、８ｆは、ｐ型ソース／ドレイン領域８ｓ、８ｄとなる。
ｐ型不純物イオンは、第２、第４のゲート電極１３ｂ、１３ｄにも注入され、さらに、第２のゲート開口部２５ｄを通して第６のゲート電極１３ｆにも注入される。これにより、第２、第４及び第６のゲート電極１３ｂ、１３ｄ、１３ｆは低抵抗化されて導電パターンとなる。
次に、レジストパターン６０を除去した後に、シリコン基板１の上方に新たにフォトレジストを塗布し、これを露光、現像することにより、図５Ｌに示すように、レジストパターン６１を形成する。
レジストパターン６１は、第１、第２、第３のＰウェル３、５、７を個別に露出する開口６１ａ、６１ｂ、６１ｃを有している。なお、第１、第２及び第３のＮウェル４、５、８はレジストパターン６１により覆われる。
続いて、レジストパターン６１をマスクにし、開口６１ａ、６１ｂ、６１ｃ、Ｓ／Ｄコンタクトホール２５ａ、２５ｂ、２５ｃを通してｎ型不純物イオンとしてリンイオンを第１、第２のＰウェル３、５と第２ｎ型オフセット領域７ｅ、７ｆに注入する。この場合、ゲート電極１３ａ、１３ｃ、サイドウォール２７ａ、２７ｃ及び第２絶縁膜２５はマスクとして機能する。この場合のイオン注入条件は、第２実施形態においてレジストパターン５２を使用してイオン注入する場合のイオン注入条件と同じにする。
これにより、第１のＰウェル３内では、第１のゲート電極１３ａの両側にｎ型不純物高濃度領域３ｇ、３ｈが形成される。ｎ型不純物高濃度領域３ｇ、３ｈ及びｎ型エクステンション領域３ｅ、３ｆは、ｎ型ソース／ドレイン領域３ｓ、３ｄとなる。また、第２のＰウェル５内では、第３のゲート電極１３ｃの両側に、ｎ型ソース／ドレイン領域５ｓ、５ｄとしてｎ型不純物高濃度領域が形成される。
第２ｎ型オフセット領域７ｅ、７ｆ内では、第５のゲート電極１３ｅの両側にｎ型不純物高濃度領域７ｇ、７ｈが形成される。ｎ型不純物高濃度領域７ｇ、７ｈと第１、第２ｎ型オフセット領域７ａ、７ｂ、７ｅ、７ｆは、ｎ型ソース／ドレイン領域７ｓ、７ｄとなる。
ｐ型不純物イオンは、第１、第３のゲート電極１３ａ、１３ｃにも注入され、さらに、第１のゲート開口部２５ａを通して第５のゲート電極１３ｅにも注入される。これにより、第１、第３及び第５のゲート電極１３ａ、１３ｃ、１３ｅは低抵抗化されて導電パターンとなる。
その後、レジストパターン６１を除去する。
次に、図５Ｍに示すように、第２実施形態と同様な方法により、第１〜第６のゲート電極１３ａ〜１３ｆの上面にシリサイド層３１ａ〜３１ｆを形成する。同時に、ｐ型ソース／ドレイン領域３ｓ、３ｄ、５ｓ、５ｄ、７ｓ、７ｄとｎ型ソース／ドレイン領域４ｓ、４ｄ、６ｓ、６ｄ、８ｓ、８ｄのそれぞれの表面にシリサイド層３１ｇ〜３１ｒを形成する。なお、高耐圧トランジスタ形成領域Ｂにおける素子分離絶縁層２の上で露出しているポリシリコン膜１３の上層にもシリサイド膜３１ｓが形成される。
以上の工程により、第２実施形態と同様に、第１〜第３のＮＭＯＳトランジスタＴ１、Ｔ３、Ｔ５と、第１〜第３のＰＭＯＳトランジスタＴ２、Ｔ４、Ｔ６が形成される。
次に、図５Ｎに示すように、第１〜第３のＮＭＯＳトランジスタＴ１、Ｔ３、Ｔ５、第１〜第３のＰＭＯＳトランジスタＴ２、Ｔ４、Ｔ６及び第２絶縁膜２５等を覆う第３絶縁膜３２、例えばシリコン窒化膜をプラズマＣＶＤ法により形成する。
この後に、図５Ｏに示すように、第１の層間絶縁膜３３等を形成するが、それらの工程は第１実施形態と同様である。
以上のような工程に従えば、高耐圧トランジスタ形成領域Ｂにおいて第１絶縁膜５３に覆われた第５、第６のゲート電極１３ｅ、１３ｆを形成した後に、イオン注入により高耐圧トランジスタ形成領域Ｂにオフセット領域７ａ、７ｂ、７ｅ、７ｃ、８ａ、８ｂを形成している。これにより、オフセット領域７ａ、７ｂ、７ｅ、７ｃ、８ａ、８ｂを形成するためのイオン注入の際に、第１絶縁膜５３及びゲート電極１３ｅ、１３ｆによりシリコン基板１へのイオンの突き抜けを防止することができる。
その後に、第５、第６のゲート電極１３ｅ、１３ｆの両側の第３のゲート絶縁膜１２を除去し、さらにポリシリコン膜１３上の第１絶縁膜５３を除去した後に、低耐圧トランジスタ形成領域Ａのポリシリコン膜１３をパターニングして第１〜第４のゲート電極１３ａ〜１３ｄを形成している。
また、第１〜第６のゲート電極１３ａ〜１３ｆと第１〜第３のＰウェル３、５、７と第１〜第３のＮウェル４、６、８の上の絶縁膜を第２絶縁膜２５だけにしている。これにより、第２絶縁膜２５をパターニングすることにより、サイドウォール２７ａ〜２７ｄとゲート開口部２５ａ、２５ｄとＳ／Ｄコンタクトホール２５ｂ、２５ｃ、２５ｅ、２５ｆを同時に形成することができるので、第１、第２実施形態に比べて、スループットが向上する。
しかも、第２絶縁膜２５をパターニングする工程では、第５、第６のゲート電極１３ｅ、１３ｆの上には第１絶縁膜５３が存在しないので、ゲート開口部２５ａ、２５ｄの形成とサイドウォール２７ａ〜２７ｄの形成をほぼ同時に終了することができる。この結果、素子分離絶縁層２の過剰なエッチングが防止される。
本発明は、上述の実施形態に詳細が記載されている。しかし、本発明の精神と範囲から逸脱しない様々な態様と変更があることは明らかである。例えば、ここに記載されているプロセスの詳細な順序や組み合わせは実例にすぎず、また、本発明は、異なる又は追加のプロセス、又は異なる組み合わせ若しくは順序で使用されてもよい。さらに、例えば、ある実施形態における各特徴は、他の実施形態における他の特徴と混合、適合させることもできる。特徴は、追加的に明白に、要求に応じて加えられたり或いは取り去られたりされるかもしれない。従って、本発明は、添付の特許請求項及びそれらの対応特許の観点を除いて限定されない。
以上の実施形態について、さらに以下の付記を開示する。
（付記１）
半導体基板の第１活性領域の上方に、上面が第１絶縁膜に覆われた第１半導体パターンを形成する工程と、前記半導体基板の第２活性領域の上方に第２半導体パターンを形成する工程と、前記第１絶縁膜と前記第１半導体パターンと前記第２半導体パターンの上方に第２絶縁膜を形成する工程と、前記第２絶縁膜及び前記第１絶縁膜に、前記第１半導体パターンに達する開口部を形成する工程と、前記第２絶縁膜をエッチングして前記第２半導体パターンの側面にサイドウォールを形成する工程と、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上に金属膜を形成する工程と、前記第１半導体パターンと前記第２半導体パターンを前記金属膜と反応させることにより、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上にシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記２）
前記第１活性領域と前記第２活性領域の間に素子分離絶縁層が形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記サイドウォールを形成する工程は、前記第１活性領域を覆う第１マスクパターンを使用して行い、前記開口部を形成する工程は、前記第２活性領域を覆う第２マスクパターンを使用して行われることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）
前記第２マスクパターンは、前記素子分離絶縁層を覆うことを特徴とする付記２又は付記３に記載の半導体装置の製造方法。
（付記５）
前記半導体基板内における前記第１活性領域と前記第２活性領域は、同じ導電型半導体領域であることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記第１半導体パターンは、前記半導体基板上に形成された第１ゲート絶縁膜上に形成され、前記第２半導体パターンは、前記半導体基板上に形成されて前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜上に形成されることを特徴とする付記１乃至付記５に記載の半導体装置の製造方法。
（付記７）
前記第１半導体パターンの幅は、前記第２半導体パターンの幅よりも広いことを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記開口部は、前記第１半導体パターンの上面の一部の上に形成されることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記第１半導体パターンに不純物を注入する工程と、前記第２半導体パターンに不純物を注入する工程と、を有することを特徴とする付記１乃至付記８に記載の半導体装置の製造方法。
（付記１０）
前記第１半導体パターンをマスクにして、前記半導体基板内の前記第１活性領域に不純物を導入する工程と、前記第２半導体パターンをマスクにして、前記半導体基板内の前記第２活性領域に不純物を導入する工程と、を有することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）
半導体基板の第１活性領域の上方に形成された第１ゲート絶縁膜の上に、第１絶縁膜に上面が覆われた第１半導体パターンを形成する工程と、前記第１絶縁膜及び前記第１半導体パターンをマスクにして前記第１活性領域に不純物をイオン注入する工程と、前記第１半導体パターンの上の第１絶縁膜と、前記第１半導体パターンの両側の第１ゲート絶縁膜をエッチングして除去する工程と、前記半導体基板の第２活性領域の上方に、第２半導体パターンを形成する工程と、前記第２半導体パターンと前記第１半導体パターンの上方に第２絶縁膜を形成する工程と、前記第２絶縁膜をエッチングし、前記第１半導体パターンに達する開口部を形成するとともに前記第２半導体パターンの側面にサイドウォールを形成する工程と、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上に金属膜を形成する工程と、前記第１半導体パターンと前記第２半導体パターンを前記金属膜と反応させることにより、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上にシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。（付記１２）
前記第２半導体パターンは、前記半導体基板上に形成された、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜上に形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１活性領域と前記第２活性領域の間に素子分離絶縁層が形成されていることを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第１半導体パターンの幅は、前記第２半導体パターンの幅よりも広いことを特徴とする付記１１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記開口部は、前記第１半導体パターンの上面の一部の上に形成されることを特徴とする付記１１乃至付記１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６）
前記第１半導体パターンに不純物を注入する工程と、前記第２半導体パターンに不純物を注入する工程と、を有することを特徴とする付記１１乃至付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１半導体パターンをマスクにして、前記半導体基板内の前記第１活性領域に不純物を導入する工程と、前記第２半導体パターンをマスクにして、前記半導体基板内の前記第２活性領域に不純物を導入する工程と、を有することを特徴とする付記１１乃至付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
半導体基板の第１活性領域の上方に、上面が第１絶縁膜に覆われた第１半導体パターンを形成する工程と、前記第１絶縁膜に覆われた前記第１半導体パターンに不純物注入を行う工程と、前記第１絶縁膜に覆われた前記第１半導体パターンの上方に第２絶縁膜を形成する工程と、前記第２絶縁膜及び前記第１絶縁膜に、前記第１半導体パターンに達する開口部を形成する工程と、前記第１半導体パターンの上に金属膜を形成する工程と、前記第１半導体パターンと前記金属膜と反応させ、前記第１半導体パターン上にシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１９）
前記第１活性領域は素子分離絶縁層によって画定され、前記開口部を形成する工程は、前記素子分離絶縁層を覆うマスクパターンを使用して行われることを特徴とする付記１８に記載の半導体装置の製造方法。
図１Ａは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図１Ｂ、図１Ｃは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図１Ｄ、図１Ｅは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図１Ｆ、図１Ｇは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図１Ｈ、図１Ｉは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図１Ｊ、図１Ｋは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図１Ｌ、図１Ｍは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図１Ｎ、図１Ｏは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図１Ｐ、図１Ｑは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図１Ｒ、図１Ｓは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。 図１Ｔは、本発明の第１実施形態に係る半導体装置を示す断面図である。 図２は、本発明の第１実施形態に係る半導体装置の製造工程において、ゲート電極上の絶縁膜をパターニングする際のエッチング条件の違いによる絶縁膜の膜厚分布を示す図である。 図３は本発明の第１実施形態に係る半導体装置の製造工程において、高耐圧トランジスタ形成領域においてゲート電極の側面にサイドウォールを形成する工程を示す断面図である。 図４Ａ、図４Ｂは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図４Ｃ、図４Ｄは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図４Ｅ、図４Ｆは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図４Ｇ、図４Ｈは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図４Ｉ、図４Ｊは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図５Ａ、図５Ｂは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図５Ｃ、図５Ｄは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図５Ｅ、図５Ｆは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図５Ｇ、図５Ｈは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図５Ｉ、図５Ｊは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図５Ｋ、図５Ｌは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図５Ｍ、図５Ｎは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図５Ｏは、本発明の第３実施形態に係る半導体装置を示す断面図である。
符号の説明
１ シリコン基板
２ 素子分離絶縁層
・ Ｐウェル
４．６．８ Ｎウェル
３ｅ、３ｆ、５ｅ、５ｆ ｎ型エクステンション領域
４ｅ、４ｆ ｐ型エクステンション領域
３ｓ、３ｄ、５ｓ、５ｄ ｎ型ソース／ドレイン領域
４ｓ、４ｄ、６ｓ、６ｄ ｐ型ソース／ドレイン領域
７ａ、７ｂ、７ｅ、７ｆ ｎ型オフセット領域
７ｓ、７ｄ ｎ型ソース／ドレイン領域
８ａ ｐ型埋込チャネル領域
８ｅ、８ｆ ｐ型オフセット領域
８ｓ、８ｄ ｐ型ソース／ドレイン領域
１０、１１、１２ ゲート絶縁膜
１３ ポリシリコン膜
１３ａ〜１３ｆ ゲート電極
１５ 第１絶縁膜
２５、３２ 絶縁膜
２７ａ〜２７ｄ サイドウォール
３１ａ〜３１ｆ シリサイド層
５３ 絶縁膜

Claims (8)

  1. 半導体基板の第１活性領域の上方に、上面が第１絶縁膜に覆われた第１半導体パターンを形成する工程と、
    前記半導体基板の第２活性領域の上方に第２半導体パターンを形成する工程と、
    前記第１絶縁膜と前記第１半導体パターンと前記第２半導体パターンの上方に、前記第１絶縁膜より薄い第２絶縁膜を形成する工程と、
    前記第２絶縁膜をエッチングして前記第２半導体パターンの側面にサイドウォールを形成する工程と、
    前記サイドウォールを形成した後に、前記第２絶縁膜及び前記第１絶縁膜に、前記第１半導体パターンに達する第１開口部を形成する工程と、
    前記第１開口部を形成した後に、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上に金属膜を形成する工程と、
    前記第１半導体パターンと前記第２半導体パターンを前記金属膜と反応させることにより、前記第１半導体パターンと前記第２半導体パターンのそれぞれの上にシリサイド層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１活性領域と前記第２活性領域の間に素子分離絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記サイドウォールを形成した後に、前記第２絶縁膜に、前記第１活性領域に達し、前記素子分離絶縁層から離間して位置する第２開口部を形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記サイドウォールの形成は、前記第１活性領域を覆う第１マスクパターンを使用して行い、前記第１開口部の形成は、前記第２活性領域を覆う第２マスクパターンを使用して行われることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２マスクパターンは、前記素子分離絶縁層を覆うことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１半導体パターンをマスクにして、前記半導体基板内の前記第１活性領域に不純物を導入する工程と、
    前記第２半導体パターンをマスクにして、前記半導体基板内の前記第２活性領域に不純物を導入する工程と、
    を含むことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１半導体パターンを形成する工程は、
    前記半導体基板の上方に半導体膜を形成する工程と、
    前記第１活性領域上方の前記半導体膜に不純物注入を行う工程と、
    前記半導体膜に前記不純物注入を行った後に、前記第１活性領域上方の前記半導体膜上に前記第１絶縁膜を形成する工程と、
    前記第１絶縁膜を形成した後に、前記半導体膜をパターニングして前記第１半導体パターンを形成する工程と、
    を含むことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１開口部を形成した後、前記金属膜を形成する前に、前記第１半導体パターンに不純物注入を行う工程を含むことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247280B2 (en) 2009-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage CMOS devices
JP5492535B2 (ja) * 2009-12-04 2014-05-14 パナソニック株式会社 半導体装置
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20140210012A1 (en) * 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
JP2014197652A (ja) * 2013-03-29 2014-10-16 国立大学法人東北大学 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法
JP6208451B2 (ja) * 2013-03-29 2017-10-04 国立大学法人東北大学 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法
WO2014156171A1 (ja) * 2013-03-29 2014-10-02 国立大学法人東北大学 複数の電子ビームを制御する際に確実に動作する回路基板
US10411086B2 (en) * 2014-04-07 2019-09-10 Semiconductor Components Industries, Llc High voltage capacitor and method
US11069714B1 (en) 2019-12-31 2021-07-20 Taiwan Semiconductor Manufacturing Company Ltd. Boundary scheme for semiconductor integrated circuit and method for forming an integrated circuit
CN113488537A (zh) * 2021-05-26 2021-10-08 武汉新芯集成电路制造有限公司 半导体器件及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04171942A (ja) 1990-11-06 1992-06-19 Nippon Steel Corp Ｍｏｓ型半導体装置の製造方法
JPH09326440A (ja) * 1996-06-04 1997-12-16 Sony Corp 半導体装置の製造方法
JP2000077536A (ja) * 1998-09-03 2000-03-14 Hitachi Ltd 半導体装置の製造方法
JP3719190B2 (ja) * 2001-10-19 2005-11-24 セイコーエプソン株式会社 半導体装置の製造方法
JP2003218232A (ja) 2002-01-25 2003-07-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4541902B2 (ja) * 2005-01-06 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006295025A (ja) * 2005-04-14 2006-10-26 Sharp Corp 半導体装置およびその製造方法
JP2006332400A (ja) * 2005-05-27 2006-12-07 Nec Corp 薄膜半導体装置およびその製造方法
JP4316540B2 (ja) * 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR100637692B1 (ko) * 2005-06-27 2006-10-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2007027622A (ja) * 2005-07-21 2007-02-01 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5038633B2 (ja) * 2006-02-14 2012-10-03 株式会社東芝 半導体装置及びその製造方法
JP2006203225A (ja) * 2006-02-22 2006-08-03 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4733609B2 (ja) * 2006-10-10 2011-07-27 富士通セミコンダクター株式会社 半導体装置及びその製造方法

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