JPH04171942A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04171942A JPH04171942A JP30046990A JP30046990A JPH04171942A JP H04171942 A JPH04171942 A JP H04171942A JP 30046990 A JP30046990 A JP 30046990A JP 30046990 A JP30046990 A JP 30046990A JP H04171942 A JPH04171942 A JP H04171942A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧構造を有するＭＯＳ型半導体装置の製
造方法に関する。
造方法に関する。
サブミクロン以下のＭＯＳＩ−ランジスタには、ドレイ
ン近傍の電界の集中を緩和して、ホットキャリアの注入
を防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられてい
る。
ン近傍の電界の集中を緩和して、ホットキャリアの注入
を防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられてい
る。
従来のＬＤＤ構造の製造方法を第２図に示す。
まず、第２図（ａ）に示すように、例えばｐ型の半導体
シリコン基板１上に、誘電体膜であるゲート酸化膜２を
熱酸化法により形成する０次いで、導電膜であるポリシ
リコン膜、遷移金属膜又はそれらの複合膜を気相成長法
又はスパッタリング法により形成し、これを微細加工技
術を用いてパターニングしてＭＯＳトランジスタのゲー
ト電極３を形成する。ポリシリコン膜を用いる場合には
、低抵抗化のために、熱拡散法又はイオン注入法により
、リン、ホウ素等を不純物拡散する。
シリコン基板１上に、誘電体膜であるゲート酸化膜２を
熱酸化法により形成する０次いで、導電膜であるポリシ
リコン膜、遷移金属膜又はそれらの複合膜を気相成長法
又はスパッタリング法により形成し、これを微細加工技
術を用いてパターニングしてＭＯＳトランジスタのゲー
ト電極３を形成する。ポリシリコン膜を用いる場合には
、低抵抗化のために、熱拡散法又はイオン注入法により
、リン、ホウ素等を不純物拡散する。
次いで、第２図（ｂ）に示すように、このゲート電極３
を自己整合マスクとして用い、半導体シリコン基板ｌに
ほぼ垂直な方向からイオン注入を行って、例えばｎ−型
の低濃度拡散層４を半導体シリコン基板ｌに形成する。
を自己整合マスクとして用い、半導体シリコン基板ｌに
ほぼ垂直な方向からイオン注入を行って、例えばｎ−型
の低濃度拡散層４を半導体シリコン基板ｌに形成する。
次いで、第２図（ｃ）に示すように、ゲート絶縁膜２上
及びゲート電極３上に、通常の二酸化シリコン膜又はリ
ン、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成す
る。
及びゲート電極３上に、通常の二酸化シリコン膜又はリ
ン、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成す
る。
次いで、第２図（ｄ）に示すように、ＲＩＥ等の異方性
エツチングにより二酸化シリコン膜５をエツチングして
、ゲート電極３のサイドウオールスペーサー５′を形成
する。そして、このゲート電極３のサイドウオールスペ
ーサー５′をマスクとして用い、やはり半導体シリコン
基板１にほぼ垂直な方向からイオン注入を行って、ソー
ス及びドレイン領域となる例えばｎ°型の高濃度拡散層
６を半導体シリコン基板１に形成する。
エツチングにより二酸化シリコン膜５をエツチングして
、ゲート電極３のサイドウオールスペーサー５′を形成
する。そして、このゲート電極３のサイドウオールスペ
ーサー５′をマスクとして用い、やはり半導体シリコン
基板１にほぼ垂直な方向からイオン注入を行って、ソー
ス及びドレイン領域となる例えばｎ°型の高濃度拡散層
６を半導体シリコン基板１に形成する。
このようにソース及びドレイン領域部分に低濃度拡散層
を形成することにより、電界集中を緩和することができ
る。
を形成することにより、電界集中を緩和することができ
る。
しかし、例えば同一チップ上に、５ｖで動作させるロジ
ック部分と、ＩＯＶ以上の高電圧を使用する高耐圧ＭＯ
Ｓトランジスタとを同時に製造する場合、高耐圧ＭＯＳ
トランジスタの特にドレイン側では、かなり強い電界集
中が起こるので、従来のＬＤＤ構造の低濃度拡散層の長
さでは不充分であり、より長い低濃度拡散層を形成する
必要があった。
ック部分と、ＩＯＶ以上の高電圧を使用する高耐圧ＭＯ
Ｓトランジスタとを同時に製造する場合、高耐圧ＭＯＳ
トランジスタの特にドレイン側では、かなり強い電界集
中が起こるので、従来のＬＤＤ構造の低濃度拡散層の長
さでは不充分であり、より長い低濃度拡散層を形成する
必要があった。
そこで、従来は、高耐圧ＭＯＳトランジスタの高濃度拡
散層形成のためのイオン注入を、上述した従来のＬＤＤ
構造を有する低耐圧部とは別に行い、高耐圧ＭＯＳトラ
ンジスタの高濃度拡散層形成のためのイオン注入時には
、公知のフォトリソグラフィー技術で作製したレジスト
マスクを用いて低濃度拡散層の長さを制御していた。
散層形成のためのイオン注入を、上述した従来のＬＤＤ
構造を有する低耐圧部とは別に行い、高耐圧ＭＯＳトラ
ンジスタの高濃度拡散層形成のためのイオン注入時には
、公知のフォトリソグラフィー技術で作製したレジスト
マスクを用いて低濃度拡散層の長さを制御していた。
しかし、この方法では、マスク合わせ時の位置ずれによ
り、低濃度拡散層の長さを正確に制御することができず
、素子の耐圧特性が変わってしまうという問題があった
。
り、低濃度拡散層の長さを正確に制御することができず
、素子の耐圧特性が変わってしまうという問題があった
。
そこで、本発明は、ＭＯＳトランジスタのドレイン側の
低濃度拡散層の長さを０．１ｔ１ｍ単位で制御しながら
高濃度拡散層を形成することができ、従って、安定した
特性を持った高耐圧ＭＯＳトランジスタを製造すること
ができるＭＯＳ型半導体装置の製造方法を提供すること
をその課題とする。
低濃度拡散層の長さを０．１ｔ１ｍ単位で制御しながら
高濃度拡散層を形成することができ、従って、安定した
特性を持った高耐圧ＭＯＳトランジスタを製造すること
ができるＭＯＳ型半導体装置の製造方法を提供すること
をその課題とする。
上記課題を解決するために、本発明は、高耐圧構造を有
するＭＯＳ型半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介して導電膜を形成する
工程と、 上記導電膜上に絶縁膜を形成する工程と、上記導電膜及
びその上の上記絶縁膜をバターニングしてゲート電極を
形成する工程と、このゲート電極をマスクとして、上記
半導体基板にほぼ垂直な方向からイオン注入することに
より、上記半導体基板に低濃度拡散層を形成する工程と
、 上記半導体基板に垂直な方向に対してＭＯＳトランジス
タのソース側に３０〜６０°傾斜した方向からイオン注
入を行うことにより、上記半導体基板に高濃度拡散層を
形成する工程とを具備する。
するＭＯＳ型半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介して導電膜を形成する
工程と、 上記導電膜上に絶縁膜を形成する工程と、上記導電膜及
びその上の上記絶縁膜をバターニングしてゲート電極を
形成する工程と、このゲート電極をマスクとして、上記
半導体基板にほぼ垂直な方向からイオン注入することに
より、上記半導体基板に低濃度拡散層を形成する工程と
、 上記半導体基板に垂直な方向に対してＭＯＳトランジス
タのソース側に３０〜６０°傾斜した方向からイオン注
入を行うことにより、上記半導体基板に高濃度拡散層を
形成する工程とを具備する。
本発明の好ましい態様においては、上記高濃度拡散層を
形成した後、上記ゲート電極の上記導電膜上の上記絶縁
膜を除去する工程を更に具備する。
形成した後、上記ゲート電極の上記導電膜上の上記絶縁
膜を除去する工程を更に具備する。
本発明において、高濃度拡散層を形成するための斜めイ
オン注入の角度は３０〜６０＠の範囲であるのが良く、
あまり角度をつけすぎるとドーズ量が減ってしまうので
好ましくない。
オン注入の角度は３０〜６０＠の範囲であるのが良く、
あまり角度をつけすぎるとドーズ量が減ってしまうので
好ましくない。
本発明において、ゲート電極の部分の導電膜と絶縁膜の
膜厚は、例えば、公知の気相成長法又はスパッタ法によ
り１０〜５０人程度のばらつきで制御することが可能で
ある。従って、そのゲート電極の厚さを利用して斜めイ
オン注入を行うと、自己整合的にソース及びドレイン領
域の高濃度拡散層の位置が決まり、これにより、低濃度
拡散層の長さを自己整合的に正確に制御することができ
る。
膜厚は、例えば、公知の気相成長法又はスパッタ法によ
り１０〜５０人程度のばらつきで制御することが可能で
ある。従って、そのゲート電極の厚さを利用して斜めイ
オン注入を行うと、自己整合的にソース及びドレイン領
域の高濃度拡散層の位置が決まり、これにより、低濃度
拡散層の長さを自己整合的に正確に制御することができ
る。
そして、以上により、ドレイン側にかかる高電圧を電界
緩和することができ、従って、バンチスルーを起こさな
い高耐圧ＭＯＳトランジスタを製造することができる。
緩和することができ、従って、バンチスルーを起こさな
い高耐圧ＭＯＳトランジスタを製造することができる。
以下、本発明を実施例につき第１図を参照して説明する
。
。
まず、第１図（ａ）に示すように、ｐ型の抵抗率１〜１
５ΩＣ−程度を有する半導体シリコン基板１１に、ＭＯ
ＳＩ−ランジスタの誘電体膜として用いるゲート酸化膜
１２を、７００〜１１００℃程度の酸素雰囲気又は水蒸
気雰囲気中で熱酸化法により１００〜５００人程度に形
成する。
５ΩＣ−程度を有する半導体シリコン基板１１に、ＭＯ
ＳＩ−ランジスタの誘電体膜として用いるゲート酸化膜
１２を、７００〜１１００℃程度の酸素雰囲気又は水蒸
気雰囲気中で熱酸化法により１００〜５００人程度に形
成する。
この後、ＭＯＳトランジスタのゲート電極として用いる
ポリシリコン膜、遷移金属膜又はこれらの複合膜からな
る導電膜１７を気相成長法又はスパッタリング法により
１０００〜５０００人程度に形成する。
ポリシリコン膜、遷移金属膜又はこれらの複合膜からな
る導電膜１７を気相成長法又はスパッタリング法により
１０００〜５０００人程度に形成する。
次いで、この導電膜１７上に、通常の二酸化シリコン膜
又は二酸化シリコン膜にホウ素、リン等の不純物を混入
した膜からなる絶縁膜１８を１０００〜１００００人程
度に形成する。
又は二酸化シリコン膜にホウ素、リン等の不純物を混入
した膜からなる絶縁膜１８を１０００〜１００００人程
度に形成する。
しかる後、導電膜１７及び絶縁膜１８を、微細加工技術
を用いてパターニングして、第１図（ｂ）に示すような
ゲート電極１３を形成する。
を用いてパターニングして、第１図（ｂ）に示すような
ゲート電極１３を形成する。
なお、導電膜１７としてポリシリコン膜を用いる場合に
は、低抵抗化のために、イオン注入法又は熱拡散法によ
り、ヒ素イオン、リンイオン、ホウ素イオン等を膜中に
１０１９〜１０”／ｄ程度に導入しておく。
は、低抵抗化のために、イオン注入法又は熱拡散法によ
り、ヒ素イオン、リンイオン、ホウ素イオン等を膜中に
１０１９〜１０”／ｄ程度に導入しておく。
次いで、第１図（ｂ）に示すように、ゲート電極１３を
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、リンイオン、ヒ素イオン又は両方
のイオンをイオン注入して、半導体シリコン基板１１に
ｎ−型の低濃度拡散層１４を形成する。この時、イオン
注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ、ド
ーズ量は１０ ”−１０”／ｃｄ程度で行う。
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、リンイオン、ヒ素イオン又は両方
のイオンをイオン注入して、半導体シリコン基板１１に
ｎ−型の低濃度拡散層１４を形成する。この時、イオン
注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ、ド
ーズ量は１０ ”−１０”／ｃｄ程度で行う。
次いで、第１図（Ｃ）に示すように、ｎ°型の高濃度拡
散層１６を形成するために、ヒ素イオン又はリンイオン
を、斜めイオン注入法により、半導体シリコン基板１１
に導入する。
散層１６を形成するために、ヒ素イオン又はリンイオン
を、斜めイオン注入法により、半導体シリコン基板１１
に導入する。
イオン注入のエネルギーとしては３０〜８０ＫｅＶ程度
とし、また、ドーズ量としては１Ｑ１６〜１０”／ｃｊ
程度で、ｎ゛拡散層の表面濃度が１０ ” 〜１０ ！
’／ａｉ程度になるようにする。
とし、また、ドーズ量としては１Ｑ１６〜１０”／ｃｊ
程度で、ｎ゛拡散層の表面濃度が１０ ” 〜１０ ！
’／ａｉ程度になるようにする。
この時、イオン注入の打ち込み角度を、半導体シリコン
基板１１に垂直な方向からソース側に３０〜６０．１傾
けることにより、ドレイン側に長い低濃度のｎ−拡散層
１４′を有する非対称なｎ゛拡散層１６（ドレイン１９
及びソース２０）が形成される。このｎ−拡散層１４′
の長さは、ゲート電極１３の導電膜１７及び絶縁膜１８
の合計の膜厚とイオン注入の角度により決めることがで
きるが、約０．２〜１μｍ程度まで広げることが可能で
ある。
基板１１に垂直な方向からソース側に３０〜６０．１傾
けることにより、ドレイン側に長い低濃度のｎ−拡散層
１４′を有する非対称なｎ゛拡散層１６（ドレイン１９
及びソース２０）が形成される。このｎ−拡散層１４′
の長さは、ゲート電極１３の導電膜１７及び絶縁膜１８
の合計の膜厚とイオン注入の角度により決めることがで
きるが、約０．２〜１μｍ程度まで広げることが可能で
ある。
なお、この斜めイオン注入時、通常のロジック部分で高
耐圧構造を必要としない電圧範囲で用いるＭＯＳトラン
ジスタの部分には、公知のフォトリソグラフィー技術を
用いてレジストによりイオン注入のマスキングを行う。
耐圧構造を必要としない電圧範囲で用いるＭＯＳトラン
ジスタの部分には、公知のフォトリソグラフィー技術を
用いてレジストによりイオン注入のマスキングを行う。
次いで、第１図（ｄ）に示すように、ゲート電極１３の
導電膜１７上の絶縁膜１８をエツチングにより除去する
。この時、絶縁膜１８は、導電膜１７とのエツチング比
を容易に大きくとることができ、従って、導電膜１７を
残して絶縁膜１８のみを除去することができる。
導電膜１７上の絶縁膜１８をエツチングにより除去する
。この時、絶縁膜１８は、導電膜１７とのエツチング比
を容易に大きくとることができ、従って、導電膜１７を
残して絶縁膜１８のみを除去することができる。
しかる後、通常電圧範囲内で使用するロジック部分のＭ
ＯＳトランジスタにＬＤＤ構造を形成するために、周知
の方法でサイドウオールスペーサーを形成し、上述のよ
うにして形成された高耐圧ＭＯＳトランジスタの部分を
公知のフォトリソグラフィー技術を用いてマスキングし
た後、通常電圧範囲内で使用するロジック部分に、公知
のＯ〜７°位傾けたイオン注入を１０１４〜１０”／ｄ
程度行い、ヒ素イオン又はリンイオンが表面濃度１ｏ１
９〜１０”／ｄ程度に導入された対称なソース及びドレ
イン領域を有するＬＤＤ型ＭＯＳトランジスタを形成す
る。しかる後、第１図（ｄ）に示すように、ゲート絶縁
膜１２をパターニングする。
ＯＳトランジスタにＬＤＤ構造を形成するために、周知
の方法でサイドウオールスペーサーを形成し、上述のよ
うにして形成された高耐圧ＭＯＳトランジスタの部分を
公知のフォトリソグラフィー技術を用いてマスキングし
た後、通常電圧範囲内で使用するロジック部分に、公知
のＯ〜７°位傾けたイオン注入を１０１４〜１０”／ｄ
程度行い、ヒ素イオン又はリンイオンが表面濃度１ｏ１
９〜１０”／ｄ程度に導入された対称なソース及びドレ
イン領域を有するＬＤＤ型ＭＯＳトランジスタを形成す
る。しかる後、第１図（ｄ）に示すように、ゲート絶縁
膜１２をパターニングする。
以上のようにして、通常のＬＤＤ構造を持つＭＯＳトラ
ンジスタと、高耐圧構造を持ったＭＯＳトランジスタと
を同一基板上に形成することができる。
ンジスタと、高耐圧構造を持ったＭＯＳトランジスタと
を同一基板上に形成することができる。
この後、公知の気相成長技術を用いて絶縁層の成膜を行
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
以上説明したように、本発明によれば、高耐圧ＭＯＳト
ランジスタのドレイン側の電界集中を緩和する構造を自
己整合的に製造することができるので、ドレイン側の低
濃度拡散層の長さを正確にコントロールすることが可能
であり、従って、安定した耐圧特性を有するＭＯＳ型半
導体装置を製造することができる。
ランジスタのドレイン側の電界集中を緩和する構造を自
己整合的に製造することができるので、ドレイン側の低
濃度拡散層の長さを正確にコントロールすることが可能
であり、従って、安定した耐圧特性を有するＭＯＳ型半
導体装置を製造することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例による高耐圧
ＭＯＳトランジスタの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｄ）は従来のＬＤＤ型ＭＯＳトランジ
スタの製造方法を工程順に示す断面図である。 なお、図面に用いた符号において、 １１ ・・・・・・・・・ 半導体シリコン基板１３
・・・・・・・・・ ゲート電極１４．１４′ ・・・
低濃度拡散層 １６ ・・・・・・・・・ 高濃度拡散層１７ ・・・
・・・・・・ 導電膜 １８ ・・・・・・・・・ 絶縁膜 １９ ・・・・・・・・・ ドレイン ２０ ・・・・・・・・・ ソース である。
ＭＯＳトランジスタの製造方法を工程順に示す断面図、
第２図（ａ）〜（ｄ）は従来のＬＤＤ型ＭＯＳトランジ
スタの製造方法を工程順に示す断面図である。 なお、図面に用いた符号において、 １１ ・・・・・・・・・ 半導体シリコン基板１３
・・・・・・・・・ ゲート電極１４．１４′ ・・・
低濃度拡散層 １６ ・・・・・・・・・ 高濃度拡散層１７ ・・・
・・・・・・ 導電膜 １８ ・・・・・・・・・ 絶縁膜 １９ ・・・・・・・・・ ドレイン ２０ ・・・・・・・・・ ソース である。
Claims (2)
- （１）高耐圧構造を有するＭＯＳ型半導体装置の製造方
法において、 半導体基板上にゲート絶縁膜を介して導電膜を形成する
工程と、 上記導電膜上に絶縁膜を形成する工程と、 上記導電膜及びその上の上記絶縁膜をパターニングして
ゲート電極を形成する工程と、 このゲート電極をマスクとして、上記半導体基板にほぼ
垂直な方向からイオン注入することにより、上記半導体
基板に低濃度拡散層を形成する工程と、 上記半導体基板に垂直な方向に対してＭＯＳトランジス
タのソース側に３０〜６０°傾斜した方向からイオン注
入を行うことにより、上記半導体基板に高濃度拡散層を
形成する工程とを具備するＭＯＳ型半導体装置の製造方
法。 - （２）上記高濃度拡散層を形成した後、上記ゲート電極
の上記導電膜上の上記絶縁膜を除去する工程を更に具備
する請求項１記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046990A JPH04171942A (ja) | 1990-11-06 | 1990-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046990A JPH04171942A (ja) | 1990-11-06 | 1990-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171942A true JPH04171942A (ja) | 1992-06-19 |
Family
ID=17885173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30046990A Pending JPH04171942A (ja) | 1990-11-06 | 1990-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939397B2 (en) | 2008-05-09 | 2011-05-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
-
1990
- 1990-11-06 JP JP30046990A patent/JPH04171942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7939397B2 (en) | 2008-05-09 | 2011-05-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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