KR100359853B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 피형 반도체기판 상에 피형 웰과 엔형 웰을 형성한 다음 소자간 격리영역 및 게이트가 형성될 영역에 해당하는 피형 웰과 엔형 웰 표면을 트렌치 형태로 식각하는 공정과; 상기 결과물 상에 절연막을 증착한 다음 에치-백하여 트렌치 형태로 식각된 영역을 채우고, 그 잔류하는 절연막을 통해 피형 웰과 엔형 웰에 자기-정렬되는 제1,제2엔형 드리프트영역 및 제1,제2피형 드리프트영역을 각기 이격되도록 형성하는 공정과; 상기 잔류하는 절연막을 제거하고, 소자간 격리영역이 형성될 영역의 트렌치에 필드산화막을 채운 다음 상부전면에 산화막을 증착하고, 선택적으로 식각하여 게이트가 형성될 영역의 트렌치 측벽에 산화막을 형성하는 공정과; 상기 결과물의 노출된 반도체기판을 표면산화시켜 게이트산화막을 형성한 다음 상부전면에 폴리실리콘을 증착하고, 에치-백하여 게이트가 형성될 영역의 트렌치를 채움으로써, 게이트전극을 형성하는 공정과; 상기 게이트전극 및 필드산화막을 마스크로 적용하여 엔형 및 피형 고농도 불순물이온을 순차적으로 주입하여 엔모스 트랜지스터 및 피모스 트랜지스터의 소스/드레인을 형성하는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 엔형 및 피형 드리프트영역과 게이트의 자기-정렬을 통한 정렬마진을 확보하여 특성을 안정시킴과 아울러 필드산화막과 게이트를 트렌치 내에 형성하여 표면 평탄화를 개선할 수 있는 효과가 있다.

Description

반도체소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고내압용 씨모스 트랜지스터의 저농도 불순물 접합을 게이트에 의해 자기정렬시킴과 아울러 트렌치를 통해 소자간 격리영역 및 게이트전극의 표면 단차를 최소화하여 특성을 향상시키기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적인 씨모스 트랜지스터의 경우는 게이트전극을 형성한 다음 소스/드레인 접합을 형성하여 자기-정렬(self-aligned)을 이용할 수 있지만, 고내압용 씨모스 트랜지스터의 경우는 저농도의 불순물접합을 형성하기 위하여 고온의 열처리가 요구됨에 따라 고온 열처리로 인한 표면 불순물 농도의 분포불안으로 소자특성의 변동이 심해지는 것을 방지하기 위하여 게이트전극을 형성하기 전에 엔형 드리프트영역 및 피형 드리프트영역을 형성하게 되어 엔형 드리프트영역 및 피형 드리프트영역의 오정렬이 발생할 수 있다.
이와같은 종래 반도체소자의 제조방법을 첨부한 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 피형 반도체기판(1) 상에 피형 웰(2)과 엔형 웰(3)을 형성한 다음 피형 웰(2)에 엔형 드리프트영역(4A,4B)을 서로 이격되도록 형성함과 아울러 엔형 웰(3)에 피형 드리프트영역(5A,5B)을 서로 이격되도록 형성한다.
그리고, 도1b에 도시한 바와같이 소자간 격리영역에 해당하는 상기 피형 웰(2)과 엔형 웰(3)의 경계영역 표면을 산화시켜 필드산화막(6)을 형성한다.
그리고, 도1c에 도시한 바와같이 상기 엔형 드리프트영역(4A,4B)의 이격된 영역 상부 및 피형 드리프트영역(5A,5B)의 이격된 영역 상부에 게이트산화막(7)과 게이트전극(8)을 패터닝한다.
그리고, 도1d에 도시한 바와같이 상기 게이트전극(8) 및 필드산화막(6)을 마스크로 적용하여 상기 엔형 드리프트영역(4A,4B) 및 피형 드리프트영역(5A,5B)에 순차적으로 고농도 불순물을 주입함으로써, 고농도 엔형영역(9A,9B) 및 고농도 피형영역(10A,10B)을 형성한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 엔형 드리프트영역 및 피형 드리프트영역이 자기-정렬되지 않아 게이트전극과의 오정렬에 따른 소자특성 변화가 심하여 아날로그 회로의 설계에 있어서 치명적인 악영향을 미칠 수 있는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 고내압용 씨모스 트랜지스터의 저농도 불순물 영역을 게이트에 의해 자기정렬시킴과 아울러 트렌치를 통해 소자간 격리영역 및 게이트전극의 표면 단차를 최소화하여 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2a 내지 도2f는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:피형 반도체기판 12:피형 웰
13:엔형 웰 14:절연막
15A,15B:엔형 드리프트영역 16A,16B:피형 드리프트영역
17:필드산화막 18:산화막
19:게이트산화막 20:폴리실리콘
21A,21B:고농도 엔형영역 22A,22B:고농도 피형영역
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 피형 반도체기판 상에 피형 웰과 엔형 웰을 형성한 다음 소자간 격리영역 및 게이트가 형성될 영역에 해당하는 피형 웰과 엔형 웰 표면을 트렌치 형태로 식각하는 공정과; 상기 결과물 상에 절연막을 증착한 다음 에치-백(etch-back)하여 트렌치 형태로 식각된 영역을 채우고, 그 잔류하는 절연막을 통해 피형 웰과 엔형 웰에 자기-정렬되는 제1,제2엔형 드리프트영역 및 제1,제2피형 드리프트영역을 각기 이격되도록 형성하는 공정과; 상기 잔류하는 절연막을 제거하고, 소자간 격리영역이 형성될 영역의 트렌치에 필드산화막을 채운 다음 상부전면에 산화막을 증착하고, 선택적으로 식각하여 게이트가 형성될 영역의 트렌치 측벽에 산화막을 형성하는 공정과; 상기 결과물의 노출된 반도체기판을 표면산화시켜 게이트산화막을 형성한 다음 상부전면에 폴리실리콘을 증착하고, 에치-백하여 게이트가 형성될 영역의 트렌치를 채움으로써, 게이트전극을 형성하는 공정과; 상기 게이트전극 및 필드산화막을 마스크로 적용하여 엔형 및 피형 고농도 불순물이온을 순차적으로 주입하여 엔모스 트랜지스터 및 피모스 트랜지스터의 소스/드레인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 첨부한 도2a 내지 도2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 피형 반도체기판(11) 상에 피형 웰(12)과 엔형 웰(13)을 형성한 다음 소자간 격리영역 및 게이트가 형성될 영역의 피형 웰(12)과 엔형 웰(13) 표면을 트렌치 형태로 식각한다.
그리고, 도2b에 도시한 바와같이 상기 결과물의 상부전면에 절연막(14)을 증착한 다음 에치-백하여 트렌치 형태로 식각된 영역을 채우고, 그 트렌치 형태에 채워진 절연막(14)을 마스크로 적용하여 피형 웰(12)과 엔형 웰(13)에 각각 엔형 드리프트영역(15A,15B)과 피형 드리프트영역(16A,16B)을 서로 이격되도록 형성한다.
그리고, 도2c에 도시한 바와같이 상기 절연막(14)을 제거하고, 소자간 격리영역이 형성될 영역의 트렌치에 필드산화막(17)을 채운다.
그리고, 도2d에 도시한 바와같이 상기 결과물의 상부전면에 산화막(18)을 증착한 다음 등방성 식각과 같은 선택적 식각을 통해 식각하여 게이트가 형성될 영역의 트렌치 측벽에 산화막(18)이 잔류하도록 한다.
그리고, 도2e에 도시한 바와같이 상기 결과물의 노출된 반도체기판(11)을 표면 산화시켜 게이트산화막(19)을 형성한 다음 상부전면에 폴리실리콘(20)을 증착하고, 상기 게이트 산화막(19)이 제거될 때까지 에치-백하여 게이트가 형성될 영역의 트렌치를 채움으로써, 게이트전극을 형성한다.
그리고, 도2f에 도시한 바와같이 상기 필드산화막(17) 및 게이트전극을 마스크로 적용하여 엔형 드리프트영역(15A,15B) 및 피형 드리프트영역(16A,16B)에 엔형 및 피형 고농도 불순물이온을 순차적으로 주입함으로써, 고농도 엔형영역(21A,21B) 및 고농도 피형영역(22A,22B)의 소스/드레인을 형성한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 엔형 및 피형 드리프트영역을 자기-정렬할 수 있게 되어 게이트와의 정렬마진을 확보하여 특성을안정시킬 수 있는 효과가 있으며, 필드산화막과 게이트를 트렌치 내에 형성하여 표면 평탄화를 개선함에 따라 후속 금속배선 공정이 용이해지는 효과가 있다.

Claims (1)

  1. 피형 반도체기판 상에 피형 웰과 엔형 웰을 형성한 다음 소자간 격리영역 및 게이트가 형성될 영역에 해당하는 피형 웰과 엔형 웰 표면을 트렌치 형태로 식각하는 공정과; 상기 결과물 상에 절연막을 증착한 다음 에치-백(etch-back)하여 트렌치 형태로 식각된 영역을 채우고, 그 잔류하는 절연막을 통해 피형 웰과 엔형 웰에 자기-정렬되는 제1,제2엔형 드리프트영역 및 제1,제2피형 드리프트영역을 각기 이격되도록 형성하는 공정과; 상기 잔류하는 절연막을 제거하고, 소자간 격리영역이 형성될 영역의 트렌치에 필드산화막을 채운 다음 상부전면에 산화막을 증착하고, 선택적으로 식각하여 게이트가 형성될 영역의 트렌치 측벽에 산화막을 형성하는 공정과; 상기 결과물의 노출된 반도체기판을 표면산화시켜 게이트산화막을 형성한 다음 상부전면에 폴리실리콘을 증착하고, 상기 게이트 산화막이 제거될 때까지 에치-백하여 게이트가 형성될 영역의 트렌치를 채움으로써, 게이트전극을 형성하는 공정과; 상기 게이트전극 및 필드산화막을 마스크로 적용하여 엔형 및 피형 고농도 불순물이온을 순차적으로 주입하여 엔모스 트랜지스터 및 피모스 트랜지스터의 소스/드레인을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
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