KR100368847B1 - 절연게이트반도체장치및그제조방법 - Google Patents

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Abstract

감소된 게이트 대 드레인 캐패시턴스를 가진 절연 게이트 전계 효과 트랜지스터(10)와 그 제조 방법이 제공되었다.
도우펀트 웰(13)은 반도체 기판(11)내에 형성되고, 드레인 연장 영역(25)은 도우펀트 웰(13)내에 형성된다. 산화물층(26)은 도우펀트 웰(13)상에 형성되고 400 옹스트롬 이상의 두께를 갖는다. 게이트 구조물(61)은 산화물층(26)의 얇은 부분 위의 게이트 션트부(32)와, 산화물층(26)의 얇게 되지 않은 부분 위의 게이트 연장부(58)를 갖는다. 산화물(26)의 얇은 부분은 전계 효과 트랜지스터(10)의 게이트 산화물을 형성하고, 얇게 되지 않은 부분은 전계 효과 트랜지스터(10)의 게이트 션트부(33)의 캐패시턴스를 낮춘다.

Description

절연 게이트 반도체 장치 및 그 제조 방법
발명의 배경
본 발명은 일반적으로 절연 게이트 반도체 장치에 관한 것으로서, 특히 절연 게이트 반도체 장치의 임계 전압(VT)을 제어하는 것과 절연 게이트 반도체 장치의 트랜스컨덕턴스 (gm)를 증가시키는 것에 관한 것이다.
본 기술분야에 익숙한 자가 알고 있듯이, VT는 절연 게이트 반도체 장치가 동작하는 전압에 관련되며, 채널 영역의 캐리어 농도에 따라 변한다. 예로서, N-채널 절연 게이트 반도체 장치의 게이트-소스 전압(VGS)은 절연 게이트 반도체 장치내에 채널을 형성하기 위해서 VT를 초과하여야만 한다. 통상적으로 게이트에서의 전압이 절연 게이트 반도체 장치의 입력 전압이기 때문에, 소스 전압에 대한 입력 전압은 도체 채널이 형성되기 위해서 VT를 초과해야만 한다. 다시 말해서, VGS가 VT보다 크지 않으면, 큰(Significant) 드레인 전류가 절연 게이트 반도체 장치의 채널 영역을 통해 흐르지 않을 것이다. 또한, VT는 절연 게이트 반도체 장치의 포화 전류를 결정하는데에 중요하고, 포화 전류는 장치의 전력 대역폭을 결정하는 것을 도와준다.
비록 모든 절연 게이트 반도체 장치의 응용에서 VT의 정밀한 제어가 매우 바람직하지만, 그것은 특히 저전압 응용에서 중요하다. 표준 전력 공급 레벨을 사용하는 절연 게이트 반도체 장치에 대해서, 상위 전력 공급 레일(rail)(5 볼트)과 하위 전력 공급 레일(0 볼트) 사이의 차이는 충분히 커서, 즉 약 5 볼트 이어서, VT의 변동이 장치의 성능에 대해 무시할 만한 효과를 갖는다. 그러나, 전력 공급 레일들 사이의 차이가 1.5 볼트보다 작을 때 저전압 응용에서는, VT는 전체 전력 공급 전압의 상당한 부분을 차지한다. 따라서, VT의 변동은 절연 게이트 반도체 장치의 전류 구동 능력의 큰 변동을 가져온다.
또한, 절연 게이트 전계 효과 트랜지스터의 트랜스 컨덕턴스(gm)는 VGS, ID및 VT에 의해 영향을 받는다. ID가 증가될때 트랜스컨덕턴스가 증가되기 때문에, ID를 최대화하여 트랜스컨덕턴스를 증가시키는 것이 바람직하다. 또한, 절연 게이트 전계 효과 트랜지스터의 고주파 스위칭 속도는 집합적으로 게이트 커패시턴스라고 지칭되는 게이트대 드레인 캐패시턴스와 게이트대 소스 캐패시턴스의 조합에 의해 감소 된다. 따라서, 큰 게이트 캐패시턴스 대역폭을 감소시키거나 절연 게이트 전계 효과 트랜지스터의 주파수 응답을 낮춘다.
따라서, 임계 전압의 제어와 저전압 높은 대역폭 응용 에서의 게이트 캐패시턴스의 최소화를 제공하는 절연 게이트 전계 효과 트랜지스터와 그 제조 방법을 갖는 것은 이로울 것이다.
도면의 상세한 설명
일반적으로, 본 발명은 절연 게이트 반도체 장치 및 그 제조 또는 형성 방법을 제공한다. 절연 게이트 반도체 장치는 또한 절연 게이트 전계 효과 장치와 절연 게이트 전계 효과 트랜지스터로 지칭된다. 본 발명에 따라 제조된 절연 게이트 반도체 장치는 다른 방법에 의해 제조된 절연 게이트 반도체 장치에 비해서 감소된 게이트 캐패시턴스, 따라서 고주파 응답 또는 대역폭을 갖는다. 더욱 상세히 말해서, 본 발명의 절연 게이트 반도체 장치는 장치의 드레인 영역에 저농도로 도우핑된 드레인(LDD) 연장부를 갖는데, 그것은 드레인 영역 부근의 게이트 구조의 부분과 저농도를 도우핑된 드레인 연장 영역 사이에 두꺼운 게이트 유전 재료의 형성을 허용한다. 따라서, 게이트 구조는 2 개의 도체 부분을 포함하는데, 즉 션트(shunt) 전극으로 작용하는 장치의 드레인 영역 근처의 도체 부분과 연장부 즉 능동 게이트 구조로서 작용하는 장치의 소스 영역 부근의 제 2 도체 부분을 포함한다.
도면들에서 동일한 소자를 나타내기 위해서 동일한 도면 부호가 사용된다. 또한, 본 발명의 설명에 제공된 재료, 농도 및 두께는 단순히 예로서의 기능을 하며 본 발명의 제한은 아니라는 것을 이해해야 한다.
제 1 도는 본 발명의 제 1 실시예에 따른 처리 동안에 부분적으로 완성된 상보성 절연 게이트 전계 효과 트랜지스터(10)의 부분의 확대 단면도이다. 상보성 절연 게이트 전계 효과 트랜지스터(10)의 P-형 에피택셜층(13)의 부분에 제조된 N-채널 트랜지스터(15)와 N-웰(14)의 부분에 제조된 P-채널 트랜지스터 (16)를 포함한다. 제 1 도에 도시된 것은 그 위에 증착된 에피택셜층(13)을 가진 P 도체형 기판(11)이다. 예로서, 에피택셜층(13)은 P 도체형이고, 주면(12)을 가지며, 두께의 범위는 약 2 마이크론(㎛)과 5㎛ 사이이다. 종래 기술에서 알려진 방법을 사용하여, N 도체형의 불순물 웰(14)은 P-형 에피택셜층(13)의 부분에 형성된다. 기판(11)은 예로서 약 0.01 옴-센티미터(Ω-cm)로부터 약 0.1Ω-cm 까지의 범위의 비저항을 가지며, P-형 에피택셜층(13)은 약 6Ω-cm 와 약 8Ω-cm 사이의 비저항을 갖는다. P-형 에피택셜층(13)과 N-웰(14)은 5 x 1015원자/㎤ 크기의 표면 농도를 갖는다. 비록 본 발명의 설명은 래치-업을 방지하기 위해서 기판(11)과 P-형 에피택셜층(13)의 조합을 포함하지만, 본 발명의 절연 게이트 전계 효과 트랜지스터는 기판(11)과 같은 반도체내에 제조될 수도 있다. 또한, 필드 주입 영역(22)은 P-형 에피택셜층(13) 내에 형성되고, 필드 주입 영역(23)은 N-웰(14)내에 형성되며, 필드 산화물 영역(24)은 필드 주입 영역(22, 23)위에 형성된다. 에피택셜층, 도우펀트 웰, 필드 주입 영역 및 필드 산화물 영역은 본 기술분야에 익숙한 자에게 잘 알려졌다.
예로서 포토레지스트와 같은 주입 블록 마스크(도시되지 않음)는 N-웰(14)위에 형성되고, N 도체형의 불순물 재료는 2 개의 인접 필드 산화물 영역(24) 사이에 도우펀트층(25)을 형성하기 위해 P-형 에피택셜층(13)의 부분에 주입된다. 비록 도우펀트층(25)은 인접 필드 산화물 영역(24) 사이에서 P 형 에피택셜층(13)의 전체에 걸쳐 연장되는 것으로 도시되었으나, 도우펀트층(25)은 인접 필드 산화물 영역(24) 사이의 P-형 에피택셜층(13)의 일부분에만 연장되도록 형성될 수도 있다. 주입 블록 마스크는 제거되고, 주입 블록 마스크는 P-형 에피택셜층(13)상에 형성된다. P 도체형의 불순물 재료는 2 개의 인접 필드 산화물 영역(24) 사이에 도우펀트층(30)을 형성하기 위해 N-웰(14)의 부분에 주입된다. 도우펀트층(25)과 유사하게, 도우펀트층(30)은 N-웰(14)의 일부분에 걸쳐 연장되도록 형성될 수 있다. 도우펀트층(25, 30)은 P-형 에피택셜층(13)과 N-웰(14) 사이에 각각 제조된 전계 효과 트랜지스터를 위한 드레인 연장 영역으로서 작용한다는 것에 유의해야 한다. 또한, 도우펀트층(25, 30)은 게이트 산화물층의 일부가 게이트 캐패시턴스를 감소시켜 전계 효과의 주파수 응답을 개선하도록 충분히 두껍게 형성되도록 허용한다.
예로서, 층(25, 30)은 약 7 x 1016원자/㎤ 내지 약 2 x 1017원자/㎤ 의 범위의 표면 농도를 갖는다. 상기 표면 농도를 얻기 위한 적절한 셋트의 주입 조건은 두가지 층(25, 30) 모두에 대해 약 1 x 1012원자/㎠ 내지 약 3 x 1012원자/㎠ 범위의 주입 도우즈와, 약 50KeV 내지 약 200KeV 범위의 도우펀트층(25) 형성을 위한 주입 에너지와, 약 25KeV 내지 약 100KeV 범위의 도우펀트층(30) 형성을 위한 주입 에너지를 포함한다.
유전재료층(26)은 주면(12)상에 형성된다. 어떤 산화 공정은 산화물층(26)의 형성동안에 필드 산화물 영역(24)의 두께를 증가시키지만, 본 발명의 설명을 단순화하기 위해서, 또한 두께와 증가가 필드 산화물 영역(24)의 전체 두께에 비해 작기 때문에, 필드 산화물 영역(24)의 두께의 증가는 도시되지 않았다. 산화물층(26) 형성을 위한 적절한 기술은 열산화이다. 양호하게, 산화물층(26)은 400 옹스트롬이상의 두께를 갖는다. 본 발명의 제 1 실시예에 따라서, 산화물층(26)은 약 600 옹스트롬 내지 약 1800 옹스트름 범위의 두께를 갖는다. 산화물층(26)의 통상적인 두께는 약 1200 옹스트롬이다. 산화물층(26)의 부분은 트랜지스터(15, 16)에 대해 게이트 산화물로서 작용한다는 것에 유의하여야 한다.
폴리실리콘층(27)은 예로서 화학증착 기술을 사용하여 산화물층(26)상에 형성된다. 폴리실리콘층(27)의 적절한 두께 범위는 약 2500 옹스트롬 내지 약 4000 옹스트롬이다. 폴리실리콘층(27)의 통상적 두께는 약 3300 옹스트롬이다. 유전 재료층(28)은 폴리실리콘층(27)상에 형성된다. 예로서 유전 재료층(28)은 테트라메틸 오소실리케이트(TEOS)의 분해에 의해 형성된 산화물층이다. 테트라에칠 오소실리케이트의 분해에 의해 형성된 산화물층은 일반적으로 TEOS 층으로 지칭된다. 예로서, 산화물층(28)은 약 50 옹스트롬 내지 400 옹스트롬의 범위의 두께와, 약 150 옹스트롬의 명목상 두께를 갖는다. 규소 질화물층(29)은 예로서 저압 화학증착(LPCVD) 기술을 사용하여 유전재료층(28)상에 형성된다. 규소 산화물층(29)의 두께의 적절한 범위는 약 150 옹스트롬과 350 옹스트롬 사이이고, 명목상 두께는 약 250 옹스트롬이다.
이제 제 2 도를 참조하면, 게이트 구조물의 부분(32, 33)은 P 형 에피택셜층(13)의 부분과 N-웰(14) 부분의 위에 형성된다. 게이트 션트부(32, 33)는 각각 게이트 구조물(61, 62)의 부분을 형성하며, 제 8 도에 도시되고 더욱 설명된다. 부분(32, 33)은 폴리실리콘층(27)으로부터 형성되고, 부분 (32)은 측부(36, 37)와 상면(45)을 가지며, 부분(33)은 측부(38, 39)와 상면(50)을 갖는다. 부분(32, 33)은 게이트 구조물의 게이트 션트부로서 작용하며, 질화물층(29)과 산화물층(28)과 폴리실리콘층(27)을 이방성 식각하므로써 형성된다. 게이트션트부(32, 33)는 예로서 포토레지스트층(도시되지 않음)으로 규소 질화물층(29)을 코팅하고, 제거될 규소 질화물층(29)의 부분을 노출하며(예로서 포토리소그래픽 기술을 사용하여), 규소 질화물층(29)의 노출된 부분을 이방성 식각하므로써 형성될 수 있다. 또한, 규소 질화물층(29)의 노출된 부분 아래의 산화물층(28)과 폴리실리콘층(27)의 부분도 역시 에칭되어 산화물층(26)과 필드 산화물 영역(24)의 부분을 노출시킨다.
이제 제 3 도를 참조하면, 산화물층(41)은 각각의 게이트 션트부(32, 33)의 노출된 측부(36, 37, 38, 39)상에 형성된다. 예로서, 산화물층(41)은 측부(36, 37, 38, 39)를 열산화하므로써 형성된다. 산화물층(41)의 적절한 두께 범위는 약 50 옹스트롬과 250 옹스트롬 사이이며, 명목상 두께는 약 100 옹스트롬이다. 열산화에 의한 산화물층(41)의 형성이 필드 산화물 영역(24)과 산화물층(26)의 두께를 증가시키지만, 층 (24, 26)의 증가된 두께는 본 발명의 설명을 단순화하기 위해 도시되지 않았다.
일치되는(conformal) 유전재료층(43)은 게이트 션트부(32, 33)와, 산화물층(26)과 필드 산화물 영역(24)상에 형성된다. 예로서, 유전재료층(43)은 약 250 옹스트롬 내지 750 옹스트롬 범위의 두께와 약 400 옹스트롬의 명목상 두께를 가진 규소 질화물이다. 도우펀트층(25, 30)의 불순물 재료는 각각 상기 프로세싱 단계에 의해 활성화되거나 P 형 에피택셜층(13) 및 N-웰(14)내로 구동된다.
이제 제 4 도를 참조하면, 규소 질화물층(43)은 산화물층 (41) 주위에 스페이서(46, 46', 47, 47')를 형성하기 위해 이방성 에칭된다. 규소 질화물층(43)을에칭하는 적절한 기술은 CF4, NF3등과 같은 부식제를 사용하는 반응 이온 에칭(RIE)을 포함한다. 또한, 이방성 에칭 단계는 산화물층(26)의 부분을 제거한다. 예로서 산화물층(26)은 스페이서(46, 46', 47, 47')의 형성후에 약 400 옹스트롬으로 얇게 된다. 반복가능한 언더컷 에칭 프로파일(제 5 도에 도시됨)을 형성하기 위해 스페이서(46, 47)는 산화물층(26)의 부분을 보호하고 스페이서 (46', 47')는 산화물층(26)을 형성한다는 것에 유의해야 한다.
제 5 도를 참조하면, 포토레지스트층(도시되지 않음)은 게이트 션트부(32, 33)의 일부와 스페이서(46, 47)상에 형성된다. 포토레지스트층에 의해 덮이지 않은 스페이서(46', 47')와 산화물층(26, 28)의 부분은 일련의 등방성 에칭, 즉, 스페이서(46', 47')를 제거하기 위한 제 1 에칭 단계, 게이트 션트부(32)와 주면(12)의 제 1 부 사이의 산화물층(26)의 부분과 게이트 션트부(33)와 주면(12)의 제 2 부 사이의 산화물층(26)의 부분을 제거하는 제 2 에칭 단계를 거쳐 제거된다. 다시 말해서, 게이트 션트부(32, 33)는 한 측부가 언더컷되어 게이트 션트부(32) 아래에 즉 게이트 션트부(32)와 주면(12)의 제 1 부 사이에 캐비티(35)를 형성하고, 게이트 션트부(33) 아래에 즉 게이트 션트부(33)와 주면(12)의 제 2 부 사이에 캐비티(35')를 형성한다. 포토레지스트층은 제거된다.
역시 제 5 도를 참조하면, 스크린 산화물(40)은 게이트 션트부(32, 33)의 노출된 부분과 주면(12)의 노출된 부분상에 형성된다. 예로서, 산화물층(40)은 약 100 옹스트롬 내지 200 옹스트롬의 범위의 두께와, 약 150 옹스트롬의 명목상 두께를 가진다. 산화물층(40)은 또한 필드 산화물 영역(24)과 산화물층 (26)상에 형성되지만, 본 발명의 설명을 단순화하기 위해 산화물층(40)의 이러한 부분은 도시되지 않았다. 포토레지스트 층(도시되지 않음)은 게이트 션트부(32, 33)상에 놓인 산화물(40)의 부분과, 스페이서(46, 47)와, 측부(37, 39)에 인접한 산화물층(40)의 부분과, 필드 산화물 영역(24)의 부분상에 형성된다. 이 포토레지스트층은 주입 블록 마스크로서 작용한다.
강화된 도우펀트 영역(51)은 예로서 붕소와 같은 P 도체형 불순물로 P-형 에피택셜층(13)의 부분을 도우핑하므로써 형성된다. 더욱 상세히 말해서, 붕소는 도우펀트 영역(51)을 형성하기 위해 P-형 에피택셜층(13) 부분에 주입된다. 도우펀트 영역(51)은 N-채널 트랜지스터(15)의 필드 산화물 영역(24)과 게이트 션트부(32)의 측부(36)상에 놓인 산화물층(40)에 측방향으로 정렬된다. 도우펀트 영역(51)은 주면(12)으로부터 이격된다. 주입 파라메터의 적절한 셋트는 약 40KeV 내지 100KeV 범위의 주입 에너지로 약 2 x 1012원자/㎠ 내지 2 x 1013원자/㎠ 범위의 도우즈로 P 형 불순물을 주입하는 것을 포함한다. 따라서, 도우펀트 영역(51)을 형성하는 붕소는 약 1500 내지 3000 옹스트롬 범위의 깊이 또는 거리로 P-형 에피택셜층(13)에 주입된다. 도우펀트 영역(51)을 형성하는 불순물 또는 도우펀트는 N-채널 트랜지스터(15)를 위한 펀치- 스루 보호를 제공한다.
강화된 도우펀트 영역(52)은 붕소로 P-형 에피택셜층(13)의 다른 부분을 도우핑하므로써 형성된다. 예로서, 도우펀트 영역(52)의 형성을 위한 주입 파라메터는 약 5 x 1011내지 1 x 1013원자/㎠ 범위의 도우즈와, 약 10 내지 20KeV 범위의 적절한 주입 에너지를 포함한다. 따라서, 도우펀트 영역 (52)을 형성하는 붕소는 약 200 내지 1200 옹스트롬 범위의 깊이 또는 거리로 P-형 에피택셜층(13)의 부분으로 주입된다. 도우펀트 영역(52)을 형성하는 불순물은 N-채널 트랜지스터 (15)의 임계 전압을 조정하는 작용을 한다. 포토레지스트층은 제거되고, 포토레지스트층(도시되지 않음)은 게이트 션트부(32, 33)상에 놓인 스크린 산화물(40)의 부분과, 스페이서(47)와, 스페이서(47)에 인접한 산화물층(26)의 부분과, P-형 에피택셜층(13)위의 산화물층(26)의 부분과, 필드 산화물 영역(24)의 부분 상에 형성된다. 이 포토레지스트층은 또한 주입 블록 마스크 로서 작용한다.
강화된 도우펀트 영역(53)은 예로서 인과 같은 N 도체형 불순물로 N-웰(14)의 부분을 도우핑하므로써 형성된다. 더욱 상세하게는, 인을 도우펀트 영역(53)을 형성하기 위해 N-웰 (14)로 주입된다. 도우펀트 영역(53)은 표면(12)으로부터 이격된다. 주입 파라메터의 적절한 셋트는 약 80 내지 200KeV 범위의 주입 에너지로 약 2 x 1012원자/㎠ 내지 2 x 1013원자/㎠ 범위의 도우즈로 N 형 불순물을 주입하는 것을 포함한다. 따라서, 도우펀트 영역(53)을 형성하는 주입 단계의 N 형 불순물은 약 1500 내지 3000 옹스트롬 범위의 깊이 또는 거리로 N-웰(14)에 주입된다. 도우펀트 영역(53)을 형성하는 불순물은 P-채널 트랜지스터(16)를 위한 펀치-스루보호를 제공하는 작용을 한다.
강화된 도우펀트 영역(54)은 인으로 N-웰(14)의 다른 부분을 도우핑하므로써형성된다. 예로서, 붕소는 도우펀트 영역(54)을 형성하기 위해 N-웰(14)에 주입된다. 도우펀트 영역 (54)의 형성을 위한 적절한 주입 파라메터는 약 5 x 1011내지 1 x 1013원자/㎠ 범위의 도우즈와, 약 20 내지 40KeV 범위의 적절한 주입 에너지를 포함한다. 따라서, 도우펀트 영역(54)을 형성하는 주입 단계의 N 형 불순물은 약 200 내지 1200 옹스트롬 범위의 깊이 또는 거리로 N-웰(14)에 주입된다. 도우펀트 영역 (54)을 형성하는 불순물은 P-채널 트랜지스터(16)의 임계 전압을 조정하는 작용을 한다. 포토레지스트층은 제거된다.
이제 제 6 도를 참조하면, 스크린 산화물(40)은 게이트 션트부(32, 33)와 주면(12)의 부분으로부터 제거되어, 게이트 션트부(32, 33)의 부분과 주면(12)의 부분을 노출시키고 산화물 연장부(55)를 형성한다. 산화물층(26')은 주면(12)의 노출된 부분 및 게이트 션트부(32, 33)의 노출된 영역상에 형성된다.
예로서 비결정 규소, 단결정 규소, 폴리실리콘, 텅스텐 등을 포함하는 반도체 재료 또는 도체 재료층(57)의 하나는 산화물층(24, 26'), 산화물층(41)의 나머지 부분, 스페이서(46, 47)상에 형성된다. 예로서, 약 1000 내지 2500 옹스트롬 범위의 두께를 가진 일치된 폴리실리콘층(57)은 산화물층(24, 26', 41)과 스페이서(46, 47)상에 증착된다. 명목상으로는 폴리실리콘층(57)은 약 1750 옹스트롬의 두께를 갖는다. 도우펀트 영역(51, 52)은 초기에는 이격되지만, 상호 확산되고 단일 도우펀트 영역(51')을 형성한다. 마찬가지로, 도우펀트 영역(53, 54)은 서로 확산되고 단일 도우펀트 영역(53')을 형성한다.
이제 제 7 도를 참조하면, 폴리실리콘층(57)은 측부(36, 38) 각각의 부근에 게이트 연장부(58, 59)를 형성하기 위해 이방성 에칭된다. 게이트 연장부(58, 59)는 산화물층(26')의 부분에 의해 각각의 측부(36, 38)로부터 이격된다는 것을 유의해야 한다. 또한, 연장부(58', 59')는 각각 스페이서(46, 47) 부근에 형성된다. 게이트 연장부(58, 58', 59, 59')를 형성하는 이방성 에칭 단계는 산화물층(26)상에서 또는 그 안에서 멈춘다. 따라서, 게이트 구조물(61)은 제 1 폭의 산화물층(26)상의 제 1 폴리실리콘부로부터 형성된 게이트 션트부(32)와, 제 2 폭의 산화물층(26')의 부분상의 제 2 폴리 실리콘부로부터 형성된 게이트 연장부(58)를 포함하는데, 제 2 폭은 제 1 폭보다 작다. 마찬가지로, 게이트 구조물(62)은 제 1 폭의 산화물층(26)상의 폴리실리콘부로부터 형성된 게이트 션트부(33)와, 제 2 폭의 산화물층(26')의 부분상의 다른 폴리 실리콘부로부터 형성된 게이트 연장부(59)를 포함한다.
제 8 도를 참조하면, 포토레지스트층(도시되지 않음)은 게이트 션트부(32, 33)와, 게이트 연장부(58, 59)와, 게이트 연장부(58, 59) 부근의 산화물층(26')의 부분상에 형성된다. 다시 말해서, 게이트 연장부(58', 59')와 게이트 연장부(58', 59') 부근의 산화물층(26')의 부분은 포토레지스트에 의해 덮이지 않고 노출된다. 포토레지스트층은 에칭 보호 마스크 로서 작용한다. 게이트 연장부(58', 59')와 스페이서(46, 47)는 예로서 등방성 플라즈마 에칭을 사용하여 제거된다. 스페이서(46, 47)는 완전히 제거된 것으로 도시되었으나, 크기가 감소될 수도 있다. 또한, 산화물층(26')의 노출된 부분도 제거된다. 포토레지스트층은 제거된다.
게이트 연장부(58)는 P-형 에피택셜층(13)상의 게이트 션트부(32) 및 산화물층(26')의 부분과 협동하여 게이트 구조물 (61)을 형성한다. 마찬가지로, 게이트 연장부(59)는 N-웰(14) 상의 게이트 션트부(33) 및 산화물층(26')의 부분과 협동하여 게이트 구조물(62)을 형성한다. 게이트 연장부(58)와 주면 (12)의 사이 또한 게이트 연장부(59)와 주면(12)의 사이의 산화물층(26')의 부분은 활성 게이트 산화물로서 작용한다.
산화물층(60)은 필드 산화물 영역(24)과, 산화물층 (26'), 산화물층(41), 스페이서(46, 47) 및 게이트 연장부 (58, 59)의 나머지 부분상에 일치되게 증착된다. 예로서, 산화물층 (60)은 약 100 내지 300 옹스트롬 범위의 두께를 가지며, 산화물층(60)의 명목상 두께는 약 150옹스트롬이다.
포토레지스트층(도시되지 않음)은 게이트 구조물(61, 62)위의 유전재료층(60)의 부분과, 게이트 구조물(62)에 인접한 N-웰(14)위의 산화물층(60)의 부분상에 형성된다. 다시 말해서, 포토레지스트층은 P-채널 트랜지스터(16)가 N-채널 트랜지스터 (15)를 위한 소스/드레인 주입에 의해 도우핑되는 것을 방지하는 주입 보호 마스크로서 작용한다. 소스/드레인 주입은 소스 영역 (63)과 드레인 영역(64)을 형성하기 위해 수행된다. 또한, 소스/드레인 주입은 게이트 구조물(61)을 더욱 도우핑한다. 소스/드레인 주입을 위한 주입 파라메터의 적절한 셋트는 약 1 x 1015내지 1 x 1016원자/㎠ 범위의 도우즈와 약 60 내지 120KeV 범위의 적절한 주입 에너지로 비소와 같은 N 형 불순물을 주입하는 것을 포함한다.
포토레지스트층은 제거되고, 다른 포토레지스트층(도시되지 않음)은 게이트 구조물(61, 62)위의 유전재료층(60)의 부분과, 게이트 구조물(61) 부근의 P-형 에피택셜층(13)위의 산화물층(60)의 부분상에 형성된다. 다시 말해서, 포토레지스트층은 N-채널 트랜지스터(15)가 P-채널 트랜지스터(16)의 소스/ 드레인 주입에 의해 도우핑되는 것을 방지하는 주입 보호 마스크 로서 작용한다. 예로서 붕소의 소스/드레인 주입은 소스 영역 (66)과 드레인 영역(67)을 형성하기 위해 수행된다. 또한 소스/드레인 주입은 게이트 구조물(62)을 더욱 도우핑한다. 소스/드레인 주입을 위한 주입 파라메터의 적절한 셋트는 약 1 x 1015원자/㎠ 범위의 도우즈와 약 5 내지 15KeV 범위의 적절한 주입 에너지로 붕소와 같은 P-형 불순물을 주입하는 것을 포함한다. 포토레지스트층은 제거된다.
역시 제 8 도를 참조하면, 일치되는 유전재료층(69)은 유전재료층(60)상에 형성된다. 예로서, 유전재료층(69)은 약 1000 내지 2250 옹스트롬 범위의 두께를 가진 규소 질화물이다. 규소 질화물층(69)의 명목상 두께는 2000 옹스트롬이다.
이제 제 9 도를 참조하면, 규소 질화물층(69)과 산화물층 (60)은 이방성 에칭되어 측부(36, 37) 부근에 산화물 스페이서(70)와 질화물 스페이서(71)를 형성한다. 또한, 이방성 에칭 단계는 게이트 구조물(61, 62)의 게이트 션트부(32, 33)와 게이트 연장부(58, 59) 및 스페이서(71, 71') 부근의 주면(12)의 부분을 노출시킨다. 본 기술분야에서 잘 알려진 기술을 사용하여, 규화물(76)이 도우펀트 영역(63)상에 형성되고, 규화물(77)이 도우펀트 영역(64)상에 형성되며, 규화물(78)은 게이트 구조물(61)의 부분상에 형성되고, 규화물(79)은 도우펀트 영역(66)상에 형성되며, 규화물(81)은 도우펀트 영역(67)상에 형성되고, 규화물(82)은 게이트 구조물(62)의 부분상에 형성된다. 규화물(78)은 게이트 연장부(58)에의 도체 스트랩 커플링 게이트 션트부(32)로서 도체 스트랩 커플링 게이트 션트부(33)로서 작용한다.
예로써 산화물과 같은 유전체 재료층(84)은 필드 산화물 영역(24), 스페이서(71, 71') 및 규화물(76, 77, 78, 79, 81, 82)상에 형성된다. 개구는 규화물(76, 77, 78, 79, 81, 82)의 부분을 노출시키기 위해서 산화물층(84)내에 형성된다. 본 기술 분야에서 잘 알려진 기술을 사용하여, 규화물(76, 77, 78, 79, 81, 82)의 노출된 부분과 접속하는 전기 도체 또는 전극이 형성 된다. 더욱 상세히 말해서, 소스 도체(86)는 규화물(76)과 접속 되고, 드레인 도체(87)는 규화물(77)과 접속되며, 게이트 도체(88)는 규화물(78)과 접속된다. 따라서, 소스 도체(86), 드레인 도체(87) 및 게이트 도체(88)는 각각 N-채널 트랜지스터(15)를 위한 도체를 형성한다. 마찬가지로, 소스 도체(89)는 규화물(79)과 접속되고, 드레인 도체((1)는 규화물(81)과 접속되며, 게이트 도체(92)는 규화물(82)과 접속된다. 따라서, 소스 도체(89), 드레인 도체(91) 및 게이트 도체(92)는 각각 P-채널 트랜지스터(16)를 위한 도체를 형성한다. 게이트 도체(88, 92)는 게이트 구조물에 전기적으로 커플링된 게이트 도체를 도시하기 위해 매우 단순화되어 도시된 것임을 이해하여야 한다.
제 10 도 내지 18 도는 본 발명의 제 2 실시예에 따른 프로세싱 동안의 상보성 절연 게이트 전계 효과 트랜지스터(100)의 일부분의 확대 단면도이다. 상보성 절연 게이트 전계 효과 트랜지스터(100)는 P-형 에피택셜층(13)의 부분내에 제조된 N-채널 트랜지스터(115)와, N-웰(14)의 부분내에 제조된 P-채널 트랜지스터(116)를 포함한다. 제 10 도는 산화물층(26)과 폴리 실리콘층(27)의 형성후의 부분적으로 완성된 절연 게이트 전계 효과 트랜지스터(100)를 도시한다. 에피택셜층(13), N-웰(14), 필드 주입 영역(22, 23), 필드 산화물 영역(24), 도우펀트 영역(25, 30), 산화물층(26) 및 폴리실리콘층(27)은 제 1 도와 관련하여 기술되었다는 것을 유의하여야 한다. 제 10 도 내지 18 도에서의 N-채널 트랜지스터(115)와 P-채널 트랜지스터 (116)의 위치는 이러한 구조물의 위치를 도시하고 따라서 본 발명을 더욱 명료하게 설명하기 위해 포함된 것을 이해하여야 한다.
이제 제 11 도를 참조하면, 게이트 구조물의 게이트 션트부(132, 133)가 각각 P-형 에피택셜층(13)과 N-웰(14)위에 형성된다. 측부(136, 137)를 갖는 게이트 션트부(132)와 측부 (138, 139)를 갖는 게이트 션트부(133)는 폴리실리콘층(27)을 이방성 에칭하므로써 형성될 수 있다. 예로서, 게이트 션트부 (132, 133)는 폴리실리콘층(27)을 포토레지스트층(도시되지 않음)으로 코팅하고, 제거될(포토리소그래픽 기술을 사용하여) 폴리실리콘층(27)의 부분들을 노출시키고, 폴리실리콘층(27)의 노출된 부분을 이방성 에칭하므로써 형성된다. 따라서, 게이트 션트부(132, 133)는 폴리실리콘층(27)의 부분들로부터 형성된다.
게이트 션트부(132, 133)는 제 16 도에 더욱 기술된 게이트 구조물(161, 162)의 부분을 각각 형성한다.
역시 제 11 도를 참조하면, 산화물층(141)은 게이트 션트부(132, 133)상에 형성된다. 예로서, 산화물층(141)은 게이트 션트부(132, 133)를 열적으로 산화하므로써 형성된다. 산화물층(141)을 위한 적절한 두께 범위는 약 50 내지 250 옹스트롬이고 명목상 두께는 약 100 옹스트롬이다. 비록 열적인 산화에 의한 산화물층(141)의 형성은 필드 산화물 영역(24)과 산화물층(26)의 두께를 증가시키지만, 증가된 두께는 본 발명의 설명을 단순화하기 위해 도시되지 않는다.
개구(143)를 가진 포토레지스트층(142)은 산화물층(141), 필드 산화물 영역(24) 및 산화물층(26)상에 형성된다. 개구 (143)는 게이트 션트부(132)의 부분과, 게이트 션트부(132)의 측부(136) 부근의 산화물층(26)의 부분을 노출시킨다. 포토레지스트층(142)은 주입 블록 마스크로서 작용한다. 제 2 실시예에 따라서, 강화된 도우펀트 영역(151)은 P-형 에피택셜층(13)의 부분을 예로서 붕소와 같은 P 도체형 불순물 재료로 도우핑하므로써 형성된다. 더욱 상세히 말하면, 붕소는 도우펀트 영역(151)을 형성하기 위해 P-형 에피택셜층(13)내에 주입된다. 도우펀트 영역(151)은 표면(12)으로부터 이격된다는 것에 유의하여야 한다. 도우펀트 영역(151)을 형성하기 위한 적절한 셋트의 주입 파라메터는 약 2 x 1012내지 2 x 1013원자/㎠ 범위의 도우즈와 약 40 내지 100KeV 범위의 주입 에너지로 붕소를 주입하는 것을 포함한다. 따라서, 도우펀트 영역(151)을 형성하는 붕소는 약 1500 내지 3000 옹스트롬 범위의 깊이 또는 거리로 P-형 에피택셜층(13)내로 주입된다. 도우펀트 영역(151)을 형성하는 불순물 재료는 N-채널 트랜지스터(115)를 위한 펀치-스루 보호를 제공하는 작용을 한다.
강화된 도우펀트 영역(152)은 P-형 에피택셜층(13)의 다른 부분을 붕소로 도우핑하므로씨 형성된다. 예로서, 다른 주입이 수행되는데, 붕소는 도우펀트 영역(152)을 형성하기 위해서 P-형 에피택셜층(13)내에 주입된다. 도우펀트 영역(152)의 형성을 위한 적절한 주입 파라메터는 약 5 x 1011내지 1 x 1013원자/㎠ 범위의 도우즈와, 약 10 내지 20KeV 범위의 적절한 주입 에너지로 붕소를 주입하는 것을 포함한다. 따라서, 도우펀트 영역(152)을 형성하는 붕소는 약 200 내지 1200 옹스트롬 범위의 깊이 또는 거리로 P-형 에피택셜층(13) 내에 주입되고, N-채널 트랜지스터(115)의 임계 전압을 조정하는 작용을 한다.
이제 제 12 도를 참조하면, 포토레지스트층은 제거되고, 개구(145)를 가진 포토레지스트층(144)이 산화물층(141), 필드 산화물 영역(24) 및 산화물층(26)의 부분상에 형성된다. 개구 (145)는 게이트 션트부(133)의 부분과, 게이트 션트부(133)의 측부(138) 부근의 산화물층(26)의 부분을 노출시킨다. 포토 레지스트층(144)은 주입 블록 마스크로서 작용한다.
본 발명의 제 2 실시예에 따라서, 강화된 도우펀트 영역(153)은 N-웰(14)의 부분을 예로서 인과 같은 N-도체형 불순물 재료로 도우핑하므로써 형성된다. 더욱 상세하게 말하면, 인은 도우펀트 영역(153)을 형성하기 위해 N-웰(14)내에 주입된다. 도우펀트 영역(153)은 표면(12)으로부터 이격되는 것에 유의하여야 한다. 적절한 셋트의 주입 파라메터는 약 2 x 1012내지 2 x 1013원자/㎠ 범위의 도우즈와, 약40 내지 100KeV 범위의 주입 에너지로 P 형 불순물 재료를 주입하는 것을 포함한다. 따라서, 도우펀트 영역(153)을 형성하는 주입 단계의 N 형 불순물 재료는 약 1500 내지 3000 옹스트롬 범위의 깊이 또는 거리로 N-웰(14)내에 주입된다. 도우펀트 영역(153)을 형성하는 주입은 P-채널 트랜지스터(116)를 위한 펀치-스루 보호를 제공하는 작용을 한다.
강화된 도우펀트 영역(154)은 N-웰(14)의 다른 부분을 인으로 도우핑하므로써 형성된다. 예로서, 다른 주입이 수행되는데, N 도체형의 불순물 재료가 도우펀트 영역(154)을 형성하기 위해 N-웰(14)내에 주입된다. 도우펀트 영역(154)의 형성을 위한 적절한 주입 파라메터는 약 5 x 1011내지 1 x 1013범위의 도우즈와, 약 20 내지 40KeV 범위의 적절한 주입 에너지를 포함한다. 따라서, 도우펀트 영역(154)을 형성하는 주입 단계의 N 형 불순물 재료는 약 200 내지 1200 옹스트롬 범위의 깊이 또는 거리로 N-웰(14)내에 주입된다. 도우펀트 영역(154)을 형성하는 주입은 P-채널 트랜지스터(116)의 임계 전압을 조정하는 작용을 한다. 포토레지스트층(144)은 제거된다.
이제 제 13 도를 참조하면, 개구(149)를 가진 포토 레지스트층(148)이 산화물층(141)상에 형성된다. 개구(149)는 게이트 션트부(132)의 부분과, 게이트 션트부(132)의 측부(136) 부근의 산화물층(26)의 부분과, 게이트 션트부(133)의 부분과, 게이트 션트부(133)의 측부(138) 부근의 산화물층(26)의 부분을 노출시킨다. 포토레지스트층(148)은 에칭 보호 마스크로서 작용한다.
산화물층(26)과 산화물층(141)의 노출된 부분은 예로서 습식 불화수소산 에칭을 사용하여 등방성 에칭된다. 제 2 실시예에 따라서, 등방성 에칭은 산화물층(26)의 노출된 부분과, 게이트 션트부(132, 133) 아래의 산화물층(26)의 부분, 즉 게이트 션트부(132, 133) 사이의 주면(12)의 부분의 약 1000 옹스트롬을 제거한다. 다시 말해서, 등방성 에칭은 주면(12)과 게이트 션트부(132, 133) 사이의 산화물층(26)의 부분을 언더컷 하고, 캐비티(135, 135')를 각각 게이트 션트부(132)와 주면(12)의 제 1 부 사이와 게이트 션트부(133)와 주면(12)의 제 2 부 사이에 형성한다. 또한, 등방성 에칭은 게이트 션트부(132, 133)로부터 산화물층(141)의 노출된 부분을 제거한다. 포토레지스트층(148)은 제거된다.
이제 제 14 도를 참조하면, 산화물층(156)이 게이트 션트부(132, 133)상에 형성된다. 산화물층(156)은 약 50 내지 150 옹스트롬 범위의 두께를 갖는 얇은 산화물층이라는 것을 유의해야 한다. 산화물층(156)의 명목상 두께는 약 90 옹스트롬 이다. 비록 산화물층(156)은 필드 산화물 영역(24)과 산화물층(26)상에도 형성되지만, 산화물층(156)은 단순히 필드 산화물 영역(24)과 산화물층(26)의 두께를 증가시킨다는 것을 유의해야 한다. 따라서, 본 발명의 설명을 단순화하기 위해서, 필드 산화물 영역(24)과 산화물층(26)상에 형성된 산화물층(156)의 부분은 도시되지 않는다. 산화물층(156)이 산화물층(141)상에도 형성되지만, 제 2 실시예의 설명을 더욱 단순화하기 위해서, 산화물층(141, 156)은 도면부호 156 으로 표시된 단 일 산화물층 으로서 도시되었다.
예로서, 비결정 실리콘, 단결정 실리콘, 폴리실리콘, 텅스텐등을 포함하는반도체 재료층 또는 도체 재료층(157)중의 하나는 산화물층(24, 26'), 산화물층(41)의 나머지 부분 및 스페이서(46, 47)상에 형성된다. 예로서, 약 1000 내지 2500 옹스트롬 범위의 두께를 가진 일치되는 폴리실리콘층(157)은 산화물층(24, 25', 41)과 스페이서(46, 47)상에 증착된다. 명목상으로 폴리실리콘층(157)은 약 1750 옹스트롬의 두께를 갖는다. 도우펀트 영역(151, 152)은 초기에는 이격되지만, 상호 확산되고 단일 도우펀트 영역(151')을 형성한다는 것을 유의해야 한다. 마찬가지로, 도우펀트 영역(153, 154)은 상호 확산되고 단일 도우펀트 영역(153')을 형성한다.
이제 제 15 도를 참조하면, 폴리실리콘층(157)은 측부(136, 138) 부근에 게이트 연장부(158, 159)를 각각 형성하기 위해 이방성 에칭된다. 또한, 연장부(158', 159')는 각각 측부 (137, 138) 부근에 이격되어 형성된다. 따라서, 게이트 구조물 (161)은 제 1 폭의 산화물층(26)상의 제 1 폴리실리콘부로부터 형성된 게이트 션트부(132)와, 제 2 폭의 산화물층(26')의 부분 상의 제 2 폴리실리콘부로부터 형성된 게이트 연장부(158)를 포함하는데, 제 2 폭은 제 1 폭보다 작다. 마찬가지로, 게이트 구조물(162)은 제 1 폭의 산화물층(26)상의 폴리실리콘부로부터 형성된 게이트 션트부(133)와, 제 2 폭의 산화물층(26')의 부분 상의 다른 폴리실리콘부로부터 형성된 게이트 연장부(159)를 포함한다.
이제 제 16 도를 참조하면, 포토레지스트층(160)은 부분(132, 133), 게이트 연장부(158, 159) 및 게이트 연장부(158, 159) 부근의 산화물층(26)의 부분상에 형성된다. 다시 말해서, 게이트 연장부(158', 159')와 게이트 연장부(158', 159')부근의 산화물층(26)의 부분은 노출된다. 포토레지스트층(160)은 에칭 보호 마스크로서 작용한다. 게이트 연장부(158', 159')는 예로서 등방성 플라즈마 에칭을 사용하여 제거되는데, 등방성 에칭은 산화물층(26)의 노출된 부분상에서 멈춘다. 포토레지스트층(160)은 제거된다.
이제 제 17 도를 참조하면, 일치되는 유전재료층(165)은 게이트 션트부(132, 133), 게이트 연장부(158, 159) 및 산화물층 (26)의 노출된 부분상에 형성된다. 예로서 유전재료층(165)은 약 100 내지 300 옹스트롬 범위의 두께를 가진 증착된 TEOS 산화물이며, 명목상 두께는 150 옹스트롬이다. 포토레지스트층(도시되지 않음)은 N-웰(14)의 게이트 션트부(133), 게이트 연장부(159) 및 주면(12)의 부분 위의 유전재료층(165)의 부분 상에 형성된다. 다시 말해서, 포토레지스트층은 P-채널 트랜지스터(116)가 N-채널 트랜지스터(115)를 위한 소스/드레인 주입에 의해 도우핑되는 것을 방지하는 주입 보호 마스크로서 작용한다. 소스/드레인 주입은 소스 영역(163)과 드레인 영역(164)을 형성하기 위해 수행된다. 또한, 소스/드레인 주입은 게이트 구조물(161)을 더욱 도우핑한다. 소스/드레인 주입을 위한 적절한 셋트의 주입 파라메터는 약 1 x 1015내지 1 x 1016원자/㎠ 범위의 도우즈와 약 60 내지 160KeV 범위의 주입 에너지로 비소와 같은 N 형 불순물 재료를 주입하는 것을 포함한다.
포토레지스트층은 제거되고, 다른 포토레지스트층(도시되지 않음)은 P-웰(13)의 게이트 션트부(132), 연장부(158), 주면(12)의 부분상의유전재료층(165)의 부분상에 형성된다. 다시 말해서, 포토레지스트층은 N-채널 트랜지스터(115)가 P-채널 트랜지스터(116)를 위한 소스/드레인 주입에 의해 도우핑되는 것을 방지하는 주입 보호 마스크로서 작용한다. 소스/드레인 주입은 소스 영역(166)과 드레인 영역(167)을 형성하기 위해 수행된다. 또한, 소스/드레인 주입은 게이트 구조물(162)을 더욱 도우핑한다. 소스/드레인 주입을 위한 적절한 셋트의 주입 파라메터는 약 1 x 1015내지 5 x 1015원자/㎠ 범위의 도우즈와 약 5 내지 15KeV 범위의 주입 에너지로 붕소와 같은 P-형 불순물 재료를 주입하는 것을 포함한다. 포토레지스트층은 제거된다. 급속 열 어닐링과 같은 어닐링은 주입에 의해 발생된 손상을 어닐링하고 불순물 재료를 소스, 드레인 및 게이트 영역에 재분배하기 위해 수행된다.
역시 제 17 도를 참조하면, 일치되는 유전재료층(169)은 산화물층(165)상에 형성된다. 예로서, 유전재료층(169)은 약 100 내지 2250 옹스트롬 범위의 두께를 가진 규소 질화물이다. 규소 질화물층(169)의 명목상 두께는 2000 옹스트롬이다.
이제 제 18 도를 참조하면, 일련의 이방상 에칭이 규소 질화물층(169)과 산화물층(165)을 에칭하기 위해 사용된다. 예로서, 규소 질화물층(169)은 질화물 스페이서(171)를 형성하기 위해 이방성 에칭되는데, 규소 질화물층(169)의 에칭은 산화물층(165)상에서 멈춘다. 그러면 산화물층(165)은 산화물 스페이서(170)를 형성하기 위해 이방성 에칭된다. 따라서, 스페이서(171, 170)는 측부(136, 138) 부근에 형성된다. 또한, 산화물 스페이서(170')와 질화물 스페이서(171')는 측부(137,139) 부근의 산화물층(156)의 부분과 접촉하여 형성된다. 또한, 이방성 에칭 단계는 스페이서(171, 171') 부근의 주면(12)의 부분과, 게이트 션트부(132, 133)와 게이트 구조물(161, 162)의 게이트 연장부(158, 159)를 각각 노출시킨다. 본 기술분야에서 잘 알려진 기술을 사용하여, 규화물(176)은 도우펀트 영역(163) 상에 형성되고, 규화물(177)은 도우펀트 영역(164)상에 형성되며, 규화물(178)은 게이트 구조물(161)의 부분상에 형성되고, 규화물(179)은 도우펀트 영역(166)상에 형성되며, 규화물(181)은 도우펀트 영역(167)상에 형성되고, 규화물(182)은 게이트 구조물(162)의 부분상에 형성된다.
예로서 산화물과 같은 유전재료층(184)은 필드 산화물 영역(24), 스페이서(171, 171') 및 규화물(176, 177, 178, 179, 181, 182)상에 형성된다. 개구는 규화물(176, 117, 178, 179, 181, 182)의 부분을 노출시키기 위해 산화물(184)내에 형성된다. 본 기술분야에서 잘 알려진 기술을 사용하여 노출된 규화물에 접속되는 전기도체가 형성된다. 더욱 상세히 말해서, 소스 도체(186)는 규화물(176)과 접속되고, 드레인 도체(187)는 규화물(177)과 접속되며, 게이트 도체(188)는 규화물(178)과 접속된다. 따라서, 소스, 드레인 및 게이트 도체(186, 187, 188)는 각각 N-채널 트랜지스터(115)를 위한 도체를 형성한다. 마찬가지로, 소스 도체(189)는 규화물(179)과 접속되고, 드레인 도체(191)는 규화물(181)과 접속되며, 게이트 도체(192)는 규화물(182)과 접속된다. 따라서, 소스, 드레인 및 게이트 도체(189, 191, 192)는 각각 P-채널 트랜지스터(116)를 위한 도체를 형성한다.
제 19 도는 본 발명의 제 3 실시예에 따른 프로세싱 동안의 상보성 절연 게이트 전계 효과 트랜지스터(200)의 부분의 확대 단면도이다. 상보성 절연 게이트 전계 효과 트랜지스터(200)는 P-형 에피택셜층(13)의 부분에 제조된 N-채널 트랜지스터(215)와, N-웰(14)의 부분에 제조된 매몰된 P-채널 트랜지스터(216)를 포함한다. 상보성 절연 게이트 전계 효과 트랜지스터(200)를 형성하는 프로세스 단계는 상보성 절연 게이트 전계 효과 트랜지스터(10, 100)를 제조하기 위한 설명된 단계를 따른다. 그러나, 메몰된 P-채널 트랜지스터(216)를 형성하기 위해, 절연 게이트 전계 효과 트랜지스터(10, 100)를 형성하기 위한 프로세스에 두가지 수정이 행해진다. 제 1 수정 예에서, 도우펀트층(30)은 P 도체형이고, 약 7 x 1016내지 2 x 1017원자/㎤ 범위의 표면 농도를 갖는다. 상기 표면 농도를 얻기 위한 적절한 셋트의 주입 조건은 약 1 x 1012내지 3 x 1012원자/㎠ 범위의 주입 도우즈와, 약 50 내지 200KeV 범위의 주입 에너지를 포함한다.
제 2 수정예에서(또한 절연 게이트 전계 효과 트랜지스터(10)를 제조하기 위한 프로세싱 단계를 참조하여), 게이트 션트부(33)와 게이트 구조물(62)의 게이트 연장부(59)는 N 도체형 불순물 재료로 도우핑된다. 더욱 상세히 말해서, 게이트 구조물(62)은 소스 및 드레인 영역(63, 64)을 각각 형성하는 동안에 도우핑된다. 따라서, 도우펀트 영역(30)은 도우펀트 영역(25)과 동시에 형성되고, 게이트 션트부(33)와 게이트 연장부(59)는 양호하게 게이트 션트부(32) 및 게이트 연장부(58)와 동시에 도우핑되며, 즉, 게이트 구조물(61, 62)은 양호하게 동시에도우핑된다. 매몰된 P-채널 트랜지스터는 절연 게이트 전계 효과 트랜지스터(10)를 형성하기 위한 프로세스 단계와 유사한 절연 게이트 전계 효과 트랜지스터(100)를 형성하기 위한 프로세스 단계에 수정예를 포함시키므로써 제조될 수 있다는 것을 유의해야 한다.
이제, 절연 게이트 반도체 장치와 그 제조 방법이 제공되었다는 것을 인정할 것이다. 본 발명에 따라서, 저농도로 도우핑된 드레인 연장 주입은 제조의 시작단계에서 수행되어 두꺼운 부분과 얇은 부분을 가진 게이트 산화물의 형성을 허용한다. 또한, 게이트 구조물의 게이트 션트부는 게이트 산화물의 두꺼운 부분상에 제조되고, 게이트 연장부는 게이트 산화물의 얇은 부분상에 제조된다. 게이트 션트부는 게이트 커패시턴스, 즉, 게이트 대 드레인 캐패시턴스와 게이트 대 기판 캐패시턴스를 상당히 증가시키지 않고 게이트 저항을 감소시킨다. 또한, 게이트 산화물의 두꺼운 부분은 장치의 게이트 캐패시턴스를 감소시킨다. 게이트 캐패시턴스의 게이트 대 드레인 부분의 감소는 "밀러 증배(Miller multiplied)" 캐패시턴스를 감소시켜 본 발명의 장치의 주파수 응답을 증가시킨다. 본 발명에 따라 제조된 절연 게이트 반도체 장치는 종래 기술의 절연 게이트 반도체 장치보다 50% 이상 빠르다고 결론지어졌다. 또한, 게이트 션트부의 사용은 증착과 에칭 기술에 의한 년포토리소그래픽 형성을 허용한다. 따라서, 0.2㎛ 보다 작은 채널 길이를 가진 절연 게이트 전계 효과 트랜지스터가 0.5㎛ 의 게이트 길이를 가진 장치를 위해 설계된 제조설비를 사용하여 제조될 수 있다.
제 1 도 내지 9 도는 본 발명의 제 1 실시예에 따른 공정 동안의 절연 게이트 전계 효과 트랜지스터의 일부분의 확대 단면도.
제 10 도 내지 18 도는 본 발명의 제 2 실시예에 따른 공정 동안의 절연 게이트 전계 효과 트랜지스터의 일부분의 확대 단면도,
제 19 도는 본 발명의 제 3 실시예에 따른 공정 동안의 절연 게이트 전계 효과 트랜지스터의 일부분의 확대 단면도.
♣ 도면의 주요부분에 대한 부호의 설명 ♣
10 : 상보성 절연 게이트 전계 효과 트랜지스터
11 : 기판 12 : 주면
13 : P-형 에피택셜층 14 : N-웰
15 : N-채널 트랜지스터 16 : P-채널 트랜지스터
24 : 필드 산화물 영역 25, 30 : 도우펀트층
26, 28 : 유전재료층 27 : 폴리실리콘층
29 : 규소 질화물층 32 : 게이트 션트부
58 : 게이트 연장부 61 : 게이트 구조물

Claims (3)

  1. 절연 게이트 반도체 장치의 제조 방법에 있어서,
    주면(12)을 가진 제 1 도체형의 반도체 재료(13)를 제공하는 단계와,
    상기 주면(12)으로부터 상기 반도체 재료(13)내로 연장되는 제 1 도우펀트층(25)을 형성하는 단계와,
    제 1 게이트 구조물(61)의 제 1 부(32)를 제 1 유전 재료층(26)의 제 1 부상에 형성하는 단계로서, 상기 제 1 게이트 구조물(61)의 제 1 부(32)는 제 1 측부(36)와 제 2 측부(37)를 가지며 상기 제 1 유전재료층(26)의 제 1 부에 의해 상기 주면(12)으로부터 이격되는 상기 제 1 부(32)를 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 상기 제 1 부(32)의 상기 제 1 측부(36) 부근의 상기 반도체 재료(13)의 적어도 한 부분을 제 1 도체형의 불순물들로 도우핑하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32)와 상기 제 1 주면(12) 사이에서 상기 제 1 측부(36)로부터 연장되는 제 1 캐비티 (35)를 형성하기 위해서, 상기 제 1 유전재료층(26)의 제 1 층의 제 1 부의 부분을 측방향으로 제거하는 단계와,
    상기 제 1 게이트 구조물(61)의 적어도 제 1 부(32)의 부근에 제 2 유전재료층(26')을 형성하는 단계와,
    상기 제 1 캐비티(35)를 충전하는 제 2 유전재료층(26')에 의해 상기 제 1 게이트 구조물(61)의 제 1 측부(36)로부터 이격된 제 1 게이트 구조물(61)의 제 2부(58)를 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32)의 제 2 측부 (37) 부근의 반도체 재료(13)의 부분(64)과, 상기 제 1 게이트 구조물(61)의 제 2 부(58)의 제 2 측부 부근의 반도체 재료(13)의 부분(63)을 도우핑하는 단계와,
    상기 제 1 게이트 구조물(61)의 부분을 도우핑하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 반도체 장치의 제조 방법.
  2. 절연 게이트 반도체 장치의 형성 방법에 있어서,
    주면(12)을 가진 제 1 도체형의 반도체 재료(13)를 제공하는 단계와,
    상기 주면(12)으로부터 상기 반도체 재료(13)내로 연장되는 제 2 도체형의 제 1 도우펀트층(25)을 형성하는 단계와,
    상기 제 1 주면(12)상에 제 1 유전재료층(26)을 형성하는 단계와,
    제 1 게이트 구조물(61)의 제 1 부(32)를 상기 제 1 유전재료층(26)의 제 1 부상에 형성하는 단계로서, 상기 제 1 게이트 구조물(61)의 제 1 부(32)는 제 1 측부(36)와 제 2 측부(37)와 상면(45)을 가진, 상기 제 1 부(32)를 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32) 아래에서 상기 제 1 측부(36)로부터 연장되며 상기 주면(12)의 일부를 노출시키는 제 1 캐비티(35)를 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32)의 제 1 측부 (36)에 정렬된 제 1 도체형의 적어도 하나의 강화된 도우펀트 영역(51)을 상기 반도체 재료(13)내에형성하는 단계와,
    상기 제 1 게이트 구조물(61)과 노출된 상기 주면(12)의 부분 상에 제 2 유전재료층(26')을 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 2 부(58)를 상기 제 2 유전재료층(26')상에 형성하는 단계로서, 상기 제 1 게이트 구조물(61)의 제 2 부(58)는 제 1 및 제 2 측부들을 가지며, 상기 제 1 게이트 구조물(61)의 상기 제 2 부(58)의 상기 제 2 측부는 상기 제 1 게이트 구조물(61)의 상기 제 1 부(32)의 상기 제 1 측부(36)에 인접하는, 상기 제 2 부(58)를 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 2 부(58)의 제 1 측부에 정렬된 제 2 도체형의 제 1 도우펀트 영역(63)과, 상기 제 1 게이트 구조물(61)의 제 1 부(32)의 제 2 측부(37)에 정렬된 제 2 도체형의 제 2 도우펀트 영역(64)을 형성하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32)와 제 2 부 (58)를 제 2 도체형의 불순물로 도우핑하는 단계와,
    상기 제 1 게이트 구조물(61)의 제 1 부(32)와 제 2 부 (58)를 커플링하는 제 1 도체 스트랩(78)을 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 반도체 장치의 형성 방법.
  3. 절연 게이트 반도체 장치에 있어서,
    주면(12)을 가진 제 1 도체형의 반도체 재료(13)와,
    상기 반도체 재료(13)상의 제 1 유전재료층(26)과,
    상기 주면(12)으로부터 상기 반도체 재료(13)의 제 1 부 내로 연장되는 제 2 도체형의 도우펀트층(25)과,
    제 1 도체부(32)와 제 2 도체부(58)를 가진 제 1 게이트 구조물(61)로서, 상기 게이트 구조물(61)의 상기 제 1 도체부(32)는 상기 제 1 유전재료층(26)의 제 1 부상에 있으며 제 1 측부(36)와 제 2 측부(37)를 갖고, 상기 게이트 구조물(61)의 상기 제 2 도체부(58)는 제 1 및 제 2 측부들을 가지며, 상기 제 1 게이트 구조물(61)의 상기 제 2 도체부(58)의 상기 제 2 측부는 상기 제 1 게이트 구조물(61)의 상기 제 1 도체부(32)와 상기 주면(12)의 부분 사치에 있는 상기 제 1 게이트 구조물(61)의 상기 제 2 도체부(58)의 부분과 제 2 유전재료층(26')에 의해 상기 제 1 게이트 구조물(61)의 상기 제 1 도체부(32)의 상기 제 1 측부(36)로부터 이격되는, 상기 제 1 게이트 구조물(61)과,
    상기 제 1 게이트 구조물(61)의 제 2 도체부(58) 아래의 반도체 재료(13)의 적어도 부분내에 있는 제 1 도체형의 하나 이상의 강화된 도우펀트 영역(51)과,
    상기 제 1 게이트 구조물(61)의 제 1 도체부(32)의 제 2 측부(37) 부근의 반도체 재료(13)의 부분내의 제 2 도체형의 제 1 도우펀트 영역(64)과, 상기 제 1 게이트 구조물(61)의 제 2 도체부(58)의 제 1 측부 부근의 반도체 재료(13)의 부분내의 제 2 도체형의 제 2 도우펀트 영역(63)을 포함하는 것을 특징으로 하는 절연 게이트 반도체 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818098A (en) * 1996-02-29 1998-10-06 Motorola, Inc. Semiconductor device having a pedestal
US6096610A (en) * 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US5705439A (en) * 1996-04-22 1998-01-06 Taiwan Semiconductor Manufacturing Company Ltd. Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS
US5879999A (en) * 1996-09-30 1999-03-09 Motorola, Inc. Method of manufacturing an insulated gate semiconductor device having a spacer extension
US6051456A (en) * 1998-12-21 2000-04-18 Motorola, Inc. Semiconductor component and method of manufacture
US6492695B2 (en) 1999-02-16 2002-12-10 Koninklijke Philips Electronics N.V. Semiconductor arrangement with transistor gate insulator
US6117717A (en) * 1999-06-07 2000-09-12 Fairchild Semiconductor Corporation Method for after gate implant of threshold adjust with low impact on gate oxide integrity
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
FR2801421B1 (fr) * 1999-11-18 2003-10-24 St Microelectronics Sa Transistor mos a drain etendu
US6645806B2 (en) 2001-08-07 2003-11-11 Micron Technology, Inc. Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
EP1717850A1 (en) * 2005-04-29 2006-11-02 STMicroelectronics S.r.l. Method of manufacturing a lateral power MOS transistor
KR100596802B1 (ko) * 2005-05-27 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US9306013B2 (en) * 2014-05-23 2016-04-05 Texas Instruments Incorporated Method of forming a gate shield in an ED-CMOS transistor and a base of a bipolar transistor using BICMOS technologies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151875A (ja) * 1984-08-22 1986-03-14 Hitachi Micro Comput Eng Ltd 半導体装置
KR920018983A (ko) * 1991-03-27 1992-10-22 원본미기재 게이트-드레인이 중첩된 절연게이트 전계효과 트랜지스터 및 그 제조방법
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE140818C (ko) *
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
JPS5633881A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Manufacture of semiconductor device
JPS5662367A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Manufacturing of semiconductor device
US4619038A (en) * 1985-08-15 1986-10-28 Motorola, Inc. Selective titanium silicide formation
JPS6344769A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタ及びその製造方法
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
JPH01189964A (ja) * 1988-01-26 1989-07-31 Ricoh Co Ltd Ｌｄｄ構造を有する絶縁ゲート型電界効果トランジスタの製造方法
JPH01212474A (ja) * 1988-02-19 1989-08-25 Oki Electric Ind Co Ltd 半導体素子の製造方法
US4949136A (en) * 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
JPH0734475B2 (ja) * 1989-03-10 1995-04-12 株式会社東芝 半導体装置
US5170232A (en) * 1989-08-24 1992-12-08 Nec Corporation MOS field-effect transistor with sidewall spacers
US5019879A (en) * 1990-03-15 1991-05-28 Chiu Te Long Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
JPH0412534A (ja) * 1990-05-02 1992-01-17 Sharp Corp 電界効果トランジスタの製造方法
JP2744126B2 (ja) * 1990-10-17 1998-04-28 株式会社東芝 半導体装置
JPH04199517A (ja) * 1990-11-29 1992-07-20 Nikko Kyodo Co Ltd 電界効果トランジスタの製造方法
JPH0574806A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法
KR960012587B1 (ko) * 1991-10-01 1996-09-23 니뽄 덴끼 가부시끼가이샤 비대칭적으로 얇게 도핑된 드레인-금속 산화물 반도체 전계효과 트랜지스터(ldd-mosfet) 제조 방법
US5196357A (en) * 1991-11-18 1993-03-23 Vlsi Technology, Inc. Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor
US5342798A (en) * 1993-11-23 1994-08-30 Vlsi Technology, Inc. Method for selective salicidation of source/drain regions of a transistor
KR0130376B1 (ko) * 1994-02-01 1998-04-06 문정환 반도체소자 제조방법
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151875A (ja) * 1984-08-22 1986-03-14 Hitachi Micro Comput Eng Ltd 半導体装置
KR920018983A (ko) * 1991-03-27 1992-10-22 원본미기재 게이트-드레인이 중첩된 절연게이트 전계효과 트랜지스터 및 그 제조방법
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device

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Publication number Publication date
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US5661048A (en) 1997-08-26
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EP0734072A3 (en) 1997-12-29
CN1139296A (zh) 1997-01-01
EP0734072A2 (en) 1996-09-25
KR960036124A (ko) 1996-10-28

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