KR20010039931A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

P 채널형 DMOS 트랜지스터의 구동 능력을 향상시킨다.
N형 웰(2)에 형성되는 고농도의 P+형 소스·드레인층(12)과, 상기 소스·드레인층(12) 사이에 위치하는 채널층 상에 형성되는 게이트 전극(18)과, 상기 소스층(12) 근방에 형성되는 N형 보디층(14)과, 상기 채널층 및 드레인층(12) 사이에 형성되는 저농도의 P-형 드레인층(6)을 포함하는 것으로, 상기 N형 보디층(14) 상측에 형성되는 상기 채널층에 P형층(16)이 형성되는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치와 그 제조 방법에 관한 것으로, 더욱 말하면, 예를 들면 액정 구동용 IC 등에 이용되는 고내압 소자로서의 LD (Lateral Double diffused) MOS 트랜지스터 기술에 관한 것이다.
이하, 종래의 반도체 장치와 그 제조 방법에 대해 도면을 참조하면서 설명한다. 여기서, 상기 DMOS 트랜지스터 구조란, 반도체 기판 표면측에 형성한 확산층에 대해, 도전형이 다른 불순물을 확산시켜, 새로운 확산층을 형성하고, 이들 확산층의 가로 방향 확산의 차를 실효 채널 길이로서 이용하여 이루어지는 것이고, 짧은 채널이 형성됨으로써, 저 온 저항화에 적합한 소자가 된다.
도 6은 종래의 DMOS 트랜지스터를 설명하기 위한 단면도이고, 일례로서 N 채널형 DMOS 트랜지스터 구조에 대해 도시되어 있다. 또한, P 채널형 DMOS 트랜지스터 구조에 관한 설명은 생략하지만, 도전형이 다를 뿐으로, 동일한 구조로 이루어지는 것은 주지된 바와 같다.
도 6에 있어서, 참조 번호(51)는 일 도전형, 예를 들면 P형의 반도체 기판이고, 참조 번호(52)는 N형 웰로서, 이 N형 웰(52) 내에 P형 보디층(53)이 형성됨과 함께, 이 P형 보디층(53) 내에는 N형 확산층(54)이 형성되고, 또한 상기 N형 웰(52) 내에 N형 확산층(55)이 형성되어 있다. 기판 표면에는 게이트 산화막(56)을 통해 게이트 전극(57)이 형성되어 있고, 이 게이트 전극(57) 바로 아래의 P형 보디층(53)의 표면 영역에는 채널층(58)이 형성되어 있다.
그리고, 상기 N형 확산층(54)을 소스 확산층, N형 확산층(55)을 드레인 확산층으로 하고, LOCOS 산화막(59) 하의 N형 웰(52)을 드리프트층으로 하고 있다. 또한, 참조 번호(60, 61)는 각각 소스 전극, 드레인 전극이고, 참조 번호(62)는 P형 보디층(53)의 전위를 취하기 위한 P형 확산층이고, 참조 번호(63)는 층간 절연막이다.
그리고, 그 제조 방법을 간단히 설명하면, 상기 반도체 기판(51) 내에 N형 불순물을 이온 주입하여 확산함으로써, 상기 N형 웰(52)을 형성하고, 상기 기판(51) 상에 게이트 산화막(56)을 형성한 후에, 해당 게이트 산화막(56)을 통해 게이트 전극(57)을 형성한다. 그리고, 상기 게이트 전극(57)을 마스크에 P형 불순물을 이온 주입하여 확산시킴으로써 상기 P형 보디층(53)을 형성한 후에, 상기 N형 확산층(54, 55)을 형성하고 있다.
상술된 바와 같이 DMOS 트랜지스터에 있어서는, N형 웰(52)을 확산 형성함으로써, N형 웰(52) 표면에서의 농도가 높아지고, 이 N형 웰(52) 표면에서의 전류가 흐르기 쉬워짐과 함께, 고내압화를 도모할 수 있다.
그리고, 이러한 구성의 DMOS 트랜지스터는, 표면 완화형(REduced SURface Field, 이하 RESURF라고 칭함.) DMOS라고 하고, 상기 N형 웰(52)의 드리프트층의 도우펀트 농도는, RESURF 조건을 만족하도록 설정되어 있다. 또한, 이러한 기술은, 특개평9-139438호 공보 등에 개시되어 있다.
여기서, 상기 DMOS 트랜지스터에 있어서, P 채널형 DMOS 트랜지스터를 구성하는 경우에 문제가 있었다.
즉, 게이트 전극을 구성하는 도전막이 N형인 경우가 많지만, 그 경우에 P 채널형 DMOS 트랜지스터의 구동 능력은, 전자와 정공의 이동도의 차 및 채널 영역과 게이트 전극과의 일 함수의 차에 기인하여 N 채널형 DMOS 트랜지스터에 비해 뒤떨어지게 된다.
그 때문에, 그것을 보충하기에는 고전압을 인가함으로써 스위칭 특성을 향상시킬 필요가 있어, 저전압화의 흐름에 역행하게 되었다.
그래서, 본 발명의 반도체 장치는 상기 과제에 감안하여 이루어진 것으로, 예를 들면 N형 웰 내에 형성되는 고농도의 P형 소스·드레인층과, 상기 소스·드레인 층간에 위치하는 채널층 상에 형성되는 게이트 전극과, 상기 소스층 근방에 형성되는 N형 보디층과, 상기 채널층 및 드레인층간에 형성되는 저농도의 P형 드레인층을 갖는 것으로, 상기 N형 보디층 상측에 형성되는 상기 채널층에 P형층이 형성되는 것을 특징으로 한다.
이에 따라, 동일 조건으로 구성되는 N 채널형 DMOS 트랜지스터의 구동 능력에 비해 뒤떨어지는 P 채널형 DMOS 트랜지스터의 구동 능력의 향상을 도모할 수 있다.
또한, 그 제조 방법은, N형 웰에 P형 불순물을 이온 주입하여 저농도의 제1 P형 드레인층을 형성하고, N형 웰에 P형 불순물을 이온 주입하여 상기 제1 P형 드레인층에 인접하도록 저농도의 제2 P형 드레인층을 형성한다. 이어서, N형 웰에 P형 불순물을 이온 주입하여 고농도의 P형 소스·드레인층을 형성한 후에, 상기 N형 웰에 N형 불순물을 이온 주입하여 상기 제2 P형 드레인층을 관통하면서, 상기 고농도의 P형 소스층에 인접하도록 N형 보디층을 형성한다. 또한, 상기 N형 웰에 P형 불순물을 이온 주입하여, 상기 N형 보디층 상측에 형성되는 채널층에 P형층을 형성한다. 그리고, N형 웰 상에 게이트 산화막을 통해 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 다른 제조 방법은, 상기 제조 방법을 개선함으로써, 상술된 바와 같이 상기 저농도의 제1 P형 드레인층을 형성한 후에, N형 웰에 P형 불순물을 이온 주입하여 상기 제1 P형 드레인층에 인접하도록 저농도의 제2 P형 드레인층을 형성한다. 이 때, 상기 P형층도 겸하는 조건으로 상기 저농도의 제2 P형 드레인층을 형성한다. 그리고, 상술된 바와 같이 상기 N형 웰에 N형 불순물을 이온 주입하여 상기 제2 P형 드레인층을 관통하면서, 상기 고농도의 P형 소스층에 인접하도록 N형 보디층을 형성한다. 이 방법에 따르면, 상술된 제조 방법에 비해 상기 N형 보디층 상측에 형성되는 채널층에 P형층을 형성하기 위한 P형 불순물의 이온 주입 공정을 생략할 수 있다.
또한, 상기 DMOS 트랜지스터에 있어서, 각종 도전형의 보디층에 대응하여, 각각의 채널층에 구동 능력 조정용의 불순물층을 형성함으로써, 동일 기판 상으로 구성되는 다른 도전형의 트랜지스터의 구동 능력을 갖출 수 있다.
도 1은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 종래의 반도체 장치를 나타내는 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
2 : N형 웰
6 : P-형 드레인층
12 : P+형 소스·드레인층
14 : N형 보디층
16 : P형층
18 : 게이트 전극
이하, 본 발명의 반도체 장치와 그 제조 방법에 따르는 일 실시예에 대해 도면을 참조하면서 설명한다.
도 5의 (a)는 본 발명의 LDMOS 트랜지스터를 설명하기 위한 단면도이고, 본 발명의 목적인 P 채널형 DMOS 트랜지스터의 구동 능력을 향상시키기 위한 구성에 대해 설명한다. 또한, 도 5의 (b)는, 도 5의 (a)의 X-X선 방향의 단면도이고, 후술된 게이트 전극(18)의 게이트 폭 방향의 단면도를 나타내고 있고, 도시된 바와 같이 후술된 N형 보디층(14)의 표면 전역에 걸쳐 P형층(16)이 형성되어 있다.
도 5에서, 참조 번호(1)는 예를 들면, P형 반도체 기판(P-Sub)이고, 참조 번호(2)는 N형 웰(NW)로 LOCOS 법에 따라 형성된 소자 분리막(3)에 의해 획정된 상기 N형 웰(2) 상에 P 채널형 DMOS 트랜지스터가 형성되게 된다.
참조 번호(4)는 상기 N형 웰(2) 상에 열 산화에 의해 형성된 게이트 산화막으로서, 참조 번호(18)는 그 위에 형성된 게이트 전극이고, 참조 번호(12)는 상기 게이트 전극(18)의 일단부에 인접하도록 형성된 고농도의 P+형 소스층(P+층(12))과, 상기 게이트 전극(18)의 타단부로부터 이격한 위치에 형성된 고농도의 P+형 드레인층(P+층(12))이다. 그리고, 참조 번호(14)는 상기 소스층측의 게이트 전극(18)하에 형성되는 N형 보디층(NB 층)으로, 그 상측에 위치하는 채널층에는 본 발명의 특징인 P형층(16)이 형성되어 있다. 또한, 상기 N형 보디층(14)으로부터 상기 채널층을 통해 상기 P+형 드레인층(P+층 : 12) 사이에는 저농도의 P-형 드레인층(P-층 : 6)이 형성되어 있다.
여기서, 본 발명의 특징은, 상술된 바와 같이 게이트 전극(18) 하의 N형 보디층(14) 상측에 위치하는 채널층에, 임계치 조정용의 저농도의 P형층(16)이 형성되는 것이다.
이에 따라, 게이트 전극을 구성하는 도전막이 N형인 경우에, 채널 영역과 게이트 전극과의 일 함수의 차에 기인하여 N 채널형 DMOS 트랜지스터에 비교하여 구동 능력이 뒤떨어지는 P 채널형 DMOS 트랜지스터의 구동 능력을 향상시킬 수 있다.
또한, 이에 따라, 상기 과제를 게이트 전극의 불순물의 도전형을 바꿈에 따라 해결할 수 있지만, 다른 회로 설계 상, 혹은 제조 상의 문제로부터 현실적이지 않은 구성을 채용하지 않아도 된다.
또한, 본 발명의 적용은, P 채널형 DMOS 트랜지스터에 한정되는 것이 아니고, 마찬가지로 N 채널형 DMOS 트랜지스터의 구동 능력을 향상시키기 위해 적용되는 것을 방해하는 것은 아니다. 이 경우에는, 상기 N형 보디층(14)의 채널층 위치에 P형층(16)을 형성하는 대신에, 마찬가지로 P형 보디층의 채널층 위치에 N형층을 형성함으로써, 본 발명을 적용하지 않은 N 채널형 DMOS 트랜지스터에 비해 그 구동 능력을 향상시킬 수 있다.
또한, 본 발명의 적용은, P 채널형 DMOS 트랜지스터 혹은 N 채널형 DMOS 트랜지스터의 어느 한쪽에 한정되는 것은 아니고, 다른 도전형의 DMOS 트랜지스터를 동일 기판 상에 혼재하는 복수의 DMOS 트랜지스터에 대해, 각각 적용하는 것이라도 좋다. 이 경우, 각종 도전형의 보디층의 채널층 위치에 형성되는 각종 도전층의 형성 조건을 조정함으로써, 동일 기판 상에 혼재되는 복수의 DMOS 트랜지스터의 구동 능력을 갖출 수 있다.
또한, P 채널형 DMOS 트랜지스터의 구동 능력이 증대함으로써, 필요한 채널 폭이 작게 되고, 칩 사이즈의 축소화를 도모할 수 있다. 즉, 작은 면적에서 구동 능력을 갖출 수 있다.
이하, 본 발명의 제조 방법에 대해, 상기 P 채널형 DMOS 트랜지스터의 제조 방법을 일례로서 설명한다.
우선, 도 1에서, 각종 MOS 트랜지스터를 구성하기 위한 영역을 획정하기 위해, 예를 들면 P형의 반도체 기판(1) 내에 N형 웰(2)이 형성되고, 각 MOS 트랜지스터마다 소자 분리하기 때문에, 대개 500㎚ 정도의 소자 분리막(3)이 LOCOS 법에 따라 형성되어 있다. 또한, 이 소자 분리막(3) 외의 활성 영역 상에 대개 80㎚ 정도의 고내압용의 두꺼운 게이트 산화막(4)이 열 산화에 의해 형성되어 있다. 그리고, 레지스트막(5)을 마스크로 하여 저농도의 P-형층(저농도의 제1 드레인층이고, 이하 P_층(6)이라고 칭함.)을 형성한다. 즉, 우선, 레지스트막(5)으로 P-층 형성 영역 상 외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 붕소 이온을 대개 120KeV의 가속 전압으로, 8.5×1012/㎠의 주입 조건으로 이온 주입하여 P-층(6)을 형성한다. 또한, 실제로는 후속 공정의 어닐링 공정(예를 들면, 1100℃의 N2분위기 속에서, 2 시간)을 거쳐, 상기 이온 주입된 각 이온종이 열 확산되어 P-층(6)이 된다.
계속해서, 도 2에 있어서, 레지스트막(8)을 마스크로 함으로써 상기 P-층(6)에 인접하도록 저농도의 제2 드레인층(이하, SLP 층(9)이라고 칭함.)을 형성한다. 즉, 우선 레지스트막(8)으로 SLP 층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 이불산 붕소 이온을 대개 140KeV의 가속 전압으로, 2.5×1012/㎠의 주입 조건으로 이온 주입하여 상기 p-층(6)에 연속해 있는 SLP 층(9)을 형성한다.
또한, 도 3에 있어서, 레지스트막(13)을 마스크로 하여 고농도의 P+형의 소스·드레인층(이하, P+층(12)이라고 칭함.)을 형성한다. 즉, 우선, 도시되지 않는 레지스트막으로 P+층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 이불화 붕소 이온을 대개 140KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 P+층(12)을 형성한다.
이어서, 레지스트막(13)을 마스크로 하여 상기 SLP 층(9)을 관통하도록 N형 불순물을 이온 주입함으로써, 상기 소스측의 P+층(12)에 인접하도록 N형 보디층(14)을 형성한다. 즉, 우선, 레지스트막(13)으로 N형 보디층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대개 190KeV의 가속 전압으로, 5×1012/㎠의 주입 조건으로 이온 주입하여 N형 보디층(14)을 형성한다.
또한, 도 4에서, 상기 레지스트막(13)을 마스크로 하여 저농도의 P형층(16)을 형성한다. 즉, 레지스트막(13)으로 P형층 형성 영역(상기 N형 보디층) 상 외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 이불화 붕소 이온을 대개 120KeV의 가속 전압으로, 3×1012/㎠의 주입 조건으로 이온 주입하여 P형층(16)을 형성한다. 또한, 상기 도 2∼도 4에 도시된 이온 주입 공정에 관한 작업 공정순은, 적절하게 변경 가능한 것이다.
계속해서, 도 5에 있어서, 전면에 대개 100㎚ 정도의 폴리실리콘막을 형성하고, 이 폴리실리콘막에 기상으로부터 POCl3을 열 확산원으로서 열 확산하여 도전(N형)화한 후에, 이 폴리실리콘막 상에 대개 100㎚ 정도의 텅스텐 실리사이드(WSix)막, 또한 대개 150㎚ 정도의 SiO2막을 적층하고, 도시되지 않은 레지스트막을 이용하여 패터닝하여 각 MOS 트랜지스터용의 게이트 전극(18)을 형성한다. 또한, 상기 SiO2막은, 상기 게이트 전극(18)을 패터닝 형성할 때의 하드 마스크이고, 참조 번호(20)는 상기 N형 보디층(14)의 전위를 취하기 위해 상기 P+형 소스층(12)에 인접하는 위치에 형성되는 N형 확산층이고, 상기 N형 보디층(14)의 전위는, 상기 N형 웰(2)을 통해 상기 N형 확산층(20)으로 연결된다.
이하, 도시된 설명은 생략하겠지만, 전면에 TEOS 막 및 BPSG막 등으로 이루어지는 대개 600㎚ 정도의 층간 절연막을 형성한 후에, 상기 각 고농도의 소스·드레인층(12)에 컨택트하는 금속 배선층을 형성함으로써, 상기 P 채널형 DMOS 트랜지스터가 완성된다. 또한, 설명은 생략했지만 N 채널형 DMOS 트랜지스터도, 상기 P 채널형 DMOS 트랜지스터의 형성과 동등한 공정을 거쳐 형성되지만, 당연한 일이지만 상술된 채널층의 계면에 형성되는 P형층(16)에 상당하는 형성 공정은 생략된다.
그러나, 본 발명은 N 채널형 DMOS 트랜지스터에 대한 N형층의 형성을 방해하는 것은 아니고, P 채널형 DMOS 트랜지스터의 구동 능력과 N 채널형 DMOS 트랜지스터의 구동 능력과의 밸런스를 고려하여, 각각에 P형층, N형층을 형성하는 것이라도 좋다.
이상 설명한 바와 같이 본 발명 구조에서는, P 채널형 DMOS 트랜지스터에 있어서, N형 보디층(14)의 상면(게이트 전극(18) 하의 채널층의 계면)에 P형층(16)을 형성한 것으로, 종래 구조에 비해 P 채널형 DMOS 트랜지스터의 구동 능력을 향상시킬 수 있어, P형층(16)의 농도를 조정함으로써, N 채널형 DMOS 트랜지스터의 구동 능력과 같은 정도로 설정할 수 있다. 따라서, 종래와 같이 P 채널형 DMOS 트랜지스터의 스위칭 특성을 향상시키기 위한 고전압이 필요없게 된다.
또한, 본 발명의 제조 방법과 같이 모든(상기 P 채널형 DMOS 트랜지스터용의) 이온 주입 공정이 종료한 후에, 게이트 전극(18)을 형성하기 때문에, 종래의 제조 방법(게이트 전극을 형성한 후에, 보디층을 확산 형성함.)으로는 불가능하던 상기된 바와 같은 P형층(16)을 형성하는 것이 가능해진다.
또한 본 발명 구조에서는, 게이트 전극(18)하에만 N형 보디층(14) 혹은 P형 보디층(도시하지 않음)이 형성되기 때문에, 종래 구조와 같이 P형 보디층 혹은 N형 보디층에서 고농도의 소스층을 감싸는 것에 비해 접합 용량의 저감화를 도모할 수 있다.
또한, 상기 구조에서는 P형 보디층 혹은 N형 보디층을 이온 주입으로 형성하기 때문에, 종래와 같은 확산 형성한 것에 비해 미세화가 가능해진다.
또한, 상기 제조 방법에 따르면, 확산에 의해 보디층을 형성하는 종래 방법과같이, DMOS 트랜지스터를 형성할 때에, 보디층 형성을 위한 게이트 전극 형성후의 고온 열 처리가 필요없게 되기 때문에, 미세화 프로세스와의 혼재가 가능해진다.
본 발명에 따르면, N 채널형 DMOS 트랜지스터에 비해 구동 능력이 뒤떨어지는 P 채널형 DMOS 트랜지스터에 대해, 채널층에 얇은 P형 불순물층을 형성함으로써, 구동 능력이 향상된다.
또한, 상기 DMOS 트랜지스터에 있어서, 각종 도전형의 보디층에 대응하여, 각각의 채널층에 구동 능력 조정용의 불순물층을 형성함으로써, 동일 기판 상에 구성되는 다른 도전형의 트랜지스터의 구동 능력을 갖출 수 있다.
또한, 본 발명의 제조 방법으로는, 게이트 전극 형성전에 모든 불순물층의 형성이 완료되기 때문에, 상기 구조의 P 채널형 DMOS 트랜지스터를 제공할 수 있다.
또한, 본 발명의 다른 제조 방법에 대해 설명한다.
본 발명의 다른 제조 방법의 특징은, 상술된 제조 공정에서의 P-층(6), SLP 층(9), N형 보디층(14), 그리고 P형층(16)까지의 형성 공정을 개선하고, 제조 공정수의 삭감을 도모하는 것이다.
즉, 도시된 설명은 생략하겠지만, 본 발명의 특징은 보디층 표면에 해당 보디층과 역도전형의 불순물층을 형성함으로써, 임계치 전압을 저하시켜, 구동 능력의 향상을 도모하는 것이다.
그래서, 다른 제조 방법으로는, 상기 SLP 층(9)과 P형층(16)이 거의 동일 깊이에 위치하기 때문에, P형층(16)을 보상하는 조건으로 SLP 층(9)을 형성함으로써, 새롭게 N형 보디층(14)의 형성 후에, P형층(16)을 형성하기 위한 이온 주입 공정을 생략하는 것을 특징으로 한다.
이 때의 SLP 층 형성용의 이온 주입 조건은, 예를 들면 붕소 이온을 대개 50KeV의 가속 전압으로, 2.5×1012/㎠의 주입 조건으로 이온 주입함으로써, 새롭게 상기 P형층(16) 형성용의 이온 주입을 행하지 않아도, 임계치 전압을 저하시킬 수 있다. 이 경우, N형 보디층(14)의 형성은, 대개 140KeV의 가속 전압으로 1.2×1012/㎠의 주입 조건으로, 인 이온을 이온 주입한다. 또한, 상술된 다른 제조 방법도 P 채널형 DMOS 트랜지스터 외의 N 채널형 DMOS 트랜지스터에도 적용 가능한 것은 물론이다.
본 발명에 따르면, 동일 조건으로 구성되는 N 채널형 DMOS 트랜지스터의 구동 능력에 비해 뒤떨어지는 P 채널형 DMOS 트랜지스터의 구동 능력의 향상을 도모할 수 있다.
또한, 본 발명의 제조 방법으로는, 게이트 전극의 형성 전에 모든 불순물층의 형성이 완료하기 때문에, 상기 구조의 P 채널형 DMOS 트랜지스터를 제공할 수 있다.
또한, 상기 DMOS 트랜지스터에 있어서, 각종 도전형의 보디층에 대응하여, 각각의 채널층에 구동 능력 조정용의 불순물층을 형성함으로써, 동일 기판 상에 구성되는 다른 도전형의 트랜지스터의 구동 능력을 갖출 수 있다.

Claims (12)

  1. 일 도전형의 반도체층에 형성되는 고농도의 역도전형 소스·드레인층과, 상기 소스·드레인 층간에 위치하는 채널층 상에 형성되는 게이트 전극과, 상기 소스층 근방에 형성되는 일 도전형의 보디층과, 상기 채널층 및 드레인 층간에 형성되는 저농도의 역도전형 드레인층을 포함하는 반도체 장치에 있어서,
    상기 일 도전형의 보디층 상측부에 형성되는 상기 채널층에, 역도전형층이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    일 도전형의 반도체층 상에 게이트 산화막을 통해 형성된 게이트 전극,
    상기 게이트 전극의 일단부에 인접하도록 형성되는 고농도의 역도전형 소스층,
    상기 게이트 전극의 타단부로부터 이격되어 형성되는 고농도의 역도전형 드레인층,
    상기 게이트 전극 하측으로부터 상기 역도전형 드레인층을 둘러싸도록 형성되는 저농도의 역도전형 드레인층,
    상기 게이트 전극 하측의 상기 역도전형 소스층과 상기 역도전형 드레인 층간에 형성되는 일 도전형의 보디층, 및
    상기 일 도전형의 보디층 상측부에 형성되는 채널층에 형성되는 역도전형층을 포함한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 저농도의 역도전형 드레인층이, 상기 게이트 전극 하측에서는 얕고, 상기 고농도의 역도전형 드레인층 하측에서는 깊게 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 트랜지스터는 P 채널형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 일 도전형의 보디층은 상기 게이트 전극밑에만 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 보디층은 이온 주입에 의해 형성된 불순물 영역인 것을 특징으로 하는 반도체 장치.
  7. 일 도전형의 반도체층에 형성되는 고농도의 역도전형의 소스·드레인층,
    상기 소스·드레인 층간에 위치하는 채널층 상에 형성되는 게이트 전극,
    상기 소스층 근방에 형성되는 일 도전형의 보디층, 및
    상기 채널층 및 드레인 층간에 형성되는 저농도의 역도전형 드레인층
    을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 게이트 전극의 형성에 앞서,
    상기 일 도전형의 반도체층에 상기 일 도전형의 보디층을 형성하는 공정, 및
    상기 보디층의 표면에 역도전형층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체층에 역도전형 불순물 이온을 주입하여 저농도의 역도전형 드레인층을 형성하는 공정,
    상기 반도체층에 역도전형 불순물 이온을 주입하여 상기 게이트 전극의 일단부에 인접하도록 고농도의 역도전형 소스층을 형성함과 함께 상기 게이트 전극의 타단부로부터 이격된 위치에 고농도의 역도전형 드레인층을 형성하는 공정,
    상기 반도체층에 일 도전형 불순물 이온을 주입하여 상기 게이트 전극의 일단부 하측으로부터 상기 역도전형 소스층에 인접하도록 일 도전형의 보디층을 형성하는 공정,
    상기 반도체층에 역도전형 불순물 이온을 주입하여 상기 일 도전형의 보디층 상측에 형성되는 상기 채널층에 역도전형층을 형성하는 공정, 및
    상기 반도체층 상에 게이트 산화막을 통해 게이트 전극을 형성하는 공정
    을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 저농도의 역도전형 드레인층을 형성하는 공정은, 상기 게이트 전극 하측에서는 얕고, 상기 고농도의 역도전형 드레인층 하측에서는 깊게되도록 불순물 이온을 주입하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 보디층의 형성 공정은, 이온 주입 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 방법은 동시에 다른 도전형의 트랜지스터를 형성하는 공정을 포함하고, 상기 채널층에 역도전형층을 형성하는 공정은, 다른 트랜지스터의 구동 능력을 고려하여 임계치가 같은 정도가 되도록 주입하는 불순물 농도를 결정하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 방법은 동시에 상기 저농도의 역도전형 드레인층과 상기 보디층의 표면에 형성되는 역도전형층이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
US6784059B1 (en) * 1999-10-29 2004-08-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing thereof
US6906349B2 (en) * 2003-01-08 2005-06-14 Samsung Electronics Co., Ltd. Polysilicon thin film transistor array panel and manufacturing method thereof
US7091535B2 (en) * 2004-03-05 2006-08-15 Taiwan Semiconductor Manufacturing Company High voltage device embedded non-volatile memory cell and fabrication method
DE102005048000B4 (de) * 2005-10-06 2015-03-05 Austriamicrosystems Ag Verfahren zur Herstellung eines Transistors mit zuverlässiger Source-Dotierung
US7345341B2 (en) * 2006-02-09 2008-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
US7906810B2 (en) * 2008-08-06 2011-03-15 United Microelectronics Corp. LDMOS device for ESD protection circuit
US8629026B2 (en) * 2010-11-12 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source tip optimization for high voltage transistor devices
TWM478591U (zh) 2014-01-14 2014-05-21 Hung Tai Packing Design Co Ltd 工具箱結構

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
US5536957A (en) * 1990-01-16 1996-07-16 Mitsubishi Denki Kabushiki Kaisha MOS field effect transistor having source/drain regions surrounded by impurity wells
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
JPH08250728A (ja) * 1995-03-10 1996-09-27 Sony Corp 電界効果型半導体装置及びその製造方法
US6242787B1 (en) * 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof

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