KR20030014155A - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

트랜지스터의 구동 능력 향상을 도모한다. 반도체 기판 상에 선택 산화법에 의해 형성된 제1 게이트 절연막과 열 산화법에 의해 형성된 제2 게이트 절연막으로 이루어지는 게이트 절연막을 가지고, 그 제1 게이트 절연막과 제2 게이트 절연막에 걸치도록 게이트 전극이 형성되어 이루어지는 반도체 장치에 있어서, 상기 제2 게이트 절연막은, 막 두께가 두꺼운 게이트 절연막(10A)과, 막 두께가 얇은 게이트 절연막(12)으로 구성되어 있는 것을 특징으로 한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 보다 상세하게는, LCD 드라이버나 EL 드라이버 등에 이용되는 레벨 시프터용 고내압 MOS 트랜지스터의 트랜지스터 능력 향상을 도모하는 기술에 관한 것이다.
이하, 종래예에 따른 반도체 장치에 대하여 도 9에 도시한 LOCOS 오프셋형 고내압 MOS 트랜지스터의 단면도를 참조하면서 설명한다.
도 9에서, 일 도전형의 반도체층(예를 들면, P형의 반도체 기판이나 P형의 반도체층이며, 본 실시예에서는 P형 웰 영역(51)) 상에 제1, 제2 게이트 절연막(52A, 52B)을 개재하여 게이트 전극(53)이 형성되어 있다. 그리고, 상기 게이트 전극(53)의 일단에 인접하도록 N+형 소스 영역(54)이 형성되어 있으며, 채널 영역(55)을 개재하여 상기 소스 영역(54)과 대향하여 N-형 드레인 영역(56)이 형성되며, 또한 게이트 전극(53)의 타단으로부터 이격되고, N-형 드레인 영역(56)에 포함되도록 N+형 드레인 영역(57)이 형성되어 있다. 참조 부호(58)는 소자 분리막이다.
상기 고내압 MOS 트랜지스터는 통상 내압(예를 들면, 10V 정도)의 MOS 트랜지스터에 비하여 두꺼운 게이트 절연막(제2 게이트 절연막(52B))을 형성하고 있다. 즉, 예를 들면 통상 내압의 MOS 트랜지스터의 게이트 절연막을 15㎚로 하면, 고내압 MOS 트랜지스터의 게이트 절연막은 120㎚로 한다.
또한, N-형 드레인 영역(56)에, LOCOS 절연막(제2 게이트 절연막(52B))을 형성함으로써, 이 영역에서의 전계 집중의 발생을 완화하여, 내압을 향상시킨다.
여기서, 게이트 절연막의 막 두께가 두꺼워지면 약한 반전 누설이 커져, 이 누설 전류의 발생을 억제하기 위해서, 채널 영역에 대하여 임계치 전압 조정용 이온 주입층을 형성하여, 임계치 전압을 높게 할 필요가 있었다.
그 때문에, 임계치 전압이 높아져서, 트랜지스터의 구동 능력이 저하되는 문제가 있었다.
따라서, 본 발명에서는 트랜지스터의 구동 능력 향상을 가능하게 하는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 일 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 종래의 반도체 장치를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 일 도전형
2 : P형 웰 영역
8A : 소자 분리막
8B : 게이트 절연막
9 : 드레인 영역
10A : 게이트 절연막
15 : 게이트 전극
16 : N+층
17 : 층간 절연막
18 : 배선
따라서, 본 발명의 반도체 장치는 반도체층 상에 게이트 절연막을 개재하여게이트 전극이 형성되고, 상기 게이트 전극에 인접하도록 소스·드레인 영역이 형성되어 이루어지는 반도체 장치에 있어서, 상기 게이트 절연막이 2종류 이상의 막 두께를 갖도록 구성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 반도체층 상에 선택 산화법에 의해 형성된 제1 게이트 절연막과 열 산화법에 의해 형성된 제2 게이트 절연막으로 이루어지는 게이트 절연막을 갖고, 상기 제1, 제2 게이트 절연막에 걸치도록 게이트 전극이 형성되어 이루어지는 반도체 장치에 있어서, 상기 제2 게이트 절연막은，막 두께가 다른 복수의 게이트 절연막으로 구성되는 것을 특징으로 한다.
그리고, 상기 제2 게이트 절연막은，막 두께가 두꺼운 게이트 절연막과 막 두께가 얇은 게이트 절연막으로 구성되고, 상기 제1 게이트 절연막은，상기 막 두께가 두꺼운 게이트 절연막보다 막 두께가 두껍게 구성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체층 상에 선택 산화법에 의해 형성된 제1 게이트 절연막과 열 산화법에 의해 형성된 제2 게이트 절연막으로 이루어지는 게이트 절연막을 갖고, 상기 제1, 제2 게이트 절연막에 걸치도록 게이트 전극이 형성되어 이루어지는 반도체 장치에 있어서, 상기 제2 게이트 절연막을 형성하는 공정이 상기 반도체층 상에 막 두께가 두꺼운 게이트 절연막을 형성하고, 상기 반도체층 상의 소정 영역에 형성된 상기 막 두께가 두꺼운 게이트 절연막을 제거한 후에, 상기 막 두께가 두꺼운 게이트 절연막에 연속다도록 막 두께가 얇은 게이트 절연막을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
그리고, 상기 제1 게이트 절연막을 형성하는 공정 후에, 상기 제2 게이트 절연막을 형성하는 공정을 수행하는 것을 특징으로 한다.
또한, 상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 제2 게이트 절연막을 형성하는 공정을 수행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체층 상의 소정 영역에 형성한 내산화성막을 마스크로 하여 해당 반도체층을 선택적으로 산화하여 LOCOS 절연막을 형성하는 공정과, 상기 내산화성막을 제거한 후에 반도체층 상을 열 산화하여 상기 LOCOS 절연막에 연속다도록 막 두께가 두꺼운 게이트 절연막을 형성하는 공정과, 상기 반도체층 상의 소정 영역에 형성한 상기 막 두께가 두꺼운 게이트 절연막의 일부를 제거한 후에 상기 반도체층 상을 열 산화하여 상기 막 두께가 두꺼운 게이트 절연막에 연속하도록 막 두께가 얇은 게이트 절연막을 형성하는 공정과, 상기 막 두께가 얇은 게이트 절연막, 상기 막 두께가 두꺼운 게이트 절연막 및 상기 LOCOS 절연막에 걸치도록 게이트 전극을 형성하는 공정과, 상기 게이트 전극에 인접하도록 소스·드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
그리고, 상기 LOCOS 절연막을 형성하는 공정은, 상기 반도체층 상에 절연막을 형성한 상태 또는 상기 반도체층 상에 절연막과 폴리실리콘막을 형성한 상태에서 상기 내산화성막을 마스크로 하여 상기 반도체층을 선택적으로 산화하는 것을 특징으로 하는 것이다.
〈실시예〉
이하, 본 발명의 반도체 장치와 그 제조 방법의 일 실시예에 대하여 도면을 참조하여 설명한다. 본 실시예에서는, 예를 들면 레벨 시프터용 N 채널형 MOS 트랜지스터에 본 발명을 적용한 일례를 설명한다.
본 발명의 특징은, 도 8에 도시한 바와 같이 드레인 내압만 필요한 고내압 MOS 트랜지스터에 있어서, 소스측의 게이트 절연막을 막 두께가 얇은 게이트 절연막(12)으로 구성하고, 드레인측의 게이트 절연막을 막 두께가 두꺼운 게이트 절연막(10A)으로 구성함으로써, 상기 막 두께가 두꺼운 게이트 절연막(10A)의 영역에서 드레인 내압을 확보함과 함께, 상기 막 두께가 얇은 게이트 절연막(12)의 영역에서 임계치 전압을 낮게 컨트롤하도록 한 것이다.
또한, 게이트 절연막의 막 두께를 LOCOS 오프셋 구조를 구성하는 LOCOS 절연막(8B)도 포함시킨 3단 구조로 함으로써, 종래 구조에 비하여 전계 집중을 보다 완화시키도록 한 것이다.
이하, 상기 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 1에서, 참조 부호(1)는 일 도전형, 예를 들면 P형의 반도체(Si) 기판으로, 해당 기판 내에 P형 웰 영역(2)이 형성되어 있다. 또, 상기 P형 웰 영역(2)을 형성하는 공정은 P형 불순물, 예를 들면 붕소 이온을 가속 전압 80KeV, 주입량 1×1013/㎠의 주입 조건으로 이온 주입하고, 이 불순물을 확산(약 1200℃의 N2 분위기 속에서 8시간) 처리함으로써, P형 웰 영역(5)을 형성하고 있다.
계속해서, 도 2에서, 기판 전면에 막 두께가 약 15㎚인 절연막(3)과 막 두께가 약 50㎚인 폴리실리콘막(4)을 형성한 후에, 그 폴리실리콘막(4) 상에 형성한 포토레지스트막(5)을 마스크로 하여, N형 불순물, 예를 들면 인 이온을 가속 전압140KeV, 주입량 7×1012/㎠의 주입 조건으로 이온 주입한다. 이에 의해, 레벨 시프터용 N 채널형 MOS 트랜지스터의 드레인 형성 영역에 이온 주입층(6)을 형성한다. 상기 절연막(3) 및 폴리실리콘막(4)은 후술하는 LOCOS 절연막 형성용의, 소위 패드 산화막 및 패드폴리 실리콘막이다.
다음으로, 도 3에서, 상기 폴리실리콘막(4) 상에 형성한 실리콘 질화막(7)을 마스크로 하여 기판 상을 선택적으로 산화하여, LOCOS 절연막으로 이루어지는 소자 분리막(8A) 및 LOCOS 절연막으로 이루어지는 제1 게이트 절연막(8B)을 형성한다. 이 선택 산화에 의해, 상기 이온 주입층(6)이 확산되어 저농도의 드레인 영역(N-층)(9)이 형성된다. 본 공정에서는 패드 폴리실리콘막을 이용하지 않고, 패드 산화막만을 개재하여 LOCOS 절연막을 형성하여도 된다.
계속해서, 도 4에서, 기판 전면을 약 875℃에서 파이로(pyro) 산화하여, 막 두게가 약 120㎚인 두꺼운 게이트 절연막(10)(제2 게이트 절연막의 일부)을 형성한다.
또한, 도 5에서, 상기 제1 게이트 절연막(8B) 및 두꺼운 게이트 절연막(10)의 일부 상에 포토레지스트막(11)을 형성하고, 그 포토레지스트막(11)으로 덮여 있지 않는 영역의 절연막(10)을 제거하여, 상기 제1 게이트 절연막(8B)에 연속하도록 두꺼운 게이트 절연막(10A)를 남긴다.
또한, 도 6에서, 상기 포토레지스트막(11)을 제거한 후에, 기판 전면을 약 850℃에서 파이로 산화하고, 또한 900℃의 질소 분위기 속에서 10분간의 열 처리를가함으로써, 상기 두꺼운 게이트 절연막(10A)에 연속하도록 막 두께가 약 15㎚인 얇은 게이트 절연막(12)(제2 게이트 절연막의 일부)을 형성한다. 또, 본 공정에 의해, 상기 게이트 절연막(10A)의 하부의 기판 표층이 산화되어 해당 게이트 절연막(10A)의 막 두께도 다소 증가한다.
그리고, 포토레지스트막(도시 생략)을 마스크로 하여 게이트 전극 형성 영역(얇은 게이트 절연막(12))의 하부에 임계치 전압 조정용 P형 불순물, 예를 들면 붕소 이온을 가속 전압 35KeV, 주입량 1×1012/㎠의 주입 조건으로 이온 주입한다.
이와 같이 본 발명에서는 얇은 게이트 절연막(12)의 하부에만 임계치 전압 조정용 이온 주입을 행하고, 두꺼운 게이트 절연막(10A)의 하부에는 임계치 전압 조정용 이온 주입을 행하지 않기 때문에, 두꺼운 게이트 절연막 하부의 P형 웰 영역(2)의 불순물 농도는, 옅은 농도 상태를 유지하고, 종래 구조에 비하여 드레인 내압이 향상된다.
또, 임계치 전압 조정용 이온 주입 공정에서, 상기 게이트 절연막(10A, 12)의 막 두께 차를 이용함으로써, 포토레지스트막을 이용하지 않는 자기 정합법에 의해 임계치 전압 조정용 이온 주입을 행하도록 해도 된다. 또한, 게이트 절연막(10A, 12)의 하부 전체에 임계치 전압 조정용 이온 주입을 행해도 되고, 이 경우에는 상기 게이트 절연막(10A, 12)의 막 두께의 차로부터 이온 주입되는 불순물의 농도 프로파일이 다르고, 그 결과, 막 두께가 두꺼운 게이트 절연막(10A) 영역에서는 드레인 내압을 확보할 수 있음과 함께, 막 두께가 얇은 게이트 절연막(12) 영역에서는 임계치 전압을 낮게 컨트롤할 수 있다.
계속해서, 도 7에서 기판 전면에 인 도핑 처리된 막 두께가 약 100㎚인 폴리실리콘막을 형성하고, 그 위에 막 두께가 약 150㎚인 실리사이드막(본 실시예에서는 텅스텐 실리사이드(WSix)막)을 형성한 후, 포토레지스트막(도시 생략)을 마스크로 하여 그 텅스텐 실리사이드막 및 폴리실리콘막을 패터닝하여 폴리실리콘막(13) 상에 텅스텐 실리사이드막(14)이 적층된 게이트 전극(15)을 형성한다.
다음으로, 도 8에서, 상기 소자 분리막(8A), 게이트 절연막(8B) 및 게이트 전극(15)을 마스크로 하여 N형 불순물, 예를 들면 비소 이온을 가속 전압 70KeV, 주입량 5×1015/㎠의 주입 조건으로 이온 주입함으로써, 상기 게이트 전극(15)의 일단부에 인접하도록 고농도의 소스 영역(N+층)(16)을 형성하고, 상기 게이트 절연막(8B)을 개재하여 상기 게이트 전극(15)으로부터 이격된 영역에 고농도의 드레인 영역(N+층)(16)을 형성한다.
또한, 전면에 층간 절연막(본 실시예에서는 NSG막과 BPSG막의 적층막)(17)을 형성하고, 그 층간 절연막(17)에 형성한 컨택트홀을 개재하여 소스·드레인 영역(16)에 컨택트하는 금속 배선(예를 들면, Al막, Al-Si막, Al-Si-Cu막 등)(18)을 형성한다.
그리고, 도시한 설명은 생략하지만, 전면에 패시베이션막을 형성하여 본 발명의 반도체 장치가 완성된다.
이상 설명한 바와 같이 본 발명에서는, LOCOS 오프셋형 구조의 레벨 시프터용 N 채널형 MOS 트랜지스터에 있어서, 열 산화법에 의해 형성한 두꺼운 게이트 절연막 중, 소스측의 게이트 절연막을 선택적으로 에칭한 후에, 그 영역에 얇은 게이트 절연막을 형성함으로써, 상기 막 두께가 두꺼운 게이트 절연막의 영역에서 드레인 내압을 확보할 수 있고, 또한 상기 막 두께가 얇은 게이트 절연막의 영역에서 임계치 전압을 낮게 컨트롤할 수 있다.
또한, 상기 게이트 절연막의 막 두께를, 막 두께가 두꺼운 게이트 절연막(10A), 막 두께가 얇은 게이트 절연막(12), 그리고 LOCOS 오프셋 구조를 구성하는 LOCOS 절연막(8B)을 포함한 3단 구조로 함으로써, 종래의 LOCOS 오프셋 구조의 반도체 장치에 비하여 전계 집중을 보다 완화시킬 수 있다.
또, 본 실시예에서는 상술한 바와 같이 LOCOS 절연막으로 이루어지는 제1 게이트 절연막(8B)을 형성하고, 제1 게이트 절연막(8B)에 연속하도록 두꺼운 게이트 절연막(10A)(제2 게이트 절연막의 일부)을 형성하고, 그 두꺼운 게이트 절연막(10A)의 일부를 제거한 후에, 그 두꺼운 게이트 절연막(10A)에 연속하도록 얇은 게이트 절연막(12)(제2 게이트 절연막의 일부)을 형성하지만, 각 절연막(8B, 10A, 12)의 형성 순서는 이에 한정되는 것은 아니고, 각종 변경이 가능하다.
즉, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막의 형성 순서를 반대로 하거나, 또는 상기 제2 게이트 절연막을 구성하는 2종류의 절연막(10A, 12)의 형성 순서를 반대로 하거나, 또는 상기 제2 게이트 절연막을 구성하는 2종류의 절연막의 형성 공정 사이에 상기 제1 게이트 절연막(8B)의 형성 공정을 개재하는 것등이다.
또한, 본 실시예에서는 N 채널형 MOS 트랜지스터로 이루어지는 레벨 시프터에 본 발명을 적용한 일례를 소개했지만, P 채널형 MOS 트랜지스터로 이루어지는 레벨 시프터에 본 발명을 적용해도 된다.
또한, 본 실시예에서는 본 발명을 레벨 시프터용 N 채널형 MOS 트랜지스터에 적용한 일례를 소개하고 있지만, 본 발명은 한정되는 것이 아니고, 드레인 내압만 필요한 고내압 MOS 트랜지스터에 있어서도 적용 가능하다.
다시 말하면, 본 발명이 적용되는 반도체 장치는 LOCOS 오프셋형에 한정되는 것이 아니고, 열 산화법에 의해 형성되는 게이트 절연막에 막 두께가 두꺼운 영역과 막 두께가 얇은 영역을 갖도록 구성함으로써, 막 두께 차를 이용하여 드레인 내압을 확보함과 함께, 트랜지스터의 구동 능력 향상을 도모하는 것이어도 된다.
본 발명에 따르면, 게이트 절연막을 2종류 이상의 막 두께를 갖도록 구성함으로써, 종래 구성에 비하여 전계 집중을 완화시킬 수 있다.
또한, 열 산화법에 의해 형성되는 게이트 절연막을 막 두께가 두꺼운 영역과 막 두께가 얇은 영역을 갖도록 구성함으로써, 막 두께가 두꺼운 영역에서 드레인 내압을 확보함과 함께, 막 두께가 얇은 영역에서 임계치 전압을 낮게 컨트롤할 수 있게 된다. 따라서, 트랜지스터의 구동 능력을 향상시킬 수 있다.

Claims (8)

  1. 반도체층 상에 게이트 절연막을 개재하여 게이트 전극이 형성되고, 상기 게이트 전극에 인접하도록 소스·드레인 영역이 형성되어 이루어지는 반도체 장치에 있어서,
    상기 게이트 절연막이 2종류 이상의 막 두께를 갖도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체층 상에 선택 산화법에 의해 형성된 제1 게이트 절연막과 열 산화법에 의해 형성된 제2 게이트 절연막으로 이루어지는 게이트 절연막을 갖고, 상기 제1, 제2 게이트 절연막에 걸치도록 게이트 전극이 형성되어 이루어지는 반도체 장치에 있어서,
    상기 제2 게이트 절연막은 막 두께가 다른 복수의 게이트 절연막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 게이트 절연막은 막 두께가 두꺼운 게이트 절연막과 막 두께가 얇은 게이트 절연막으로 구성되고,
    상기 제1 게이트 절연막은 상기 막 두께가 두꺼운 게이트 절연막보다 막 두께가 두껍게 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체층 상에 선택 산화법에 의해 형성된 제1 게이트 절연막과 열 산화법에 의해 형성된 제2 게이트 절연막으로 이루어지는 게이트 절연막을 갖고, 상기 제1, 제2 게이트 절연막에 걸치도록 게이트 전극이 형성되어 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 제2 게이트 절연막을 형성하는 공정은, 상기 반도체층 상에 막 두께가 두꺼운 게이트 절연막을 형성하고, 상기 반도체층 상의 소정 영역에 형성된 상기 막 두께가 두꺼운 게이트 절연막을 제거한 후에, 상기 막 두께가 두꺼운 게이트 절연막에 연속하도록 막 두께가 얇은 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정 후에, 상기 제2 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 제2 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체층 상의 소정 영역에 형성한 내산화성막을 마스크로 하여 상기 반도체층을 선택적으로 산화하여 LOCOS 절연막을 형성하는 공정과,
    상기 내산화성막을 제거한 후에 반도체층 상을 열 산화하여 상기 LOCOS 절연막에 연속하도록 막 두께가 두꺼운 게이트 절연막을 형성하는 공정과,
    상기 반도체층 상의 소정 영역에 형성한 상기 막 두께가 두꺼운 게이트 절연막의 일부를 제거한 후에 상기 반도체층 상을 열 산화하여 상기 막 두께가 두꺼운 게이트 절연막에 연속하도록 막 두께가 얇은 게이트 절연막을 형성하는 공정과,
    상기 막 두께가 얇은 게이트 절연막, 상기 막 두께가 두꺼운 게이트 절연막 및 상기 LOCOS 절연막에 걸치도록 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 인접하도록 소스·드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 LOCOS 절연막을 형성하는 공정은, 상기 반도체층 상에 절연막을 형성한 상태 또는 상기 반도체층 상에 절연막과 폴리실리콘막을 형성한 상태에서 상기 내산화성막을 마스크로 하여 상기 반도체층을 선택적으로 산화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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