JP3230184B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3230184B2 JP3230184B2 JP28527696A JP28527696A JP3230184B2 JP 3230184 B2 JP3230184 B2 JP 3230184B2 JP 28527696 A JP28527696 A JP 28527696A JP 28527696 A JP28527696 A JP 28527696A JP 3230184 B2 JP3230184 B2 JP 3230184B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- gate electrode
- mos transistor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 description 137
- 230000015556 catabolic process Effects 0.000 description 18
- 230000005684 electric field Effects 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- -1 boron ions Chemical class 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及び半導体装置の製造方法に関し、より詳細には、低
電圧駆動が可能で高耐圧であるゲート絶縁膜を有するＭ
ＯＳトランジスタ及びこのＭＯＳトランジスタを備えて
なる半導体装置の製造方法。
タ及び半導体装置の製造方法に関し、より詳細には、低
電圧駆動が可能で高耐圧であるゲート絶縁膜を有するＭ
ＯＳトランジスタ及びこのＭＯＳトランジスタを備えて
なる半導体装置の製造方法。
【０００２】
【従来の技術】従来から、数十Ｖ以上の電源電位で駆動
される高耐圧ＭＯＳトランジスタは、図６（ｅ）に示し
たように、数Ｖ程度の電源電位で駆動される通常のＭＯ
Ｓトランジスタに比べて次のような構造上の変更を行う
ことにより高耐圧化を実現している。
される高耐圧ＭＯＳトランジスタは、図６（ｅ）に示し
たように、数Ｖ程度の電源電位で駆動される通常のＭＯ
Ｓトランジスタに比べて次のような構造上の変更を行う
ことにより高耐圧化を実現している。
【０００３】ゲート絶縁膜を厚くする。つまり、高耐
圧ＭＯＳトランジスタでは、ゲート電極３と基板１又は
ウエルの間にも高い電位差が生じるため、ゲート絶縁膜
を厚くすることにより、ゲート絶縁膜の破壊を防止す
る。なお、ゲート絶縁膜の破壊は、絶縁膜内部における
電界の強度が数ＭＶ／ｃｍを越えると起こるとされてお
り、例えばゲート電極３に１００Ｖが印加されるトラン
ジスタの場合には、最低限必要なゲート絶縁膜の厚さは
約２００ｎｍである。また、特にゲート絶縁膜の端部は
通常ソース／ドレイン領域４と重なり合っており、この
部分の絶縁膜内部に電界が特に集中しやすいことから、
少なくともゲート電極最端部下の絶縁膜を特別に厚くし
ている（図６（ｅ）中、７ｃ）。
圧ＭＯＳトランジスタでは、ゲート電極３と基板１又は
ウエルの間にも高い電位差が生じるため、ゲート絶縁膜
を厚くすることにより、ゲート絶縁膜の破壊を防止す
る。なお、ゲート絶縁膜の破壊は、絶縁膜内部における
電界の強度が数ＭＶ／ｃｍを越えると起こるとされてお
り、例えばゲート電極３に１００Ｖが印加されるトラン
ジスタの場合には、最低限必要なゲート絶縁膜の厚さは
約２００ｎｍである。また、特にゲート絶縁膜の端部は
通常ソース／ドレイン領域４と重なり合っており、この
部分の絶縁膜内部に電界が特に集中しやすいことから、
少なくともゲート電極最端部下の絶縁膜を特別に厚くし
ている（図６（ｅ）中、７ｃ）。
【０００４】ソース／ドレイン領域４周辺の不純物濃
度の変化を緩やかにする。これにより、主としてＰＮ接
合部における接合耐圧（ＰＮ接合におけるキャリアの異
常発生が生じない電圧）を向上させることができる。通
常の低電圧駆動ＭＯＳでは、基板１又はウエル等は約１
０17ａｔｏｍｓ／ｃｍ3程度の不純物濃度を有してお
り、そこにソース／ドレイン領域４が約１０20ａｔｏｍ
ｓ／ｃｍ3程度の不純物濃度で形成されている。これら
は、例えばＰＭＯＳトランジスタの場合、ソース／ドレ
イン領域４がＰ型半導体、基板１又はウエル領域がＮ型
半導体と、お互いに相反する型の領域で形成されている
ため、その境界部分における不純物濃度の変化は急峻
（段階状）である。従って、ソース／ドレイン領域４と
基板１又はウエルとの間に電圧を印加した場合には、こ
の境界部分（ＰＮ接合）に電界が集中してインパクトイ
オン化等のキャリア発生現象が起こりやすくなり、ＰＮ
接合の耐圧は、せいぜい１０〜２０Ｖ程度となる。
度の変化を緩やかにする。これにより、主としてＰＮ接
合部における接合耐圧（ＰＮ接合におけるキャリアの異
常発生が生じない電圧）を向上させることができる。通
常の低電圧駆動ＭＯＳでは、基板１又はウエル等は約１
０17ａｔｏｍｓ／ｃｍ3程度の不純物濃度を有してお
り、そこにソース／ドレイン領域４が約１０20ａｔｏｍ
ｓ／ｃｍ3程度の不純物濃度で形成されている。これら
は、例えばＰＭＯＳトランジスタの場合、ソース／ドレ
イン領域４がＰ型半導体、基板１又はウエル領域がＮ型
半導体と、お互いに相反する型の領域で形成されている
ため、その境界部分における不純物濃度の変化は急峻
（段階状）である。従って、ソース／ドレイン領域４と
基板１又はウエルとの間に電圧を印加した場合には、こ
の境界部分（ＰＮ接合）に電界が集中してインパクトイ
オン化等のキャリア発生現象が起こりやすくなり、ＰＮ
接合の耐圧は、せいぜい１０〜２０Ｖ程度となる。
【０００５】これに対し、ソース／ドレイン領域４から
基板１又はウェルに向かって不純物濃度の変化が緩やか
となるよう、ソース／ドレイン領域４と同じ導電型で、
ソース／ドレイン領域４よりも濃度が低い（例えば１０
18ａｔｏｍｓ／ｃｍ3程度）領域をソース／ドレイン領
域４の周囲に形成する（図６（ｅ）中、５）。これによ
りソース／ドレイン領域４と基板１又はウエル間の接合
部分における電界の集中が緩和されてインパクトイオン
化等のキャリア発生現象が起こりにくくなるため、耐圧
を向上させることができることとなる。
基板１又はウェルに向かって不純物濃度の変化が緩やか
となるよう、ソース／ドレイン領域４と同じ導電型で、
ソース／ドレイン領域４よりも濃度が低い（例えば１０
18ａｔｏｍｓ／ｃｍ3程度）領域をソース／ドレイン領
域４の周囲に形成する（図６（ｅ）中、５）。これによ
りソース／ドレイン領域４と基板１又はウエル間の接合
部分における電界の集中が緩和されてインパクトイオン
化等のキャリア発生現象が起こりにくくなるため、耐圧
を向上させることができることとなる。
【０００６】上記の及びの２種類の改良を加えて作
製される高耐圧ＰＭＯＳトランジスタの製造方法を図６
に基づいて説明する。まず、図６（ａ）に示したよう
に、シリコン基板１上にＳｉＮ膜６を形成する。次い
で、素子分離膜を形成する領域とともに、図６（ｂ）に
示したように、厚い絶縁膜を形成する領域、すなわち後
工程で、ゲート電極が形成される領域の両最端部を含む
１．５μｍ〜３μｍ程度の領域にあるＳｉＮ膜６を除去
する。その後、開口部を形成したＳｉＮ膜６をマスクと
してボロンイオンを注入し、シリコン基板１表面にＰ型
領域５ａを形成する。
製される高耐圧ＰＭＯＳトランジスタの製造方法を図６
に基づいて説明する。まず、図６（ａ）に示したよう
に、シリコン基板１上にＳｉＮ膜６を形成する。次い
で、素子分離膜を形成する領域とともに、図６（ｂ）に
示したように、厚い絶縁膜を形成する領域、すなわち後
工程で、ゲート電極が形成される領域の両最端部を含む
１．５μｍ〜３μｍ程度の領域にあるＳｉＮ膜６を除去
する。その後、開口部を形成したＳｉＮ膜６をマスクと
してボロンイオンを注入し、シリコン基板１表面にＰ型
領域５ａを形成する。
【０００７】続いて、図６（ｃ）に示したように、Ｓｉ
Ｎ膜６をマスクとして選択酸化を行い、ＳｉＮ膜６の開
口部に厚さ１μｍ程度のゲート絶縁膜７ｃを形成する。
なお、この酸化の際に、先に注入したボロンイオンが拡
散し、ゲート絶縁膜７ｃ下方に低濃度Ｐ型領域５が形成
されることとなる。この低濃度Ｐ型領域５は、最終的に
ソース／ドレイン領域から基板１に向かう不純物濃度の
変化を緩やかにする部分として用いられる。
Ｎ膜６をマスクとして選択酸化を行い、ＳｉＮ膜６の開
口部に厚さ１μｍ程度のゲート絶縁膜７ｃを形成する。
なお、この酸化の際に、先に注入したボロンイオンが拡
散し、ゲート絶縁膜７ｃ下方に低濃度Ｐ型領域５が形成
されることとなる。この低濃度Ｐ型領域５は、最終的に
ソース／ドレイン領域から基板１に向かう不純物濃度の
変化を緩やかにする部分として用いられる。
【０００８】その後、図６（ｄ）に示したように、Ｓｉ
Ｎ膜６を除去し、膜厚２００ｎｍ程度のゲート絶縁膜７
ｂを介して、所望の形状のポリシリコンによるゲート電
極３を形成する。続いて、ゲート電極３をマスクとして
用いて、所望の領域にボロンイオンを注入してソース／
ドレイン領域４となる高濃度Ｐ型領域を形成する。
Ｎ膜６を除去し、膜厚２００ｎｍ程度のゲート絶縁膜７
ｂを介して、所望の形状のポリシリコンによるゲート電
極３を形成する。続いて、ゲート電極３をマスクとして
用いて、所望の領域にボロンイオンを注入してソース／
ドレイン領域４となる高濃度Ｐ型領域を形成する。
【０００９】
【発明が解決しようとする課題】液晶ディスプレイは、
液晶を駆動する電圧が高いほどディスプレイの画面を良
く、しかも画面を大型にすることができる。一方、液晶
を駆動するトランジスタ以外のロジック部分は通常の低
電圧（例えば５Ｖ程度）の論理回路によって構成する方
が微細化が可能となりＬＳＩの面積が縮小できる。従っ
て、大型液晶ディスプレイを駆動するトランジスタとロ
ジック回路とを１つのチップに搭載したＬＳＩでは、高
耐圧ＭＯＳトランジスタを通常の低電圧のトランジスタ
によってコントロールすることが要求される。そして、
このような液晶ディスプレイ駆動用の高電圧系と論理回
路を構成する低電圧系との接続部分においては、低電圧
で制御可能であり、かつ、高電圧の出力の得られるトラ
ンジスタ、すなわち、ゲートには低電圧しか印加されな
いが、ソース／ドレインには高電圧が印加可能なトラン
ジスタが必要となる。
液晶を駆動する電圧が高いほどディスプレイの画面を良
く、しかも画面を大型にすることができる。一方、液晶
を駆動するトランジスタ以外のロジック部分は通常の低
電圧（例えば５Ｖ程度）の論理回路によって構成する方
が微細化が可能となりＬＳＩの面積が縮小できる。従っ
て、大型液晶ディスプレイを駆動するトランジスタとロ
ジック回路とを１つのチップに搭載したＬＳＩでは、高
耐圧ＭＯＳトランジスタを通常の低電圧のトランジスタ
によってコントロールすることが要求される。そして、
このような液晶ディスプレイ駆動用の高電圧系と論理回
路を構成する低電圧系との接続部分においては、低電圧
で制御可能であり、かつ、高電圧の出力の得られるトラ
ンジスタ、すなわち、ゲートには低電圧しか印加されな
いが、ソース／ドレインには高電圧が印加可能なトラン
ジスタが必要となる。
【００１０】しかし、上述の高耐圧ＭＯＳトランジスタ
の場合には、ゲート絶縁膜が厚いことから通常は｜Ｖｔ
ｈ｜が３〜４Ｖ程度と高く、例えば５Ｖ系の論理回路に
よりこの高耐圧ＭＯＳトランジスタを駆動する（ＯＮ／
ＯＦＦさせる）ことは、制御性が良くないため、電流量
や動作スピードという面からは実用的に満足できる特性
とは言えない。
の場合には、ゲート絶縁膜が厚いことから通常は｜Ｖｔ
ｈ｜が３〜４Ｖ程度と高く、例えば５Ｖ系の論理回路に
よりこの高耐圧ＭＯＳトランジスタを駆動する（ＯＮ／
ＯＦＦさせる）ことは、制御性が良くないため、電流量
や動作スピードという面からは実用的に満足できる特性
とは言えない。
【００１１】つまり、高電圧系と低電圧系との接続部分
に用いるトランジスタとしては、電流量、動作スピード
及び回路の構成し易さという点から、低電圧駆動のトラ
ンジスタと同程度の｜Ｖｔｈ｜（例えば、｜Ｖｔｈ｜＝
０．６Ｖ〜０．８Ｖ）を有する高耐圧ＭＯＳトランジス
タが要求されている。
に用いるトランジスタとしては、電流量、動作スピード
及び回路の構成し易さという点から、低電圧駆動のトラ
ンジスタと同程度の｜Ｖｔｈ｜（例えば、｜Ｖｔｈ｜＝
０．６Ｖ〜０．８Ｖ）を有する高耐圧ＭＯＳトランジス
タが要求されている。
【００１２】
【課題を解決するための手段】本発明によれば、半導体
基板上に形成されたゲート絶縁膜、ゲート電極及びソー
ス／ドレイン領域とからなり、前記ゲート絶縁膜が、前
記ゲート電極端部近傍下ではゲート電極中央部下での膜
厚よりも厚く、ゲート電極端部下では前記ゲート電極端
部近傍下での膜厚よりもさらに厚く形成されてなるＭＯ
Ｓトランジスタが、少なくとも高耐圧高閾値ＭＯＳトラ
ンジスタと同一基板上に形成された半導体装置の製造に
際して、前記高耐圧高閾値ＭＯＳトランジスタのゲート
絶縁膜形成と同一工程で前記ＭＯＳトランジスタのゲー
ト電極中央部下での膜厚よりも厚いゲート電極端部近傍
下のゲート絶縁膜を形成することからなる半導体装置の
製造方法が提供される。
基板上に形成されたゲート絶縁膜、ゲート電極及びソー
ス／ドレイン領域とからなり、前記ゲート絶縁膜が、前
記ゲート電極端部近傍下ではゲート電極中央部下での膜
厚よりも厚く、ゲート電極端部下では前記ゲート電極端
部近傍下での膜厚よりもさらに厚く形成されてなるＭＯ
Ｓトランジスタが、少なくとも高耐圧高閾値ＭＯＳトラ
ンジスタと同一基板上に形成された半導体装置の製造に
際して、前記高耐圧高閾値ＭＯＳトランジスタのゲート
絶縁膜形成と同一工程で前記ＭＯＳトランジスタのゲー
ト電極中央部下での膜厚よりも厚いゲート電極端部近傍
下のゲート絶縁膜を形成することからなる半導体装置の
製造方法が提供される。
【００１３】
【００１４】
【発明の実施の形態】本発明においては、従来のＭＯＳ
トランジスタ内部の電位分布を、シミュレーションを用
いて観察し、耐圧を規定する項目を明らかにすることに
よって、低電圧駆動の高耐圧ＭＯＳトランジスタを実現
するものである。上述した従来の高耐圧ＭＯＳトランジ
スタにおいては、ゲートには５Ｖ程度の電圧しか印加さ
れないため、単純に考えれば、ゲートとソース／ドレイ
ン領域とが重なっている部分を厚くすることを除いて
は、ゲート絶縁膜全体を厚くする必要はないと考えられ
る。よって、ゲート絶縁膜は、通常の低電圧駆動のＭＯ
Ｓトランジスタと同程度の薄い膜厚にし、ゲートとソー
ス／ドレイン領域とが重なる部分のみを厚膜とすること
が考えられる（図４（ａ）参照）。ところが、そのよう
な構造では、ソース／ドレイン領域の耐圧までもが低下
してしまうこととなる。
トランジスタ内部の電位分布を、シミュレーションを用
いて観察し、耐圧を規定する項目を明らかにすることに
よって、低電圧駆動の高耐圧ＭＯＳトランジスタを実現
するものである。上述した従来の高耐圧ＭＯＳトランジ
スタにおいては、ゲートには５Ｖ程度の電圧しか印加さ
れないため、単純に考えれば、ゲートとソース／ドレイ
ン領域とが重なっている部分を厚くすることを除いて
は、ゲート絶縁膜全体を厚くする必要はないと考えられ
る。よって、ゲート絶縁膜は、通常の低電圧駆動のＭＯ
Ｓトランジスタと同程度の薄い膜厚にし、ゲートとソー
ス／ドレイン領域とが重なる部分のみを厚膜とすること
が考えられる（図４（ａ）参照）。ところが、そのよう
な構造では、ソース／ドレイン領域の耐圧までもが低下
してしまうこととなる。
【００１５】つまり、図４（ｂ）に示したようにゲート
電極端部下以外のゲート絶縁膜７ｂを２００ｎｍ程度と
厚くして高耐圧化し、ソース（図示せず）及びゲート１
３に０Ｖ、ドレイン１４には−５５Ｖを印加した場合、
ＭＯＳトランジスタ内部の電位分布は、図４（ｂ）のシ
ュミレーションにおける等電位線１６ｂに示されたよう
に、等電位線１６ｂの間隔の狭い部分（すなわち電界強
度の高い部分）ではインパクトイオン化が発生する。
電極端部下以外のゲート絶縁膜７ｂを２００ｎｍ程度と
厚くして高耐圧化し、ソース（図示せず）及びゲート１
３に０Ｖ、ドレイン１４には−５５Ｖを印加した場合、
ＭＯＳトランジスタ内部の電位分布は、図４（ｂ）のシ
ュミレーションにおける等電位線１６ｂに示されたよう
に、等電位線１６ｂの間隔の狭い部分（すなわち電界強
度の高い部分）ではインパクトイオン化が発生する。
【００１６】一方、図４（ａ）に示したようにゲート電
極端部下以外のゲート絶縁膜７ａを２０ｎｍ程度と薄く
し、ソース、ゲート、ドレインに上記と同様の電圧を印
加した場合、ＭＯＳトランジスタ内部の電位分布は、図
４（ａ）のシュミレーションにおける等電位線１６ａに
示されたようになる。等電位線１６ａの間隔の狭い部分
（すなわち電界強度の高い部分）では、図４（ｂ）の等
電位線１６ａの間隔よりも狭く、より電界が高くなって
いることがわかる。
極端部下以外のゲート絶縁膜７ａを２０ｎｍ程度と薄く
し、ソース、ゲート、ドレインに上記と同様の電圧を印
加した場合、ＭＯＳトランジスタ内部の電位分布は、図
４（ａ）のシュミレーションにおける等電位線１６ａに
示されたようになる。等電位線１６ａの間隔の狭い部分
（すなわち電界強度の高い部分）では、図４（ｂ）の等
電位線１６ａの間隔よりも狭く、より電界が高くなって
いることがわかる。
【００１７】特に、図４（ａ）及び図４（ｂ）における
楕円で囲まれた部分を比較すると、ゲート絶縁膜１７ｂ
が２００ｎｍ程度のＭＯＳトランジスタの場合において
は、ゲート絶縁膜１７ｂ中において電位が１０Ｖ程度変
化しており、その分ドレイン１４内の電界が緩和されて
いるのに対し、ゲート絶縁膜１７ａが２０ｎｍ程度のＭ
ＯＳトランジスタの場合には、ゲート絶縁膜１７ａ中で
の電位の変化はほとんどなく、そのためドレイン１４内
部の電界が強くなっていることがわかる。
楕円で囲まれた部分を比較すると、ゲート絶縁膜１７ｂ
が２００ｎｍ程度のＭＯＳトランジスタの場合において
は、ゲート絶縁膜１７ｂ中において電位が１０Ｖ程度変
化しており、その分ドレイン１４内の電界が緩和されて
いるのに対し、ゲート絶縁膜１７ａが２０ｎｍ程度のＭ
ＯＳトランジスタの場合には、ゲート絶縁膜１７ａ中で
の電位の変化はほとんどなく、そのためドレイン１４内
部の電界が強くなっていることがわかる。
【００１８】なお、図４（ａ）及び図４（ｂ）に示した
ように、電界の最も強い部分が、ゲート絶縁膜１７ｃの
直下ではなく、幾分チャネル側にずれているのは、電界
を緩和するために形成された低濃度領域１５が、ゲート
絶縁膜１７ｃが形成された領域よりも大きく広がってゲ
ート絶縁膜１７ａ又は１７ｂ下方に達しているためであ
る。この現象は、上述の図６の製造プロセスで説明した
ように、ロコス酸化に伴って先に注入した不純物イオン
が拡散するという必然的に生じる現象であり、プロセス
そのものを変更しない限り避けることができない。
ように、電界の最も強い部分が、ゲート絶縁膜１７ｃの
直下ではなく、幾分チャネル側にずれているのは、電界
を緩和するために形成された低濃度領域１５が、ゲート
絶縁膜１７ｃが形成された領域よりも大きく広がってゲ
ート絶縁膜１７ａ又は１７ｂ下方に達しているためであ
る。この現象は、上述の図６の製造プロセスで説明した
ように、ロコス酸化に伴って先に注入した不純物イオン
が拡散するという必然的に生じる現象であり、プロセス
そのものを変更しない限り避けることができない。
【００１９】また、トランジスタの構造を変更し、例え
ば厚さ１μｍ程度の厚いゲート絶縁膜７ｃを、従来のゲ
ート電極１３最端部から長さ１．５μｍ〜３μｍ程度と
せずに、さらに数μｍ〜１０μｍ程度にまで大きくする
とともに、電界を緩和するための低濃度領域もそれに伴
って長くすることにより、いくらかの耐圧改善が期待さ
れる。しかし、この方法によれば、ソース／ドレイン領
域間の長さが大きくなるためトランジスタを流れる電流
が少なくなり、回路動作上好ましくない現象をもたら
す。一方、それを補うためにトランジスタのチャネル幅
を大きくせざるを得ず、結局トランジスタの占有する面
積が従来に比べて２倍〜数倍の大きさとなってしまうと
いう問題がある。
ば厚さ１μｍ程度の厚いゲート絶縁膜７ｃを、従来のゲ
ート電極１３最端部から長さ１．５μｍ〜３μｍ程度と
せずに、さらに数μｍ〜１０μｍ程度にまで大きくする
とともに、電界を緩和するための低濃度領域もそれに伴
って長くすることにより、いくらかの耐圧改善が期待さ
れる。しかし、この方法によれば、ソース／ドレイン領
域間の長さが大きくなるためトランジスタを流れる電流
が少なくなり、回路動作上好ましくない現象をもたら
す。一方、それを補うためにトランジスタのチャネル幅
を大きくせざるを得ず、結局トランジスタの占有する面
積が従来に比べて２倍〜数倍の大きさとなってしまうと
いう問題がある。
【００２０】上記のシミュレーション結果から、ゲート
絶縁膜のドレイン側の端部近傍の直下に電界の集中する
部分が発生し、この部分においてインパクトイオン化等
のキャリアの異常発生が起こり、接合耐圧に影響してい
ることが確認された。そこで本発明は、ゲート絶縁膜
を、ゲート電極端部近傍下ではゲート電極中央部下での
膜厚よりも厚く、ゲート電極端部下ではゲート電極端部
近傍下での膜厚よりもさらに厚く形成することにより、
高耐圧かつ低電圧駆動のＭＯＳトランジスタを実現する
ことができる。
絶縁膜のドレイン側の端部近傍の直下に電界の集中する
部分が発生し、この部分においてインパクトイオン化等
のキャリアの異常発生が起こり、接合耐圧に影響してい
ることが確認された。そこで本発明は、ゲート絶縁膜
を、ゲート電極端部近傍下ではゲート電極中央部下での
膜厚よりも厚く、ゲート電極端部下ではゲート電極端部
近傍下での膜厚よりもさらに厚く形成することにより、
高耐圧かつ低電圧駆動のＭＯＳトランジスタを実現する
ことができる。
【００２１】本発明において、ＭＯＳトランジスタは、
半導体基板上に形成されたゲート絶縁膜、ゲート電極及
びソース／ドレイン領域とからなる。半導体基板として
は、特に限定されるものではないが、シリコン基板が好
ましい。また、この半導体基板にはＰ型又はＮ型の不純
物拡散領域（ウェル）が１つ以上形成されていてもよ
く、ＭＯＳトランジスタは、この領域内に形成されてい
てもよい。
半導体基板上に形成されたゲート絶縁膜、ゲート電極及
びソース／ドレイン領域とからなる。半導体基板として
は、特に限定されるものではないが、シリコン基板が好
ましい。また、この半導体基板にはＰ型又はＮ型の不純
物拡散領域（ウェル）が１つ以上形成されていてもよ
く、ＭＯＳトランジスタは、この領域内に形成されてい
てもよい。
【００２２】本発明におけるＭＯＳトランジスタは、例
えば、液晶表示装置の駆動用ＬＳＩ、ロジック回路、半
導体記憶装置の周辺回路等、どの様な種類の半導体装置
に組み込まれていてもよい。ゲート絶縁膜としては、高
耐圧でかつ低閾値を実現することができるように、ゲー
ト電極端部近傍下ではゲート電極中央部下での膜厚より
も厚く、ゲート電極端部下ではゲート電極端部近傍下で
の膜厚よりもさらに厚く形成されている。つまり、本発
明のＭＯＳトランジスタにおけるゲート絶縁膜は、少な
くとも３種の膜厚部分を備えており、ゲート絶縁膜中央
部から外周部にかけて段階的又は傾斜的に膜厚化する構
造を有している。なお、本発明において、低電圧駆動、
高電圧駆動、中電圧駆動、低閾値、高閾値、低耐圧、高
耐圧、中耐圧等の用語は、一般に当該分野で使用されて
いる意味と同義である。例えば、低電圧駆動とは、１．
５〜５Ｖ程度、高電圧駆動とは、４０〜１００Ｖ程度の
電圧で駆動が可能なこと、低閾値とは０．３〜０．８Ｖ
程度、高閾値とは２〜４Ｖ程度の域を有すること、低耐
圧とは５〜１５Ｖ程度、高耐圧とは５０〜２００Ｖ程度
の電圧により破壊されてしまうこと等をそれぞれ表す
が、必ずしもこれらの値に限定されるものではなく、２
以上の値を比較した場合に低、中、高として表される場
合をも包含する意味である。
えば、液晶表示装置の駆動用ＬＳＩ、ロジック回路、半
導体記憶装置の周辺回路等、どの様な種類の半導体装置
に組み込まれていてもよい。ゲート絶縁膜としては、高
耐圧でかつ低閾値を実現することができるように、ゲー
ト電極端部近傍下ではゲート電極中央部下での膜厚より
も厚く、ゲート電極端部下ではゲート電極端部近傍下で
の膜厚よりもさらに厚く形成されている。つまり、本発
明のＭＯＳトランジスタにおけるゲート絶縁膜は、少な
くとも３種の膜厚部分を備えており、ゲート絶縁膜中央
部から外周部にかけて段階的又は傾斜的に膜厚化する構
造を有している。なお、本発明において、低電圧駆動、
高電圧駆動、中電圧駆動、低閾値、高閾値、低耐圧、高
耐圧、中耐圧等の用語は、一般に当該分野で使用されて
いる意味と同義である。例えば、低電圧駆動とは、１．
５〜５Ｖ程度、高電圧駆動とは、４０〜１００Ｖ程度の
電圧で駆動が可能なこと、低閾値とは０．３〜０．８Ｖ
程度、高閾値とは２〜４Ｖ程度の域を有すること、低耐
圧とは５〜１５Ｖ程度、高耐圧とは５０〜２００Ｖ程度
の電圧により破壊されてしまうこと等をそれぞれ表す
が、必ずしもこれらの値に限定されるものではなく、２
以上の値を比較した場合に低、中、高として表される場
合をも包含する意味である。
【００２３】ゲート電極中央部下におけるゲート絶縁膜
の膜厚は、通常数Ｖ程度の電源電位で駆動することがで
きる膜厚を有するものであり、例えば、１０〜２５ｎｍ
程度が挙げられる。また、ゲート電極端部近傍下におけ
る、ゲート電極中央部下のゲート絶縁膜よりも厚いゲー
ト絶縁膜は、ＭＯＳトランジスタのソース／ドレイン領
域に電圧を印加した場合に特に電界が集中しやすい位置
において、この電界集中を緩和するのに十分な膜厚で形
成されており、かつゲート電極中央部のゲート絶縁膜よ
りも高耐圧かつ高閾値を得るのに十分な膜厚を有してい
ることが必要であり、印加電圧、ＭＯＳトランジスタの
サイズ、ソース／ドレイン領域の不純物濃度、ゲート電
極中央部下のゲート絶縁膜の膜厚等によって、適宜調整
することができる。例えば、５０〜１００Ｖ程度の場合
には、２００〜４００ｎｍ程度の膜厚が挙げられる。ま
た、その位置は、例えば、ゲート電極最端部から１〜２
μｍ程度の位置からゲート電極中央部に向かって０．５
〜１．５μｍ程度の長さが挙げられる（図１中、Ｃ参
照）。ここで、この膜厚のゲート絶縁膜の長さが短かす
ぎると、ゲート絶縁膜によって電界を緩和するという目
的が達成されず、逆に、長すぎると、得られるＭＯＳト
ランジスタの｜Ｖｔｈ｜が上昇することとなり好ましく
ない。よって、この膜厚のゲート絶縁膜が形成される位
置及び長さは、これら双方の要求を満足するために最適
化することが必要である。なお、このゲート絶縁膜の膜
厚は、厚くすれば電界強度を一層緩和することができ
る。
の膜厚は、通常数Ｖ程度の電源電位で駆動することがで
きる膜厚を有するものであり、例えば、１０〜２５ｎｍ
程度が挙げられる。また、ゲート電極端部近傍下におけ
る、ゲート電極中央部下のゲート絶縁膜よりも厚いゲー
ト絶縁膜は、ＭＯＳトランジスタのソース／ドレイン領
域に電圧を印加した場合に特に電界が集中しやすい位置
において、この電界集中を緩和するのに十分な膜厚で形
成されており、かつゲート電極中央部のゲート絶縁膜よ
りも高耐圧かつ高閾値を得るのに十分な膜厚を有してい
ることが必要であり、印加電圧、ＭＯＳトランジスタの
サイズ、ソース／ドレイン領域の不純物濃度、ゲート電
極中央部下のゲート絶縁膜の膜厚等によって、適宜調整
することができる。例えば、５０〜１００Ｖ程度の場合
には、２００〜４００ｎｍ程度の膜厚が挙げられる。ま
た、その位置は、例えば、ゲート電極最端部から１〜２
μｍ程度の位置からゲート電極中央部に向かって０．５
〜１．５μｍ程度の長さが挙げられる（図１中、Ｃ参
照）。ここで、この膜厚のゲート絶縁膜の長さが短かす
ぎると、ゲート絶縁膜によって電界を緩和するという目
的が達成されず、逆に、長すぎると、得られるＭＯＳト
ランジスタの｜Ｖｔｈ｜が上昇することとなり好ましく
ない。よって、この膜厚のゲート絶縁膜が形成される位
置及び長さは、これら双方の要求を満足するために最適
化することが必要である。なお、このゲート絶縁膜の膜
厚は、厚くすれば電界強度を一層緩和することができ
る。
【００２４】さらに、ゲート電極端部における、ゲート
電極端部近傍下での膜厚よりもさらに厚いゲート絶縁膜
は、十分に高い耐圧及び閾値を得るのに十分な膜厚であ
り、言い換えると素子分離を行うのに十分な膜厚と同程
度の膜厚を有していることが好ましい。この膜厚及び長
さも、上記のような種々の条件により適宜調整すること
ができるが、例えば８００〜１５００ｎｍ程度の膜厚
で、ゲート電極最端部から１〜２μｍ程度の長さ（図１
中、Ｂ参照）で形成することが好ましい。
電極端部近傍下での膜厚よりもさらに厚いゲート絶縁膜
は、十分に高い耐圧及び閾値を得るのに十分な膜厚であ
り、言い換えると素子分離を行うのに十分な膜厚と同程
度の膜厚を有していることが好ましい。この膜厚及び長
さも、上記のような種々の条件により適宜調整すること
ができるが、例えば８００〜１５００ｎｍ程度の膜厚
で、ゲート電極最端部から１〜２μｍ程度の長さ（図１
中、Ｂ参照）で形成することが好ましい。
【００２５】なお、上述においては、いわゆる通常の低
電圧駆動ＭＯＳトランジスタと高耐圧ＭＯＳトランジス
タとのゲート絶縁膜及び素子分離膜に対応する膜厚の３
種の膜厚を有するゲート絶縁膜を有するＭＯＳトランジ
スタを説明したが、本発明においては、中耐圧ＭＯＳト
ランジスタ、さらに低耐圧のＭＯＳトランジスタ、さら
に高耐圧のＭＯＳトランジスタ等のゲート絶縁膜に対応
する膜厚を組み合わせた４種以上の膜厚を有するゲート
絶縁膜を有するＭＯＳトランジスタをも包含するもので
ある。
電圧駆動ＭＯＳトランジスタと高耐圧ＭＯＳトランジス
タとのゲート絶縁膜及び素子分離膜に対応する膜厚の３
種の膜厚を有するゲート絶縁膜を有するＭＯＳトランジ
スタを説明したが、本発明においては、中耐圧ＭＯＳト
ランジスタ、さらに低耐圧のＭＯＳトランジスタ、さら
に高耐圧のＭＯＳトランジスタ等のゲート絶縁膜に対応
する膜厚を組み合わせた４種以上の膜厚を有するゲート
絶縁膜を有するＭＯＳトランジスタをも包含するもので
ある。
【００２６】本発明におけるＭＯＳトランジスタのゲー
ト電極としては、特に限定されるものではなく、ポリシ
リコン、高融点金属とのシリサイド、これらシリサイド
とポリシリコンとによるポリサイド等、その材料は適宜
選択して用いることができる。また、その膜厚も特に限
定されるものではなく、例えば１００〜５００ｎｍ程度
が挙げられる。
ト電極としては、特に限定されるものではなく、ポリシ
リコン、高融点金属とのシリサイド、これらシリサイド
とポリシリコンとによるポリサイド等、その材料は適宜
選択して用いることができる。また、その膜厚も特に限
定されるものではなく、例えば１００〜５００ｎｍ程度
が挙げられる。
【００２７】ソース／ドレイン領域としても、特に限定
されるものではなく、例えば１×１０20〜５×１０21ｃ
ｍ-3程度の不純物濃度で形成されているものが挙げられ
る。また、本発明においては、ソース／ドレイン領域の
周辺部に、ソース／ドレイン領域と同じ導電型の低濃度
拡散領域を有していることが好ましい。このような低濃
度拡散領域の存在により、ソース／ドレイン領域と基板
又はウエル等との間の接合部分における電界の集中が緩
和されてインパクトイオン化等のキャリア発生現象が起
こりにくくなり、耐圧を向上させることができる。この
低濃度拡散領域の不純物濃度は、例えば、１０17〜１０
19ｃｍ-3程度が挙げられる。さらに、この低濃度拡散領
域は、ゲート絶縁膜がゲート電極中央部下での膜厚より
も厚く形成されているゲート電極端部近傍下にまでわた
って形成されていることが好ましい。
されるものではなく、例えば１×１０20〜５×１０21ｃ
ｍ-3程度の不純物濃度で形成されているものが挙げられ
る。また、本発明においては、ソース／ドレイン領域の
周辺部に、ソース／ドレイン領域と同じ導電型の低濃度
拡散領域を有していることが好ましい。このような低濃
度拡散領域の存在により、ソース／ドレイン領域と基板
又はウエル等との間の接合部分における電界の集中が緩
和されてインパクトイオン化等のキャリア発生現象が起
こりにくくなり、耐圧を向上させることができる。この
低濃度拡散領域の不純物濃度は、例えば、１０17〜１０
19ｃｍ-3程度が挙げられる。さらに、この低濃度拡散領
域は、ゲート絶縁膜がゲート電極中央部下での膜厚より
も厚く形成されているゲート電極端部近傍下にまでわた
って形成されていることが好ましい。
【００２８】本発明のＭＯＳトランジスタは、２種の閾
値電圧を有するＭＯＳトランジスタと併設される場合に
は、これら２種のＭＯＳトランジスタを製造する工程と
同一工程によって形成することができる。つまり、本発
明のＭＯＳトランジスタは、(i) 半導体基板上に、所望
の領域に開口を有する第１窒化シリコン膜を形成し、こ
の第１窒化シリコン膜をマスクとして基板又は基板に形
成された不純物領域とは異なる導電型の不純物を注入
し、(ii)続いてこの第１窒化シリコン膜をマスクとし
て、第１選択酸化によりゲート電極端部直下に形成され
るべき厚膜（素子分離膜と同程度の膜厚）のゲート絶縁
膜を形成するとともに、先に注入された不純物を拡散さ
せて低濃度領域を形成し、(iii) 第１窒化シリコン膜を
除去した後、新たに所望の領域に開口を有する第２窒化
シリコン膜を形成し、この第２窒化シリコン膜をマスク
として、第２選択酸化によりゲート電極端部近傍直下に
形成されるべきやや厚膜（高耐圧かつ高閾値を得るのに
十分な膜厚）のゲート絶縁膜を形成し、(iv)第２窒化シ
リコン膜を除去した後、基板上全面に薄膜（低電圧で駆
動が可能な膜厚）のゲート絶縁膜、ゲート電極を順次形
成し、先に形成された低濃度領域内に高濃度領域として
ソース／ドレイン領域を形成することにより形成するこ
とができる。よって、上記工程において、第１選択酸化
により形成されるゲート絶縁膜は、２種の閾値電圧を有
するＭＯＳトランジスタの内の高閾値ＭＯＳトランジス
タのゲート絶縁膜形成工程と、第２選択酸化により形成
されるゲート絶縁膜は、２種の閾値電圧を有するＭＯＳ
トランジスタの内の低閾値ＭＯＳトランジスタのゲート
絶縁膜形成工程と同一の工程で形成することができる。
値電圧を有するＭＯＳトランジスタと併設される場合に
は、これら２種のＭＯＳトランジスタを製造する工程と
同一工程によって形成することができる。つまり、本発
明のＭＯＳトランジスタは、(i) 半導体基板上に、所望
の領域に開口を有する第１窒化シリコン膜を形成し、こ
の第１窒化シリコン膜をマスクとして基板又は基板に形
成された不純物領域とは異なる導電型の不純物を注入
し、(ii)続いてこの第１窒化シリコン膜をマスクとし
て、第１選択酸化によりゲート電極端部直下に形成され
るべき厚膜（素子分離膜と同程度の膜厚）のゲート絶縁
膜を形成するとともに、先に注入された不純物を拡散さ
せて低濃度領域を形成し、(iii) 第１窒化シリコン膜を
除去した後、新たに所望の領域に開口を有する第２窒化
シリコン膜を形成し、この第２窒化シリコン膜をマスク
として、第２選択酸化によりゲート電極端部近傍直下に
形成されるべきやや厚膜（高耐圧かつ高閾値を得るのに
十分な膜厚）のゲート絶縁膜を形成し、(iv)第２窒化シ
リコン膜を除去した後、基板上全面に薄膜（低電圧で駆
動が可能な膜厚）のゲート絶縁膜、ゲート電極を順次形
成し、先に形成された低濃度領域内に高濃度領域として
ソース／ドレイン領域を形成することにより形成するこ
とができる。よって、上記工程において、第１選択酸化
により形成されるゲート絶縁膜は、２種の閾値電圧を有
するＭＯＳトランジスタの内の高閾値ＭＯＳトランジス
タのゲート絶縁膜形成工程と、第２選択酸化により形成
されるゲート絶縁膜は、２種の閾値電圧を有するＭＯＳ
トランジスタの内の低閾値ＭＯＳトランジスタのゲート
絶縁膜形成工程と同一の工程で形成することができる。
【００２９】以下に本発明のＭＯＳトランジスタを説明
する。本発明のＭＯＳトランジスタは、図１に示したよ
うに、半導体基板１上に形成されたゲート絶縁膜２ａ、
２ｂ、２ｃ、ゲート電極３及びソース／ドレイン領域４
とからなる。ゲート電極３の最端部Ａからゲート電極３
中央部に向かって１．２μｍ程度の位置までのゲート電
極３端部Ｂ直下には、膜厚１０００ｎｍ程度のゲート絶
縁膜２ｃが配置され、ゲート電極３最端部から１．２μ
ｍ程度の位置からゲート電極３中央部に向かって２．２
μｍ程度の位置までのゲート電極３端部近傍Ｃ直下に
は、その部分の電界を緩和して高耐圧を実現するために
膜厚２００ｎｍ程度のゲート絶縁膜２ｂが配置され、ゲ
ート電極３の中央部下には、｜Ｖｔｈ｜が低い低電圧駆
動を実現するために２０ｎｍ程度の膜厚のゲート絶縁膜
２ａが配置されており、ゲート絶縁膜２ａ、２ｂ及び２
ｃは一体的に形成されている。
する。本発明のＭＯＳトランジスタは、図１に示したよ
うに、半導体基板１上に形成されたゲート絶縁膜２ａ、
２ｂ、２ｃ、ゲート電極３及びソース／ドレイン領域４
とからなる。ゲート電極３の最端部Ａからゲート電極３
中央部に向かって１．２μｍ程度の位置までのゲート電
極３端部Ｂ直下には、膜厚１０００ｎｍ程度のゲート絶
縁膜２ｃが配置され、ゲート電極３最端部から１．２μ
ｍ程度の位置からゲート電極３中央部に向かって２．２
μｍ程度の位置までのゲート電極３端部近傍Ｃ直下に
は、その部分の電界を緩和して高耐圧を実現するために
膜厚２００ｎｍ程度のゲート絶縁膜２ｂが配置され、ゲ
ート電極３の中央部下には、｜Ｖｔｈ｜が低い低電圧駆
動を実現するために２０ｎｍ程度の膜厚のゲート絶縁膜
２ａが配置されており、ゲート絶縁膜２ａ、２ｂ及び２
ｃは一体的に形成されている。
【００３０】図１に示したゲート絶縁膜２ａ、２ｂ、２
ｃを有するＭＯＳトランジスタの電流電圧特性を測定し
た。その結果を図２に示す。また、比較例として、図４
（ａ）に示した、ゲート電極中央部下のゲート絶縁膜が
２０ｎｍ程度の膜厚、かつゲート電極端部下のゲート絶
縁膜が１０００ｎｍ程度の膜厚のＭＯＳトランジスタの
電流電圧特性を測定した。
ｃを有するＭＯＳトランジスタの電流電圧特性を測定し
た。その結果を図２に示す。また、比較例として、図４
（ａ）に示した、ゲート電極中央部下のゲート絶縁膜が
２０ｎｍ程度の膜厚、かつゲート電極端部下のゲート絶
縁膜が１０００ｎｍ程度の膜厚のＭＯＳトランジスタの
電流電圧特性を測定した。
【００３１】本発明のＭＯＳトランジスタでは、−８５
Ｖの耐圧を有しているのに対し、比較例のＭＯＳトラン
ジスタでは−５５Ｖの耐圧しか有しておらず、本発明の
実施例におけるＭＯＳトランジスタの耐圧が大幅に改善
されていることがわかる。次に、この構造を実現するた
めの製造方法について説明する。まず、図３（ａ）に示
したように、シリコン基板１上にゲート電極が形成され
る領域の両最端部が位置する領域近傍に、長さ１．５〜
３μｍ程度の開口を有するＳｉＮ膜６を形成し、そのＳ
ｉＮ膜６をマスクとしてボロンイオンを１０13〜１０15
ｃｍ-2程度注入して、シリコン基板１表面にＰ型領域５
ａを形成する。
Ｖの耐圧を有しているのに対し、比較例のＭＯＳトラン
ジスタでは−５５Ｖの耐圧しか有しておらず、本発明の
実施例におけるＭＯＳトランジスタの耐圧が大幅に改善
されていることがわかる。次に、この構造を実現するた
めの製造方法について説明する。まず、図３（ａ）に示
したように、シリコン基板１上にゲート電極が形成され
る領域の両最端部が位置する領域近傍に、長さ１．５〜
３μｍ程度の開口を有するＳｉＮ膜６を形成し、そのＳ
ｉＮ膜６をマスクとしてボロンイオンを１０13〜１０15
ｃｍ-2程度注入して、シリコン基板１表面にＰ型領域５
ａを形成する。
【００３２】続いて、図３（ｂ）に示したように、Ｓｉ
Ｎ膜６をマスクとして選択酸化を行い、ＳｉＮ膜６の開
口部に厚さ１μｍ程度の酸化膜２ｃを形成するととも
に、先に注入したボロンイオンの拡散により酸化膜２ｃ
下方に低濃度Ｐ型領域５を形成する。次いで、ＳｉＮ膜
６を除去した後、新たにＳｉＮ膜８を形成し、ゲート電
極が形成される領域の端部近傍に位置する領域上のＳｉ
Ｎ膜８に０．５〜１．５μｍ程度の開口を形成する。
Ｎ膜６をマスクとして選択酸化を行い、ＳｉＮ膜６の開
口部に厚さ１μｍ程度の酸化膜２ｃを形成するととも
に、先に注入したボロンイオンの拡散により酸化膜２ｃ
下方に低濃度Ｐ型領域５を形成する。次いで、ＳｉＮ膜
６を除去した後、新たにＳｉＮ膜８を形成し、ゲート電
極が形成される領域の端部近傍に位置する領域上のＳｉ
Ｎ膜８に０．５〜１．５μｍ程度の開口を形成する。
【００３３】その後、図３（ｃ）に示したように、Ｓｉ
Ｎ膜８をマスクとして選択酸化を行い、ＳｉＮ膜８の開
口部に厚さ２００ｎｍ程度の酸化膜２ｂを形成する。シ
リコン膜８を除去する。続いて、図３（ｄ）に示したよ
うに、膜厚２０ｎｍ程度のゲート絶縁膜２ａを形成し、
ゲート絶縁膜２ａ、２ｂ及び２ｃを介して、所望の形状
のポリシリコンによるゲート電極３を形成する。
Ｎ膜８をマスクとして選択酸化を行い、ＳｉＮ膜８の開
口部に厚さ２００ｎｍ程度の酸化膜２ｂを形成する。シ
リコン膜８を除去する。続いて、図３（ｄ）に示したよ
うに、膜厚２０ｎｍ程度のゲート絶縁膜２ａを形成し、
ゲート絶縁膜２ａ、２ｂ及び２ｃを介して、所望の形状
のポリシリコンによるゲート電極３を形成する。
【００３４】次いで、図３（ｅ）に示したように、ゲー
ト電極３をマスクとして用いて、所望の領域にボロンイ
オンを注入してソース／ドレイン領域４となる高濃度Ｐ
型領域を形成する。上記の本発明のＭＯＳトランジスタ
におけるゲート絶縁膜形成工程は、高耐圧高閾値ＭＯＳ
トランジスタと低電圧駆動ＭＯＳトランジスタとを有す
る同一チップに形成する際に、使用するマスクの開口の
形状を変更又は追加することのみで、同一工程で実現す
ることができ、製造コストの上昇を抑制することができ
る。
ト電極３をマスクとして用いて、所望の領域にボロンイ
オンを注入してソース／ドレイン領域４となる高濃度Ｐ
型領域を形成する。上記の本発明のＭＯＳトランジスタ
におけるゲート絶縁膜形成工程は、高耐圧高閾値ＭＯＳ
トランジスタと低電圧駆動ＭＯＳトランジスタとを有す
る同一チップに形成する際に、使用するマスクの開口の
形状を変更又は追加することのみで、同一工程で実現す
ることができ、製造コストの上昇を抑制することができ
る。
【００３５】すなわち、まず、素子分離領域とともに、
ゲート電極端部直下の厚膜のゲート絶縁膜を、所望の領
域に、例えばＬＯＣＯＳ法により形成した後、マスクと
して用いた窒化シリコン膜を除去する。次いで、図５の
プロセスフローに示したように、基板上全面にＳｉＮ膜
を形成し、高耐圧高閾値ＭＯＳトランジスタ形成領域に
おけるゲート電極形成領域に開口を形成するとともに、
本発明のＭＯＳトランジスタ形成領域におけるゲート電
極端部領域、つまりやや厚膜のゲート絶縁膜を形成する
領域に開口を形成する。これら開口を形成したＳｉＮ膜
を用いて選択酸化を行い、開口した領域にやや膜厚、例
えば約２００ｎｍ厚の高耐圧用ゲート絶縁膜を形成す
る。
ゲート電極端部直下の厚膜のゲート絶縁膜を、所望の領
域に、例えばＬＯＣＯＳ法により形成した後、マスクと
して用いた窒化シリコン膜を除去する。次いで、図５の
プロセスフローに示したように、基板上全面にＳｉＮ膜
を形成し、高耐圧高閾値ＭＯＳトランジスタ形成領域に
おけるゲート電極形成領域に開口を形成するとともに、
本発明のＭＯＳトランジスタ形成領域におけるゲート電
極端部領域、つまりやや厚膜のゲート絶縁膜を形成する
領域に開口を形成する。これら開口を形成したＳｉＮ膜
を用いて選択酸化を行い、開口した領域にやや膜厚、例
えば約２００ｎｍ厚の高耐圧用ゲート絶縁膜を形成す
る。
【００３６】続いて、ＳｉＮ膜を除去して、基板上全面
に薄膜、例えば約２０ｎｍのゲート絶縁膜を形成する。
これにより、高耐圧高閾値ＭＯＳトランジスタ形成領域
においては、ゲート絶縁膜全体に、薄膜のゲート絶縁膜
が追加形成され、低電圧駆動ＭＯＳトランジスタ形成領
域では、薄膜のゲート絶縁膜が形成され、本発明のＭＯ
Ｓトランジスタ形成領域では、３種の膜厚を有するゲー
ト絶縁膜が一体的に順次形成されることとなる。
に薄膜、例えば約２０ｎｍのゲート絶縁膜を形成する。
これにより、高耐圧高閾値ＭＯＳトランジスタ形成領域
においては、ゲート絶縁膜全体に、薄膜のゲート絶縁膜
が追加形成され、低電圧駆動ＭＯＳトランジスタ形成領
域では、薄膜のゲート絶縁膜が形成され、本発明のＭＯ
Ｓトランジスタ形成領域では、３種の膜厚を有するゲー
ト絶縁膜が一体的に順次形成されることとなる。
【００３７】
【発明の効果】本発明によれば、ゲート絶縁膜が少なく
とも３種の膜厚を有する部分から形成されてなるため、
低電圧で駆動と高耐圧との両方の機能を備え、かつ従来
からある高耐圧高電圧駆動ＭＯＳトランジスタと同程度
の占有面積でのＭＯＳトランジスタを実現することがで
きる。
とも３種の膜厚を有する部分から形成されてなるため、
低電圧で駆動と高耐圧との両方の機能を備え、かつ従来
からある高耐圧高電圧駆動ＭＯＳトランジスタと同程度
の占有面積でのＭＯＳトランジスタを実現することがで
きる。
【００３８】また、本発明のＭＯＳトランジスタが、高
耐圧高閾値ＭＯＳトランジスタと、通常の低電圧駆動Ｍ
ＯＳトランジスタとともに併設される場合には、これら
ＭＯＳトランジスタの製造の際に、ゲート絶縁膜形成の
ためのマスク形状を変更又は追加するのみで、何ら工程
を追加することなく同一工程により形成することがで
き、製造コストの上昇を抑制することができる。
耐圧高閾値ＭＯＳトランジスタと、通常の低電圧駆動Ｍ
ＯＳトランジスタとともに併設される場合には、これら
ＭＯＳトランジスタの製造の際に、ゲート絶縁膜形成の
ためのマスク形状を変更又は追加するのみで、何ら工程
を追加することなく同一工程により形成することがで
き、製造コストの上昇を抑制することができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの要部を示す概略
断面図である。
断面図である。
【図２】本発明のＭＯＳトランジスタと比較例のＭＯＳ
トランジスタとの電流電圧特性を示す図である。
トランジスタとの電流電圧特性を示す図である。
【図３】本発明のＭＯＳトランジスタの製造工程を示す
要部の概略断面図である。
要部の概略断面図である。
【図４】ゲート絶縁膜の膜厚が異なる場合のＭＯＳトラ
ンジスタの内部電界分布を説明するための要部の概略断
面図である。
ンジスタの内部電界分布を説明するための要部の概略断
面図である。
【図５】本発明のＭＯＳトランジスタと製造工程を説明
するためのプロセスフローである。
するためのプロセスフローである。
【図６】従来の高耐圧ＰＭＯＳトランジスタの製造工程
を示す要部の概略断面図である。
を示す要部の概略断面図である。
１、１１ 半導体基板 ２ａ、２ｂ、２ｃ ゲート絶縁膜 ３、１３ ゲート電極 ４、１４ ソース／ドレイン領域 ５、１５ 低濃度拡散領域 ６、８ ＳｉＮ膜 ７ａ、７ｂ、７ｃ、１７ａ、１７ｂ、１７ｃ ゲート絶
縁膜 １６ａ、１６ｂ 等電位線 Ａ ゲート電極最端部 Ｂ ゲート電極端部 Ｃ ゲート電極端部近傍
縁膜 １６ａ、１６ｂ 等電位線 Ａ ゲート電極最端部 Ｂ ゲート電極端部 Ｃ ゲート電極端部近傍
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−161871（ＪＰ，Ａ) 特開 昭58−89865（ＪＰ，Ａ) 特開 平６−268162（ＪＰ，Ａ) 特開 平４−154171（ＪＰ，Ａ) 特開 昭57−83060（ＪＰ，Ａ) 特開 昭61−166154（ＪＰ，Ａ) 実開 平１−97567（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 27/088 H01L 21/336
Claims (2)
- 【請求項１】 半導体基板上に形成されたゲート絶縁
膜、ゲート電極及びソース／ドレイン領域とからなり、
前記ゲート絶縁膜が、前記ゲート電極端部近傍下ではゲ
ート電極中央部下での膜厚よりも厚く、ゲート電極端部
下では前記ゲート電極端部近傍下での膜厚よりもさらに
厚く形成されてなるＭＯＳトランジスタが、少なくとも
高耐圧高閾値ＭＯＳトランジスタと同一基板上に形成さ
れた半導体装置の製造に際して、 前記高耐圧高閾値ＭＯＳトランジスタのゲート絶縁膜形
成と同一工程で前記ＭＯＳトランジスタのゲート電極中
央部下での膜厚よりも厚いゲート電極端部近傍下のゲー
ト絶縁膜を形成することからなる半導体装置の製造方
法。 - 【請求項２】 (i) 半導体基板上に、所望の領域に開口
を有する第１窒化シリコン膜を形成し、この第１窒化シ
リコン膜をマスクとして基板又は基板に形成された不純
物領域とは異なる導電型の不純物を注入し、(ii)続いて
この第１窒化シリコン膜をマスクとして、第１選択酸化
によりゲート電極端部直下に形成されるべき厚膜のゲー
ト絶縁膜を形成するとともに、先に注入された不純物を
拡散させて低濃度領域を形成し、(iii) 第１窒化シリコ
ン膜を除去した後、新たに所望の領域に開口を有する第
２窒化シリコン膜を形成し、この第２窒化シリコン膜を
マスクとして、第２選択酸化によりゲート電極端部近傍
直下に形成されるべきやや厚膜のゲート絶縁膜を形成
し、(iv)第２窒化シリコン膜を除去した後、基板上全面
に薄膜のゲート絶縁膜、ゲート電極を順次形成し、先に
形成された低濃度領域内に高濃度領域としてソース／ド
レイン領域を形成することにより、 高耐圧高閾値ＭＯＳトランジスタのゲート絶縁膜形成と
同一工程でＭＯＳトランジスタのゲート電極中央部下で
の膜厚よりも厚いゲート電極端部近傍下のゲート絶縁膜
を形成することからなる請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28527696A JP3230184B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28527696A JP3230184B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135448A JPH10135448A (ja) | 1998-05-22 |
| JP3230184B2 true JP3230184B2 (ja) | 2001-11-19 |
Family
ID=17689424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28527696A Expired - Fee Related JP3230184B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230184B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170888A (ja) | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| JP5211652B2 (ja) * | 2007-11-16 | 2013-06-12 | トヨタ自動車株式会社 | 横型ｍｏｓトランジスタの製造方法 |
| JP5404550B2 (ja) * | 2010-07-29 | 2014-02-05 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
-
1996
- 1996-10-28 JP JP28527696A patent/JP3230184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10135448A (ja) | 1998-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6713794B2 (en) | Lateral semiconductor device | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| US6770517B2 (en) | Semiconductor device and method for fabricating the same | |
| US20010045602A1 (en) | A partially depleted soi based tft | |
| JPH053206A (ja) | オフセツトゲート構造トランジスタおよびその製造方法 | |
| JPH06196658A (ja) | 半導体メモリ装置およびその製造方法 | |
| US5627394A (en) | LD-MOS transistor | |
| US6204534B1 (en) | SOI MOS field effect transistor | |
| US7173308B2 (en) | Lateral short-channel DMOS, method for manufacturing same and semiconductor device | |
| US7196375B2 (en) | High-voltage MOS transistor | |
| JPS6124833B2 (ja) | ||
| JP3230184B2 (ja) | 半導体装置の製造方法 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| JPH05218415A (ja) | 半導体装置 | |
| US20010010384A1 (en) | Semiconductor device | |
| US5502322A (en) | Transistor having a nonuniform doping channel | |
| JP2000012851A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US6207996B1 (en) | Semiconductor device and method for manufacturing the same | |
| JPS62274775A (ja) | 半導体装置 | |
| US6130133A (en) | Fabricating method of high-voltage device | |
| JPH07221291A (ja) | 半導体装置及びその製造方法 | |
| JPH1098183A (ja) | 半導体装置とその製造方法 | |
| JPH1012876A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |