JPH1012876A - 半導体装置 - Google Patents
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- JPH1012876A JPH1012876A JP8167412A JP16741296A JPH1012876A JP H1012876 A JPH1012876 A JP H1012876A JP 8167412 A JP8167412 A JP 8167412A JP 16741296 A JP16741296 A JP 16741296A JP H1012876 A JPH1012876 A JP H1012876A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
(57)【要約】
【課題】 工程数を増加させることなく、スレッシュホ
ルド電圧が互いに異なるＭＯＳトランジスタを形成した
半導体装置を提供する。 【解決手段】 ｎ- エピタキシャル層１の表面部にｐウ
ェル領域２、ｎ+ ソース領域７およびｎ+ ドレイン領域
８を形成する。位置Ａは、ｎ- エピタキシャル層１の表
面部にｐウェル領域２を形成するための不純物を注入す
るときに使用するマスクの端部（ｐウェル初期形成領域
の端部）の位置である。距離Ｌ1 は、ｎ+ソース領域７
の端部から位置Ａまでの距離である。距離Ｌ2 は、ｎ-
エピタキシャル層１の表面において位置Ａからｎ+ ドレ
イン領域８が形成されている方向に向かってゲート酸化
膜５を形成する範囲の距離である。ｐウェル領域２の表
面にもゲート酸化膜５を形成する。ゲート酸化膜５の上
部にゲート電極６を設ける。距離Ｌ1 および距離Ｌ2 を
適当に変更することによってＭＯＳトランジスタのスレ
ッシュホルド電圧を設定する。
ルド電圧が互いに異なるＭＯＳトランジスタを形成した
半導体装置を提供する。 【解決手段】 ｎ- エピタキシャル層１の表面部にｐウ
ェル領域２、ｎ+ ソース領域７およびｎ+ ドレイン領域
８を形成する。位置Ａは、ｎ- エピタキシャル層１の表
面部にｐウェル領域２を形成するための不純物を注入す
るときに使用するマスクの端部（ｐウェル初期形成領域
の端部）の位置である。距離Ｌ1 は、ｎ+ソース領域７
の端部から位置Ａまでの距離である。距離Ｌ2 は、ｎ-
エピタキシャル層１の表面において位置Ａからｎ+ ドレ
イン領域８が形成されている方向に向かってゲート酸化
膜５を形成する範囲の距離である。ｐウェル領域２の表
面にもゲート酸化膜５を形成する。ゲート酸化膜５の上
部にゲート電極６を設ける。距離Ｌ1 および距離Ｌ2 を
適当に変更することによってＭＯＳトランジスタのスレ
ッシュホルド電圧を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、ＭＯＳトランジスタのスレッシュホルド電圧
を制御する技術に関する。
り、特に、ＭＯＳトランジスタのスレッシュホルド電圧
を制御する技術に関する。
【０００２】
【従来の技術】半導体素子は、用途に応じて、バイポー
ラデバイスやＭＯＳデバイス等が使い分けられている。
ＭＯＳデバイスは、制御電流が小さい、応答速度が速
い、チップ面積を小さくできるなどの特徴を持ってい
る。
ラデバイスやＭＯＳデバイス等が使い分けられている。
ＭＯＳデバイスは、制御電流が小さい、応答速度が速
い、チップ面積を小さくできるなどの特徴を持ってい
る。
【０００３】図１３は、従来のＭＯＳトランジスタであ
って、耐圧向上のための特別の工程を加えることなく耐
圧を向上させたものの断面図である。同図では、ｎ- エ
ピタキシャル層上に形成したｎＭＯＳトランジスタを例
に説明する。
って、耐圧向上のための特別の工程を加えることなく耐
圧を向上させたものの断面図である。同図では、ｎ- エ
ピタキシャル層上に形成したｎＭＯＳトランジスタを例
に説明する。
【０００４】半導体基板上にｎ- エピタキシャル層１０
１が形成されている。ｎ- エピタキシャル層１０１の表
面部には、ｐウェル領域１０２が形成されている。ｐウ
ェル領域１０２には、電気抵抗の小さいｐ+ ウェルコン
タクト領域１０３が接続されている。ｐウェル領域１０
２内の表面部には、ｎ+ ソース領域１０７が形成されて
いる。また、ｎ- エピタキシャル層１０１の表面部にお
いてｐウェル領域１０２から所定間隔隔てられてｎ+ ド
レイン領域１０８が形成されている。
１が形成されている。ｎ- エピタキシャル層１０１の表
面部には、ｐウェル領域１０２が形成されている。ｐウ
ェル領域１０２には、電気抵抗の小さいｐ+ ウェルコン
タクト領域１０３が接続されている。ｐウェル領域１０
２内の表面部には、ｎ+ ソース領域１０７が形成されて
いる。また、ｎ- エピタキシャル層１０１の表面部にお
いてｐウェル領域１０２から所定間隔隔てられてｎ+ ド
レイン領域１０８が形成されている。
【０００５】半導体基板の表面には、ｎ+ ソース領域１
０７からｐウェル領域１０２およびｎ- エピタキシャル
層１０１を跨いでｎ+ ドレイン領域１０８にまでゲート
酸化膜１０５が形成されている。また、半導体基板上の
他の領域の表面には、フィールド酸化膜１０４が形成さ
れている。さらに、ゲート酸化膜１０５の上面におい
て、ｎ+ ソース領域１０７の端部からｐウェル領域１０
２およびｎ- エピタキシャル層１０１を跨いでｎ+ ドレ
イン領域１０８の端部にまで伸びるようにしてゲート電
極１０６が形成されている。
０７からｐウェル領域１０２およびｎ- エピタキシャル
層１０１を跨いでｎ+ ドレイン領域１０８にまでゲート
酸化膜１０５が形成されている。また、半導体基板上の
他の領域の表面には、フィールド酸化膜１０４が形成さ
れている。さらに、ゲート酸化膜１０５の上面におい
て、ｎ+ ソース領域１０７の端部からｐウェル領域１０
２およびｎ- エピタキシャル層１０１を跨いでｎ+ ドレ
イン領域１０８の端部にまで伸びるようにしてゲート電
極１０６が形成されている。
【０００６】上記構成のｎＭＯＳトランジスタのオン・
オフ状態は、ゲート電極１０６に印加するゲート電圧で
制御する。たとえば、このｎＭＯＳトランジスタをノー
マリオフ型とすると、ターンオンするためには、このｎ
ＭＯＳトランジスタに予め設定してあるスレッシュホル
ド電圧よりも高いゲート電圧を印加する。スレッシュホ
ルド電圧よりも高いゲート電圧を印加すると、ゲート電
極１０６の下方のｐウェル領域１０２の表面近傍領域の
導電型がｐ型からｎ型に反転し、そこにｎチャネルが形
成され、ｎ+ ソース領域１０７とｎ+ ドレイン領域１０
８との間で電荷が流れるようになる。すなわち、ｎＭＯ
Ｓトランジスタがオン状態になる。
オフ状態は、ゲート電極１０６に印加するゲート電圧で
制御する。たとえば、このｎＭＯＳトランジスタをノー
マリオフ型とすると、ターンオンするためには、このｎ
ＭＯＳトランジスタに予め設定してあるスレッシュホル
ド電圧よりも高いゲート電圧を印加する。スレッシュホ
ルド電圧よりも高いゲート電圧を印加すると、ゲート電
極１０６の下方のｐウェル領域１０２の表面近傍領域の
導電型がｐ型からｎ型に反転し、そこにｎチャネルが形
成され、ｎ+ ソース領域１０７とｎ+ ドレイン領域１０
８との間で電荷が流れるようになる。すなわち、ｎＭＯ
Ｓトランジスタがオン状態になる。
【０００７】
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタのスレッシュホルド電圧は、チャネルが形成さ
れる領域の不純物濃度で制御する。例えば、図１３に示
したｎＭＯＳトランジスタにおいて、スレッシュホルド
電圧を高く設定したい場合には、ｐウェル領域１０２の
ｐ型不純物の濃度を高くする。あるいは、ゲート酸化膜
の厚さを変えることによってスレッシュホルド電圧を制
御することもある。この場合、スレッシュホルド電圧を
高く設定したい場合には、ゲート酸化膜１０５を厚く形
成する。
ンジスタのスレッシュホルド電圧は、チャネルが形成さ
れる領域の不純物濃度で制御する。例えば、図１３に示
したｎＭＯＳトランジスタにおいて、スレッシュホルド
電圧を高く設定したい場合には、ｐウェル領域１０２の
ｐ型不純物の濃度を高くする。あるいは、ゲート酸化膜
の厚さを変えることによってスレッシュホルド電圧を制
御することもある。この場合、スレッシュホルド電圧を
高く設定したい場合には、ゲート酸化膜１０５を厚く形
成する。
【０００８】したがって、チップ上にスレッシュホルド
電圧が互いに異なるＭＯＳトランジスタを形成する場合
には、イオン打込みする不純物の量をかえたり、それぞ
れ異なる膜厚のゲート酸化膜を形成しなければならな
い。すなわち、従来は、チップ上にスレッシュホルド電
圧が互いに異なるＭＯＳトランジスタを形成する場合に
は、工程数が増加するという問題があった。
電圧が互いに異なるＭＯＳトランジスタを形成する場合
には、イオン打込みする不純物の量をかえたり、それぞ
れ異なる膜厚のゲート酸化膜を形成しなければならな
い。すなわち、従来は、チップ上にスレッシュホルド電
圧が互いに異なるＭＯＳトランジスタを形成する場合に
は、工程数が増加するという問題があった。
【０００９】本発明の課題は、工程数を増加させること
なく、スレッシュホルド電圧が互いに異なるＭＯＳトラ
ンジスタを形成した半導体装置を提供することである。
なく、スレッシュホルド電圧が互いに異なるＭＯＳトラ
ンジスタを形成した半導体装置を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面部にＭＯＳトランジスタが形成された
構成を前提とする。
半導体基板の表面部にＭＯＳトランジスタが形成された
構成を前提とする。
【００１１】ウェル初期形成領域の端部位置からウェル
領域内の表面部に形成されるソース領域の端部までの距
離をＬ1 とする。また、上記ソース領域の端部からドレ
イン領域が形成される方向に所定距離だけ広がるように
ゲート酸化膜を形成し、そのゲート酸化膜のドレイン側
の端部位置から上記ウェル初期形成領域の端部位置まで
の距離をＬ2 とする。さらに、そのゲート酸化膜の上部
にゲート電極を形成する。そして、上記距離Ｌ1 および
Ｌ2 に基づいて上記ＭＯＳトランジスタのスレッシュホ
ルド電圧を設定する。
領域内の表面部に形成されるソース領域の端部までの距
離をＬ1 とする。また、上記ソース領域の端部からドレ
イン領域が形成される方向に所定距離だけ広がるように
ゲート酸化膜を形成し、そのゲート酸化膜のドレイン側
の端部位置から上記ウェル初期形成領域の端部位置まで
の距離をＬ2 とする。さらに、そのゲート酸化膜の上部
にゲート電極を形成する。そして、上記距離Ｌ1 および
Ｌ2 に基づいて上記ＭＯＳトランジスタのスレッシュホ
ルド電圧を設定する。
【００１２】上記構成のＭＯＳトランジスタは、ウェル
初期形成領域から不純物を拡散することによってウェル
領域を形成する。このため、ウェル領域の表面部におい
て、ウェル初期形成領域の端部があった位置の近傍で
は、その不純物濃度は横方向の位置によって変化する。
初期形成領域から不純物を拡散することによってウェル
領域を形成する。このため、ウェル領域の表面部におい
て、ウェル初期形成領域の端部があった位置の近傍で
は、その不純物濃度は横方向の位置によって変化する。
【００１３】ところで、ゲート電圧によってゲート電極
の下部領域の導電型を反転させるためには、その領域の
不純物の濃度が高いほどゲート電圧を高くする必要があ
る。また、この領域の導電型を反転させるために最低限
必要なゲート電圧がスレッシュホルド電圧である。した
がって、横方向の位置によって不純物濃度が変化する領
域において、距離Ｌ1 およびＬ2 を変化させれば、不純
物濃度の最高値がかわるので、それに応じてスレッシュ
ホルド電圧も変化する。
の下部領域の導電型を反転させるためには、その領域の
不純物の濃度が高いほどゲート電圧を高くする必要があ
る。また、この領域の導電型を反転させるために最低限
必要なゲート電圧がスレッシュホルド電圧である。した
がって、横方向の位置によって不純物濃度が変化する領
域において、距離Ｌ1 およびＬ2 を変化させれば、不純
物濃度の最高値がかわるので、それに応じてスレッシュ
ホルド電圧も変化する。
【００１４】上記構成は、ゲート酸化膜の膜厚やイオン
打込みする不純物の量に依存しないので、工程数を増や
すことなく互いにスレッシュホルド電圧が異なるＭＯＳ
トランジスタを形成できる。
打込みする不純物の量に依存しないので、工程数を増や
すことなく互いにスレッシュホルド電圧が異なるＭＯＳ
トランジスタを形成できる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は、本発明の一実施
形態のＭＯＳトランジスタの断面図である。ここでは、
ｎ- エピタキシャル層上に形成したｎＭＯＳトランジス
タを例に説明する。
図面を参照しながら説明する。図１は、本発明の一実施
形態のＭＯＳトランジスタの断面図である。ここでは、
ｎ- エピタキシャル層上に形成したｎＭＯＳトランジス
タを例に説明する。
【００１６】半導体基板上にｎ- エピタキシャル層１が
形成されている。ｎ- エピタキシャル層１の表面部に
は、ｐウェル領域２が形成されている。ｐウェル領域２
には、電気抵抗の小さいｐ+ ウェルコンタクト領域３が
接続されている。ｐウェル領域２内の表面部には、ｎ+
ソース領域７が形成されている。また、ｎ- エピタキシ
ャル層１の表面部においてｐウェル領域２から所定間隔
隔てられてｎ+ ドレイン領域８が形成されている。
形成されている。ｎ- エピタキシャル層１の表面部に
は、ｐウェル領域２が形成されている。ｐウェル領域２
には、電気抵抗の小さいｐ+ ウェルコンタクト領域３が
接続されている。ｐウェル領域２内の表面部には、ｎ+
ソース領域７が形成されている。また、ｎ- エピタキシ
ャル層１の表面部においてｐウェル領域２から所定間隔
隔てられてｎ+ ドレイン領域８が形成されている。
【００１７】図１において、位置Ａは、ｐウェル領域２
とｎ- エピタキシャル層１との境界を指しているが、こ
の位置Ａは、ｎ- エピタキシャル層１の表面部にｐウェ
ル領域２を形成するための不純物を注入するときに使用
するマスクの端部（後述するｐウェル初期形成領域９の
端部）の位置である。ここで、ｐウェル領域２および位
置Ａについて説明する。
とｎ- エピタキシャル層１との境界を指しているが、こ
の位置Ａは、ｎ- エピタキシャル層１の表面部にｐウェ
ル領域２を形成するための不純物を注入するときに使用
するマスクの端部（後述するｐウェル初期形成領域９の
端部）の位置である。ここで、ｐウェル領域２および位
置Ａについて説明する。
【００１８】図２(a) は、ｐウェル領域２を形成する工
程での不純物注入を説明する図である。ｐウェル領域２
を形成するときには、通常、マスクを使用し、ｎ- エピ
タキシャル層１の表面部に選択的にｐ型不純物を注入す
る。同図では、右下り斜線で示す領域にｐ型不純物が注
入されている。この斜線で示す領域をｐウェル初期形成
領域９と呼ぶ。このとき、上記マスクの端部が位置Ａで
ある。すなわち、ｐウェル初期形成領域９の端部が位置
Ａである。この後、熱拡散工程により、ｎ- エピタキシ
ャル層１の表面部に注入されたｐ型不純物は拡散され、
その結果、ｐウェル領域２が形成される。
程での不純物注入を説明する図である。ｐウェル領域２
を形成するときには、通常、マスクを使用し、ｎ- エピ
タキシャル層１の表面部に選択的にｐ型不純物を注入す
る。同図では、右下り斜線で示す領域にｐ型不純物が注
入されている。この斜線で示す領域をｐウェル初期形成
領域９と呼ぶ。このとき、上記マスクの端部が位置Ａで
ある。すなわち、ｐウェル初期形成領域９の端部が位置
Ａである。この後、熱拡散工程により、ｎ- エピタキシ
ャル層１の表面部に注入されたｐ型不純物は拡散され、
その結果、ｐウェル領域２が形成される。
【００１９】図２(b) は、上記熱拡散工程によって形成
されたｐウェル領域２を示す図である。ｐウェル初期形
成領域９にあったｐ型不純物は、ｎ- エピタキシャル層
１内において各方向に拡散される。このとき、上記ｐ型
不純物は、横方向にも拡散される。したがって、ｐウェ
ル領域２は、上記マスクが設けられていた領域の下部に
まで広がる。なお、よく知られているように、不純物が
半導体領域中に拡散される際、縦方向の拡散距離（拡散
深さ）と横方向の拡散距離との比率は、おおよそ１：
０．８である。
されたｐウェル領域２を示す図である。ｐウェル初期形
成領域９にあったｐ型不純物は、ｎ- エピタキシャル層
１内において各方向に拡散される。このとき、上記ｐ型
不純物は、横方向にも拡散される。したがって、ｐウェ
ル領域２は、上記マスクが設けられていた領域の下部に
まで広がる。なお、よく知られているように、不純物が
半導体領域中に拡散される際、縦方向の拡散距離（拡散
深さ）と横方向の拡散距離との比率は、おおよそ１：
０．８である。
【００２０】図２(c) は、ｐウェル領域２の表面部にお
けるｐ型不純物の濃度分布を示す図である。この濃度分
布は、図２(b) に示す一点鎖線ＢＢにおけるｐ型不純物
の濃度を示している。
けるｐ型不純物の濃度分布を示す図である。この濃度分
布は、図２(b) に示す一点鎖線ＢＢにおけるｐ型不純物
の濃度を示している。
【００２１】ｐウェル領域２の中央部の領域では不純物
濃度は一定である。ところが、ｐウェル領域２の外周に
近い領域では、ｐ型不純物が横方向拡散によって外側に
逃げるため、ｐウェル初期形成領域９の内側であっても
不純物濃度が低下する。ｐウェル領域２の中央部と比べ
て不純物濃度が低下する効果は、ｐウェル初期形成領域
９の端部からｐウェル領域２の内側に向かってｐウェル
領域２の深さの２倍を越える領域では無視できる。
濃度は一定である。ところが、ｐウェル領域２の外周に
近い領域では、ｐ型不純物が横方向拡散によって外側に
逃げるため、ｐウェル初期形成領域９の内側であっても
不純物濃度が低下する。ｐウェル領域２の中央部と比べ
て不純物濃度が低下する効果は、ｐウェル初期形成領域
９の端部からｐウェル領域２の内側に向かってｐウェル
領域２の深さの２倍を越える領域では無視できる。
【００２２】図１に戻る。図１では、ｐウェル領域２と
ｎ- エピタキシャル層１との横方向の境界を位置Ａに描
いているが、実際は、図２を参照しながら説明したよう
に、ｐ型不純物が横方向にも拡散されている。したがっ
て、実際のｐウェル領域２とｎ- エピタキシャル層１と
の横方向の境界は、図１に破線で示してあるように、図
１に実線で示してある境界線よりもｎ+ ドレイン領域８
側である。また、図１において、距離Ｌ1 は、ｎ+ ソー
ス領域７の端部から位置Ａまでの距離である。すなわ
ち、距離Ｌ1 は、ｎ+ ソース領域７の端部からｐウェル
初期形成領域９の端部までの距離である。
ｎ- エピタキシャル層１との横方向の境界を位置Ａに描
いているが、実際は、図２を参照しながら説明したよう
に、ｐ型不純物が横方向にも拡散されている。したがっ
て、実際のｐウェル領域２とｎ- エピタキシャル層１と
の横方向の境界は、図１に破線で示してあるように、図
１に実線で示してある境界線よりもｎ+ ドレイン領域８
側である。また、図１において、距離Ｌ1 は、ｎ+ ソー
ス領域７の端部から位置Ａまでの距離である。すなわ
ち、距離Ｌ1 は、ｎ+ ソース領域７の端部からｐウェル
初期形成領域９の端部までの距離である。
【００２３】半導体基板の表面には酸化膜が形成され
る。ゲート酸化膜５は、ｎ+ ソース領域７、ｎ+ ドレイ
ン領域８、ｐウェル領域２の表面に形成されるととも
に、ｎ-エピタキシャル層１の表面においても、位置Ａ
からｎ+ ドレイン領域８が形成されている方向に向かっ
て距離Ｌ2 の範囲内にはゲート酸化膜５が形成される。
半導体基板の表面の他の領域にはフィールド酸化膜４が
形成される。したがって、ｎ- エピタキシャル層１の上
部において、位置Ａからｎ+ ドレイン領域８が形成され
ている方向に向かって距離Ｌ2 だけ離れた位置にゲート
酸化膜５とフィールド酸化膜４との境界（段差）ができ
る。
る。ゲート酸化膜５は、ｎ+ ソース領域７、ｎ+ ドレイ
ン領域８、ｐウェル領域２の表面に形成されるととも
に、ｎ-エピタキシャル層１の表面においても、位置Ａ
からｎ+ ドレイン領域８が形成されている方向に向かっ
て距離Ｌ2 の範囲内にはゲート酸化膜５が形成される。
半導体基板の表面の他の領域にはフィールド酸化膜４が
形成される。したがって、ｎ- エピタキシャル層１の上
部において、位置Ａからｎ+ ドレイン領域８が形成され
ている方向に向かって距離Ｌ2 だけ離れた位置にゲート
酸化膜５とフィールド酸化膜４との境界（段差）ができ
る。
【００２４】ゲート電極６は、ゲート酸化膜５の上面に
おいて、ｎ+ ソース領域７の端部の上面からｐウェル領
域２およびｎ- エピタキシャル層１の上面に広がるよう
に形成されている。また、ゲート電極６は、その一部が
フィールド酸化膜４の上部にまで伸びるように形成され
ている。
おいて、ｎ+ ソース領域７の端部の上面からｐウェル領
域２およびｎ- エピタキシャル層１の上面に広がるよう
に形成されている。また、ゲート電極６は、その一部が
フィールド酸化膜４の上部にまで伸びるように形成され
ている。
【００２５】図３(a) は、図１のＭＯＳトランジスタを
上方から見たときのゲート酸化膜５とゲート電極６との
位置関係を示す図である。図１に示す断面図は、図３
(a) の一点鎖線ＣＣでの切断面である。図３(a) におい
て、ゲート酸化膜５を形成する領域の外側の領域には、
フィールド酸化膜４が形成されている。そして、本実施
形態のＭＯＳトランジスタでは、ｎ+ ドレイン領域８に
対向する側のゲート酸化膜５の端部が、ゲート電極６を
形成する領域からはみ出さないようにする。
上方から見たときのゲート酸化膜５とゲート電極６との
位置関係を示す図である。図１に示す断面図は、図３
(a) の一点鎖線ＣＣでの切断面である。図３(a) におい
て、ゲート酸化膜５を形成する領域の外側の領域には、
フィールド酸化膜４が形成されている。そして、本実施
形態のＭＯＳトランジスタでは、ｎ+ ドレイン領域８に
対向する側のゲート酸化膜５の端部が、ゲート電極６を
形成する領域からはみ出さないようにする。
【００２６】図３(b) は、図１のＭＯＳトランジスタを
上方から見たときのゲート酸化膜５とｐウェル初期形成
領域９との位置関係を示す図である。図１に示す断面図
は、図３(b) の一点鎖線ＤＤでの切断面である。図３
(b) に示すように、ｎ+ ドレイン領域８に対向する側の
ゲート酸化膜５の端部は、ｐウェル初期形成領域９から
ｎ+ ドレイン領域８側にはみ出している。また、ｎ+ ソ
ース領域７とｎ+ ドレイン領域８とを結ぶラインに平行
するゲート酸化膜５の端部は、ｐウェル初期形成領域９
の内側にある。
上方から見たときのゲート酸化膜５とｐウェル初期形成
領域９との位置関係を示す図である。図１に示す断面図
は、図３(b) の一点鎖線ＤＤでの切断面である。図３
(b) に示すように、ｎ+ ドレイン領域８に対向する側の
ゲート酸化膜５の端部は、ｐウェル初期形成領域９から
ｎ+ ドレイン領域８側にはみ出している。また、ｎ+ ソ
ース領域７とｎ+ ドレイン領域８とを結ぶラインに平行
するゲート酸化膜５の端部は、ｐウェル初期形成領域９
の内側にある。
【００２７】上記構成のＭＯＳトランジスタをターンオ
ンするためには、このＭＯＳトランジスタに予め設定し
てあるスレッシュホルド電圧よりも高いゲート電圧を印
加する。スレッシュホルド電圧よりも高いゲート電圧を
印加すると、ゲート電極６の下方のｐウェル領域２の表
面近傍領域の導電型がｐ型からｎ型に反転する。この結
果、ｎ+ ソース領域７とｎ+ ドレイン領域８との間にｎ
チャネルが形成され、ｎ+ ソース領域７とｎ+ ドレイン
領域８との間で電荷が流れるようになる。すなわち、Ｍ
ＯＳトランジスタがオン状態になる。
ンするためには、このＭＯＳトランジスタに予め設定し
てあるスレッシュホルド電圧よりも高いゲート電圧を印
加する。スレッシュホルド電圧よりも高いゲート電圧を
印加すると、ゲート電極６の下方のｐウェル領域２の表
面近傍領域の導電型がｐ型からｎ型に反転する。この結
果、ｎ+ ソース領域７とｎ+ ドレイン領域８との間にｎ
チャネルが形成され、ｎ+ ソース領域７とｎ+ ドレイン
領域８との間で電荷が流れるようになる。すなわち、Ｍ
ＯＳトランジスタがオン状態になる。
【００２８】距離Ｌ1 とスレッシュホルド電圧との関係
を説明する。図４は、図３(c) の拡大図であり、位置Ａ
（ｐウェル初期形成領域９の端部）近傍の濃度分布を模
式的に示している。同図に示すケース１のように、ｎ+
ドレイン領域８に対向する側のｎ+ ソース領域７の端部
が位置Ｅとなる場合には、位置Ａと位置Ｅとの間の距離
が距離Ｌ1 になる。この場合、ｎ+ ソース領域７とｎ+
ドレイン領域８との間で最もｐ型不純物濃度が高い領域
は、位置Ｅの近傍である。また、ケース２のように、ｎ
+ ドレイン領域８に対向する側のｎ+ ソース領域７の端
部が位置Ｆとなる場合には、位置Ａと位置Ｆとの間の距
離が距離Ｌ1 になる。この場合、ｎ+ ソース領域７とｎ
+ ドレイン領域８との間で最もｐ型不純物濃度が高い領
域は、位置Ｆの近傍である。
を説明する。図４は、図３(c) の拡大図であり、位置Ａ
（ｐウェル初期形成領域９の端部）近傍の濃度分布を模
式的に示している。同図に示すケース１のように、ｎ+
ドレイン領域８に対向する側のｎ+ ソース領域７の端部
が位置Ｅとなる場合には、位置Ａと位置Ｅとの間の距離
が距離Ｌ1 になる。この場合、ｎ+ ソース領域７とｎ+
ドレイン領域８との間で最もｐ型不純物濃度が高い領域
は、位置Ｅの近傍である。また、ケース２のように、ｎ
+ ドレイン領域８に対向する側のｎ+ ソース領域７の端
部が位置Ｆとなる場合には、位置Ａと位置Ｆとの間の距
離が距離Ｌ1 になる。この場合、ｎ+ ソース領域７とｎ
+ ドレイン領域８との間で最もｐ型不純物濃度が高い領
域は、位置Ｆの近傍である。
【００２９】ところで、ｐ型半導体領域にゲート電圧を
印加してその導電型をｎ型に反転させるためには、その
領域のｐ型不純物の濃度が高いほどゲート電圧を高くす
る必要がある。したがって、上記ケース１とケース２と
を比較すると、位置Ｆ近傍よりも位置Ｅ近傍のｐ型不純
物濃度の方が高いので、ｎ+ ソース領域７とｎ+ ドレイ
ン領域８との間のｐ型領域をｎ型領域にするためには、
ケース１の方がより高いゲート電圧を必要とする。ここ
で、ｎ+ ソース領域７とｎ+ ドレイン領域８との間のｐ
型領域をｎ型領域にするために最低限必要なゲート電圧
がスレッシュホルド電圧である。したがって、ケース２
よりもケース１のほうがスレッシュホルド電圧が高くな
る。すなわち、距離Ｌ1 を長くすることによって、スレ
ッシュホルド電圧を大きくすることができる。
印加してその導電型をｎ型に反転させるためには、その
領域のｐ型不純物の濃度が高いほどゲート電圧を高くす
る必要がある。したがって、上記ケース１とケース２と
を比較すると、位置Ｆ近傍よりも位置Ｅ近傍のｐ型不純
物濃度の方が高いので、ｎ+ ソース領域７とｎ+ ドレイ
ン領域８との間のｐ型領域をｎ型領域にするためには、
ケース１の方がより高いゲート電圧を必要とする。ここ
で、ｎ+ ソース領域７とｎ+ ドレイン領域８との間のｐ
型領域をｎ型領域にするために最低限必要なゲート電圧
がスレッシュホルド電圧である。したがって、ケース２
よりもケース１のほうがスレッシュホルド電圧が高くな
る。すなわち、距離Ｌ1 を長くすることによって、スレ
ッシュホルド電圧を大きくすることができる。
【００３０】上記効果は、ｐウェル領域２の表面近傍の
ｐ型不純物の濃度がｐウェル初期形成領域９の端部（位
置Ａ）からの距離によって変化することを利用してい
る。図２を参照しながら説明したように、ｐウェル領域
２の中央部と比べて不純物濃度が低下する効果は、ｐウ
ェル初期形成領域９の端部（位置Ａ）からｐウェル領域
２の内側に向かってｐウェル領域２の深さの２倍を越え
る領域までである。したがって、距離Ｌ1 をｐウェル領
域２の深さの２倍に相当する距離以下の範囲で変動させ
ると、スレッシュホルド電圧の変化が大きい。
ｐ型不純物の濃度がｐウェル初期形成領域９の端部（位
置Ａ）からの距離によって変化することを利用してい
る。図２を参照しながら説明したように、ｐウェル領域
２の中央部と比べて不純物濃度が低下する効果は、ｐウ
ェル初期形成領域９の端部（位置Ａ）からｐウェル領域
２の内側に向かってｐウェル領域２の深さの２倍を越え
る領域までである。したがって、距離Ｌ1 をｐウェル領
域２の深さの２倍に相当する距離以下の範囲で変動させ
ると、スレッシュホルド電圧の変化が大きい。
【００３１】距離Ｌ2 は、ｐウェル初期形成領域９の端
部（位置Ａ）からｎ+ ドレイン領域８が形成されている
方向に向かって広がるゲート酸化膜５の距離である。す
なわち、距離Ｌ2 は、ｐウェル初期形成領域９の端部の
外側において、ゲート電圧が印加されたときに、その影
響を受ける範囲の距離である。この距離Ｌ2 を変化させ
ることによってもＭＯＳトランジスタのスレッシュホル
ド電圧が変化する。
部（位置Ａ）からｎ+ ドレイン領域８が形成されている
方向に向かって広がるゲート酸化膜５の距離である。す
なわち、距離Ｌ2 は、ｐウェル初期形成領域９の端部の
外側において、ゲート電圧が印加されたときに、その影
響を受ける範囲の距離である。この距離Ｌ2 を変化させ
ることによってもＭＯＳトランジスタのスレッシュホル
ド電圧が変化する。
【００３２】このように、本実施形態のＭＯＳトランジ
スタは、距離Ｌ1 およびＬ2 基づいてスレッシュホルド
電圧を設定することができる。距離Ｌ1 およびＬ2 は、
不純物を注入するときのマスクや、酸化膜を除去すると
きにマスク等を変更することで任意に設定できる。した
がって、スレッシュホルド電圧を変えるために、ゲート
酸化膜の膜厚やイオン打込みする不純物の量を変える必
要がないので、工程数を増やすことなく互いにスレッシ
ュホルド電圧が異なるＭＯＳトランジスタを形成でき
る。
スタは、距離Ｌ1 およびＬ2 基づいてスレッシュホルド
電圧を設定することができる。距離Ｌ1 およびＬ2 は、
不純物を注入するときのマスクや、酸化膜を除去すると
きにマスク等を変更することで任意に設定できる。した
がって、スレッシュホルド電圧を変えるために、ゲート
酸化膜の膜厚やイオン打込みする不純物の量を変える必
要がないので、工程数を増やすことなく互いにスレッシ
ュホルド電圧が異なるＭＯＳトランジスタを形成でき
る。
【００３３】なお、上記実施例では、ｎＭＯＳトランジ
スタについて説明したが、ｐＭＯＳトランジスタであっ
ても同様に、距離Ｌ1 およびＬ2 を変化させることによ
ってそのスレッシュホルド電圧を設定できる。
スタについて説明したが、ｐＭＯＳトランジスタであっ
ても同様に、距離Ｌ1 およびＬ2 を変化させることによ
ってそのスレッシュホルド電圧を設定できる。
【００３４】次に、上記ＭＯＳトランジスタの製造工程
の一例を説明する。上記ＭＯＳトランジスタは、単独で
形成してもよいが、ここでは、半導体基板上に上記ＭＯ
Ｓトランジスタとバイポーラモード静電誘導型トランジ
スタとを混在させた半導体装置（バイＭＯＳデバイス）
を採り上げて説明する。以下で説明するバイポーラモー
ド静電誘導型トランジスタ（以下、単に、ＳＩＴと呼
ぶ）は、ソース領域およびチャネル領域のサイズ、形
状、不純物濃度、並びにソース領域とゲート領域との間
の距離などを適当に設定することによって、ゲート電流
制御で静電誘導型トランジスタ特性が得られるトランジ
スタである。
の一例を説明する。上記ＭＯＳトランジスタは、単独で
形成してもよいが、ここでは、半導体基板上に上記ＭＯ
Ｓトランジスタとバイポーラモード静電誘導型トランジ
スタとを混在させた半導体装置（バイＭＯＳデバイス）
を採り上げて説明する。以下で説明するバイポーラモー
ド静電誘導型トランジスタ（以下、単に、ＳＩＴと呼
ぶ）は、ソース領域およびチャネル領域のサイズ、形
状、不純物濃度、並びにソース領域とゲート領域との間
の距離などを適当に設定することによって、ゲート電流
制御で静電誘導型トランジスタ特性が得られるトランジ
スタである。
【００３５】図５は、本発明の一実施形態の半導体装置
の断面図である。図５において、ｎＭＯＳトランジスタ
は、図１に示したものと同じ構成である。ＳＩＴは、以
下の構成である。すわわち、ｎ- エピタキシャル層１表
面部に、ｐチャネル領域２３が形成され、そのｐチャネ
ル領域２３内の表面部にｎ+ ソース領域２５が形成され
ている。そして、ｐチャネル領域２３を取り囲むよう
に、ｐ+ ゲート領域２４が形成されている。さらに、ｎ
- エピタキシャル層１の表面部において、ｐ+ ゲート領
域２４から所定間隔を隔ててｎ+ ドレイン領域２６が形
成されている。また、ｎ- エピタキシャル層１の底部に
はｎ+ 埋込層２１が設けられ、さらに、ｎ+ ドレイン領
域２６をｎ+ 埋込層２１に接続するためにｎ+拡散領域
２２が設けられている。
の断面図である。図５において、ｎＭＯＳトランジスタ
は、図１に示したものと同じ構成である。ＳＩＴは、以
下の構成である。すわわち、ｎ- エピタキシャル層１表
面部に、ｐチャネル領域２３が形成され、そのｐチャネ
ル領域２３内の表面部にｎ+ ソース領域２５が形成され
ている。そして、ｐチャネル領域２３を取り囲むよう
に、ｐ+ ゲート領域２４が形成されている。さらに、ｎ
- エピタキシャル層１の表面部において、ｐ+ ゲート領
域２４から所定間隔を隔ててｎ+ ドレイン領域２６が形
成されている。また、ｎ- エピタキシャル層１の底部に
はｎ+ 埋込層２１が設けられ、さらに、ｎ+ ドレイン領
域２６をｎ+ 埋込層２１に接続するためにｎ+拡散領域
２２が設けられている。
【００３６】上記ＳＩＴをターンオンする場合は、ｐ+
ゲート領域２４を介してゲート電流を流し、ｎ+ ソース
領域２５から電子を放出させる。ｎ+ ソース領域２５か
ら放出された電子は、ｎ- エピタキシャル層１、ｎ+ 埋
込層２１およびｎ+ 拡散領域２２を介してｎ+ ドレイン
領域２６へ達する。このようにしてｎ+ ソース領域２５
とｎ+ ドレイン領域２６との間で電荷が流れるようにな
る。
ゲート領域２４を介してゲート電流を流し、ｎ+ ソース
領域２５から電子を放出させる。ｎ+ ソース領域２５か
ら放出された電子は、ｎ- エピタキシャル層１、ｎ+ 埋
込層２１およびｎ+ 拡散領域２２を介してｎ+ ドレイン
領域２６へ達する。このようにしてｎ+ ソース領域２５
とｎ+ ドレイン領域２６との間で電荷が流れるようにな
る。
【００３７】上記半導体装置を形成する場合、まず、半
導体基板上にｎ- エピタキシャル層１を形成する。ただ
し、ＳＩＴ側では、ｎ- エピタキシャル層１の下に予め
ｎ+埋込層２１を形成しておく。つづいて、図示してい
ないが、素子間を分離するためのｐアイソレーション領
域を形成する。さらに、ＳＩＴ側では、ｎ- エピタキシ
ャル層１の表面からｎ+ 埋込層２１に達するようにｎ+
拡散領域２２を形成しておく。以降の工程は、図６〜図
８を参照しながら説明する。なお、図６〜図８では、図
を見やすくするために、要部の構成のみを示す。
導体基板上にｎ- エピタキシャル層１を形成する。ただ
し、ＳＩＴ側では、ｎ- エピタキシャル層１の下に予め
ｎ+埋込層２１を形成しておく。つづいて、図示してい
ないが、素子間を分離するためのｐアイソレーション領
域を形成する。さらに、ＳＩＴ側では、ｎ- エピタキシ
ャル層１の表面からｎ+ 埋込層２１に達するようにｎ+
拡散領域２２を形成しておく。以降の工程は、図６〜図
８を参照しながら説明する。なお、図６〜図８では、図
を見やすくするために、要部の構成のみを示す。
【００３８】図６(a) および(b) に示すように、ｎ- エ
ピタキシャル層１の表面部に、ＭＯＳトランジスタのｐ
ウェル領域２およびＳＩＴのｐチャネル領域２３を同時
に形成する。これらの領域の形成方法は図２を参照しな
がら説明した通りである。なお、図６(a) に、「位置
Ａ」および「ｐウェル初期形成領域９」を示す。
ピタキシャル層１の表面部に、ＭＯＳトランジスタのｐ
ウェル領域２およびＳＩＴのｐチャネル領域２３を同時
に形成する。これらの領域の形成方法は図２を参照しな
がら説明した通りである。なお、図６(a) に、「位置
Ａ」および「ｐウェル初期形成領域９」を示す。
【００３９】続いて、図６(c) および(d) に示すよう
に、ｎ- エピタキシャル層１の表面部に、ＭＯＳトラン
ジスタのｐ+ ウェルコンタクト領域３およびＳＩＴのｐ
+ ゲート領域２４を同時に形成する。但し、各領域２、
３、２３、２４は、図６(a) および図６(c) の工程で注
入したｐ型不純物を後の熱酸化工程でｎ- エピタキシャ
ル層１に拡散させることによって図６(d) のように形成
するようにしてもよい。この場合、ドライブイン工程を
省略することができる。
に、ｎ- エピタキシャル層１の表面部に、ＭＯＳトラン
ジスタのｐ+ ウェルコンタクト領域３およびＳＩＴのｐ
+ ゲート領域２４を同時に形成する。但し、各領域２、
３、２３、２４は、図６(a) および図６(c) の工程で注
入したｐ型不純物を後の熱酸化工程でｎ- エピタキシャ
ル層１に拡散させることによって図６(d) のように形成
するようにしてもよい。この場合、ドライブイン工程を
省略することができる。
【００４０】次に、図７(a) および(b) に示すように、
フィールド酸化膜４およびゲート酸化膜５を形成する。
フィールド酸化膜４およびゲート酸化膜５は、例えば、
以下のようにして形成する。まず、図７(a) のように、
ゲート酸化膜５を形成すべき部分のエッチングを行い、
次に、図７(b) のようにゲート酸化を行う。その後、図
７(c) に示すように、ＳＩＴのｎ+ ソース領域２５を形
成するために、ｐチャネル領域２３の上部のフィールド
酸化膜４を選択的に除去する。なお、この工程図では省
略しているが、図５に示す完成図のように、ＭＯＳトラ
ンジスタのドレイン部の酸化膜を除去する。
フィールド酸化膜４およびゲート酸化膜５を形成する。
フィールド酸化膜４およびゲート酸化膜５は、例えば、
以下のようにして形成する。まず、図７(a) のように、
ゲート酸化膜５を形成すべき部分のエッチングを行い、
次に、図７(b) のようにゲート酸化を行う。その後、図
７(c) に示すように、ＳＩＴのｎ+ ソース領域２５を形
成するために、ｐチャネル領域２３の上部のフィールド
酸化膜４を選択的に除去する。なお、この工程図では省
略しているが、図５に示す完成図のように、ＭＯＳトラ
ンジスタのドレイン部の酸化膜を除去する。
【００４１】続いて、図７(d) に示すように、フィール
ド酸化膜４およびゲート酸化膜５が形成された半導体基
板の上面に一様にポリシリコンを積層する。積層された
ポリシリコンは、図８(a) に示すように、ＭＯＳトラン
ジスタのゲート電極６およびＳＩＴのソース電極２７と
なる部分を残すようにして他の部分が除去される。な
お、このとき、ＭＯＳトランジスタのドレイン領域を形
成する部分に対応する位置のポリシリコンも残すように
すれば、図９に示すＭＯＳトランジスタとなる。そし
て、図８(b) に示すように、この状態で、半導体基板の
上面からｎ型不純物をイオン打込みする。このイオン打
込みにより、ＭＯＳトランジスタのゲート電極６および
ＳＩＴのソース電極２７は、多量のｎ型不純物を含むよ
うになり、良導体になる。また、イオン打込みされたｎ
型不純物の一部は、薄い酸化膜であるゲート酸化膜５を
通過してＭＯＳトランジスタのｐウェル領域２およびｎ
- エピタキシャル層１の表面部に達する。
ド酸化膜４およびゲート酸化膜５が形成された半導体基
板の上面に一様にポリシリコンを積層する。積層された
ポリシリコンは、図８(a) に示すように、ＭＯＳトラン
ジスタのゲート電極６およびＳＩＴのソース電極２７と
なる部分を残すようにして他の部分が除去される。な
お、このとき、ＭＯＳトランジスタのドレイン領域を形
成する部分に対応する位置のポリシリコンも残すように
すれば、図９に示すＭＯＳトランジスタとなる。そし
て、図８(b) に示すように、この状態で、半導体基板の
上面からｎ型不純物をイオン打込みする。このイオン打
込みにより、ＭＯＳトランジスタのゲート電極６および
ＳＩＴのソース電極２７は、多量のｎ型不純物を含むよ
うになり、良導体になる。また、イオン打込みされたｎ
型不純物の一部は、薄い酸化膜であるゲート酸化膜５を
通過してＭＯＳトランジスタのｐウェル領域２およびｎ
- エピタキシャル層１の表面部に達する。
【００４２】上記イオン打込みに続いて熱拡散工程を行
うと、図８(c) に示すように、ＳＩＴ側では、ソース電
極２７に含有されるｎ型不純物がｐチャネル領域２３内
に浸みだし、そのｎ型不純物が拡散してｎ+ ソース領域
２５が形成される。ＭＯＳトランジスタ側においては、
ｐウェル領域２の表面部に注入されたｎ型不純物が拡散
し、ｎ+ ソース領域７が形成される。
うと、図８(c) に示すように、ＳＩＴ側では、ソース電
極２７に含有されるｎ型不純物がｐチャネル領域２３内
に浸みだし、そのｎ型不純物が拡散してｎ+ ソース領域
２５が形成される。ＭＯＳトランジスタ側においては、
ｐウェル領域２の表面部に注入されたｎ型不純物が拡散
し、ｎ+ ソース領域７が形成される。
【００４３】なお、図示しなかったが、ＳＩＴのｎ+ ド
レイン領域２６は、ｎ+ ソース領域２５と同じ工程で形
成できる。この後、ＭＯＳトランジスタのソース電極お
よびドレイン電極（共に、図示していない）、ウェルコ
ンタクト用電極１０、並びにＳＩＴのゲート電極２９を
形成する。これらの電極は、たとえば、アルミニウムま
たはアルミニウムシリコンで形成する。
レイン領域２６は、ｎ+ ソース領域２５と同じ工程で形
成できる。この後、ＭＯＳトランジスタのソース電極お
よびドレイン電極（共に、図示していない）、ウェルコ
ンタクト用電極１０、並びにＳＩＴのゲート電極２９を
形成する。これらの電極は、たとえば、アルミニウムま
たはアルミニウムシリコンで形成する。
【００４４】上述のように、同一半導体基板上に本実施
形態のＭＯＳトランジスタとＳＩＴを形成する場合、多
くの製造工程を共通化できる。すなわち、ＭＯＳトラン
ジスタのｐウェル領域２とＳＩＴのｐチャネル領域２３
とを同一工程で形成し、ＭＯＳトランジスタのｐ+ ウェ
ルコンタクト領域３とＳＩＴのｐ+ ゲート領域２４とを
同一工程で形成し、ＭＯＳトランジスタのｎ+ ソース領
域７およびｎ+ ドレイン領域８とＳＩＴのｎ+ ソース領
域２５およびｎ+ ドレイン領域２６とを同一工程で形成
し、ＭＯＳトランジスタのゲート電極６とＳＩＴのソー
ス電極２７およびドレイン電極２８とを同一工程で形成
している。
形態のＭＯＳトランジスタとＳＩＴを形成する場合、多
くの製造工程を共通化できる。すなわち、ＭＯＳトラン
ジスタのｐウェル領域２とＳＩＴのｐチャネル領域２３
とを同一工程で形成し、ＭＯＳトランジスタのｐ+ ウェ
ルコンタクト領域３とＳＩＴのｐ+ ゲート領域２４とを
同一工程で形成し、ＭＯＳトランジスタのｎ+ ソース領
域７およびｎ+ ドレイン領域８とＳＩＴのｎ+ ソース領
域２５およびｎ+ ドレイン領域２６とを同一工程で形成
し、ＭＯＳトランジスタのゲート電極６とＳＩＴのソー
ス電極２７およびドレイン電極２８とを同一工程で形成
している。
【００４５】図９は、上記のＭＯＳトランジスタの変形
例の断面図である。このＭＯＳトランジスタは、ｎ+ ド
レイン領域３１およびドレイン電極３２を、図５に示す
ＳＩＴのｎ+ ソース領域２５およびソース電極２７と同
じ方法で形成している。即ち、ドレイン電極３２からｎ
型不純物を拡散させることによってｎ+ ドレイン領域３
１を形成している。この構成によれば、図１に示した構
成と比較してＭＯＳトランジスタのデバイスサイズを小
さくできる。なお、この構成は、図１に示した構成と比
較して工程数が増加することはない。
例の断面図である。このＭＯＳトランジスタは、ｎ+ ド
レイン領域３１およびドレイン電極３２を、図５に示す
ＳＩＴのｎ+ ソース領域２５およびソース電極２７と同
じ方法で形成している。即ち、ドレイン電極３２からｎ
型不純物を拡散させることによってｎ+ ドレイン領域３
１を形成している。この構成によれば、図１に示した構
成と比較してＭＯＳトランジスタのデバイスサイズを小
さくできる。なお、この構成は、図１に示した構成と比
較して工程数が増加することはない。
【００４６】図１０は、本発明の他の形態のＭＯＳトラ
ンジスタの断面図である。このＭＯＳトランジスタは、
図１に示した構成と異なり、ゲート酸化膜５とフィール
ド酸化膜４との境界が、位置Ａ（ｐウェル初期形成領域
９の端部）よりもｎ+ ソース領域７側に設けられてい
る。すなわち、ゲート酸化膜５は、ｐウェル初期形成領
域９の内側で広がるように形成されている。この場合、
距離Ｌ1 は、ｎ+ ソース領域７の端部から位置Ａまでの
距離である。また、距離Ｌ2 は、位置Ａからゲート酸化
膜５とフィールド酸化膜４との境界までの距離である。
ンジスタの断面図である。このＭＯＳトランジスタは、
図１に示した構成と異なり、ゲート酸化膜５とフィール
ド酸化膜４との境界が、位置Ａ（ｐウェル初期形成領域
９の端部）よりもｎ+ ソース領域７側に設けられてい
る。すなわち、ゲート酸化膜５は、ｐウェル初期形成領
域９の内側で広がるように形成されている。この場合、
距離Ｌ1 は、ｎ+ ソース領域７の端部から位置Ａまでの
距離である。また、距離Ｌ2 は、位置Ａからゲート酸化
膜５とフィールド酸化膜４との境界までの距離である。
【００４７】距離Ｌ2 は、図１に示す構成と図１０に示
す構成とを比較すると、位置Ａを基準にして逆方向に伸
びている。したがって、図１に示す構成および図１０に
示す構成を１つの概念でまとめる場合には、図１のＭＯ
Ｓトランジスタにおける距離Ｌ2 を正の数で表し、図１
０のＭＯＳトランジスタにおける距離Ｌ2 を負の数で表
せばよい。
す構成とを比較すると、位置Ａを基準にして逆方向に伸
びている。したがって、図１に示す構成および図１０に
示す構成を１つの概念でまとめる場合には、図１のＭＯ
Ｓトランジスタにおける距離Ｌ2 を正の数で表し、図１
０のＭＯＳトランジスタにおける距離Ｌ2 を負の数で表
せばよい。
【００４８】図１１は、距離Ｌ2 とスレッシュホルド電
圧Ｖthとの関係を示す図である。同図に示すように、距
離Ｌ2 を小さくすると、スレッシュホルド電圧Ｖthが高
くなる傾向にある。この傾向は、距離Ｌ2 が０に近いと
きに顕著である。また、距離Ｌ1 を変化させると、その
距離が大ききほどスレッシュホルド電圧Ｖthが高くな
る。
圧Ｖthとの関係を示す図である。同図に示すように、距
離Ｌ2 を小さくすると、スレッシュホルド電圧Ｖthが高
くなる傾向にある。この傾向は、距離Ｌ2 が０に近いと
きに顕著である。また、距離Ｌ1 を変化させると、その
距離が大ききほどスレッシュホルド電圧Ｖthが高くな
る。
【００４９】図１２は、図１０に示すＭＯＳトランジス
タの他の効果を説明する図である。ＭＯＳトランジスタ
が逆バイアス状態になると、図１２に示すように、ドレ
イン側のｐｎ接合（ｎ- エピタキシャル層１とｐウェル
領域２との間のｐｎ接合）からその両側の領域に空乏層
が広がる。ブレイクダウンは、通常、半導体領域の表面
部で起こりやすい。
タの他の効果を説明する図である。ＭＯＳトランジスタ
が逆バイアス状態になると、図１２に示すように、ドレ
イン側のｐｎ接合（ｎ- エピタキシャル層１とｐウェル
領域２との間のｐｎ接合）からその両側の領域に空乏層
が広がる。ブレイクダウンは、通常、半導体領域の表面
部で起こりやすい。
【００５０】ここで、このＭＯＳトランジスタと図１３
に示した従来のＭＯＳトランジスタとを比較する。従来
のＭＯＳトランジスタでは、ｎ+ ソース領域１０７とｎ
+ ドレイン領域１０８との間の半導体領域の表面にゲー
ト酸化膜１０５を形成した構成なので、ｐウェル領域１
０２がゲート酸化膜１０５の下部に形成されていた。こ
のため、逆バイアス状態になると、ｎ- エピタキシャル
層１０１とｐウェル領域１０２との間のｐｎ接合からそ
の両側の領域に広がる空乏層による電界集中が起こりや
すく、耐圧を十分に高くできない。
に示した従来のＭＯＳトランジスタとを比較する。従来
のＭＯＳトランジスタでは、ｎ+ ソース領域１０７とｎ
+ ドレイン領域１０８との間の半導体領域の表面にゲー
ト酸化膜１０５を形成した構成なので、ｐウェル領域１
０２がゲート酸化膜１０５の下部に形成されていた。こ
のため、逆バイアス状態になると、ｎ- エピタキシャル
層１０１とｐウェル領域１０２との間のｐｎ接合からそ
の両側の領域に広がる空乏層による電界集中が起こりや
すく、耐圧を十分に高くできない。
【００５１】一方、本実施形態のＭＯＳトランジスタ
は、ｎ+ ソース領域７の端部からｎ+ドレイン領域８が
形成されている方向に向かって所定距離だけゲート酸化
膜５を形成し、そのゲート酸化膜５の端部からｎ+ ドレ
イン領域８までの間にフィールド酸化膜４を形成した構
成である。そして、ゲート酸化膜５とフィールド酸化膜
４との境界がｐウェル領域２の上部にある。換言すれ
ば、ｐウェル領域２のドレイン側の端部がフィールド酸
化膜４の下部にまで伸びるようにして形成されている。
また、ゲート電極６は、ゲート酸化膜５の上面だけでな
く、フィールド酸化膜４の上部にまで伸ばして形成して
いる。
は、ｎ+ ソース領域７の端部からｎ+ドレイン領域８が
形成されている方向に向かって所定距離だけゲート酸化
膜５を形成し、そのゲート酸化膜５の端部からｎ+ ドレ
イン領域８までの間にフィールド酸化膜４を形成した構
成である。そして、ゲート酸化膜５とフィールド酸化膜
４との境界がｐウェル領域２の上部にある。換言すれ
ば、ｐウェル領域２のドレイン側の端部がフィールド酸
化膜４の下部にまで伸びるようにして形成されている。
また、ゲート電極６は、ゲート酸化膜５の上面だけでな
く、フィールド酸化膜４の上部にまで伸ばして形成して
いる。
【００５２】このように、ＭＯＳトランジスタが逆バイ
アス状態になったときに空乏層が広がる領域がゲート酸
化膜５よりも厚い酸化膜であるフィールド酸化膜４の下
部にあり、そのフィールド酸化膜４上にはゲート電極が
形成されているので、上記空乏層による電界集中が起こ
りにくく、耐圧が十分に高くなる。
アス状態になったときに空乏層が広がる領域がゲート酸
化膜５よりも厚い酸化膜であるフィールド酸化膜４の下
部にあり、そのフィールド酸化膜４上にはゲート電極が
形成されているので、上記空乏層による電界集中が起こ
りにくく、耐圧が十分に高くなる。
【００５３】
【発明の効果】ウェル領域の表面部の不純物濃度が横方
向の位置によって変化する領域において、ゲート電圧を
印加したときにチャネルが形成される距離に基づいてＭ
ＯＳトランジスタのスレッシュホルド電圧を設定するの
で、互いに異なるスレッシュホルド電圧を有するＭＯＳ
トランジスタを同一工程で形成することができる。
向の位置によって変化する領域において、ゲート電圧を
印加したときにチャネルが形成される距離に基づいてＭ
ＯＳトランジスタのスレッシュホルド電圧を設定するの
で、互いに異なるスレッシュホルド電圧を有するＭＯＳ
トランジスタを同一工程で形成することができる。
【００５４】ウェル領域の端部がフィールド酸化膜の下
部に位置するように形成し、ゲート電極をゲート酸化膜
上からそのフィールド酸化膜上まで伸ばすようにしたの
で、ＭＯＳトランジスタの耐圧が高くなる。
部に位置するように形成し、ゲート電極をゲート酸化膜
上からそのフィールド酸化膜上まで伸ばすようにしたの
で、ＭＯＳトランジスタの耐圧が高くなる。
【図１】本発明の一実施形態のＭＯＳトランジスタの断
面図である。
面図である。
【図２】ＭＯＳトランジスタのウェル領域の製造方法お
よびその不純物濃度分布を示す図である。
よびその不純物濃度分布を示す図である。
【図３】(a) は、ゲート酸化膜とゲート電極との位置関
係を示す図であり、(b) は、ゲート酸化膜とｐウェル初
期形成領域との位置関係を示す図である。
係を示す図であり、(b) は、ゲート酸化膜とｐウェル初
期形成領域との位置関係を示す図である。
【図４】ｐウェル初期形成領域の端部近傍の濃度分布を
模式的に示す図である。
模式的に示す図である。
【図５】本発明のＭＯＳトランジスタを含む半導体装置
の断面図である。
の断面図である。
【図６】図５に示す半導体装置の製造工程を説明する図
（その１）である。
（その１）である。
【図７】図５に示す半導体装置の製造工程を説明する図
（その２）である。
（その２）である。
【図８】図５に示す半導体装置の製造工程を説明する図
（その３）である。
（その３）である。
【図９】図５に示すＭＯＳトランジスタの変形例の断面
図である。
図である。
【図１０】本発明の他の形態のＭＯＳトランジスタの断
面図である。
面図である。
【図１１】距離Ｌ2 とスレッシュホルド電圧との関係を
示す図である。
示す図である。
【図１２】図１０に示すＭＯＳトランジスタの効果を説
明する図である。
明する図である。
【図１３】従来のＭＯＳトランジスタの断面図である。
１ ｎ- エピタキシャル層 ２ ｐウェル領域 ３ ｐ+ ウェルコンタクト領域 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ+ ソース領域 ８、３１ ｎ+ ドレイン領域 ９ ｐウェル初期形成領域 ２３ ｐチャネル領域 ２４ ｐ+ ゲート領域 ２５ ｎ+ ソース領域 ２６ ｎ+ ドレイン領域 ２７ ソース電極 ２８ ドレイン電極 ３２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (10)
- 【請求項１】 半導体基板の表面部にＭＯＳトランジス
タが形成された半導体装置であって、 ウェル初期形成領域の端部位置からウェル領域内の表面
部に形成されるソース領域の端部までの距離をＬ1 と
し、 上記ソース領域の端部からドレイン領域が形成される方
向に所定距離だけ広がるようにゲート酸化膜を形成し、
そのゲート酸化膜のドレイン側の端部位置から上記ウェ
ル初期形成領域の端部位置までの距離をＬ2 とし、 そのゲート酸化膜の上部にゲート電極を形成し、 上記距離Ｌ1 およびＬ2 に基づいて上記ＭＯＳトランジ
スタのスレッシュホルド電圧を設定する半導体装置。 - 【請求項２】 上記距離Ｌ1 を、上記ウェル領域の深さ
の２倍に相当する距離以下の範囲で変動させる請求項１
に記載の半導体装置。 - 【請求項３】 上記半導体基板上にさらにバイポーラモ
ード静電誘導型トランジスタを形成する半導体装置であ
って、 上記ＭＯＳトランジスタのソース領域およびドレイン領
域と、上記バイポーラモード静電誘導型トランジスタの
ソース領域とを同一工程で形成する請求項１に記載の半
導体装置。 - 【請求項４】 上記半導体基板上にさらにバイポーラモ
ード静電誘導型トランジスタを形成する半導体装置であ
って、 上記ＭＯＳトランジスタのゲート電極と、上記バイポー
ラモード静電誘導型トランジスタのソース電極とを同一
工程で形成する請求項１記載の半導体装置。 - 【請求項５】 上記半導体基板上にさらにバイポーラモ
ード静電誘導型トランジスタを形成する半導体装置であ
って、 上記ＭＯＳトランジスタのウェル領域と上記バイポーラ
モード静電誘導型トランジスタのチャネル領域とを同一
工程で形成する請求項１記載の半導体装置。 - 【請求項６】 上記半導体基板上にさらにバイポーラモ
ード静電誘導型トランジスタを形成する半導体装置であ
って、 上記ＭＯＳトランジスタのウェルコンタクト領域と、上
記バイポーラモード静電誘導型トランジスタのゲート領
域とを同一工程で形成する請求項１に記載の半導体装
置。 - 【請求項７】 半導体基板の表面部にＭＯＳトランジス
タが形成された半導体装置であって、 ウェル初期形成領域の端部位置からウェル領域内の表面
部に形成されるソース領域の端部までの距離をＬ1 と
し、 上記ソース領域の端部からドレイン領域が形成される方
向に所定距離だけ広がるようにゲート酸化膜を形成し、 そのゲート酸化膜の上部にゲート電極を形成し、 上記距離Ｌ1 に基づいて上記ＭＯＳトランジスタのスレ
ッシュホルド電圧を設定する半導体装置。 - 【請求項８】 半導体基板の表面部にＭＯＳトランジス
タが形成された半導体装置であって、 ウェル領域内の表面部にソース領域を形成し、 上記ソース領域の端部からドレイン領域が形成される方
向に所定距離だけ広がるようにゲート酸化膜を形成し、
そのゲート酸化膜のドレイン側の端部位置からウェル初
期形成領域の端部位置までの距離をＬ2 とし、 そのゲート酸化膜の上部にゲート電極を形成し、 上記距離Ｌ2 に基づいて上記ＭＯＳトランジスタのスレ
ッシュホルド電圧を設定する半導体装置。 - 【請求項９】 半導体基板の表面部にウェル領域を形成
し、そのウェル領域内の表面部にソース領域を形成し、
上記ウェル領域から所定間隔を隔ててドレイン領域を形
成したＭＯＳトランジスタであって、 上記ソース領域の端部から上記ドレイン領域が形成され
ている方向に向かって所定距離だけゲート酸化膜を形成
するとともにそのゲート酸化膜の端部から上記ドレイン
領域が形成されている方向に向かってフィールド酸化膜
を形成し、 ウェル領域の表面部の不純物濃度が横方向の位置によっ
て変化する領域においてゲート電圧を印加したときにチ
ャネルが形成される距離に基づいてスレッシュホルド電
圧を設定するＭＯＳトランジスタ。 - 【請求項１０】 半導体基板の表面部にウェル領域を形
成し、そのウェル領域内の表面部にソース領域を形成
し、上記ウェル領域から所定間隔を隔ててドレイン領域
を形成したＭＯＳトランジスタであって、 上記ソース領域の端部から上記ドレイン領域が形成され
ている方向に向かって所定距離だけゲート酸化膜を形成
するとともにそのゲート酸化膜の端部から上記ドレイン
領域に向かう方向にフィールド酸化膜を形成したときに
そのゲート酸化膜とフィールド酸化膜との境界が上記ウ
ェル領域の上部にあり、 上記ゲート酸化膜上に設けるゲート電極を上記フィール
ド酸化膜の上部にまで伸ばして形成するＭＯＳトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167412A JPH1012876A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167412A JPH1012876A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012876A true JPH1012876A (ja) | 1998-01-16 |
Family
ID=15849224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167412A Withdrawn JPH1012876A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012876A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501444A (ja) * | 2005-07-13 | 2009-01-15 | エヌエックスピー ビー ヴィ | Ｌｄｍｏｓトランジスタ |
| JP2010045137A (ja) * | 2008-08-11 | 2010-02-25 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2015079852A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその検査方法 |
| US10573743B2 (en) | 2018-03-16 | 2020-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1996
- 1996-06-27 JP JP8167412A patent/JPH1012876A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501444A (ja) * | 2005-07-13 | 2009-01-15 | エヌエックスピー ビー ヴィ | Ｌｄｍｏｓトランジスタ |
| JP2010045137A (ja) * | 2008-08-11 | 2010-02-25 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2015079852A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその検査方法 |
| US10573743B2 (en) | 2018-03-16 | 2020-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |