JP2000012851A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不純物のドーピングを行わずに、しきい値電
圧Ｖ_thを自由に設定することを可能とする。 【解決手段】 電界効果型トランジスタにおいて、中央
部に位置する第一のゲート電極７と、その両側に位置す
る第二のゲート電極８を持ち、第二のゲートの少なくと
も一部はチャネル形成領域上に位置する。第一、第二の
ゲート電極には仕事関数の異なる材料を用いる。第一の
ゲート電極からの電界と、第二のゲート電極の電界が互
いに干渉を起こす範囲に、第一のゲート電極長を設定す
る。好ましくは４０ｎｍ以下とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型トラン
ジスタにおける、しきい値電圧の制御に関する。特に高
速、高集積ＬＳＩに用いられる電界効果型トランジスタ
に関する。

【０００２】

【従来の技術】図３４に通常のｎチャネル電界効果型ト
ランジスタ(ＭＯＳＦＥＴ)の断面図を示す。ｐ^-型シリ
コン基板１０１上に薄いゲート酸化膜１０２を介して、
ｎ⁺ポリシリコンよりなるゲート電極１０３が設けられ
る。ゲート電極１０３の両側のシリコン基板１０１の表
面に、ｎ⁺型のソース・ドレイン領域１０５が設けられ
る。このトランジスタにおいて、しきい値電圧よりも高
い電圧がゲート電極に印加されると、ゲート電極下部の
シリコン基板(チャネル形成領域１０４)に、電子濃度の
高い領域（反転層）が形成され、それが電流の経路(チ
ャネル)となる。

【０００３】一般に電界効果型トランジスタのしきい値
電圧は、チャネル形成領域１０４及びその付近のシリコ
ン基板１０１中における不純物（例えばホウ素）の濃度
に依存する。これは不純物濃度を変えると、不純物イオ
ンがもたらす電界の大きさが変わり、その結果しきい値
電圧が変わるためである。従って、不純物濃度を調整す
ることにより、しきい値電圧を所望の電圧に設定でき
る。一般にｎチャネルトランジスタは正のしきい値電圧
を、ｐチャネルトランジスタは負のしきい値電圧を持つ
ように設定される。

【０００４】また、不純物の導入とは異なる方法でしき
い値電圧を設定する方法が、例えば牛木らによって、１
９９６年ＩＥＤＭテクニカルダイジェスト、１１７ペー
ジ（Ｔ．Ｕｓｈｉｋｉ ｅｔ．ａｌ．，１９９６ＩＥＤ
Ｍ Ｔｅｃｈ Ｄｉｇ．，ｐ．１１７）に示されてい
る。その構造を図３５に示す。シリコン基板１０１上に
埋め込み酸化膜１１０、単結晶半導体からなるＳＯＩ層
１１１が積層されたＳＯＩ基板上に、ゲート絶縁膜１０
２を介してゲート電極１１３を設け、ゲート電極の両側
のＳＯＩ層の表面に、ｎ⁺型のソース・ドレイン領域１
０５を設ける。ゲート電極１１３の側面には、絶縁膜１
１２よりなる側壁を持ち、チャネルはゲート電極下部の
ＳＯＩ層(チャネル形成領域１０４)に形成される。この
トランジスタは、不純物濃度を調整する代わりに、ｎ⁺
ポリシリコンよりも仕事関数の大きいＴａをゲート電極
１１３の材料として用いることにより、しきい値電圧の
設定を行う。

【０００５】これは、しきい値電圧が不純物濃度だけで
なく、ゲート電極の仕事関数にも依存するという性質を
利用したものである。これについて詳しく説明する。ゲ
ート電極の電位は仕事関数が大きい程低下する。したが
って、ｎチャネルトランジスタにおいて、ｎ⁺ポリシリ
コンよりも仕事関数の大きい材料をゲート電極として用
いると、チャネルを形成するためには、より高い電圧を
ゲート電極にかける必要が生じる。すなわち、チャネル
の形成させるしきい値電圧が上がる。通常のｎチャネル
トランジスタでは、チャネル形成領域に不純物を導入し
なければしきい値電圧は０Ｖ以下となる。しかし、Ｔａ
等をゲート電極に用いると、しきい値電圧が上がるの
で、不純物を導入せずともｎチャネルトランジスタにお
いて、しきい値電圧を正の値にできる。

【０００６】また、発明の目的がしきい値電圧の設定で
はないので、本発明とは目的が異なるが、短チャネル効
果の抑制、電界集中の緩和を目的とした図３６に示す電
界効果型トランジスタが、特開昭６０−４３８６３号公
報に記されている。このトランジスタは、半導体基板１
０１と、基板とは異なる導電型のソース・ドレイン領域
１０５と、半導体基板上にゲート絶縁膜１０２を介して
設けられた第一のゲート電極(図ではｐ⁺ポリシリコンゲ
ート１１５)と、第一のゲート電極の側壁に接して設け
られた第一のゲート電極と仕事関数の異なる第二のゲー
ト電極(図ではｎ⁺ポリシリコン１１６)を備える。そし
て半導体基板をｐ型(ソース・ドレイン領域はｎ型。ｎ
チャネルトランジスタ)とするときは、第二のゲート電
極の仕事関数を第一のゲート電極の仕事関数より小さく
する。半導体基板をｎ型(ソース・ドレイン領域はｐ
型。ｐチャネルトランジスタ)とするときは、第二のゲ
ート電極の仕事関数を第一のゲート電極の仕事関数より
も大きくする。また、第一のゲート電極、第二のゲート
電極の一方をＭｏ、あるいはＭｏシリサイドとする例も
示されている。図３６に示す発明は、第二のゲート電極
の下に浅い反転層を誘起させることによりドレイン電界
を緩和し、信頼性の向上あるいは短チャネル効果を抑制
を実現するものである。なお、ここで述べた材料では、
ｐ⁺シリコン（あるいはｐ⁺ポリシリコン）の仕事関数が
最も大きく、ＭｏあるいはＭｏシリサイドがそれに続
き、ｎ⁺シリコン（あるいはｎ⁺ポリシリコン）が最も小
さい。

【０００７】これと類似した構造は、特開平３−２２７
５６２号公報、特開平６−１５１８２８号公報にも記さ
れている。特開平３−２２７５６２号公報に記載の発明
の目的は、ソース・ドレイン領域上にゲートがオーバー
ラップする領域において、ドレイン領域のディープディ
プレッションした領域に誘起される電界を緩和し、漏れ
電流を低減すること、特開平６−１５１８２８号公報に
記載の発明の目的は、短チャネル効果の抑制である。

【０００８】また、ｎ型のソース・ドレイン領域を持つ
ｎチャネルトランジスタにおいて、図３６の従来例とは
逆に、上記第一のゲート電極よりも、第二のゲート電極
の仕事関数を大きくなるよう、ポリシリコン、金属等か
らそれぞれの材料を選択する方法が、特開昭５９−２０
０４６５号公報、特開平６−２３２３８９号公報、特開
平８−３４０１０４号公報等に記されている。これを図
３７に示す。これらの発明の目的は、特開昭５９−２０
０４６５号公報では電界の緩和、特開平６−２３２３８
９号公報、特開平８−３４０１０４号公報では短チャネ
ル効果の抑制である。

【０００９】また、チャネル形成領域ではなく、ＬＤＤ
領域(ソース・ドレイン領域に隣接し、ソース・ドレイ
ン領域と同一導電型でソース・ドレイン領域よりも不純
物濃度の低い領域)上の位置において、ゲート電極とは
異なる導電性材料により側壁を設ける方法が、特開昭６
３−１４４５７４号公報、特開昭６４−８９４６１号公
報、特開平１−２３２７６５号公報、特開平５−２２６
３６１号公報に記されている。これらは、ＬＤＤ部にお
いて電子(ホットキャリア)がトラップされることによ
る、経時劣化を防ぐことを目的とする。

【００１０】

【発明が解決しようとする課題】第一の課題 しきい値の制御のためにチャネル形成領域に導入された
不純物は、ドレイン電流(ドレイン領域に流入する電流)
を減少させる作用がある(第一の課題)。不純物の導入に
より電流が低下する理由は、不純物濃度が低い場合に
は、主に不純物イオンにより形成されるチャネル面に垂
直な方向の電界が原因であり、不純物濃度が高い場合に
は不純物イオンによるキャリアの散乱（不純物散乱）が
主たる原因となる。 この問題は、電界効果型トランジ
スタが微細化し、薄いゲート酸化膜が用いられると（あ
るいは単位面積当たりのゲート容量が大きくなると）よ
り深刻化する。ゲート長さが０．２５μｍより小さいト
ランジスタで、厚さ５ｎｍ以下のゲート酸化膜を使うこ
とが検討されているが、しきい値電圧の絶対値はゲート
酸化膜が薄くなるに従い小さくなるので、しきい値電圧
を確保するためには、不純物濃度を上げる必要が生じ
る。すると、第一の課題はより深刻になる。また特に、
絶縁膜上の薄い半導体層（ＳＯＩ）に素子を形成するＳ
ＯＩ電界効果型トランジスタでは、しきい値電圧の設定
に必要なだけの不純物を、薄い半導体層中に配置する必
要があるので、その結果キャリアが流れる領域における
不純物濃度が高くなり、電流の低下が深刻化する。

【００１１】第二の課題 不純物の導入によりしきい値電圧を設定する場合、トラ
ンジスタごとに不純物の分布が異なり、その結果しきい
値電圧等の特性がトランジスタごとに異なってしまうと
いう問題(統計的バラツキ)が発生する。この問題は、素
子の微細化に伴い顕著になることが知られている。

【００１２】第三の課題 以上のように、不純物導入によりしきい値電圧を制御す
るという方法には問題があり、これは素子の微細化や、
ＳＯＩ構造の適用によって顕在化する。

【００１３】図３５の構造は、不純物を用いずにしきい
値を設定できるので、前記第一、第二の課題が解消され
る。しかし、この方法では、しきい値電圧はゲート電極
を構成する材料に固有の仕事関数により決まってしま
う。しきい値電圧を調整するためには、ゲート電極の材
料を選び直す必要がある。材料の変更は製造装置、製造
工程、原料の変更の伴うので、しきい値電圧を簡単に変
更することが難しくなる。また、必要なしきい値が得ら
れるゲート電極材料が必ず存在するとは限らない。本
来、しきい値電圧は、トランジスタにより構成する回路
の動作が最適になるように決めることが望ましいが、こ
の方法では、しきい値電圧の最適化が難しくなるとい
う、第三の課題が発生する。

【００１４】第四の課題 特開昭６０−４３８６３号公報（図３６）の技術および
類似の技術は、不純物の導入を抑制することや、しきい
値電圧の制御を目的としたものではなく、もとより第
一、第二の課題は解決されない。これらの技術は電界の
緩和、短チャネル効果の抑制を目的としたものである。
しかし、しきい値電圧に着目すると、これらの技術にお
いては、トランジスタを形成した場合に、通常のしきい
値電圧が得られないという、本質的な欠陥がある（第四
の課題）。従って、これら公報に記載された電界効果型
トランジスタを作製しても、通常のしきい値電圧が得ら
れないので、正常に回路を動作させることができない。

【００１５】第四の課題について詳しく述べる。従来の
技術において、ｎチャネルトランジスタを例にとると、
第一のゲート電極に比べ、第二のゲート電極のしきい値
電圧を低くする。第二のゲート電極には、ｎ⁺ポリシリ
コン又はこれより仕事関数の大きな材料を用いる。第一
のゲート電極には、第二のゲート電極よりもさらに仕事
関数の大きな材料を用いる。通常のトランジスタのゲー
ト電極はｎ⁺ポリシリコンであるので、この結果、第一
のゲート電極の仕事関数は通常のトランジスタのゲート
電極よりも大きくなる。図３６のトランジスタにおい
て、しきい値電圧は第一のゲート電極下部に形成される
電位障壁で決まるが、第一のゲート電極の仕事関数が大
きいために、しきい値電圧が通常のトランジスタに比べ
て、高くなりすぎる。しきい値電圧が第一のゲート電極
の仕事関数に依存するので、しきい値電圧の設定が自由
に行えないという第三の課題と同様の問題が発生する。
また、一般にトランジスタが微細化すると、パンチスル
ー（漏れ電流が流れる異常動作）を防ぐために、チャネ
ル形成領域またはその下部に、不純物（ホウ素等）をや
や高い濃度で導入する。この不純物はしきい値電圧を高
くする作用があるので、その上第一のゲート電極に仕事
関数の大きい材料を用いると、しきい値電圧が高くなり
すぎる。従って、第一のゲート電極の仕事関数が、通常
のトランジスタの場合より大きい場合にも、しきい値電
圧を所望の値に設定できるよう、構造上の工夫が必要に
なる。図３７の発明においても、第一、第二の課題は同
様に発生する。また、中央にｎ⁺ポリシリコンよりも仕
事関数の大きな材料（ｎチャネルの場合）を用いると、
図３６の技術と同様に第三、第四の課題が発生する。し
きい値の制御には、前記図３４の構造（不純物の導
入）、又は図３５の構造（ゲートの仕事関数の利用）の
いずれかと同一の方法を用いている。不純物を導入する
と、前記第一、第二の課題が発生する。また、ゲートの
中央部を通常とは異なる材料により構成した場合には、
第三の課題が発生し、しきい値電圧が高くなり過ぎ、必
要な値に調整できないという問題が生じる。

【００１６】そこで本発明の目的は、上記課題を解決す
ることであり、不純物のドーピングを行わずに、しきい
値電圧を自由に設定可能な電解効果型トランジスタ及び
その製造方法を提供することである。

【００１７】

【課題を解決するための手段】本発明においては、図１
に示す通り、電界効果型トランジスタのゲート電極を、
中央部の第一のゲート電極７と、その両側の第二のゲー
ト電極８により構成される三層構造にする。第一のゲー
ト電極と第二のゲート電極は、互いに仕事関数の異なる
材料を用いる。第一のゲート電極長（Ｔ_m、図１の横方
向の長さ）を、ある長さより小さくすると、第一のゲー
ト電極による電界と、第二のゲート電極による電界が互
いに干渉を起こし、ゲート電極の仕事関数が、第一のゲ
ート電極を構成する材料の仕事関数と、第二のゲート電
極を構成する材料の仕事関数の、あたかも中間的な値
（実効的な仕事関数）を持つようにふるまう。すると、
この構造では、第一のゲート電極７の幅を変えることに
より、実効的な仕事関数を変化させ、しきい値電圧を自
由に調整することができる。

【００１８】従って本発明を用いると、しきい値を設定
するためのチャネルドーピングを必要としないので前記
第一、第二の課題が解決され、また、しきい値を自由に
調整することができるので、第三の課題が解決される。
さらに、ゲート電極の実効的な仕事関数が、第一のゲー
ト電極を構成する材料の仕事関数よりも実効的に小さく
なるので、第四の課題を軽減できる。また、本発明は、
ポリシリコンと金属等、通常の材料の組み合わせで構成
可能であり、特殊な材料（例えばｎ⁺ポリシリコンより
仕事関数の低い材料）を必ずしも必要としない。

【００１９】第一のゲート電極による電界と、第二のゲ
ート電極による電界が互いに干渉を起こし、本発明の効
果が顕著になるのは、しきい値電圧がゲート電極に印加
された状態で、ソース・ドレイン領域がｎ型の場合は半
導体層の電位がゲート電極よりも高くなるような電界
を、ソース・ドレイン領域がｐ型の場合は半導体層の電
位がゲート電極よりも低くなるような電界を、ゲート電
極の中央において第二のゲート電極が形成するような、
第一のゲート電極において第二のゲート電極に接触する
両界面の間隔すなわち第一のゲート電極の長さを持つ場
合、第一のゲート電極において第二のゲート電極に接触
する両界面の間隔すなわち第一のゲート電極の長さが４
０ｎｍ以下である場合、であり、チャネル領域に不純物
を導入しないＳＯＩＭＯＳＦＥＴでは、後述のようにこ
の二つの条件は一致する。

【００２０】また、本発明の効果をより顕著にするため
に、第一のゲート電極において第二のゲート電極に接触
する両界面の間隔すなわち第一のゲート電極の長さをＴ
_m、トランジスタのしきい値電圧をＶ_thとしたとき、Ｖ
_thをＴ_mで微分した係数ｄＶ_th／ｄＴ_mの絶対値（｜ｄＶ
_th／ｄＴ_m｜）が４×１０^-3Ｖ／ｎｍより大きくなる範
囲に、Ｔ_mを設定する。

【００２１】以下、手段について具体的に記述する。

【００２２】本発明においては、半導体３上に絶縁膜４
を介してゲート電極（７、８）が設けられ、ゲート電極
の下部の半導体層はチャネル形成領域９を成し、チャネ
ル形成領域を挟んで第一導電型のソース・ドレイン領域
６が形成される電界効果型トランジスタにおいて、ゲー
ト電極は、その中央部に位置する第一のゲート電極７
と、その両側に位置する第二のゲート電極８からなり、
第二のゲート電極において、その少なくとも一部はチャ
ネル形成領域上に位置し、該第一導電型がｎ型の場合
は、第二のゲート電極の仕事関数が第一のゲート電極の
仕事関数よりも小さく、該第一導電型がｐ型の場合は、
第二のゲート電極の仕事関数が第一のゲート電極の仕事
関数よりも大きく、しきい値電圧がゲート電極に印加さ
れた状態で、ソース・ドレイン領域がｎ型の場合は半導
体層の電位がゲート電極よりも高くなるような電界を、
ソース・ドレイン領域がｐ型の場合は半導体層の電位が
ゲート電極よりも低くなるような電界を、ゲート電極の
中央において第二のゲート電極が形成するような、第一
のゲート電極において第二のゲート電極に接触する両界
面の間隔すなわち第一のゲート電極の長さを持つことを
特徴とする。この条件は、具体的にはＴ_mが４０ｎｍ以
下の場合に明確に現れ（図４４、図４５参照）、この条
件は、第一のゲート電極の幅を変えることによって、し
きい値電圧を調整するという効果が顕著になる条件に一
致する（図３９、図４１参照）。

【００２３】また本発明においては、半導体３上に絶縁
膜４を介してゲート電極（７、８）が設けられ、ゲート
電極の下部の半導体層はチャネル形成領域９を成し、チ
ャネル形成領域を挟んで第一導電型のソース・ドレイン
領域６が形成される電界効果型トランジスタにおいて、
ゲート電極は、その中央部に位置する第一のゲート電極
７と、その両側に位置する第二のゲート電極８からな
り、第二のゲート電極において、その少なくとも一部は
チャネル形成領域上に位置し、該第一導電型がｎ型の場
合は、第二のゲート電極の仕事関数が第一のゲート電極
の仕事関数よりも小さく、該第一導電型がｐ型の場合
は、第二のゲート電極の仕事関数が第一のゲート電極の
仕事関数よりも大きく、第一のゲート電極において第二
のゲート電極に接触する両界面の間隔すなわち第一のゲ
ート電極の長さが４０ｎｍ以下であることを特徴とす
る。この条件を満たす時に、第一のゲート電極の幅を変
えることによって、しきい値電圧を調整するという効果
が顕著になる（図３９、図４１参照）。

【００２４】また本発明においては、半導体層３上に絶
縁膜４を介してゲート電極（７、８）が設けられ、ゲー
ト電極の下部の半導体層はチャネル形成領域９を成し、
チャネル形成領域を挟んで第一導電型のソース・ドレイ
ン領域６が形成される電界効果型トランジスタにおい
て、ゲート電極は、その中央部に位置する第一のゲート
電極７と、その両側に位置する第二のゲート電極８から
なり、第二のゲート電極において、その少なくとも一部
はチャネル形成領域上に位置し、該第一導電型がｎ型の
場合は、第二のゲート電極の仕事関数が第一のゲート電
極の仕事関数よりも小さく、該第一導電型がｐ型の場合
は、第二のゲート電極の仕事関数が第一のゲート電極の
仕事関数よりも大きく、第一のゲート電極において第二
のゲート電極に接触する両界面の間隔すなわち第一のゲ
ート電極の長さをＴ_m、トランジスタのしきい値電圧を
Ｖ_thとしたとき、Ｖ_thをＴ_mで微分した係数ｄＶ_th／ｄ
Ｔ_mの絶対値（|ｄＶ_th／ｄＴ_m|）がが４×１０^-3Ｖ／ｎ
ｍより大きくなる範囲に、Ｔ_mを設定することを特徴と
する。この条件を満たす時に、第一のゲート電極の幅を
変えることによって、しきい値電圧を調整するという効
果がより顕著になる（図３９、図４１参照）。

【００２５】また本発明においては、図２４のように第
二のゲート電極５３の上部に、第一のゲート電極５４の
延長部を設ける。これは第一のゲート電極と第二のゲー
ト電極の接触面積を増し、両電極間の導通を良くするこ
とができ、両電極の電位を安定させられる。

【００２６】また本発明においては、図２６、図２８の
ように、第一のゲート電極５４、６４と第二のゲート電
極５３の間に、絶縁膜を挟むことを特徴とする。これは
両電極相互間の不純物の拡散、あるいは両電極を構成す
る材料間の化学反応を抑制する効果を持つ。

【００２７】また本発明においては、図２９のように第
一のゲート電極６４と第二のゲート電極５３の上部に、
これら双方に接続した導電体６６を設けることを特徴と
する。これは、両ゲート電極間の導通を改善し、両ゲー
ト電極の電位を安定させる作用を持つ。

【００２８】また本発明においては、図１９〜図２６に
示すように、ダミーパターンを形成し、ダミーパターン
をマスクに半導体中にソース・ドレイン領域を形成し、
全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
口部を設け、開口部からのエッチングによってダミーパ
ターンを除去して開口部を下に延長し、延長された開口
部に第一の導電性材料を堆積してこれをエッチバックす
ることにより、開口部に側壁を設け、続いて第二の導電
性材料を堆積し、これをパターニングすることにより、
側壁を前記第二のゲート電極、第二の導電性材料を前記
第一のゲート電極とすることを特徴とする。

【００２９】また本発明の製造方法においては、図２
２、図２３、図２５、図２６が示すように、延長された
開口部に第一の導電性材料を堆積してこれをエッチバッ
クすることにより、開口部に側壁を設けた後、その側壁
表面に絶縁膜を形成し、続いて第二の導電性材料を埋め
込むことを特徴とする。

【００３０】また本発明製造方法においては、前記第一
のゲート電極、第二のゲート電極の上部に、これら双方
と接続した導電体を成長させることを特徴とする。

【００３１】また本発明の製造方法においては、エッチ
ングによって該ダミーパターンを除去するために開口部
を設ける際に、該ダミーパターン上の絶縁膜をＣＭＰに
より除去することを特徴とする。

【００３２】また本発明は、ダミーパターンを形成し、
ダミーパターンをマスクにダミーパターンの両側の半導
体中にソース・ドレイン領域を形成し、全面を絶縁膜で
覆い、該ダミーパターン上の絶縁膜をＣＭＰにより除去
することにより、該ダミーパターン上部に絶縁膜の開口
部を設け、開口部からのエッチングによってダミーパタ
ーンを除去して開口部を下に延長し、延長された開口部
に、導電性材料を埋め込み、これをゲート電極とするこ
とを特徴とする電界効果型トランジスタの製造方法に関
する。

【００３３】さらに本発明は、第一のゲート電極とその
両側に位置する第二のゲート電極を有する電界効果型ト
ランジスタの製造方法であって、上記製造方法におい
て、延長された開口部に、第一の導電性材料を堆積して
これをエッチバックすることにより、開口部に側壁を設
け、続いて第二の導電性材料を堆積し、これをパターニ
ングすることにより、側壁を前記第二のゲート電極、第
二の導電性材料を前記第一のゲート電極とする電界効果
型トランジスタの製造方法に関する。

【００３４】また本発明は、ダミーパターンを形成し、
ダミーパターンをマスクにダミーパターンの両側の半導
体中にソース・ドレイン領域を形成し、全面を絶縁膜で
覆い、該ダミーパターン上の絶縁膜に開口部を設け、開
口部からのエッチングによってダミーパターンを除去し
て開口部を下に延長し、少なくとも開口部を含む領域に
導電性材料を堆積した後、開口部を除く領域に堆積され
た導電性材料をＣＭＰにより除去し、開口部に埋め込ま
れた導電性材料をゲート電極とすることを特徴とする電
界効果型トランジスタの製造方法に関する。

【００３５】さらに本発明は、第一のゲート電極とその
両側に位置する第二のゲート電極を有する電界効果型ト
ランジスタの製造方法であって、ダミーパターンを形成
し、ダミーパターンをマスクにダミーパターンの両側の
半導体中にソース・ドレイン領域を形成し、全面を絶縁
膜で覆い、該ダミーパターン上の絶縁膜に開口部を設
け、開口部からのエッチングによってダミーパターンを
除去して開口部を下に延長し、延長された開口部に、第
一の導電性材料を堆積してこれをエッチバックすること
により、開口部内に側壁を設け、少なくとも開口部を含
む領域に第二の導電性材料を堆積した後、開口部を除く
領域に堆積された第二の導電性材料をＣＭＰにより除去
し、開口部内の側壁を前記第二のゲート電極、開口部に
埋め込まれた第二の導電性材料を前記第一のゲート電極
とすることを特徴とする電界効果型トランジスタの製造
方法に関する。

【００３６】これらの製造方法を用いると、上述のトラ
ンジスタ構造を容易に形成できる。

【００３７】上記本発明のダミーパターンを用いる製造
方法は、第一及び第二のゲート電極を持つトランジスタ
で、図１の構造とは第一のゲート電極の寸法や仕事関数
の設定が異なるもの（例えば図３６の従来例など目的が
異なるもの）に適用してもよい。これらの製造方法の長
所は、第一にはパターンの形成が容易であることであ
る。一般にゲート電極は大きいほど加工が容易である。
しかし、先に第一のゲート電極を形成し、その側壁に第
二のゲート電極を設ける工程では、ゲート長（第一及び
第二のゲート電極を合わせた全長）よりも小さい寸法
に、第一のゲート電極をリソグラフィにより形成するこ
とが強いられる。しかし、本発明の製造方法は、ゲート
の全長に等しいダミーパターンをリソグラフィにより形
成すればよいので、リソグラフィ工程の負担が軽減され
る。第二には熱の影響の低減である。ダミーパターンを
マスクにソース・ドレイン領域を形成後に第一及び第二
のゲート電極を形成するので、ソース・ドレイン領域を
形成する際の熱処理によって、第一及び第二のゲート電
極の界面で化学反応、あるいは界面間のイオンの移動が
起きることがない。

【００３８】さらに、ダミーパターンの上部の絶縁膜を
ＣＭＰにより除去してダミーパターンを露出させる製法
を用いると、その上部の絶縁膜を除去してダミーパター
ンを露出させる際にフォトリソグラフィ工程を行う必要
がなく、工程が簡略化され工程における負担が軽減され
るとともに、フォトリソグラフィに伴うパターンの位置
ズレによる不良を削減できる。開口部中に導電性材料を
埋め込んだ後、ＣＭＰにより導電性材料を加工し、ゲー
ト電極を得る製法を用いると、平坦な構造が得られる。
なお、ここに述べたＣＭＰ工程の長所は、ゲートが単一
の材料より成る場合に適用した場合にも得られる。

【００３９】また、ダミーパターン上に、ダミーパター
ンよりも幅の広い開口部を設けると、形成されるゲート
電極の上部において、その幅を広くできるので、ゲート
抵抗を低減できる。

【００４０】

【発明の実施の形態】第一の実施形態 まず、図１を参照して本発明の一実施形態の構成を説明
する。

【００４１】絶縁体２上の半導体層（ＳＯＩ層）３上
に、ゲート絶縁膜４を介し、第一のゲート電極７が設け
られる。第一のゲート電極の両側のゲート絶縁膜上に
は、第一のゲート電極の側面に接して第二のゲート電極
８が設けられ、第二のゲート電極の外側の半導層の表面
に、第一導電型のソース・ドレイン領域６が設けられ
る。第一導電型がｎ型の場合は、第二のゲート電極の仕
事関数は第一のゲート電極の仕事関数よりも小さく、第
一導電型がｐ型の場合は、第二のゲート電極の仕事関数
は第一のゲート電極の仕事関数よりも大きくなるよう
に、第一、第二のゲート電極の材料を選ぶ。第一、第二
のゲート電極は互いに導通し、同じ電圧が印加される。
第一のゲート電極長（Ｔ_m、図１の水平方向における第
一のゲート電極の長さ）は４０ｎｍ以下とする。

【００４２】この構造において、しきい値電圧の第一の
ゲート電極長（Ｔ_m）依存性をデバイスシミュレータに
より求めた結果を、図３８及び図４０に示す。シミュレ
ーションは、ｎ⁺型のソース・ドレイン領域を持つトラ
ンジスタ（nチャネルトランジスタ）に対して行った。
ゲート長（Ｌ：第一のゲート電極７と二つの第二のゲー
ト電極８を合わせたゲートの全長であって、図１の横方
向の幅）はそれぞれ０．１μｍおよび０．２μｍであ
る。ゲート酸化膜厚は１．５ｎｍ、３ｎｍ、５ｎｍ、Ｓ
ＯＩ膜厚は１０ｎｍ、ドレイン電圧は０．１Ｖとした。
第二のゲート電極はｎ⁺ポリシリコン、第一のゲート電
極の仕事関数はシリコンの禁制帯中央とした。チャネル
形成領域９のＳＯＩ層３中にはドーピングを行っていな
い。なお、しきい値電圧は、ゲート長と同じゲート幅を
持つトランジスタにおいて、ドレイン電流が１０^-7Ａと
なるゲート電圧とした。

【００４３】第一のゲート電極長Ｔ_mを変えると、しき
い値電圧Ｖ_thが変わることがわかる。この効果はＴ_mが
４０ｎｍ以下の時に特に顕著である。この理由について
説明する。Ｔ_mが５０ｎｍ以上では、しきい値電圧はゲ
ート酸化膜が厚くなると上昇している。これは通常のト
ランジスタと同じ振る舞いである。この振る舞いは、ゲ
ート電極の電位を、電子が流れるチャネルの電位よりも
高くする方向の電界がゲート酸化膜中に形成され、チャ
ネルとゲート電極を隔てるゲート酸化膜が厚くなればな
るほど、ゲート酸化膜の両界面の電位差が大きくなり、
ゲート電極の電位が高くなることを反映している。しか
しＴ_mが４０ｎｍ以下では、しきい値電圧はゲート酸化
膜が厚くなると低下し、通常のトランジスタとは振る舞
いが異なる。これは第一のゲート電極の電界と第二のゲ
ート電極の電界が互いに干渉し、ゲート電極とチャネル
の間に、通常のトランジスタとは異なる電位分布が形成
されていることを反映したものである。この領域では、
トランジスタのしきい値電圧は、第一または第二のいず
れか一方のゲート電極からの電界によって決まるのでは
なく、両者の電界が混合されて形成される電界によって
決まる。これは、あたかも、ゲート電極の仕事関数が、
第一のゲート電極を構成する材料と、第二のゲート電極
を構成する材料との中間の値を持つ、実効的な仕事関数
に変化したようにふるまうものである。その結果、図３
８及び図４０に示すように、第一のゲート電極の幅を変
え、電界の干渉状況を変えることにより、しきい値電圧
を大きく変えることができるようになる。そしてこれら
の図に示すように、第一のゲート電極の電界と第二のゲ
ート電極の電界が互いに干渉を起こす条件（Ｔ_mが４０
ｎｍ以下）において、第一のゲート電極長を変化させる
ことにより、しきい値電圧を大きく変化させることがで
きる。また、ゲート長を変化させた場合にも同様なシミ
ュレーション結果が得られるので、この関係はゲート長
が異なる場合でも成り立つといえる。従って本発明のよ
うに、第一のゲート電極長を、第一のゲート電極の電界
と第二のゲート電極の電界が互いに干渉を起こす範囲
（４０ｎｍ以下）において変化させれば、しきい値電圧
を自由に設定することができる。また、上記のシミュレ
ーション結果は、チャネル形成領域に不純物を導入しな
くても、ｎチャネルトランジスタにおいて、正のしきい
値電圧が得られることを示している。

【００４４】また、ｐチャネルトランジスタについて
は、極性をすべて逆にすれば、同様の事が成り立つ。

【００４５】以上の作用により、本発明の電界効果型ト
ランジスタは、不純物の導入を必要とせずに、しきい値
電圧を自由に設定できるので、第一、第二の課題が解決
される。また第一のゲート電極の幅を変えることによ
り、しきい値電圧を自由に調整できるので、しきい値を
変更するために第一のゲート電極を構成する材料を変え
る必要が無く、第三の課題が解決される。

【００４６】第一のゲート電極の電界と第二のゲート電
極の電界との干渉について、具体的に説明する。

【００４７】図４２に本発明のトランジスタの断面図を
示す。ｎチャネルトランジスタの場合、第二のゲート電
極１６５の仕事関数は第一のゲート電極１６４の仕事関
数よりも小さいので、第二のゲート電極の電位は第一の
ゲート電極よりも高い。このため、第一のゲート電極の
下部の電位は、図４２の矢印に示すように、第二のゲー
ト電極からの電界により上昇する。これが、上に述べた
電界の干渉であり、これは第一のゲート電極長が小さい
ほど顕著になる。また、第一のゲート電極の直下では、
第一のゲート電極の影響が大きく、電位は低くなるの
で、この効果は第一のゲート電極の下部の、第一のゲー
ト電極から少し距離を置いた部分、具体的には例えばチ
ャネル形成領域において顕著になる。

【００４８】電位の上昇について、図４３に示す。これ
は、第一のゲート電極の中央部において、垂直方向の電
位分布を示したものである。素子構造は、図３９におけ
るものとと同様であり、図４３の中央の曲線（ｂ）がＴ
_m＝３０ｎｍの場合である。ドレイン電圧は０．１Ｖで
ある。図４３中の曲線（ａ）はゲート電極の全体がｎ ⁺
ポリシリコンである場合、曲線（ｃ）はゲート電極の全
体が金属の場合（仕事関数はシリコンの禁制体中央と仮
定した場合）である。曲線（ｂ）の構造に対して、曲線
（ａ）の構造はゲート電極の全体が第二のゲート電極と
同じ材料である場合、曲線（ｃ）の構造はゲート電極の
全体が第一のゲート電極と同じ材料である場合に相当す
るが、図４３を見ると、曲線（ｂ）におけるＳＯＩ層中
の電位は、曲線（ａ）と曲線（ｂ）の中間になり、曲線
（ｂ）の構造における電界は、ｎ ⁺ポリシリコンの場合
の電界と金属の場合の電界とがあたかも混合されたよう
な振る舞いを示すことがわかる。 ゲート電極に、トラ
ンジスタのしきい値電圧となる電圧を印加した場合の、
垂直方向の電位分布を図４４、図４５に示す。素子構造
は図３９におけるものと同様であり、ドレイン電圧は
０．１Ｖである。第一のゲート電極の長さＴ_mが３０ｎ
ｍ及び４０ｎｍの場合（図４４）は、ＳＯＩ層の電位が
ゲート電極よりも高くなっており、前記電界の混合が起
きている。この場合には第二のゲート電極からの電界の
干渉が顕著であり、Ｔ_mを１０ｎｍ変化させると、しき
い値電圧は４０ｍＶ以上変化する（図右端の電位の変化
量に相当。）。これに対して、第一のゲート電極の長さ
Ｔ_mが５０ｎｍ、６０ｎｍ及び７０ｎｍの場合（図４
５）は、ＳＯＩ層よりもゲート電極の電位が高く、通常
のＭＯＳＦＥＴにおいて、同様のバイアス条件を与えた
場合と何ら変わらない。すなわち、上に述べたような顕
著な電界の干渉、混合は無く、Ｔ_mを１０ｎｍ変化させ
た場合のしきい値電圧の変化は１０〜１５ｍＶと小さ
い。

【００４９】従って本発明においては、電界の混合が顕
著になる条件（Ｔ_mが４０ｎｍ以下。ＳＯＩ層の電位が
ゲート電極よりも高い。ゲート酸化膜中の電位がゲート
電極側で低くなる。）を積極的に用いることにより、第
一のゲート電極長Ｔ_mを制御することにより、しきい値
電圧を大きく制御することを可能とするものである。

【００５０】ゲート電極にしきい値電圧を印加したとき
に、ＳＯＩ層の電位がゲート電極よりも高くなる電位分
布は、通常のＳＯＩＭＯＳＦＥＴにおいても、ドレイン
電圧が極めて高い場合において、特にソース・ドレイン
領域に近い領域等において認められるが、本発明は第
一、第二のゲート電極の電界の干渉によって発生するも
のであり、ドレイン電圧が低くとも発生する。また、本
発明では、これがゲートの中央（図４３、図４４では、
ゲート長０．１μｍのトランジスタにおいて、ソースか
ら０．０５μｍの位置）でも認められる。また、ＳＯＩ
層の電位がゲート電極よりも高くなる電位分布は、ＳＯ
Ｉ層に大量のドナーを導入した場合（この場合、第一、
第二の課題が発生）にも認められるが、本発明はドナー
を導入せず第一、第二の課題が発生しないという点にお
いて優れる。また、ＳＯＩ層の電位がゲート電極より高
くなる電位分布は、支持基板に正の電圧を印加した場合
にも発生するが、この場合は基板に電圧を印加するため
の電源、配線が必要となる欠点がある。本発明はこれら
の欠点も持たない。

【００５１】図３９及び図４１は、ｎチャネルトランジ
スタのしきい値電圧Ｖ_thを第一のゲート電極幅Ｔ_mで微
分した値（ｄＶ_th／ｄＴ_m）を示す。図３９はゲート長
０．１μｍ、図４１は０．２μｍの場合である。Ｔ_mが
４０ｎｍより大きくなると、その値がＴ_mが小さい領域
（Ｔ_m＝１０ｎｍ）の２０％以下まで低下する。ｄＶ_th
／ｄＴ_mの値は、Ｔ_m＝１０ｎｍでは１〜２×１０^-2Ｖ／
ｎｍであるが、Ｔ_m＝５０ｎｍでは２×１０^-3Ｖ／ｎｍ
以下となり、Ｔ_m＝６０ｎｍではほぼＴ_m＝１０ｎｍでの
値の１／１０程度となる。従って、Ｔ_mを５０ｎｍ以上
に厚くしても、Ｖ_thのＴ_m依存性は小さく、Ｔ_mを変える
ことによってしきい値を制御するという効果は薄れる。
これに対して、Ｔ_m＝４０ｎｍではｄＶ_th／ｄＴ_mの値は
１．５×１０ ^-3Ｖ／ｎｍから４×１０^-3Ｖ／ｎｍの範囲
にあり、Ｔ_mが４０ｎｍ未満ではこれよりも大きくな
る。従って、第一、第二のゲート電極の電界が干渉を起
こす範囲（Ｔ_mが４０ｎｍ以下）では、Ｖ_thのＴ_m依存性
は大きく、第一のゲート電極の幅を調整することによっ
てＶ_thを有効に調整できる。

【００５２】また、図３９に示すように、第一、第二の
ゲート電極が干渉を起こす範囲であっても、ｄＶ_th／ｄ
Ｔ_mの値はゲート酸化膜厚が薄いと低下するので、しき
い値電圧を大きく制御したい場合には、ゲート酸化膜が
厚い場合と同じ値が得られる範囲にＴ_mを設定してもよ
い。例えば、Ｔ_m＝４０ｎｍ、ゲート酸化膜厚５ｎｍで
は、ｄＶ_th／ｄＴ_mの値は３×１０^-3Ｖ／ｎｍから４×
１０^-3Ｖ／ｎｍの範囲にあるので、ゲート酸化膜等の素
子の構造条件が変わった場合においても、ｄＶ_th／ｄＴ
_mの値が４×１０^-3Ｖ／ｎｍを越える範囲にＴ_mを設定す
る。この場合、図３９より、ゲート酸化膜厚３ｎｍでは
Ｔ_mを３７ｎｍ以下、ゲート酸化膜厚１．５ｎｍではＴ_m
を３２ｎｍ以下に設定することになる。こうすることに
より、Ｖ_{t h}がＴ_mに対して敏感な領域を利用できる。

【００５３】なお、ｐチャネルトランジスタでは、Ｖ_th
及びｄＶ_th／ｄＴ_mの値が負になるので、その絶対値に
ついて上と同様の関係を持つようにＴ_mを設定するばよ
い。従って、上述のＶ_th及びｄＶ_th／ｄＴ_mをそれぞれ
の絶対値に置き換えることで、ｎチャネルトランジスタ
とｐチャネルトランジスタの両方に対して成り立つ関係
が得られる。また、ｎチャネルトランジスタに対して決
めたＴ_mを、そのままｐチャネルトランジスタに適用し
てよい。

【００５４】また、通常、ＦＥＴにおいて不純物を導入
することには、しきい値の設定と、パンチスルーの抑制
の二つの目的がある。また逆に不純物濃度は、しきい値
とパンチスルーの両者に影響する。すなわち、通常のＭ
ＯＳＦＥＴでは、しきい値の設定に加えて、パンチスル
ーの抑制という観点からも不純物を導入する。従って、
仮にしきい値電圧を設定するために不純物を導入しなく
てもよい構造が形成できたとしても、パンチスルー抑制
のために導入した不純物が、しきい値に影響を与え、前
記第一、第二の課題を引き起こすという問題がある。し
かし、上に述べた本発明の実施例では、パンチスルーを
起こしにくいＳＯＩ構造を用いるので、パンチスルー抑
制の観点からも不純物を導入する必要がなく、前記第
一、第二の課題が解決される。 なお、Ｔ_mの値は、上
に述べた範囲内において、必要なしきい値電圧を満たす
ように設定すればよい。例えば、ｎチャネルトランジス
タでしきい値電圧が正の値となるように設定する。図３
８から、これはＴ_m以上の場合であるから、Ｔ_mの値を
３．５ｎｍ以上とするのが望ましい。このことは、特に
ＣＭＯＳ回路等、正のしきい値電圧を必要とする回路に
おいて重要である。また、オフ電流（ゲート電極に０Ｖ
を印加した場合のドレイン電流）を、ゲート電極にしき
い値電圧を印加した場合にくらべて２桁小さくしようと
すると、しきい値電圧は約０．１２Ｖ以上とする必要が
あるので、これを満たすようにＴ_mを設定する。この場
合、図３８からＴ_mは１１ｎｍ以上であることが好まし
い。また、一般に１．２〜１．５Ｖ程度の電源電圧で動
作するＣＭＯＳ回路では、しきい値電圧を０．２〜０．
３Ｖに設定することで、動作速度、リーク電流およびノ
イズマージンを同時に良好に保ことができると考えられ
ているので（タウア他、１９９７、アイ・イー・ディー
・エム テックニカルダイジェスト、２１５頁）、これ
を満たすようにＴ_mを設定することが望ましい。この場
合、図３８から、Ｔ_mは１８ｎｍ〜３０ｎｍの範囲が望
ましい。

【００５５】また例えば、図３６の従来例では、第一の
ゲート電極（ｐ⁺ポリシリコン、Ｍｏ、Ｍｏシリサイ
ド）の仕事関数が、通常のトランジスタでゲート電極と
して用いられる材料であるｎ⁺ポリシリコンよりも大き
い。この場合、トランジスタのしきい値電圧が高くなり
すぎるという問題が発生する。しきい値電圧は、チャネ
ル形成領域の不純物濃度とゲートの仕事関数に依存する
が、チャネル形成領域への不純物ドーピングはパンチス
ルー（不要な導通による漏れ電流の発生）の抑制のため
にも必要であるので、パンチスルーを抑制するためのド
ーピングを行うと、しきい値電圧が高くなりすぎ、実際
の素子に適用することができない。これはしきい値が第
一のゲート電極の仕事関数に依存するために、前記第三
の課題と同様の問題が発生するものと言える。これにつ
いても本発明では、第一のゲート電極長を４０ｎｍ以下
にすると、第一、第二のゲート電極による電界が顕著に
干渉することを利用し、しきい値が高くなり過ぎること
を防ぎ、最適なしきい値を得られるように設定すること
ができる。従って、本発明を図３６の従来例に適用する
と、第一のゲート電極の仕事関数を実効的に下げること
ができるので、しきい値電圧が高くなり過ぎるという問
題を解決し、回路への適用が可能になる。

【００５６】また、本発明の構造では、しきい値電圧は
第一のゲート電極の電界と、第二のゲート電極のうち第
一のゲート電極に隣接する領域の電界との干渉によって
決まる。従って、第二のゲート電極長（図１中の水平方
向における第二のゲート電極の横方向の長さ）が大きい
場合には、第二のゲート電極のうち外側部分（ソース・
ドレイン領域に隣接する部分）はしきい値電圧に関与し
ない。従って、第一のゲート電極長が一定であれば、第
二のゲート電極長が大きくなっても、しきい値に関与し
ない外側部分の長さが変化するだけであるので、しきい
値電圧はゲートの全長に依存しなくなる。すなわち短チ
ャネル効果が抑制される。図３６、図３７の従来例にお
いても、短チャネル効果の抑制（電界を緩和することに
よる効果）が主張されているが、本発明はこれらとは異
なる原理（第二のゲート電極の長さが、しきい値に与え
る影響が小さいという効果）によって短チャネル効果を
抑制するものであり、その効果は従来例よりも優れる。
なおこの効果は、本発明の主張する第一、第二のゲート
電極の電界の干渉が起きる構成によって得られるもので
ある。

【００５７】また、通常の電界効果型トランジスタで
は、ソース・ドレイン領域が不純物の拡散によって、ゲ
ート電極の下に入り込むと、二つのソース・ドレイン領
域間の距離（実行チャネル長）が小さくなり、その結果
しきい値電圧が変動する。しかし、本発明の構造では、
第一のゲート電極の下部の電位が第二のゲート電極の電
界の干渉を受けて変化するものであるから、第二のゲー
ト電極の下部の構造はしきい値電圧にあまり影響しな
い。従って、ソース・ドレイン領域が不純物の拡散によ
って、ゲート電極の下に入り込んでも、それが第二のゲ
ート電極下部に一部入り込む程度であれば、しきい値電
圧の変動が小さいので、ソース／ドレイン不純物の横方
向の拡散に起因する、素子の特性バラツキが抑制され
る。

【００５８】また、第一のゲート電極が第二のゲート電
極に挟まれた組み合わせを二組以上連続して接続しても
同じ効果が得られるが、ゲートの全長を短くするために
は、ゲート電極の構成要素は少ないほうがよい。従っ
て、第一のゲート電極を二つの第二のゲート電極で挟ん
だ上記三層構造が、素子の微細化から最も望ましい。ま
た、ソース・ドレイン領域の入れ替えに対して対称にな
るという要請も、この三層構造は満たしている。

【００５９】なお、本発明に関する記述においては、特
開昭６０−４３８６３号公報の記述とは異なり、ソース
・ドレイン領域の導電型を第一導電型と呼ぶ。これは、
ＳＯＩトランジスタ等において、チャネル形成領域の導
電型が必ずしもソース・ドレイン領域とは逆の導電型と
はならない場合があり、特開昭６０−４３８６３号公報
のように、チャネル形成領域をなす基板を第一導電型、
ソース・ドレイン領域を第二導電型と定義できない場合
があるためである。なお、電界効果型トランジスタの導
電型(チャネルタイプ)は、ソース・ドレイン領域の導電
型と必ず一致するので、本発明の説明において第一導電
型と説明される導電型は、トランジスタのチャネルタイ
プと一致する。

【００６０】次に、図１に示す構造において一部を変化
させた構造例を説明する。

【００６１】ソース・ドレイン領域は、第一、第二のゲ
ート電極の境界部の下に達しなければ、その一部が、第
二のゲート電極の下に入り込んでもよい(図３)。これ
は、第一、第二のゲート電極による電界を干渉させ、し
きい値電圧を設定するものであるから、第二のゲート電
極の少なくとも一部がチャネル形成領域上にあればよい
からである。

【００６２】また、第二のゲート電極の下部では、ゲー
ト絶縁膜の厚さが、第一のゲート電極の下部よりも薄く
てもよい(図４)。第二のゲート電極下の酸化膜を薄くす
ると、ソース・ドレイン領域からの電界がゲート電極で
終端されるので、短チャネル効果の抑制に対して有利に
なる。一方、第一のゲート酸化膜は、それが厚いほどし
きい値が低くなるので、しきい値を高めに設定し、かつ
短チャネル効果を抑制したい場合にこの構造は有効であ
る。

【００６３】この構造は、後述の図１０〜図１８に示す
製造方法において、第一のゲート電極のエッチング後に
酸化膜をオーバーにエッチングした場合、あるいは後述
の図１９〜図２６に示す製造方法において、第二のゲー
ト電極を形成後に中央部の酸化膜を酸化等により厚くし
た場合、酸化膜をＣＶＤ等により再度堆積した場合に形
成される。

【００６４】また、逆に、第二のゲート電極の下部で
は、ゲート絶縁膜の厚さが、第一のゲート電極の下部よ
りも厚くてもよい(図５)。第二のゲート電極の下の絶縁
膜を厚くすると、第二のゲート電極とソース・ドレイン
領域間の電界が弱くなる。但し、この場合、ソース・ド
レイン領域からの電界を第二のゲート電極が終端する効
果は弱くなる。従って、ゲート長が比較的長い場合（例
えば０．２５μｍ）等、短チャネル効果を抑制する必要
は低く、そのかわりリーク電流を抑制する必要等からソ
ース・ドレイン領域とゲート間の電界を抑制したい場合
（例えばダイナミックメモリに用いられる素子）には、
この構造が有効となる。この構造は、後述の図１０〜図
１８の製造方法において、第一のゲート電極のエッチン
グ後に再度の酸化を行った場合、あるいは後述の図１９
〜図２６の製造方法において、第二のゲート電極を形成
後に中央部の酸化膜をエッチング等により薄膜化した場
合等に形成される。

【００６５】第二のゲート電極長(図６の断面の水平方
向)は、第一のゲート電極長と同じでもよく(図６)、ま
た第一のゲート電極よりも薄くてもよい(図７)。また、
ソース・ドレイン領域のうち一部が、第一導電型でソー
ス・ドレイン領域よりも不純物濃度の低いＬＤＤ領域２
１であってもよい(図８)。また、ソース・ドレイン領域
のうち一部が、第一導電型でソース・ドレイン領域と同
程度に不純物濃度が高く、ソース・ドレイン領域の他の
部分よりも浅く形成された、エクステンション領域２２
(図９)であってもよい。但し、いずれの場合において
も、本発明においては第二のゲート電極の少なくとも一
部は、ＬＤＤ領域やエクステンション領域ではない、チ
ャネル形成領域の上部に必ず位置しなければならず、第
一のゲート電極長Ｔ_mは、第一、第二のゲート電極から
の電界が顕著に干渉する範囲（４０ｎｍ以下）に設定さ
れなければならない。

【００６６】次に、トランジスタ構成の具体的な寸法を
実施形態の一例として示す。

【００６７】図１は、本発明による電界効果型トランジ
スタの断面図である。シリコンウエハよりなる支持基板
１上に厚さ４００ｎｍのＳｉＯ₂よりなる埋め込み酸化
膜２を介して、厚さ１０ｎｍの単結晶シリコンよりなる
半導体層３(ＳＯＩ層)が設けられるＳＯＩ基板におい
て、半導体層上に厚さ３ｎｍの熱酸化膜よりなるゲート
絶縁膜４を介して、幅(図１の断面における水平方向)２
０ｎｍ、厚さ(高さ方向)１００ｎｍの、ＴｉＮよりなる
第一のゲート電極７が設けられる。第一のゲート電極７
の両側には、ゲート絶縁膜４上に、ゲート電極７の側面
に接して、幅(図１の断面における水平方向)５０ｎｍの
第二のゲート電極８が設けられる。第二のゲート電極の
両側の半導体層３には、リンが高濃度(例えば１０¹⁹ｃ
ｍ^-3)に導入されたｎ⁺型のソース・ドレイン領域６が形
成される。第一、第二のゲート電極の下部、ソース・ド
レイン領域６に挟まれた領域は、電子によるチャネルが
形成される、チャネル形成領域９を成す。

【００６８】ここで、半導体層３の厚さは、通常５ｎｍ
から１００ｎｍの範囲である。５ｎｍ以上とするのは量
子力学的サイズ効果（サブバンド準位の変動）の影響を
抑制するためであり、１００ｎｍ以下とするのは、素子
特性の良い完全空乏化型素子を形成しやすいからであ
る。短チャネル効果の抑制効果をより強く求め、量子力
学的サイズ効果の影響が出てもよい場合はこれよりも薄
くしてもよい。また、高耐圧ＭＯＳ等においてゲート長
が長く(例えば１ミクロン以上)、短チャネル効果が発生
しにくい場合や、ＬＳＩにおいても完全空乏化型素子を
形成しない場合（部分空乏化型素子を用いる場合）等
は、半導体層の厚さを１００ｎｍ以上としてもよい。ソ
ース・ドレイン領域に導入される不純物は、ひ素でもよ
い。また、ソース・ドレイン領域は、チャネル形成領域
表面よりも、上に突起する、エレベーティッド型の構造
を持っていてもよい。また、半導体層は多結晶半導体で
あってもよい。この場合、単結晶層である場合と比べ
て、漏れ電流の増加、粒界散乱による電流の減少などが
起きるが、基板を容易に製造できるという、長所を持
つ。

【００６９】埋め込み酸化膜２の厚さは、本発明の効果
を得るに当たって、特に制限はない。通常、張り合わせ
技術によって作製されたＳＯＩ基板では、埋め込み酸化
膜は１ミクロンから２ミクロン程度、ＳＩＭＯＸ技術に
よって作製されたＳＯＩ基板では、８０ｎｍから４００
ｎｍ程度であるが、これらより薄い場合、厚い場合にお
いても、本発明は適用できる。また、埋め込み酸化膜に
代えて、サファイア等の厚い絶縁基板を持ち、支持基板
１を持たない構造にも適用できる。

【００７０】ゲート絶縁膜の厚さは通常２ｎｍから２０
ｎｍ程度である。これより薄いと、トンネル電流によ
り、ゲート電極からの漏れ電流が発生するが、素子の用
途上漏れ電流が多くてもよい場合は、これより薄い絶縁
膜を用いてもよい。また、２０ｎｍ以下とするのはＬＳ
Ｉ用の素子として一般に要求されるだけのドレイン電流
を得るためであるが、高耐圧素子等において、ドレイン
電流よりもゲート酸化膜中の電界緩和が重要な場合はこ
れよりも厚くてもよい、また、ゲート絶縁膜はＳｉＯ₂
であっても、それ以外の絶縁体、例えばＳｉ₃Ｎ₄、Ｔａ
₂Ｏ₅等であってもよい。また、複数の材料が積層された
ものであってもよい。

【００７１】ゲート電極の全長(第一のゲート電極、二
つの第二のゲート電極の合計、図１断面の水平方向の長
さ)は、例えば３０ｎｍから０．６ミクロン程度の範囲
とする。これはＬＳＩ用のトランジスタを想定した場
合、通常使われている寸法、及び将来使われるといわれ
ている寸法であるが、高耐圧ＭＯＳ等、他の用途に適用
する場合は、これより大きくてもよい。

【００７２】また、ｎチャネルトランジスタにおいて第
一のゲート電極はｐ⁺ポリシリコン、Ｍｏ、Ｗ、Ｔａ等
の金属、金属シリサイド、ＴｉＮ等の金属化合物等であ
ってもよい。また、第一のゲート電極がｐ⁺ポリシリコ
ンの場合は、第二のゲート電極がＭｏ、Ｗ、Ｔａ等の金
属、金属シリサイド等であってもよい。これらの材料の
中では、ｐ⁺ポリシリコンの仕事関数が最も大きく、次
がＭｏ、Ｗ、Ｔａ、あるいはタングステンシリサイド等
の金属シリサイド、ＴｉＮであり、ｎ⁺ポリシリコンの
仕事関数が最も小さい。これらの材料、あるいはこれら
以外の材料も含めて、第二のゲート電極の仕事関数が第
一のゲート電極よりも小さくなるように設定されればよ
い。なお、しきい値を０．５Ｖ以下に設定する場合は、
第一のゲート電極を金属、または金属シリサイドとし、
第二のゲート電極をｎ⁺ポリシリコンとする組み合わせ
が、必要なしきい値電圧が得られるためには適当であ
る。ｐチャネルトランジスタの形成する場合、ソース・
ドレイン領域はホウ素を導入したｐ⁺型とし、第二のゲ
ート電極の仕事関数が第一のゲート電極よりも大きくな
るように設定する。例えば、第一のゲート電極をＴｉ
Ｎ、第二のゲート電極をｐ⁺ポリシリコンで形成する。

【００７３】なお、チャネルドーピングを行わない場
合、ｎチャネルトランジスタにおいてしきい値電圧が正
の値を持つためには、第一のゲート電極の材料が、ソー
ス・ドレイン領域よりも仕事関数が大きくなければなら
ない。ｐチャネルトランジスタにおいてしきい値電圧が
負の値を持つためには、第一のゲート電極の材料が、ソ
ース・ドレイン領域よりも仕事関数が小さくなければな
らない。

【００７４】図３に、図１の構造において、ソース・ド
レイン領域が幅１０ｎｍに渡って第二のゲート電極の下
部に入り込んだ場合を示す。第二のゲート電極の一部が
チャネル形成領域上にかかっていれば、先に述べたよう
に、その一部が図３のようにソース・ドレイン領域上に
あっても、本発明の効果は代わらない。

【００７５】図４の構造では、ゲート絶縁膜の厚さを、
例えば、第一のゲート電極の下においては５ｎｍ、第二
のゲート電極の下では３ｎｍとする。図５の構造では、
ゲート絶縁膜の厚さを、例えば、第一のゲート電極の下
においては３ｎｍ、第二のゲート電極の下では５ｎｍと
する。

【００７６】図６に、図１の構造において、第二のゲー
ト電極の幅が第一のゲート電極と同じ場合(例えば幅２
０ｎｍ)を示す。また図７に、図１の構造において、第
二のゲート電極の幅が第一のゲート電極よりも小さい場
合を示す。例えば、第一のゲート電極の幅を２０ｎｍ、
第二のゲート電極の幅を１５ｎｍとする。

【００７７】次に、図１０〜図１２を参照して製造方法
を説明する。

【００７８】図１０に示すように、シリコン基板３１上
に厚さ４００ｎｍのＳｉＯ₂よりなる埋め込み酸化膜３
２を介して、厚さ１２ｎｍの単結晶シリコンよりなる半
導体層３３(ＳＯＩ層)が設けられるＳＯＩ基板におい
て、半導体層３３の表面を熱酸化し、厚さ３ｎｍのＳｉ
Ｏ₂よりなるゲート絶縁膜３４を形成する。続いて、全
面にＣＶＤ法またはスパッタ法により厚さ１００ｎｍの
ＴｉＮ膜を堆積し、その上部にフォトレジスト３６を幅
３０ｎｍにパターニングする。ここで３０ｎｍという微
細なパターンを得るには、レジストの露光には電子ビー
ムによる直接描画技術(ＥＢ直描、例えば、日経マイク
ロデバイス、１９９７年１１月号、１４１〜１４４ペー
ジに記載)を用い、レジストとしてはカリックスアレー
ン、クロルメチル化カリックスアレーン等の環状の分子
構造を持つ材料を用いればよい。フォトレジスト３６を
マスクにＲＩＥ(反応性イオンエッチング)によりＴｉＮ
膜をパターニングし、ＴｉＮよりなる、厚さ５０ｎｍ、
幅３０ｎｍの第一のゲート電極３５を形成し、図１０の
構造を得る。

【００７９】ＳＯＩ素子では素子分離部(ＬＯＣＯＳ)の
段差が小さいので、ＴｉＮをパターニングする際に、素
子分離端の段差部にＴｉＮのエッチング残りが生じにく
い。従ってエッチング残りを防ぐことを目的としたオー
バーエッチングを少くできる。オーバーエッチングは第
一のゲート電極の両側の領域でゲート酸化膜にダメージ
を与えるが、オーバーエッチングを抑制できるので、ゲ
ート酸化膜へのダメージを抑制できる。バルク基板上に
素子を形成する場合は、トレンチ分離等の段差の少い素
子分離を用いることにより、同様にオーバーエッチング
の問題を解決できる。

【００８０】次に、図１１に示すように、全面に厚さ５
０ｎｍのｎ⁺ポリシリコン３７(ドープトポリシリコン)
を、ＣＶＤにより堆積する。次に、ＲＩＥによる異方性
エッチングにより、ｎ⁺ポリシリコンを厚さ５０ｎｍに
わたってエッチバックし、第一のゲート電極３５の側面
に、幅５０ｎｍのｎ⁺ポリシリコン３７よりなる、第二
のゲート電極を形成する。続いて、第一、第二のゲート
電極をマスクに、半導体層３３に高濃度のリンを導入
し、第一、第二のゲート電極の外側にｎ⁺型のソース・
ドレイン領域３８を形成する(図１２)。ゲート電極の下
部が、チャネル形成領域３９となる。 ソース・ドレイ
ン領域の形成は、例えば低加速電圧のイオン注入を用い
る。あるい、第一、第二のゲート電極をマスクに、ゲー
ト電極の外側の領域のゲート絶縁膜をＲＩＥにより除去
し、続いて全面にリンガラス(ＰＳＧ)を堆積し、８５０
℃で１０秒の熱処理を行うことにより、リンをＰＳＧか
ら半導体層３３に拡散させ、ソース・ドレイン領域を形
成する。また、ＰＳＧ堆積前に、第二のゲート電極の外
側に酸化膜の側壁を設けることにより、リンの拡散が第
二のゲート電極の下部に侵入することを抑制してもよ
い。第二のゲート電極は、最初不純物を含まないポリシ
リコン(ノンドープポリシリコン)を堆積し、ソース・ド
レイン領域の形成と同時にＰＳＧからリンを拡散して、
これをｎ⁺型になるようにしてもよい。

【００８１】また、ゲート酸化膜を５ｎｍとあらかじめ
厚めに設定し、第一のゲート電極形成のためのＲＩＥに
おいてオーバーエッチングを行い、第一のゲート電極の
両側の酸化膜を少し削りとるか、あるいは、第一のゲー
ト電極をマスクに、短時間の酸化膜エッチングを行う
と、図４に示すように、第二のゲート電極下部でゲート
絶縁膜が薄くなるような構造が得られる。

【００８２】なお、ここでオーバーエッチング時におけ
る酸化膜の削り取りは、ＲＩＥ工程において、酸化膜に
対するＴｉＮの選択性が低い場合に顕著である。また、
第一のゲート電極加工後に、短時間の熱酸化を行うと、
第一のゲート電極の外側では酸化膜厚が大きくなり、図
５のような形状が得られる。

【００８３】第二の実施形態 上記の第一の実施形態の各種の構造に対して、絶縁体上
の半導体層および埋め込み酸化膜を、通常のバルク基板
に置き換えてもよい。その例を図２の断面図に示す。

【００８４】ホウ素を５×１０¹⁷ｃｍ^-3含むｐ^-シリコ
ン基板１０上に、厚さ３ｎｍの熱酸化膜よりなるゲート
絶縁膜４を介して、幅(図２の断面における水平方向)２
０ｎｍ、厚さ(高さ方向)１００ｎｍの、ＴｉＮよりなる
第一のゲート電極７が設けられる。 第一のゲート電極
７の両側には、ゲート絶縁膜４上に、ゲート電極７の側
面に接して、幅(図２断面における水平方向)５０ｎｍの
第二のゲート電極８が設けられる。第二のゲート電極の
両側のシリコン基板上には、ひ素が高濃度(例えば１０
¹⁹ｃｍ^-3)に導入された、深さ０．１５ミクロンのｎ⁺型
のソース・ドレイン領域６が形成される。第一、第二の
ゲート電極の下部、ソース・ドレイン領域６に挟まれた
領域は、電子によるチャネルが形成される、チャネル形
成領域９を成す。

【００８５】図２の構造は、絶縁体上に半導体層を有す
る構造（ＳＯＩ構造）に代えて、通常の半導体基板１０
を用い、ソース・ドレイン領域は半導体基板表面に設け
たものである。この場合、不純物はパンチスルーの抑制
に必要なだけの量でよいので、ドーピング量を抑制で
き、第一、第二の課題を軽減できる。例えば、パンチス
ルーを抑制するための不純物を導入した場合、図３５の
従来例のように、ゲートの仕事関数によってしきい値を
制御しようとすると、しきい値が高くなりすぎるが、本
発明では第一のゲート電極による障壁形成能力が弱めら
れることを利用し、しきい値が高くなり過ぎることを防
ぎ、最適なしきい値を得ることができる。

【００８６】第三の実施形態 図１３を参照して第三の実施形態について説明する。前
記の製造工程において、第二のゲート電極の形成後に、
その側面に厚さ２０ｎｍの酸化膜をＣＶＤ法により堆積
し、これをエッチバックして酸化膜側壁４０を形成す
る。エッチバック時に、酸化膜側壁よりも外側に位置す
るゲート絶縁膜は、同時に除去される。次に、選択エピ
タキシャル法によって、酸化膜側壁４０の外側の半導体
層３３上に、ｎ⁺型シリコンよりなるエピタキシャル層
４１を厚さ３０ｎｍに成長させる。エピタキシャル成長
時にリンを含むガスを混入させることにより、エピタキ
シャル層４１をｎ⁺型とすることができる。この時、ｎ⁺
ポリシリコン層３７の上部にもｎ⁺型の多結晶層４２が
成長するが、これは素子特性に影響を与えない。続い
て、短時間の熱処理（例えば８５０℃で１０秒）によ
り、エピタキシャル層からリンを半導体層３３に拡散さ
せることにより、ソース・ドレイン領域３３を形成す
る。

【００８７】第四の実施形態 図１４〜図１８を参照して、他の実施の形態の構成およ
び製造方法を説明する。 シリコン基板３１上に、厚さ
４００ｎｍのＳｉＯ₂よりなる埋め込み酸化膜３２を介
して、厚さ１０ｎｍの単結晶シリコンよりなる半導体層
３３（ＳＯＩ層）が設けられるＳＯＩ基板において、全
面にＣＶＤ法により厚さ１００ｎｍのＳｉＯ₂膜を堆積
し、これをＥＢ露光によるリソグラフィと、ＲＩＥによ
るエッチング等によって、幅１２０ｎｍに加工し、図１
４に示すようにダミー酸化膜５１を形成する。

【００８８】次に、選択エピタキシャル成長により、図
１４に示すように、ダミー酸化膜５１の両側に高濃度の
リンを含んだｎ⁺型単結晶シリコンよりなる厚さ５０ｎ
ｍのエピタキシャル層４１を形成する。

【００８９】次に、ＨＦ（フッ酸）によりダミー酸化膜
を除去する。続いて、厚さ３０ｎｍの酸化膜をＣＶＤに
より全面に堆積し、ＲＩＥによりこれをエッチバックす
ることにより、エピタキシャル層４１の側面に、図１５
に示すように、側壁酸化膜５２を設ける。短時間の熱処
理を行い（例えば８５０℃で１０秒）、エピタキシャル
層４１中のリンを半導体層３３中に拡散させ、ｎ⁺型の
ソース・ドレイン領域３８を形成する（図１５）。

【００９０】次に、半導体層３３の表面を熱酸化し、厚
さ３ｎｍのＳｉＯ₂よりなるゲート絶縁膜３４を形成す
る。続いて、全面にＣＶＤ法またはスパッタ法により厚
さ５０ｎｍのｎ⁺ポリシリコン（ドープトポリシリコ
ン）層５３を堆積する（図１６）。

【００９１】次に、ＲＩＥによりｎ⁺ポリシリコン層５
３をエッチバックし、これを図１７に示すように側壁酸
化膜５２の側面にのみ残し、ｎ⁺ポリシリコン層５３よ
りなる第二のゲート電極を形成する。次に、厚さ７０ｎ
ｍのＷ層５４をＣＶＤまたはスパッタにより堆積する
（図１７）。

【００９２】その上に、レジスト５５を電子ビーム露光
等を用いて幅１２０ｎｍに加工し、これをマスクにＷ層
をＲＩＥ等によって加工すれば、第二のゲート電極（ｎ
⁺ポリシリコン５３）に挟まれた領域のＷ層が第一のゲ
ート電極５４となる（図１８）。ここで、図１６に示す
形状の形成後、ｎ⁺ポリシリコン層５３をエッチバック
した後に、オーバーエッチングにより露出部の酸化膜を
削り取るか、ＲＩＥ等により酸化膜を軽くエッチングす
ると、図５に示すような、第一のゲート電極下のゲート
酸化膜が第二のゲート電極下のゲート酸化膜より薄い形
状が得られる。

【００９３】第五の実施形態 図１９〜図２４を参照して、他の実施の形態及びその製
造方法を説明する。

【００９４】シリコン基板３１上に、厚さ４００ｎｍの
ＳｉＯ₂よりなる埋め込み酸化膜３２を介して、厚さ１
０ｎｍの単結晶シリコンよりなる半導体層３３（ＳＯＩ
層）が設けられるＳＯＩ基板において、その表面に熱酸
化により厚さ２０ｎｍのパッド酸化膜６０を形成し、続
いて全面にＣＶＤ法により厚さ１００ｎｍのＳｉ₃Ｎ₄膜
を堆積し、これをＥＢ露光によるリソグラフィとＲＩＥ
によるエッチング等によって幅１２０ｎｍに加工し、ダ
ミー窒化膜６１を形成する。次に、ダミー窒化膜６１の
両側の半導体層に高濃度のリンを導入し、ソース・ドレ
イン領域３８を形成し、全体を厚さ１２０ｎｍのＣＶＤ
酸化膜６２で覆う（図１９）。ここでソース・ドレイン
領域は、イオン注入、プラズマドーピング、ＰＳＧから
の拡散等を用いて形成してもよく、また、図１４及び図
１５に示す実施形態のようにエピタキシャル成長を用い
てもよい。

【００９５】続いて、図２０に示すように、ＣＶＤ酸化
膜６２に、フォトリソグラフィとＲＩＥにより開口部７
０を設け、ダミー窒化膜６１の上部を露出させる。この
時、ダミー窒化膜の上部にＣＶＤ酸化膜が残ることの無
いように、開口部７０はダミー窒化膜よりも広くする。
例えば、両側に０．２μｍずつ広くとる。このとき、Ｒ
ＩＥによってダミー窒化膜を露出させるのでは無く、Ｃ
ＭＰ（ケミカルメカノポリッシュ：化学機械的研磨）に
よって窒化膜上部のＣＶＤ酸化膜による突起を削りとる
ことによって、ダミー窒化膜６１の上部を露出させても
よい（図２１）。ＣＭＰによって窒化膜上部を露出させ
る方法では、開口部７０を設けるためのリソグラフィを
行う必要が無くなり、工程を短縮できる。また、形成さ
れる形状が平坦になるという長所がある。一方リソグラ
フィとＲＩＥによりダミー窒化膜を露出させる工程で
は、ＣＭＰ装置を新たに導入せずに、既存の装置により
製造できるという長所がある。

【００９６】続いて、熱リン酸によるウエットエッチン
グにより、ダミー窒化膜６１を除去する。そして希フッ
酸によりパッド酸化膜６０を除去する。この時、ＣＶＤ
酸化膜６２の表面も一部エッチングされる。続いてＣＶ
Ｄにより、厚さ２０ｎｍの酸化膜を堆積し、これをエッ
チバックすることにより、酸化膜側壁４０を形成する
（図２２）。酸化膜側壁４０は、窒化膜６１とパッド酸
化膜６０のエッチングにより形成されたＣＶＤ酸化膜開
口の側壁部の表面形状を整えるためのものであり、省略
してもよい。

【００９７】続いて、全体にｎ⁺ドープトポリシリコン
を４５ｎｍ堆積し、ＲＩＥによりこれをエッチバックし
て、ＣＶＤ酸化膜６２の側面（あるいは酸化膜側壁４０
の側面）に、ｎ⁺ポリシリコン層５３を設ける（図２
３）。ここで、ｎ⁺ポリシリコンに代えて、ｎ⁺型ドープ
トアモルファスシリコンを用いてもよい。

【００９８】続いて、全面にＷ層５４、あるいはＴｉＮ
等の金属、金属化合物を堆積し、これをフォトリソグラ
フィとＲＩＥにより加工し、図２４に示すようにゲート
電極を形成する。ここで、Ｗ層５４は第一のゲート電
極、ｎ⁺ポリシリコン５３は第二のゲート電極となる。
また、第一のゲート電極の加工は、フォトリソグラフィ
とＲＩＥを用いるのではなく、ＣＭＰによるエッチバッ
クを行い、後述する図２６と同様に、第一のゲート電極
の上端と、第一のゲート電極を埋め込んだＣＶＤ酸化膜
６２等の絶縁膜の表面が平坦になる形状としてもよい。
ＣＭＰを用いることの長所／短所は前述と同じである。

【００９９】なお、第一、三、四、五の各実施形態に記
載の各製造方法は、第一、第二の実施形態の各種構造、
寸法、材料からなる素子の製造に適用することができ
る。また、各製造方法を構成する一部の工程を選択し
て、第一、第二の実施形態の各種構造の製造に用いても
よい。また、第四、第五の実施形態に記載の、第一のゲ
ート電極を形成する材料が第二のゲート電極上に延長さ
れる構造を、第一、第二の実施形態の各種構造、寸法、
材料からなる素子に適用してもよい。

【０１００】なお、上述の製造方法のうち、ダミーパタ
ーンの上部の絶縁膜をＣＭＰにより除去することによ
り、ダミーパターンを露出させる工程、ダミーパターン
除去後の開口部の空隙中にゲート電極材料を埋め込んだ
後、これをＣＭＰにより平坦化する工程は、ゲート電極
が単一の材料から構成されるトランジスタの製造に用い
てもよい（図４６、図４７）。

【０１０１】また、ダミーパターン上の絶縁膜に設ける
開口部は、少なくとも、ダミーパターンの一部が露出す
るように形成されていればよい。これにより、ウェット
エッチングによるダミーパターンの除去と、ＣＶＤ等に
よるゲート電極材料の埋め込みが可能となり、ゲート電
極を形成することができる。但し、第一のゲート電極と
第二のゲート電極が組み合わされたゲート電極を形成す
る場合には、第二のゲート電極となる側壁を異方性エッ
チバックによって形成する必要から、少なくとも第一の
ゲート電極を形成しようとする位置の上部には、開口部
が設けられていることが好ましい。より好ましくは、ダ
ミーパターン上の絶縁膜に設けられる開口部は、ダミー
パターンの上部全体を露出させるように設けることが望
ましい。ダミーパターン上の絶縁膜に設けられる開口部
がダミーパターンよりも狭すぎると、導電性材料をＣＶ
Ｄ等により埋め込む時に、開口部内に導電性材料が均一
に埋め込まれるより以前に、開口部の上部が導電性材料
によって塞がれる虞があるが、ダミーパターンの上部全
体を露出させることで、より均一に開口部内に導電性材
料を埋め込むことができる。その際、開口部を設ける工
程はＣＭＰにより行うことが好ましい。ＣＭＰにより開
口部を設ける工程は、ダミーパターンの上部全体を露出
させることが容易であるという長所を持つ。また、ダミ
ーパターン上の絶縁膜に設けられる開口部がダミーパタ
ーンより大きくてもよい。これにより、形成されるゲー
ト電極の上部の幅が広くなり、ゲート電極の断面積（図
２４参照。図２４の断面における断面積）が大きくなる
ので、寄生抵抗の低減に寄与する。

【０１０２】上述の製造方法において、ＣＭＰを用いる
と、ダミーパターン上部の絶縁膜を除去してダミーパタ
ーンを露出させる際に、フォトリソグラフィ工程を行う
必要がなく、工程が簡略化され工程における負担が軽減
されるとともに、フォトリソグラフィに伴うパターンの
位置ズレによる不良を削減できる。また、上に述べたよ
うに、平坦な形状が得られる。また、開口部の空隙中に
導電性材料を埋め込んだ後、ＣＭＰにより導電性材料を
加工し、ゲート電極を得る製法を用いると、平坦な構造
が得られる。

【０１０３】また、ダミーパターンを用いることによ
り、ダミーパターンをマスクにソース・ドレイン領域を
加工することができるので、ソース・ドレイン領域を形
成するための熱処理の影響をゲート電極が受けない。

【０１０４】これらの製造方法の長所は、第一及び第二
の実施形態に述べたトランジスタの製造に対しても、そ
れら以外のトランジスタの製造に対しても同様である。

【０１０５】また、本発明におけるダミーパターンを用
いる製造方法は、第一及び第二のゲート電極を有し、図
１の構造とは異なる目的を持ち、異なる寸法、仕事関数
の構成を持つトランジスタ（例えば図３６の構造等）に
適用してもよい。これらの製造方法の長所は、第一には
パターンの形成が容易であることである。一般にゲート
電極は大きいほど加工が容易である。しかし、先に第一
のゲート電極を形成し、その側壁に第二のゲート電極を
設ける工程では、ゲート長（第一及び第二のゲート電極
を合わせた全長）よりも小さい寸法に、第一のゲート電
極をリソグラフィにより形成することが強いられる。し
かし、本発明の製造方法は、ゲートの全長に等しいダミ
ーパターンをリソグラフィにより形成すればよいので、
リソグラフィ工程の負担が軽減される。第二には熱の影
響の低減である。ダミーパターンをマスクにソース・ド
レイン領域を形成後に第一及び第二のゲート電極を形成
するので、ソース・ドレイン領域を形成する際の熱処理
によって、第一及び第二のゲート電極の界面で化学反
応、あるいは界面間のイオンの移動が起きることがな
い。

【０１０６】第六の実施形態 本発明においては、以上の各実施形態の各種構造におい
て、第一のゲート電極と第二のゲート電極の間に薄い酸
化膜（または窒化膜等の他の絶縁膜）を挟んでもよい
（例えば図２６、図２７、図２８）。また、上述の各製
造方法において、第一のゲート電極と第二のゲート電極
の間に薄い酸化膜（または窒化膜等の他の絶縁膜）を挟
み込む工程を付加してもよい。これについて説明する。

【０１０７】第一のゲート電極と第二のゲート電極の間
の薄い酸化膜６３が厚すぎると、その下部ではチャネル
が形成され難くなるので、この膜厚は薄いほうがよい。
シミュレーションからは、膜厚が１ｎｍ以下であれば電
流への影響はなく、１０ｎｍ以下であれば電流の劣化は
あるがその影響は軽微であることが確かめられた。

【０１０８】薄い酸化膜６３を形成することで、第一の
ゲート電極と第二のゲート電極間の不純物の拡散や、化
学的反応（例えば、第一のゲート電極の金属と第二のゲ
ート電極のポリシリコンが反応してシリサイド化するこ
と）を抑制できる。第一のゲート電極と第二のゲート電
極間の不純物拡散が低減できるので、第一のゲート電極
にｐ⁺ポリシリコン、第二のゲート電極にｎ⁺ポリシリコ
ンを用いる等、第一、第二のゲート電極として導電型の
異なる半導体を用いることもできる。

【０１０９】この薄い酸化膜を有する構成の製造方法に
ついて述べる。図２３の形状を形成後、ｎ⁺ポリシリコ
ン５３の表面を２ｎｍ酸化し、図２５に示すように薄い
酸化膜６３を形成する。この時、ゲート酸化膜４も中央
部において厚くなる。続いて、Ｗを埋め込み、ＣＭＰに
より平坦化して図２６の形状を得る。この時、ｎ⁺ポリ
シリコン５３上部の薄い酸化膜６３は、熱酸化後に、例
えばＲＩＥにより除去する。この時、ゲート酸化膜の中
央部の厚さも再び薄くなる。あるいは、少量のＷをＣＶ
ＤとＲＩＥにより一旦ｎ⁺ポリシリコン５３の間に埋め
こみ、ゲート酸化膜４を保護した後にＲＩＥやウエット
エッチングによって、ｎ⁺ポリシリコン５３上部の薄い
酸化膜６３を除去してもよい。ここで、ｎ⁺ポリシリコ
ン５３が第二のゲート電極、Ｗ５４が第一のゲート電極
となる。

【０１１０】また、図２７及び図２８に、図１０〜図１
３の工程において、第一のゲート電極としてｐ⁺ポリシ
リコン、第二のゲート電極としてｎ⁺ポリシリコンを用
いて、これらの間に薄い酸化膜６３を挿入した構造を示
す。ここで、薄い酸化膜６３は、ｐ⁺ポリシリコン６４
をパターニング後、その表面を酸化（例えば１ｎｍ）し
て形成される。この酸化は、加熱を用いて行うものであ
ってもよいし、単に空気中または酸素を含む環境に暴露
することによるものであってもよい。

【０１１１】図２８において、ｐ⁺ポシシリコン６４上
の薄い酸化膜６３は、酸化膜側壁６５を形成するための
エッチバック工程において、同時に除去される。

【０１１２】また、図２８に示す構造の上部に、さらに
導電体を形成する構造例を図２９に示す。図２９におい
ては、第一のゲート電極と第二のゲート電極の導通をと
るために、これらの上部に厚さ２０ｎｍタングステン層
６６を選択成長させた。タングステン層は横方向にも成
長するので、薄い酸化膜６３の上部で、第一のゲート電
極及び第二のゲート電極上のタングステンがそれぞれ成
長して連結し、互いの導通がとれる。同様の効果は、Ｗ
等の金属を非選択的な条件によって堆積し、これをシリ
サイド化し、余剰な金属を王水等で除去する通常のシリ
サイドプロセスによっても得られる。これは、第一のゲ
ート電極および第二のゲート電極上のシリサイドがそれ
ぞれ成長して連結することによるものである。

【０１１３】第一のゲート電極と第二のゲート電極との
間に絶縁層を挟む場合、図１０〜図１８に示す工程を有
する製造方法では、第二のゲート電極下部の位置に相当
するゲート酸化膜を、図１９〜図２６に示す工程を有す
る製造方法では、第一のゲート電極の下部の位置に相当
するゲート酸化膜を、それぞれ一旦除去した後、第一の
ゲート電極と第二のゲート電極との間に挿入する絶縁膜
と同時に、もう一度形成しなおしてもよい。例えば、図
１９〜図２６に示す工程を有する製造方法では、図２３
に示す形状を形成する際にＲＩＥ等のエッチングにより
第二のゲート電極の存在しない領域のゲート酸化膜を一
度除去し、続いて第一のゲート電極の下に位置すること
になるゲート酸化膜を、薄い酸化膜６３の形成と同時に
形成する。この場合、薄い酸化膜の厚さは例えば３ｎｍ
程度とする。また、薄い酸化膜６３とゲート絶縁膜を同
時に形成する工程には熱酸化を用いてもよいし、ＣＶＤ
法を用いてもよい。また、ここで形成し直す絶縁膜は、
当初に形成されたゲート絶縁膜４とは異なる材質であっ
てもよい（図３０）。例えば、Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅等で
あってもよい。この場合、第一及び第二のゲート電極の
隔離には、薄い酸化膜６３に代えて、これらの薄い絶縁
膜を用いることになる。

【０１１４】ここに述べた、ゲート絶縁膜の一部を一旦
除去したのち、第一及び第二のゲートの間に挟む絶縁膜
を形成する際に、ゲート絶縁膜の一部を同時に再度形成
するという製造方法を、図２７の構造に適用した例を図
３０に示す。これは半導体層３３上に、熱酸化によりゲ
ート絶縁膜４を形成後、ＣＶＤにより堆積したｐ⁺ポリ
シリコン６４をパターニングすることにより、第一のゲ
ート電極とし、第一のゲート電極６４の形成と同時に、
又は形成後に、ＲＩＥにより第一のゲート電極６４が存
在しない領域上に残ったゲート絶縁膜を除去し、続いて
ＣＶＤにより、Ｓｉ₃Ｎ₄膜７１を７ｎｍ堆積し、続いて
ＣＶＤによりｎ⁺ポリシリコン５３を堆積し、ｎ⁺ポリシ
リコンとＳｉ₃Ｎ₄膜をエッチバックすることにより、第
二のゲート電極５３を形成し、その上部にタングステン
層６６を形成する（タングステン層はソース・ドレイン
領域上にも設けてもよい。）また、Ｓｉ₃Ｎ₄膜に代え
て、ＳｉＯ₂等の他の絶縁膜を用いてもよい。

【０１１５】なお、図３０に示す構造では、第一のゲー
ト電極６４と第二のゲート電極５３との間に挟まれる薄
い絶縁膜と、第二のゲート電極下のゲート絶縁膜とが一
体的に形成されているが、これに対して、図２３の構造
を形成した後に、中央部のゲート絶縁膜を除去した後、
半導体層３３の表面と第二のゲート電極の側面の両方に
絶縁膜を堆積すれば、第一のゲート電極６４と第二のゲ
ート電極５３との間に挟まれる薄い絶縁膜と、第一のゲ
ート電極下のゲート絶縁膜とが一体的に形成される構造
が得られる。

【０１１６】なお、図２９及び図３０に示すような、タ
ングステン層６６あるいはそれ以外の金属、シリサイ
ド、半導体等の導電体を、第一及び第二のゲート電極の
双方の上に設ける構造および設ける製法は、薄い絶縁膜
６３を有しない、前記第一及び第二の実施形態の各種構
造、寸法を有する素子に適用してもよい。これは、ゲー
ト電極の寄生抵抗を低減する効果をもたらす。

【０１１７】第七の実施形態 最後に、半導体層下部の構造を変化させた実施形態の構
成を説明する。

【０１１８】その一例としては、図３１に示すように、
図１に示す素子構造を有し、同様のゲート電極がＳＯＩ
層３の上下にある構造が挙げられる。この場合、短チャ
ネル効果をより強く抑制することができるという効果が
加わる。この構造は、張り合わせを用いたダブルゲート
ＳＯＩＭＯＳＦＥＴ製造工程を応用することにより形成
できる。図１に示すように一旦片側のゲート電極を形成
した後、その上部に埋め込み酸化膜２を堆積し、続いて
その上部に支持基板を張り合わせ工程により付着させ、
ウエハを反転して元の支持基板と埋め込み酸化膜を除去
し、ＳＯＩ層３を露出させ、改めて、その上部に図１と
同様のゲート電極を形成すればよい。上部のゲート電極
の位置合わせは、素子領域（フィールド層）か、下部の
ゲートに対して行えばよい。 図１に示す素子構造を有
する他の例は、図３２に示すように、ＳＯＩ層の下部が
ＳｉＯ₂よりも誘電率の低い材料層８１で形成された構
成である。例えば、多孔質ＳｉＯ₂や有機膜であっても
よい。また、図３３に示すように、ＳＯＩ層の下部が空
洞８２であり、ＳＯＩ層が絶縁体８３（例えばＳｉＯ₂
やＳｉ₃Ｎ₄の側壁）によって支持されるものでもよい。
この場合、ソース・ドレイン領域から埋め込み酸化膜を
通ってチャネルに至る電界が緩和されるので、短チャネ
ル効果をより強く抑制できる。図３３に示す構造は、図
１に示す構造を形成後、Ｓｉ₃Ｎ₄の側壁８３をＣＶＤと
ＲＩＥによるエッチバックにより設け、Ｓｉ₃Ｎ₄側壁の
一部にフォトリソグラフィにより開口部を設け、開口部
からＳｉＯ₂をフッ酸等によりエッチングして除去すれ
ば形成できる。

【０１１９】第七の実施形態は、第一から第六の各実施
形態の構造、あるいはこれらを組み合わせて得られる各
種構造に適用しても、図１の構造に適用した場合と同様
な効果が得られる。

【０１２０】第一から第七の実施形態においては、以下
のような寸法、材料、条件等を用いてもよい。

【０１２１】以上の説明では、主にｎチャネルトランジ
スタを例に述べたが、ｐチャネルトランジスタにおいて
は、極性をすべて逆にすればよい。例えば、ソース・ド
レイン領域はホウ素を導入したｐ型とし、第一のゲート
電極はＴｉＮ、Ｗ等、第二のゲート電極はｐ⁺ポリシリ
コンによって形成すればよい。第二のゲート電極の仕事
関数は第一のゲート電極の仕事関数よりも大きければよ
い。第一のゲート電極長を４０ｎｍ以下とすることはｎ
チャネルトランジスタの場合と同様である。

【０１２２】なお、本発明においては、ソース・ドレイ
ン領域に導入する不純物は上に述べた限りではなく、ｎ
チャネルトランジスタにおいてはリン、ヒ素またはその
他のドナー、ｐチャネルトランジスタにおいてはホウ素
またはその他のアクセプタを用いればよい。ソース・ド
レイン領域に導入するこれらの不純物の濃度は、一般に
５×１０¹⁸ｃｍ^-3から２×１０²¹ｃｍ^-3、典型的には１
×１０¹⁹ｃｍ^-3から２×１０²⁰ｃｍ^-3の範囲にあり、ソ
ース・ドレイン領域の低抵抗化、結晶性の確保が実現で
きるように設定されればよい。

【０１２３】また、第一、第二の課題を解決するという
観点からは、チャネル領域には不純物を導入しないこと
が最も好ましいが、バルク基板上のトランジスタのパン
チスルー抑制や、あるいはＳＯＩトランジスタのバック
チャネル形成の抑制を目的として、少量の不純物を導入
してもよい。チャネル領域に導入する不純物は、ｎチャ
ネルトランジスタにおいてはホウ素またはその他のアク
セプタ、ｐチャネルトランジスタにおいてはリン、ヒ素
またはその他のドナーを用いればよい。これらの不純物
の濃度は、典型的には２×１０¹⁷ｃｍ^-3から２×１０¹⁸
ｃｍ^-3の範囲である。このような少量の不純物を導入す
る場合においても、本発明のトランジスタにおいては、
通常の構造（ｎチャネルトランジスタに対してｎ⁺ポリ
シリコン、ｐチャネルトランジスタに対してｐ⁺ポリシ
リコンをゲート電極として用いる構造）に比べて、しき
い値を設定するために多量の不純物を導入する必要がな
いので不純物濃度を抑制できるという長所がある。

【０１２４】また逆に、ｎチャネルトランジスタにおい
てリン、ヒ素またはその他のドナーを、ｐチャネルトラ
ンジスタにおいてはホウ素またはその他のアクセプタを
半導体層（または半導体基板）に少量導入してもよい。
これは、主にｎチャネルトランジスタに対してｎ⁺ポリ
シリコン以外の材料を、ｐチャネルトランジスタに対し
てｐ⁺ポリシリコン以外の材料をゲート電極に用いた場
合に必要となる措置である。本発明では第一のゲート電
極の電界が弱められるので、これらの不純物の導入を省
略できるが、これらを導入する方法と組み合わせる場合
においても必要となる不純物量を低減できる。

【０１２５】また、ｎ⁺ポリシリコン、ｐ⁺ポリシリコン
の不純物濃度は、ソース・ドレイン領域に導入する濃度
の範囲と同様である。また、これらをｎ⁺アモルファス
シリコン、ｐ⁺アモルファスシリコンに置き換えてもよ
い。

【０１２６】

【発明の効果】以上の説明から明らかなように本発明の
素子構造によれば、不純物の導入を必要とせず、あるい
は不純物の濃度を抑制することができ、かつ、しきい値
電圧を自由に設定することが可能になる。また、本発明
の素子構造によれば、独自の原理により短チャネル効果
を抑制することができる。

【０１２７】さらに、本発明の製造方法によれば、上記
効果が得られる電界効果型トランジスタを良好に作製す
ることができる。

【図面の簡単な説明】

【図１】本発明の構造を示す断面図。

【図２】本発明の構造を示す断面図。

【図３】本発明の構造を示す断面図。

【図４】本発明の構造を示す断面図。

【図５】本発明の構造を示す断面図。

【図６】本発明の構造を示す断面図。

【図７】本発明の構造を示す断面図。

【図８】本発明の構造を示す断面図。

【図９】本発明の構造を示す断面図。

【図１０】本発明の構造及び製造方法を説明するための
断面図。

【図１１】本発明の構造及び製造方法を説明するための
断面図。

【図１２】本発明の構造及び製造方法を説明するための
断面図。

【図１３】本発明の構造及び製造方法を説明するための
断面図。

【図１４】本発明の構造及び製造方法を説明するための
断面図。

【図１５】本発明の構造及び製造方法を説明するための
断面図。

【図１６】本発明の構造及び製造方法を説明するための
断面図。

【図１７】本発明の構造及び製造方法を説明するための
断面図。

【図１８】本発明の構造及び製造方法を説明するための
断面図。

【図１９】本発明の構造及び製造方法を説明するための
断面図。

【図２０】本発明の構造及び製造方法を説明するための
断面図。

【図２１】本発明の構造及び製造方法を説明するための
断面図。

【図２２】本発明の構造及び製造方法を説明するための
断面図。

【図２３】本発明の構造及び製造方法を説明するための
断面図。

【図２４】本発明の構造及び製造方法を説明するための
断面図。

【図２５】本発明の構造及び製造方法を説明するための
断面図。

【図２６】本発明の構造及び製造方法を説明するための
断面図。

【図２７】本発明の構造及び製造方法を説明するための
断面図。

【図２８】本発明の構造及び製造方法を説明するための
断面図。

【図２９】本発明の構造及び製造方法を説明するための
断面図。

【図３０】本発明の構造を示す断面図。

【図３１】本発明の構造を示す断面図。

【図３２】本発明の構造を示す断面図。

【図３３】本発明の構造を示す断面図。

【図３４】従来の技術を説明する断面図。

【図３５】従来の技術を説明する断面図。

【図３６】従来の技術を説明する断面図。

【図３７】従来の技術を説明する断面図。

【図３８】本発明の効果を示す図。

【図３９】本発明の効果を示す図。

【図４０】本発明の効果を示す図。

【図４１】本発明の効果を示す図。

【図４２】本発明の動作原理を説明するためのトランジ
スタの断面図。

【図４３】本発明の動作原理を説明するための電位分布
を示す図。

【図４４】本発明の動作原理を説明するための電位分布
を示す図。

【図４５】本発明の動作原理を説明するための電位分布
を示す図。

【図４６】本発明の製造方法により作製された素子構造
を示す図。

【図４７】本発明の製造方法により作製された素子構造
を示す図。

【符号の説明】

１ 支持基板 ２ 埋め込み酸化膜 ３ 半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ ソース・ドレイン領域 ７ 第一のゲート電極 ８ ｎ⁺ポリシリコン ９ チャネル形成領域 １０ シリコン基板 ２１ ＬＤＤ領域 ２２ エクステンション領域 ３１ シリコン基板 ３２ 埋め込み酸化膜 ３３ 半導体層 ３４ ゲート絶縁膜 ３５ 第一のゲート電極 ３６ レジスト ３７ ｎ⁺ポリシリコン層 ３８ ソース・ドレイン領域 ３９ チャネル形成領域 ４０ 酸化膜側壁 ４１ エピタキシャル層 ４２ 多結晶層 ５１ ダミー酸化膜 ５２ 側壁酸化膜 ５３ ｎ⁺ポリシリコン層 ５４ 第一のゲート電極 ５５ フォトレジスト ６０ パッド酸化膜 ６１ ダミー酸化膜 ６２ ＣＶＤ酸化膜 ６３ 薄い酸化膜 ６４ ｐ⁺ポリシリコン ６５ 酸化膜側壁 ６６ タングステン層 ７０ 開口部 ７１ Ｓｉ₃Ｎ₄膜 ８１ ＳｉＯ₂よりも誘電率の低い材料層 ８２ 空洞 ８３ 絶縁体 １０１ シリコン基板 １０２ ゲート酸化膜 １０３ ゲート電極 １０４ チャネル形成領域 １０５ ソース・ドレイン領域 １１０ 埋め込み酸化膜 １１１ ＳＯＩ層 １１２ 絶縁膜 １１３ タンタルゲート電極 １１５ ｐ⁺ポリシリコンゲート １１６ ｎ⁺ポリシリコンゲート １１７ ｎ^-型の反転層 １６０ 支持基板 １６１ 埋め込み酸化膜 １６２ ソース・ドレイン領域 １６３ ゲート絶縁膜 １６４ 第一のゲート電極 １６５ 第二のゲート電極 １６６ 半導体層 １６７ チャネル形成領域

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体上に絶縁膜を介してゲート電極が
   設けられ、 ゲート電極の下部の半導体層はチャネル形成領域を成
   し、 チャネル形成領域を挟んで第一導電型のソース・ドレイ
   ン領域が形成される電界効果型トランジスタにおいて、 ゲート電極は、その中央部に位置する第一のゲート電極
   と、その両側に位置する第二のゲート電極からなり、 第二のゲート電極において、その少なくとも一部はチャ
   ネル形成領域上に位置し、該第一導電型がｎ型の場合
   は、第二のゲート電極の仕事関数が第一のゲート電極の
   仕事関数よりも小さく、 該第一導電型がｐ型の場合は、第二のゲート電極の仕事
   関数が第一のゲート電極の仕事関数よりも大きく、 しきい値電圧がゲート電極に印加された状態で、第一導
   電型がｎ型の場合は半導体層の電位がゲート電極よりも
   高くなるような電界を、第一導電型がｐ型の場合は半導
   体層の電位がゲート電極よりも低くなるような電界を、
   ゲート電極の中央において第二のゲート電極が形成する
   ような、 第一のゲート電極において第二のゲート電極に接触する
   両界面の間隔すなわち第一のゲート電極の長さを持つこ
   とを特徴とする、電界効果型トランジスタ。
2. 【請求項２】 半導体上に絶縁膜を介してゲート電極が
   設けられ、 ゲート電極の下部の半導体層はチャネル形成領域を成
   し、 チャネル形成領域を挟んで第一導電型のソース・ドレイ
   ン領域が形成される電界効果型トランジスタにおいて、 ゲート電極は、その中央部に位置する第一のゲート電極
   と、その両側に位置する第二のゲート電極からなり、 第二のゲート電極において、その少なくとも一部はチャ
   ネル形成領域上に位置し、該第一導電型がｎ型の場合
   は、第二のゲート電極の仕事関数が第一のゲート電極の
   仕事関数よりも小さく、 該第一導電型がｐ型の場合は、第二のゲート電極の仕事
   関数が第一のゲート電極の仕事関数よりも大きく、 第一のゲート電極において第二のゲート電極に接触する
   両界面の間隔すなわち第一のゲート電極の長さが４０ｎ
   ｍ以下であることを特徴とする、電界効果型トランジス
   タ。
3. 【請求項３】 半導体上に絶縁膜を介してゲート電極が
   設けられ、 ゲート電極の下部の半導体層はチャネル形成領域を成
   し、 チャネル形成領域を挟んで第一導電型のソース・ドレイ
   ン領域が形成される電界効果型トランジスタにおいて、 ゲート電極は、その中央部に位置する第一のゲート電極
   と、その両側に位置する第二のゲート電極からなり、 第二のゲート電極において、その少なくとも一部はチャ
   ネル形成領域上に位置し、該第一導電型がｎ型の場合
   は、第二のゲート電極の仕事関数が第一のゲート電極の
   仕事関数よりも小さく、 該第一導電型がｐ型の場合は、第二のゲート電極の仕事
   関数が第一のゲート電極の仕事関数よりも大きく、 第一のゲート電極において第二のゲート電極に接触する
   両界面の間隔すなわち第一のゲート電極の長さをＴ_m、 トランジスタのしきい値電圧をＶ_thとしたとき、 Ｖ_thをＴ_mで微分した係数ｄＶ_th／ｄＴ_mの絶対値が４×
   １０^-3Ｖ／ｎｍより大きくなる範囲に、Ｔ_mを設定する
   ことを特徴とする請求項１記載の電界効果型トランジス
   タ。
4. 【請求項４】 第二のゲート電極の上部には、第一のゲ
   ート電極の延長部が設けられることを特徴とする、請求
   項１、２又は３記載の電界効果型トランジスタ。
5. 【請求項５】 第一のゲート電極と第二のゲート電極の
   間に、絶縁膜を挟んだ請求項１、２、３又は４記載の電
   界効果型トランジスタ。
6. 【請求項６】 第一のゲート電極と第二のゲート電極の
   上部に、これら双方に接続した導電体を持つことを特徴
   とする請求項５記載の電界効果型トランジスタ。
7. 【請求項７】 第一のゲート電極とその両側に位置する
   第二のゲート電極を有する電界効果型トランジスタを製
   造する方法であって、 ダミーパターンを形成し、ダミーパターンをマスクにダ
   ミーパターンの両側の半導体中にソース・ドレイン領域
   を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
   口部を設け、 開口部からのエッチングによってダミーパターンを除去
   して開口部を下に延長し、 延長された開口部に、第一の導電性材料を堆積してこれ
   をエッチバックすることにより、開口部内に側壁を設
   け、 続いて第二の導電性材料を堆積し、これをパターニング
   することにより、 側壁を前記第二のゲート電極、第二の導電性材料を前記
   第一のゲート電極とすることを特徴とする電界効果型ト
   ランジスタの製造方法。
8. 【請求項８】 請求項１記載の電界効果型トランジスタ
   を製造する方法であって、ダミーパターンを形成し、ダ
   ミーパターンをマスクにダミーパターンの両側の半導体
   中にソース・ドレイン領域を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
   口部を設け、 開口部からのエッチングによってダミーパターンを除去
   して開口部を下に延長し、 延長された開口部に、第一の導電性材料を堆積してこれ
   をエッチバックすることにより、開口部内に側壁を設
   け、 続いて第二の導電性材料を堆積し、これをパターニング
   することにより、 側壁を前記第二のゲート電極、第二の導電性材料を前記
   第一のゲート電極とすることを特徴とする電界効果型ト
   ランジスタの製造方法。
9. 【請求項９】 延長された開口部に第一の導電性材料を
   堆積してこれをエッチバックすることにより、開口部に
   側壁を設けた後、その側壁の表面に絶縁膜を形成し、続
   いて第二の導電性材料を堆積することを特徴とする、請
   求項７又は８記載の電界効果型トランジスタの製造方
   法。
10. 【請求項１０】 前記第一のゲート電極、第二のゲート
    電極の上部に、これら双方と接続した導電体を成長させ
    ることを特徴とする、請求項７又は８記載の電界効果型
    トランジスタの製造方法。
11. 【請求項１１】 ダミーパターンを形成し、ダミーパタ
    ーンをマスクにダミーパターンの両側の半導体中にソー
    ス・ドレイン領域を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜をＣ
    ＭＰにより除去することにより、該ダミーパターン上部
    に絶縁膜の開口部を設け、 開口部からのエッチングによってダミーパターンを除去
    して開口部を下に延長し、 延長された開口部に、導電性材料を埋め込み、これをゲ
    ート電極とすることを特徴とする電界効果型トランジス
    タの製造方法。
12. 【請求項１２】 第一のゲート電極とその両側に位置す
    る第二のゲート電極を有する電界効果型トランジスタを
    製造する方法であって、 延長された開口部に、第一の導電性材料を堆積してこれ
    をエッチバックすることにより、開口部内に側壁を設
    け、 続いて第二の導電性材料を堆積し、これをパターニング
    することにより、 側壁を前記第二のゲート電極、第二の導電性材料を前記
    第一のゲート電極とする、請求項１１記載の電界効果型
    トランジスタの製造方法。
13. 【請求項１３】 請求項１記載の電界効果型トランジス
    タを製造する方法であって、 延長された開口部に、第一の導電性材料を堆積してこれ
    をエッチバックすることにより、開口部内に側壁を設
    け、 続いて第二の導電性材料を堆積し、これをパターニング
    することにより、 側壁を前記第二のゲート電極、第二の導電性材料を前記
    第一のゲート電極とする、請求項１１記載の電界効果型
    トランジスタの製造方法。
14. 【請求項１４】 ダミーパターンを形成し、ダミーパタ
    ーンをマスクにダミーパターンの両側の半導体中にソー
    ス・ドレイン領域を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
    口部を設け、 開口部からのエッチングによってダミーパターンを除去
    して開口部を下に延長し、 少なくとも開口部を含む領域に導電性材料を堆積した
    後、開口部を除く領域に堆積された導電性材料をＣＭＰ
    により除去し、 開口部に埋め込まれた導電性材料をゲート電極とするこ
    とを特徴とする電界効果型トランジスタの製造方法。
15. 【請求項１５】 第一のゲート電極とその両側に位置す
    る第二のゲート電極を有する電界効果型トランジスタを
    製造する方法であって、 ダミーパターンを形成し、ダミーパターンをマスクにダ
    ミーパターンの両側の半導体中にソース・ドレイン領域
    を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
    口部を設け、 開口部からのエッチングによってダミーパターンを除去
    して開口部を下に延長し、 延長された開口部に、第一の導電性材料を堆積してこれ
    をエッチバックすることにより、開口部内に側壁を設
    け、 少なくとも開口部を含む領域に第二の導電性材料を堆積
    した後、開口部を除く領域に堆積された第二の導電性材
    料をＣＭＰにより除去し、 開口部内の側壁を前記第二のゲート電極、開口部に埋め
    込まれた第二の導電性材料を前記第一のゲート電極とす
    ることを特徴とする電界効果型トランジスタの製造方
    法。
16. 【請求項１６】 請求項１記載の電界効果型トランジス
    タを製造する方法であって、 ダミーパターンを形成し、ダミーパターンをマスクにダ
    ミーパターンの両側の半導体中にソース・ドレイン領域
    を形成し、 全面を絶縁膜で覆い、該ダミーパターン上の絶縁膜に開
    口部を設け、 開口部からのエッチングによってダミーパターンを除去
    して開口部を下に延長し、 延長された開口部に、第一の導電性材料を堆積してこれ
    をエッチバックすることにより、開口部内に側壁を設
    け、 少なくとも開口部を含む領域に第二の導電性材料を堆積
    した後、開口部を除く領域に堆積された第二の導電性材
    料をＣＭＰにより除去し、 開口部内の側壁を前記第二のゲート電極、開口部に埋め
    込まれた第二の導電性材料を前記第一のゲート電極とす
    ることを特徴とする電界効果型トランジスタの製造方
    法。