KR100333168B1 - Ｓｏｉ 반도체장치 및 그 제조방법 - Google Patents
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Abstract
SOI 기판에 형성된 웰을 완전히 분리하여 그 웰의 포텐셜을 웰·콘택트에 인가하는 바이어스전압에 의해 제어함으로써 다이나믹하게 변화시킬 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
매립된 절연막(2) 및 표면 반도체층(3)이 적층된 SOI 기판(10)과 표면 반도체층(3)에 형성된 웰(11,21)과 이들 웰(11,21)에 형성된 트랜지스터(14,24)로 이루어지고, 웰(11,21)이 표면 반도체층(3)의 표면으로부터 매립된 절연막(2)에 도달하는 웰 완전분리막(4)에 의해 분리되며, 또한 바이어스 전압 인가용 웰·콘택트(15,25)를 갖추어 트랜지스터(14,24)가 표면 반도체층(3)의 표면에 형성된 소자분리막(5)에 의해 분리되며, 또한 트랜지스터(14,24)를 구성하는 채널영역이 부분 공핍화되고, 소스/드레인 영역(12,22)하부가 완전 공핍화되어 있는 SOI 반도체장치.
Description
본 발명은, SOI 반도체장치 및 그 제조방법에 관한 것으로, 보다 상세하게는, 액티브시의 구동능력을 향상시키고, 또한 스탠바이시의 소비전류를 감소시킬 수 있는 SOI 반도체장치 및 그의 제조방법에 관한 것이다.
최근, 고속화·고집적화를 도모하기 위해 사용되는 기판으로서, 매립된 절연막상에 대단히 얇은 막의 반도체층, 예컨대 단결정실리콘층을 갖는 기판, 소위 SOI 기판이 주목을 받고 있다.
이 SOI 기판상에 상보형 MISFET를 형성하는 경우에는, 얇은 막의 단결정 실리콘층에 기인하여 소스-기판간, 드레인-기판간, 게이트-기판간의 어느 쪽의 전기적 용량도, 종래의 벌크실리콘 기판에 형성된 MISFET와 비교하여 크게 경감되며, 따라서, 집적회로의 고속화가 가능해진다. 또한, 매립된 절연막이 존재함으로써, 인접하는 두개의 트랜지스터의 소자분리 영역을 벌크실리콘 기판과 비교하여 대단히 좁게 형성할 수 있고, 또한 고집적화가 가능해진다.
그러나, 한편으로, SOI 기판은, 예컨대, 1V 이하의 대단히 낮은 전원전압으로 집적회로를 동작시키면, 스탠바이시의 리크전류가 크고, 대기시의 소비전류도 커지는 문제가 있다.
그래서, 이 대책으로서, SOI 기판상에 형성된 각 트랜지스터에 보디·콘택트를 형성하였고, 소위 4단자 소자를 갖는 반도체 집적회로가, 일본국 공개 특허 공보 제95-302908호 공보 및 일본국 공개 특허 공보 제96-125187호 공보 등에 제안되어 있다.
이 4단자소자를 갖는 반도체 집적회로는, 도 12에 나타낸 바와 같이, 지지기판(41)상에 매립된 절연막(42) 및 대단히 얇은 막의 단결정 실리콘층(43)이 형성된 SOI 기판(40)상에 형성되어 있다. 단결정 실리콘층(43)상에는, 주로 게이트전극(46), 게이트 절연막 및 소스/드레인 영역(48)으로 이루어지는 PMOSFET(47) 및 주로 게이트전극(56),게이트 절연막 및 소스/드레인영역(58)으로 이루어지는 NMOSFET(57)가 형성되고, 이들 FET가 소자분리막(44)에 의해 분리되어 있다. 또한, PMOSFET(47) 및 NMOSFET(57)의 근방에는 각각 보디·콘택트(45,55)가 형성되어 있다.
이러한 구성을 갖는 반도체 집적회로에 있어서의 4단자소자는, 이들 보디·콘택트(45, 55)에 전압을 인가함에 의해, 각 트랜지스터의 채널부의 포텐셜을 제어할 수가 있어서, 예컨대, 트랜지스터 특성을 결정하는 인자의 하나인 임계치 전압을 다이나믹하게 변화시킬 수 있는 장점이 있다.
그러나, 상기 보디·콘택트(45,55)를 갖는 4단자소자는, 셀면적을 종래의 MOSFET에 비해 크게해야 하는 등의 결점을 갖고 있다.
또한, 일본국 공개특허공보 제95-74363호에는, 각각의 MOSFET가 아니라, 복수의 MOSFET에 대하여 1개의 웰·콘택트가 형성된 반도체장치가 제안되고, 이에 의해, 셀면적의 축소화를 도모하고 있다.
그러나, 이 반도체장치에 있어서는, 표면반도체층으로서 50∼100nm의 대단히 얇은 실리콘막을 사용하고 있고, 또한 웰·콘택트를 이용하여 웰의 전위를 고정하기 때문에, 스탠바이시의 리크전류가 크고, 대기시 소비전류도 커지는 문제가 있다.
본 발명은 상기 과제에 비추어 볼때, 액티브시의 구동능력을 향상시키고, 또한 스탠바이시의 소비전류를 감소시킬 수 있음과 동시에, 반도체장치의 셀면적을 최소한으로 하여 한층 더 미세화할 수 있는 SOI 반도체장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 매립된 절연막 및 표면 반도체층이 적층되어 있는 SOI 기판과, 상기 표면 반도체층에 형성된 적어도 1개의 웰과, 웰에 형성된 적어도 1개의 트랜지스터로 이루어지고, 상기 웰이 상기 표면 반도체층의 웰 이외의 영역에서 완전히 분리되며, 또한 상기웰에 바이어스전압을 인가하기 위한 웰·콘택트를 갖추어, 상기 트랜지스터가 상기 반도체층의 표면에 형성된 소자분리막에 의해 분리되며, 또한 상기 트랜지스터를 구성하는 채널영역이 부분 공핍화되어, 소스/드레인 영역 하부가 완전 공핍화된 SOI 반도체장치가 제공된다.
또한, 상기 구성을 갖는 SOI 반도체장치의 제조방법에 있어서, 웰의 완전 분리가 소정 영역에서의 표면 반도체층을 매립된 절연막에 이르기까지 절연막을 형성함에 의해 행해지는 반도체장치의 제조방법이 제공된다.
도 1은 본 발명의 SOI 반도체장치의 주요부를 나타내는 개략 사시도;
도 2는 도 1의 SOI 반도체장치의 제조공정을 나타내는 개략 사시도;
도 3은 도 1의 SOI 반도체장치의 제조공정을 나타내는 개략 사시도;
도 4는 도 1의 SOI 반도체장치의 제조공정을 나타내는 개략 사시도;
도 5는 도 1의 SOI 반도체장치의 제조공정을 나타내는 개략 사시도;
도 6은 본 발명의 SOI 반도체장치에 있어서 웰 바이어스전압을 인가하였을 때의 트랜지스터의 Id-Vg(서브 임계치)특성을 나타내는 도면;
도 7은 본 발명의 SOI 반도체장치에 있어서 액티브시와 스탠바이시에 다른 웰 바이어스전압을 인가하였을 때의 트랜지스터의 서브 임계치특성을 나타내는 도면;
도 8은 본 발명의 SOI 반도체장치의 셀면적의 증대억제효과를 설명하기 위한 도면;
도 9는 본 발명의 SOI 반도체장치의 표면 반도체층, 소스/드레인 영역 깊이 및 공핍층의 폭의 관계를 설명하기 위한 개념도;
도 10은 본 발명의 SOI 반도체장치에 있어서의 공핍층의 폭과 전압(Vd-Vw)의 관계를 설명하기 위한 도면;
도 11은 본 발명의 SOI 반도체장치의 별도의 평면도, 단면도, 등가회로도를 나타낸 도면; 및
도 12는 종래의 4단자 소자를 나타내는 개략 사시도이다.
본 발명의 SOI 반도체장치는, 주로, 매립된 절연막 및 표면 반도체층이 적층된 SOI 기판과, 표면 반도체층에 형성된 적어도 1개의 웰과, 이 웰을 완전히 분리하는 웰 완전분리막(단지, 메사분리라도 좋음)과, 웰에 바이어스전압을 인가하기 위한 웰·콘택트와, 웰에 형성된 적어도 1개의 트랜지스터와, 이 트랜지스터를 분리하는 소자분리막으로 이루어진다.
SOI 기판은, 통상 지지기판상에, 매립된 절연막, 또한 그 위에 표면반도체층이 형성되어 있음으로써, 저소비전력, 고속동작의 실현에 유효한 기판으로, 결합 SOI(BESOI), SIMOX(Separation by Implantation of Oxygen)형 기판 등으로 사용된다. 지지기판으로서는, 예컨대, 실리콘, 게르마늄 등의 반도체기판, GaAs, InGaAs 등의 화합물 반도체, 사파이어, 석영, 유리, 플라스틱 등의 절연성기판 등, 여러가지의 기판을 사용할 수 있다. 또, 이 지지기판으로서, 상기 지지기판상에 트랜지스터나 커패시터 등의 소자 또는 회로 등이 형성된 기판을 사용해도 좋다.
매립된 절연막으로서는, 예컨대 SiO2막, SiN막 등이 권장된다. 이 때의 막두께는 얻고자 하는 반도체장치의 특성, 얻어진 반도체장치를 사용할 때의 인가전압의 정도 등을 고려하여 적절하게 조정할 수 있지만, 예컨대, 50∼4OOnm 정도가 권장된다.
표면 반도체층은 트랜지스터를 형성하기 위한 활성층으로서 작용하는 반도체박막이고, 실리콘, 게르마늄 등의 반도체, GaAs, InGaAs 등의 화합물반도체 등에 의해 얇은 막으로 형성될 수 있다. 그중에서도 실리콘박막이 바람직하다. 표면 반도체층의 막두께는, 후술하는 트랜지스터의 소스/드레인 영역의 깊이 Xj와, 이 소스/드레인 영역하의 공핍층의 접합면에서의 폭 Wdep1의 합계 이하로서, 100nm 정도 이상의 막두께 Tsemi는
약 100nm≤ Tsemi< Xj+ Wdep1
로 될 필요가 있다.
구체적으로는, 표면 반도체층의 막두께는 100nm∼400nm 정도의 범위에서 선택할 수 있다. 또한, Xj및 Wdep1은 얻어지는 반도체장치의 특성 등을 고려하여 적절히 조정할 수 있지만, 어느 것이나 200nm 정도까지 설정하는 것이 가능하다. 또한, 특히 공핍층의 폭 Wdep1은 후술하는 웰의 불순물농도, 얻어진 SOI 반도체장치의 웰에 인가하는 바이어스전압 Vw의 크기, 기타 표면 반도체층을 구성하는 반도체의 유전율ε, 소전하량 q, 소스/드레인 영역에 인가되는 전압 Vd의 크기, 빌트-인 전압 Vbi등에 의해 영향받는다. 예컨대, 도 10에 도시된 바와 같이, 웰의 불순물농도 Na를 6×1017cm-3으로 한 경우라도, 공핍층의 폭 Wdep1은, 드레인전압 Vd-웰의 바이어스전압 Vw에 의해 변화한다. 따라서, 공핍층의 폭 Wdep1은 상기 식을 만족시킴과 동시에,다음 관계를 만족시킬 필요가 있다.
(수 1)
SOI 기판에 있어서의 표면 반도체층에는, 적어도 1개의 웰이 형성되어 있다. 웰은, p형 및 n형의 어느 것이라도 좋고, 그의 농도는 얻고자 하는 반도체의 특성 등을 고려하여 적절히 조정할 수 있지만, 예컨대, 1O16∼1O18ions/cm3정도를 권하고 있다.
상기 웰은 표면 반도체층의 웰 이외의 영역에서 완전히 분리되어 있다. 이 경우의 웰 완전분리는, 로코스법에 의해 표면 반도체층의 표면으로부터 매립된 절연막에 이르고, 요컨대 표면 반도체층의 막두께 이상의 막두께의 로코스 산화막을 형성함에 의해 행하여도 좋고, 표면 반도체층의 소망하는 영역에 트렌치를 형성하여, 트렌치내에 절연막을 형성/매립하고, 임의로 평탄화하는 것에 의해 표면 반도체층의 표면으로부터 매립된 절연막에 이르는 트렌치 소자분리막을 형성하는 트렌치 소자분리법에 의해 행해져도 좋고, 소망하는 영역의 표면 반도체층을 매립된 절연막에 이를때까지 제거하는 메사분리법에 의해 행해져도 좋다. 이들 로코스법, 트렌치 소자분리법 및 메사분리법은 공지의 방법, 예컨대 포토리소그라피공정, 에칭법, CMP법 등을 이용하여 행해질 수 있다.
또한, 웰은 이 웰에 소정의 바이어스전압을 인가하기 위한 웰·콘택트를 갖고 있다. 이 웰·콘택트는 웰의 크기, 웰내에 형성되는 트랜지스터의 수 등에 대응하여, 1개의 웰내에 형성되는 수를 조정할 수 있지만, 소자의 점유면적의 축소화를 고려하여 1웰에 1웰·콘택트로 하는 것이 바람직하다.
웰·콘택트는 통상 웰내의 일부의 영역으로서, 적당한 콘택트저항이 있는 콘택트영역에 전극을 접속함으로써 형성할 수 있다. 이 때의 콘택트영역은 1O20ions/cm3오더 이상의 불순물농도를 가질 수 있다. 또한, 전극재료로서는 통상 전극이나 배선층으로서 사용할 수 있는 도전성 재료이면 특히 제한없이 사용할 수 있다.
본 발명의 SOI 기판의 표면 반도체층에 있어서의 웰에는 게이트산화막을 통해 형성된 게이트전극, 표면 반도체층내에 있고 게이트전극의 양측에 형성된 소스/드레인영역으로 구성된 트랜지스터가 형성되어 있다. 게이트산화막은 통상 게이트산화막으로서 작용하는 재료 및 막두께로 형성할 수 있다. 게이트전극은 폴리실리콘; W, Ta, Ti, Mo 등의 고융점 금속의 실리사이드; 이들 실리사이드와 폴리실리콘으로 이루어진 폴리사이드; 그 밖의 금속 등에 의해 막두께 150nm∼300nm 정도로 형성할 수 있다. 또한, 게이트전극은 후술하는 소스/드레인 영역 형성을 위한 불순물의 횡방향으로의 확산 등을 고려하여, 절연막에 의한 사이드월 스페이서를 가질 수 있다. 소스/드레인 영역은 웰의 도전형과 역도전형의 불순물을 1×1O20∼1× 1O21ions/cm3정도의 농도로 함유하여 형성할 수 있다. 또, 이 소스/드레인영역은 채널측의 소스/드레인 영역단에 LDD 구조와 같은 저농도의 영역, 또는 같은 농도의 영역이나 고농도의 영역에서 소스/드레인 영역의 접합깊이보다 약간 얕은 영역을 갖고 있다. 또한, 소스/드레인 영역의 깊이는 얻어지는 반도체장치의 특성 등에 의해 적절히 조정할 수 있지만, 예컨대 70∼200nm 정도로 할 수 있다.
상기 웰에 형성된 트랜지스터는 소자분리막에 의해 분리되어 있다. 이 소자분리막은 공지의 소자분리법, 예컨대 로코스법, 트렌치 분리법 등에 의해 형성할 수 있다. 또한, 소자분리막은 웰에 있어서 그 표면에만 형성되어 있는 것으로, 표면 반도체층의 깊이 방향의 전부에 걸쳐 형성되어 있는 것이 아니다. 또한, 상기 소자분리막은 통상 트랜지스터를 형성하기 전에 형성되지만, 소자분리막을 형성한 후, 상기 웰을 완전히 분리하는 처리를 행하더라도 좋고, 반대로 웰을 완전히 분리하는 처리를 실시한 후, 웰표면에 소자분리막을 형성하더라도 좋다.
본 발명의 SOI 반도체장치에 있어서의 트랜지스터는 트랜지스터를 구성하는 채널영역이 부분 공핍화되고, 소스/드레인 영역 하부가 완전 공핍화되어 있다. 여기서, 채널영역이 부분 공핍화되어 있는 것은, 게이트전극 직하의 채널영역이 소스영역-드레인영역 사이에서 균일하게 공핍화되어 있지만, 그 공핍화된 영역의 하부측에 있어서는 공핍화되어 있지 않은 상태를 의미한다. 또한, 소스/드레인 영역 하부가 완전 공핍화되어 있는 것은 소스/드레인영역의 하부측이, 즉 소스/드레인영역의 접합면으로부터 표면 반도체층과 매립된 절연막의 계면까지, 모두 공핍화되어 있는 상태를 의미한다.
이와 같이 채널영역을 부분 공핍화의 상태로 제어함으로써 웰·콘택트에 인가되는 전압이 공핍화되어 있지 않은 영역에 전달되어, 채널영역의 포텐셜제어를실현한다. 또한, 소스/드레인 영역 하부를 완전 공핍화의 상태로 제어함으로써 소스/드레인 영역 하부로 넓어지는 공핍층에 의한 용량이 매립된 절연막의 용량과 직렬접속되기 때문에, 트랜지스터의 부하용량을 감소시킬 수 있고, 장치 자체의 저소비전력화·고속화를 실현할 수 있다.
또한, 본 발명의 SOI 반도체장치는 웰·콘택트에 바이어스전압을 인가하는 것 및 그 바이어스전압을 변화시키는 것에 의해 트랜지스터의 임계치 전압이 제어된다. 이 때의 바이어스전압은 예컨대, 일정한 전위로 고정됨으로써 트랜지스터의 액티브시(온일 때)의 구동능력을 향상시키거나, 스탠바이시(오프일 때)의 리크전류 또는 소비전류를 감소시킨다. 또 하나의 방법으로서 액티브시와 스탠바이시에서 전압을 변화시키는 것에 의해 구동능력의 향상 및 소비전류를 감소시킬 수 있다. 예컨대, 바이어스전압은 -2 V∼1V 정도의 범위로 선택할 수 있다. 구체적으로는, 트랜지스터가 nM0S의 경우에는 액티브시에 전원전압 정도, 스탠바이시에 0V 정도이고, 트랜지스터가 pM0S의 경우에는 액티브시에 -0.5V 정도, 스탠바이시에 전원전압 정도를 인가하는 것이 권장된다.
이하에 본 발명의 SOI 반도체장치 및 그의 제조방법의 실시예를 도면에 따라 설명한다.
도 1은 본 발명의 SOI 반도체장치이다. 이 반도체장치는 지지기판(1)상에 매립된 절연막(2) 및 표면 실리콘층(3)이 형성된 SOI 기판(10)상에 형성되어 있다. 표면 실리콘층(3) 및 매립된 절연막(2)의 막두께는 각각 180nm 정도, 50∼400nm 정도로 형성된다.
표면 실리콘층(3)에는 P 웰(11) 및 N 웰(21)이 1016∼1018ions/cm3오더의 불순물농도를 갖도록 형성되어 있고, 이들 P 웰(11) 및 N 웰(21)을 완전히 분리하기 위해서, 웰(11,12) 사이에 표면 실리콘층(3) 막두께 이상의 두꺼운 막인 웰 완전분리 산화막(4)이 형성되어 있다.
P 웰(11)에는 각 MOSFET을 분리하기 위한 소자분리막(5)에 의해 규정된 활성영역내에 소스/드레인 영역(12) 및 게이트전극(13)으로 이루어지는 NMOSFET(14)가 형성되어 있고, 또한 P 웰·콘택트(15)가 형성되어 있다. 또한, N 웰(21)에는 각 MOSFET을 분리하기 위한 소자분리막(5)에 의해 규정된 활성영역내에 소스/드레인 영역(22) 및 게이트전극(23)으로 된 NMOSFET(24)가 형성되어 있고, 또한 N 웰·콘택트(25)가 형성되어 있다.
또한, 소스/드레인 영역(12,22)은 각각 접합깊이가 150nm 정도로 형성되어 있는 것에 의해, 소스/드레인 영역(12,22)하에 형성된 공핍층(도시 안됨)의 폭이 30nm 정도가 된다.
이하 본 발명의 SOI 반도체장치의 제조방법을 설명한다.
도 2에 나타낸 바와 같이, p형 Si로 이루어지는 지지기판(1)상에 막두께 100nm 정도의 산화막으로 된 매립된 절연막(2) 및 막두께 180 nm 정도의 표면 실리콘층(3)을 형성하여 SOI 기판(10)을 형성한다.
이 SOI 기판(10)을 800℃ 이상의 조건으로 열산화하여, 그 표면에 막두께 7nm 정도의 열산화막(26)을 형성한다. 그 열산화막(26)상에 막두께 80 nm 정도의 실리콘 나이트라이드막(27) 및 포토레지스트(28)를 퇴적한 후, 포토리소그라피 및에칭 공정에 의해 포토레지스트(28)를 바라는 형상으로 패터닝한다. 이 포토레지스트(28)를 마스크로서 이용하고, CHF3+SF6계의 가스를 이용하여 실리콘 나이트라이드막(27)을 드라이에칭하여, 실리콘 나이트라이드막(27)을 소정의 위치에 잔존시킨다.
다음, 포토레지스트(28)를 제거하여, 1000℃ 이상의 온도로 열산화를 함으로써 도 3에 나타낸 바와 같이, 표면 실리콘층(3)의 막두께까지 도달되지 않게 하고, 표면 실리콘층(3)이 깊이 방향으로 완전히 산화되지 않게 하며, 소자분리막(5)을 형성함과 동시에 웰·콘택트(15)를 형성한다. 그 후, 인산을 사용하여 실리콘 나이트라이드막(27)을 제거한다.
또한, 도 4에 나타낸 바와 같이, 얻어진 SOI 기판(10)을 재차 800℃ 이상의 온도로 열산화하여, 그 표면에 막두께 10nm의 열산화막(36)을 형성한다. 그 열산화막(36)상에 막두께 20nm 정도의 실리콘 나이트라이드막(37) 및 포토레지스트(38)를 퇴적한 후, 포토리소그라피 및 에칭공정에 의해 포토레지스트(38)를 바라는 형상으로 패터닝한다. 이 포토레지스트(38)를 마스크로서 이용하고, CHF3+SF6계의 가스를 이용하여 실리콘 나이트라이드막(37)을 드라이에칭하며, 실리콘 나이트라이드막(37)을 소정의 위치에 잔존시킨다.
그리고, 포토레지스트(38)를 제거하고 1000℃ 이상의 온도로 열산화함으로써 도 5에 나타낸 바와 같이, 표면 실리콘층(3)의 막두께까지 도달되게 하고, 표면 실리콘층(3)을 깊이 방향으로 완전히 산화시키는 웰 완전분리산막(4)을 형성한다. 그후, 인산을 이용하여 실리콘 나이트라이드막(37)을 제거한다.
다음에, P 웰 형성영역(11a) 및 N 웰 형성영역(21a)에, 공지의 방법에 따라 가속에너지 60keV정도, 도즈 7×1012cm-2정도로, 각각 보론이온, 인이온을 주입하여, 최종적인 불순물농도가 6×1O17cm-3정도가 되는 P 웰(11) 및 N 웰(21)을 형성한다.
따라서, 각 웰(11,12)내에 800℃ 전후의 열산화에 의한 막두께 10nm 정도의 게이트절연막, 막두께 200nm 정도의 다결정 실리콘을 형성하여, HBr 계 또는 HCl계 에칭가스를 이용한 드라이에칭에 의해 바라는 형상으로 게이트전극(13,23)을 형성한다. 이 게이트전극(13,23)을 마스크로 이용하여, 예컨대 NMOS의 경우에 60keV 정도의 가속에너지, 도즈 5×1015cm-2정도의 인을 이온주입함으로써 접합깊이가 150nm 정도의 소스/드레인 영역(12,22)을 형성하여, 도 1에 나타낸 NMOSFET(14), PMOSFET(24) 등으로 된 SOI 반도체장치를 완성한다.
상기한 바와 같이, 채널부에서는 부분 공핍화하고, 소스/드레인 영역에서는 완전 공핍화한 SOI 반도체장치를 얻을 수 있다.
이상의 방법으로 제조된 SOI 반도체장치에 있어서, P 웰의 웰·콘택트에 바이어스전압 Vw를 0∼0.6V의 범위로 인가한 경우의 NMOSFET의 전류-전압특성을 측정하였다. 그 결과를 도 6에 나타낸다. 또한, 도 6은 게이트길이를 0.35㎛, 게이트폭을 2μm로 한 MOSFET를 이용하여 Vds= 0.6V에서 측정한 결과이다.
도 6으로부터 웰·콘택트에 바이어스전압을 인가하여 그 전압을 크게하는 것에 의해 트랜지스터의 임계치 전압을 제어할 수 있고, 바이어스전압의 변화에 의해 드레인전류의 자유도를 증대시킬 수 있음이 분명하다.
따라서, 도 7에 나타낸 바와 같이, SOI 반도체장치에 있어서의 n형 MOS 트랜지스터의 액티브시와 스탠바이시의 웰의 바이어스전압을 변화시킴으로써, 액티브시에 하이(예컨대 0.6V), 스탠바이시에 로우(예컨대 0V)의 바이어스전압 Vw를 인가함에 의해 액티브시의 임계치 전압을 스탠바이시의 임계치 전압에 비해 저하시킬 수 있으므로, 임계치 전압의 저하에 대응하여 게이트전압 Vgs에 전원전압 Vdd와 같은 전압을 인가하였을 때의 드레인전류를 상승시킬 수 있는(도 7중, 점 A)것으로부터 SOI 반도체장치의 구동능력의 향상을 실현할 수 있다.
또한, 스탠바이시의 임계치 전압을 액티브시의 임계치 전압에 비해 상승시킬 수 있고, 이 임계치 전압의 증대에 대응하여, 게이트전압 Vgs에 0V의 전압을 인가하였을 때의 드레인전류를 저하시킬 수 있는(도 7중, 점 X (약 100pA/㎛) → 점 Y(약 0.1pA/㎛))것으로부터 스탠바이시의 소비전류의 감소를 실현할 수 있다.
또한, 본 발명의 SOI 반도체장치에 있어서, 셀면적의 증대억제효과를 검토하였다. 요컨대, 상기 실시예와 동일한 방법에 의해 P 웰에 1개 또는 복수개의 NMOSFET와 1개의 웰·콘택트를 형성하여, 웰·콘택트 1개에 대하여 NMOSFET 수를 증가시킨 경우의 NMOSFET 1개가 차지하는 면적의 상대비를 측정하였다. 이 때 NMOSFET는 게이트길이를 0.35μm, 게이트폭을 5.0μm로 형성하였다. 그 결과를 도 8에 나타낸다.
또한, NMOSFET 1개가 차지하는 면적의 상대비는 소자분리막의 점유면적을 고려하여 NMOSFET 1개에 대해 보디·콘택트 1개가 항상 필요하기 때문에, 이것에 대한 비, 요컨대, (웰·콘택트를 이용한 경우의 NMOSFET 1개가 차지하는 면적)/(보디·콘택트를 이용한 경우의 NMOSFET 1개가 차지하는 면적)으로 나타내었다.
또한, 비교를 위해서, 웰·콘택트 및 보디·콘택트도 형성하지 않은 경우의 NMOSFET 1개가 차지하는 면적의 보디·콘택트를 이용한 경우의 NMOSFET 1개가 차지하는 면적에 대한 상대비를 측정한 바, 거의 0.74였다.
도 8의 측정결과로부터 예컨대, 웰·콘택트 1개로 NMOSFET를 4개 이상 제어하는 것과 보디·콘택트를 이용해 반도체장치를 형성하는 경우를 비교하면, 약 20% 이상 셀면적을 감소시킬 수 있었다.
따라서, 본 발명의 SOI 반도체장치에 의하면, 종래 이용되고 있는 보디·콘택트를 구비한 반도체장치와 비교하여 셀면적의 증대를 최소한으로 억제하는 것이 가능하다.
또한, 본 발명의 SOI 반도체장치에 있어서 부하용량에 대해 설명한다.
도 9에 나타낸 바와 같이, NMOSFET에서 표면 실리콘층(3)의 막두께 Tsi를 소스/드레인 영역(12)의 접합깊이 Xj와 그 하부에 형성되는 공핍층(6)의 폭 Wdepl과의 합계보다도 작게 되도록 조정함으로써, 구체적으로는, 표면 실리콘층(3)의 막두께 Tsi를 180nm 정도, 소스/드레인 영역의 깊이 Xj를 150nm, 공핍층폭 Wdepl을 30nm으로 설정하는 것으로써, 공핍층(6)에 의한 용량이 매립된 절연막(2)의 용량과의 커플링에 의해 대단히 작게 할 수 있으므로, 트랜지스터의 부하용량을 감소시킬 수 있고, 나아가서는 장치 자체의 고속화가 실현된다.
더욱, 본 발명에 있어서, 도 11(a)∼(c)에 나타낸 바와 같이, 웰마다 완전히 분리되는 웰 완전분리막을 갖고 있기 때문에, N 웰과 P 웰이 접촉으로써 생기는 기생 사이리스터의 발생을 방지할 수 있고, 반도체장치에 있어서 래치업을 억제할 수 있다.
또한, 웰 완전분리막은 상기한 로코스 분리법 이외에 트렌치 분리법에 의해서도 형성될 수 있다.
먼저, SOI 기판에 있어서의 표면실리콘층을 열산화하여 표면 실리콘층표면에 산화막을 형성한 후, 실리콘 나이트라이드막을 퇴적시킨다. 계속해서, 포토리소그라피 및 에칭법에 의해, 실리콘 나이트라이드막에 있어서의 웰 완전분리막을 형성하는 영역에 구멍을 형성하여 이 구멍내에 TEOS 등의 산화막을 퇴적시킨다. 그 후, 이 산화막을 CMP법 등에 의해 표면평탄화하여 인산을 이용해 실리콘 나이트라이드막을 제거함으로써 트렌치에 의한 웰 완전분리막을 형성한다.
또한, 웰 완전분리막은 상기한 로코스 분리법, 트렌치 분리법 이외에 메사분리법에 의해서도 형성될 수 있다.
먼저, SOI 기판에 있어서의 표면 실리콘층상에 포토리소그라피 공정에 의해 바라는 영역을 개방시킨 레지스트마스크를 형성하고, 이 레지스트마스크를 이용해 HBr계 또는 HCl계의 가스를 이용한 드라이에칭법에 의해 분리를 바라는 영역의 표면 실리콘층을 제거하여 메사분리하는 것으로써 웰을 완전히 분리할 수 있다.
본 발명에 의하면, 웰·콘택트를 이용하여 트랜지스터의 임계치 전압을 다이나믹하게 제어할 수 있기 때문에, 동작시의 구동능력을 높게 하면서 동시에 스탠바이시의 소비전류를 감소시킬 수 있다.
또한, 이러한 구동능력의 향상 및 소비전류의 감소를 실현하면서 종래의 4단자소자와 같이 소자의 점유면적의 증대를 초래하지 않고, 셀면적을 최소한으로 억제하는 것이 가능해져, 고성능·고집적화를 실현한 반도체장치를 얻을 수 있다.
또한, 표면 반도체층의 막두께가 소스/드레인 영역의 접합깊이와 그 하부에 형성되는 공핍층의 폭의 합계보다도 얇게 되도록 설정되어 있기 때문에, 공핍층에 의한 용량이 매립된 산화막의 용량과 직렬접속되어 트랜지스터의 부하용량을 현저히 감소시킬 수 있고, 소자동작의 고속화가 실현된다.
또한, 웰이 표면 반도체층에 있어서의 다른 영역과 완전히 분리되어 있기 때문에, 종래의 트윈웰의 경우에 존재하는 기생 사이리스터의 발생을 방지하고, 래치업 프리를 실현할 수 있다.
Claims (5)
- 매립된 절연막 및 표면 반도체층이 적층되어 있는 SOI 기판;상기 표면 반도체층에 형성된 적어도 1개의 웰; 및상기 웰에 형성되고 또한 상기 표면 반도체층에 채널영역 및 소스/드레인 영역을 갖는 적어도 1개의 트랜지스터를 구비하고,상기 웰이, 상기 표면 반도체층에서 완전히 분리되고, 또한 액티브상태와 스탠바이 상태 사이에 웰에 인가되는 바이어스전압을 변경함으로써 상기 트랜지스터의 임계전압을 제어하도록 상기 웰에 바이어스전압을 인가하기위한 웰·콘택트를 갖고,상기 트랜지스터가 상기 표면 반도체층의 표면에 형성된 소자분리막에 의해 분리되고, 또한 상기 채널영역이 부분적으로 공핍화되고, 소스/드레인 영역 하부의 상기 표면 반도체층이 완전히 공핍화되어 있는 것을 특징으로 하는 SOI 반도체장치.
- 제1항에 있어서, 표면 반도체층이, 소스/드레인 영역의 깊이 Xj와 소스/드레인 영역하의 공핍층의 접합면으로부터의 폭 Wdep1의 합계 이하에서, 1O0nm 이상의 막두께 Tsemi를 갖고,소스/드레인 영역의 접합용량이, 막두께 방향에서 매립된 절연막의 용량과 직렬 접속되어 있는 반도체장치.
- 청구항3는 삭제 되었습니다.
- 청구항4는 삭제 되었습니다.
- 제1항에 있어서, 임계치 전압이 액티브 상태에서는 감소되고 스태바이상태에서는 증가하도록, 바이어스전압을 제어하는 반도체 장치.
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Families Citing this family (22)
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| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP2003318405A (ja) * | 2002-04-25 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE10301243B4 (de) * | 2003-01-15 | 2009-04-16 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere mit Kondensatoranordnung |
| KR100542986B1 (ko) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 |
| KR100975972B1 (ko) * | 2003-07-11 | 2010-08-13 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 |
| SG113006A1 (en) * | 2004-01-04 | 2005-07-28 | Teradyne Inc | Silicon-on-insulator channel architecture of automatic test equipment |
| US7288802B2 (en) | 2005-07-27 | 2007-10-30 | International Business Machines Corporation | Virtual body-contacted trigate |
| KR101198938B1 (ko) * | 2005-12-21 | 2012-11-07 | 매그나칩 반도체 유한회사 | 고전압 소자의 소자 분리 방법 |
| US7402885B2 (en) * | 2006-05-15 | 2008-07-22 | Toshiba America Electronic Components, Inc. | LOCOS on SOI and HOT semiconductor device and method for manufacturing |
| KR100878284B1 (ko) | 2007-03-09 | 2009-01-12 | 삼성모바일디스플레이주식회사 | 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 |
| JP5328214B2 (ja) * | 2008-04-17 | 2013-10-30 | シャープ株式会社 | 半導体装置、ｔｆｔ基板、表示装置、携帯機器 |
| JP5269924B2 (ja) * | 2011-01-27 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| TWM435722U (en) | 2012-03-22 | 2012-08-11 | Excelliance Mos Corp | Power MOSFET |
| CN111240392B (zh) * | 2020-01-19 | 2021-07-27 | 中国科学院上海微系统与信息技术研究所 | 阈值电压的调节方法、装置、cmos器件、电子设备及存储介质 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463238A (en) | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| JPH05160403A (ja) * | 1992-06-01 | 1993-06-25 | Seiko Epson Corp | 薄膜トランジスタ |
| FR2694449B1 (fr) | 1992-07-09 | 1994-10-28 | France Telecom | Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant. |
| US5317181A (en) | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
| JPH06151859A (ja) | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5973363A (en) | 1993-07-12 | 1999-10-26 | Peregrine Semiconductor Corp. | CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator |
| JP3247801B2 (ja) | 1993-07-27 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置およびその製造方法 |
| JPH07302908A (ja) | 1994-05-02 | 1995-11-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH08125187A (ja) | 1994-10-24 | 1996-05-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法 |
| US5895766A (en) * | 1995-09-20 | 1999-04-20 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US5770881A (en) * | 1996-09-12 | 1998-06-23 | International Business Machines Coproration | SOI FET design to reduce transient bipolar current |
| JP3447927B2 (ja) * | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5959335A (en) * | 1998-09-23 | 1999-09-28 | International Business Machines Corporation | Device design for enhanced avalanche SOI CMOS |
| US5965917A (en) * | 1999-01-04 | 1999-10-12 | Advanced Micro Devices, Inc. | Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects |
-
1998
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