JP3247801B2 - Ｓｏｉ構造を有する半導体装置およびその製造方法 - Google Patents
Ｓｏｉ構造を有する半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ（Semiconduc
tor On Insulator）構造を有する半導体装置およびその
製造方法に関し、特に、フィールドシールドゲートを用
いて素子間が分離されるＳＯＩ構造を有する半導体装置
およびその製造方法に関するものである。
tor On Insulator）構造を有する半導体装置およびその
製造方法に関し、特に、フィールドシールドゲートを用
いて素子間が分離されるＳＯＩ構造を有する半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、素子間を電気的に分離する１
手法として、フィールドシールド（以下、単に「ＦＳ」
と称する）分離は知られている。以下、従来のＦＳ分離
を用いた半導体装置について説明する。
手法として、フィールドシールド（以下、単に「ＦＳ」
と称する）分離は知られている。以下、従来のＦＳ分離
を用いた半導体装置について説明する。
【０００３】図６９は、バルクシリコン基板上に形成さ
れ、ＦＳ分離によって素子間が分離された従来の半導体
装置を示す断面図である。このように、バルクシリコン
基板上のトランジスタ間の分離にＦＳゲートを用いると
いう報告は、H. C. Lin らのIEEE TRANSACTIONS ON ELE
CTRON DEVICES, Vol.ED-19, No.11, NOVENBER, 1972,p
p.1199 〜pp.1206 などを始めいくつかされている。
れ、ＦＳ分離によって素子間が分離された従来の半導体
装置を示す断面図である。このように、バルクシリコン
基板上のトランジスタ間の分離にＦＳゲートを用いると
いう報告は、H. C. Lin らのIEEE TRANSACTIONS ON ELE
CTRON DEVICES, Vol.ED-19, No.11, NOVENBER, 1972,p
p.1199 〜pp.1206 などを始めいくつかされている。
【０００４】図６９を参照して、ｐ型シリコン基板１０
１の主表面には、ｎウェル領域１０４とｐウェル領域１
０５とがそれぞれ形成される。ｐウェル領域１０５の表
面上には、ｎＭＯＳ１０２が形成される。ｎウェル領域
１０４の表面上には、ｐＭＯＳ１０３が形成される。こ
のｐＭＯＳ１０３とｎＭＯＳ１０２とでＣＭＯＳが構成
される。そして、ｎＭＯＳ１０２とｐＭＯＳ１０３とは
ＦＳゲート１１６によって分離されている。
１の主表面には、ｎウェル領域１０４とｐウェル領域１
０５とがそれぞれ形成される。ｐウェル領域１０５の表
面上には、ｎＭＯＳ１０２が形成される。ｎウェル領域
１０４の表面上には、ｐＭＯＳ１０３が形成される。こ
のｐＭＯＳ１０３とｎＭＯＳ１０２とでＣＭＯＳが構成
される。そして、ｎＭＯＳ１０２とｐＭＯＳ１０３とは
ＦＳゲート１１６によって分離されている。
【０００５】上記のｎＭＯＳ１０２は、ｎ−拡散領域１
０７と、ｎ＋拡散領域１０８と、ゲート酸化膜１１１
と、ゲート電極１１２とを有する。ゲート電極１１２
は、リン（Ｐ）が１×１０20／ｃｍ3 以上含まれている
多結晶シリコンによって構成されている。このゲート電
極１１２上にはタングステンシリサイド（ＷＳｉ2 ）層
１１３が形成されている。このＷＳｉ2 層１１３は、ゲ
ート電極１１２の抵抗を減じるために形成されている。
０７と、ｎ＋拡散領域１０８と、ゲート酸化膜１１１
と、ゲート電極１１２とを有する。ゲート電極１１２
は、リン（Ｐ）が１×１０20／ｃｍ3 以上含まれている
多結晶シリコンによって構成されている。このゲート電
極１１２上にはタングステンシリサイド（ＷＳｉ2 ）層
１１３が形成されている。このＷＳｉ2 層１１３は、ゲ
ート電極１１２の抵抗を減じるために形成されている。
【０００６】ｐＭＯＳ１０３は、ｐ−拡散領域１０９
と、ｐ＋拡散領域１１０と、ゲート酸化膜１１１と、ゲ
ート電極１１２とを有する。ＦＳゲート１１６は、素子
分離領域上にＦＳゲート酸化膜１１５を介在して形成さ
れる。
と、ｐ＋拡散領域１１０と、ゲート酸化膜１１１と、ゲ
ート電極１１２とを有する。ＦＳゲート１１６は、素子
分離領域上にＦＳゲート酸化膜１１５を介在して形成さ
れる。
【０００７】上記のｎ＋拡散領域１０８およびｐ＋拡散
領域１１０の表面には、シリサイド層１１４が形成され
ている。このシリサイド層１１４は、ｎ＋拡散領域１０
８およびｐ＋拡散領域１１０の抵抗低減のために設けら
れている。ゲート電極１１２およびＦＳゲート１１６を
覆うようにシリコン酸化膜１１７が形成されている。こ
のシリコン酸化膜１１７を覆うように層間酸化膜１１８
が形成されている。層間酸化膜１１８には、所定位置に
コンタクトホール１１９が形成されている。このコンタ
クトホール１１９内には、アルミニウム（Ａｌ）を主成
分とした配線層１２０が形成されている。
領域１１０の表面には、シリサイド層１１４が形成され
ている。このシリサイド層１１４は、ｎ＋拡散領域１０
８およびｐ＋拡散領域１１０の抵抗低減のために設けら
れている。ゲート電極１１２およびＦＳゲート１１６を
覆うようにシリコン酸化膜１１７が形成されている。こ
のシリコン酸化膜１１７を覆うように層間酸化膜１１８
が形成されている。層間酸化膜１１８には、所定位置に
コンタクトホール１１９が形成されている。このコンタ
クトホール１１９内には、アルミニウム（Ａｌ）を主成
分とした配線層１２０が形成されている。
【０００８】次に、図７０〜図８２を用いて、図６９に
示される半導体装置の製造方法について説明する。図７
０〜図８２は、図６９に示される半導体装置の製造工程
の第１工程〜第１３工程を示す断面図である。
示される半導体装置の製造方法について説明する。図７
０〜図８２は、図６９に示される半導体装置の製造工程
の第１工程〜第１３工程を示す断面図である。
【０００９】図７０を参照して、ｐ型シリコン基板１０
１の主表面上に、ＣＶＤ（ChemicalVapor Deposition
）法を用いて、１０００Å程度の膜厚を有するシリコ
ン酸化膜１１５を形成する。このシリコン酸化膜１１５
上に、ＣＶＤ法を用いて、２０００Å程度の厚みを有す
る多結晶シリコン層１１６を形成する。このとき、この
多結晶シリコン層１１６には、１×１０20／ｃｍ3 程度
の高濃度のリン（Ｐ）が導入される。この多結晶シリコ
ン層１１６上に、ＣＶＤ法を用いて、２０００Å程度の
厚みを有するシリコン酸化膜１１７ａを形成する。この
シリコン酸化膜１１７ａ上に、所定形状にパターニング
されたレジストパターン１２１を形成する。このレジス
トパターン１２１をマスクとして用いて、シリコン酸化
膜１１７ａ，多結晶シリコン層１１６，シリコン酸化膜
１１５を順次エッチングする。それにより、ＦＳゲート
１１６およびＦＳゲート酸化膜１１５が形成される。そ
の後、レジストパターン１２１を除去する。
１の主表面上に、ＣＶＤ（ChemicalVapor Deposition
）法を用いて、１０００Å程度の膜厚を有するシリコ
ン酸化膜１１５を形成する。このシリコン酸化膜１１５
上に、ＣＶＤ法を用いて、２０００Å程度の厚みを有す
る多結晶シリコン層１１６を形成する。このとき、この
多結晶シリコン層１１６には、１×１０20／ｃｍ3 程度
の高濃度のリン（Ｐ）が導入される。この多結晶シリコ
ン層１１６上に、ＣＶＤ法を用いて、２０００Å程度の
厚みを有するシリコン酸化膜１１７ａを形成する。この
シリコン酸化膜１１７ａ上に、所定形状にパターニング
されたレジストパターン１２１を形成する。このレジス
トパターン１２１をマスクとして用いて、シリコン酸化
膜１１７ａ，多結晶シリコン層１１６，シリコン酸化膜
１１５を順次エッチングする。それにより、ＦＳゲート
１１６およびＦＳゲート酸化膜１１５が形成される。そ
の後、レジストパターン１２１を除去する。
【００１０】次に、図７１を参照して、ｐ型シリコン基
板１０１の主表面上全面に、ＣＶＤ法を用いて、２００
０Å程度の厚みのシリコン酸化膜１１７ｂを形成する。
そして、このシリコン酸化膜１１７ａに、異方性の強い
ガス雰囲気内でエッチング処理を施す。それにより、図
７２に示されるように、ＦＳゲート１１６を覆うシリコ
ン酸化膜１１７を形成する。
板１０１の主表面上全面に、ＣＶＤ法を用いて、２００
０Å程度の厚みのシリコン酸化膜１１７ｂを形成する。
そして、このシリコン酸化膜１１７ａに、異方性の強い
ガス雰囲気内でエッチング処理を施す。それにより、図
７２に示されるように、ＦＳゲート１１６を覆うシリコ
ン酸化膜１１７を形成する。
【００１１】次に、図７３を参照して、ｐＭＯＳ形成領
域のみを覆うように、ｐ型シリコン基板１０１の主表面
上にレジストパターン１２１を形成する。そして、この
レジストパターン１２１をマスクとして用いて、ボロン
（Ｂ）イオンをｐ型シリコン基板１の主表面に注入す
る。このイオン注入は、次のような３種類の条件で３段
階に分けて行なわれる。注入条件は、７００ｋｅＶで１
〜２×１０13／ｃｍ2 ，１６０ｋｅＶで２〜４×１０12
／ｃｍ2 ，５０ｋｅＶで１〜２×１０13／ｃｍ2であ
る。このような３段階のイオン注入工程を経て、ｐウェ
ル領域１０５が形成される。
域のみを覆うように、ｐ型シリコン基板１０１の主表面
上にレジストパターン１２１を形成する。そして、この
レジストパターン１２１をマスクとして用いて、ボロン
（Ｂ）イオンをｐ型シリコン基板１の主表面に注入す
る。このイオン注入は、次のような３種類の条件で３段
階に分けて行なわれる。注入条件は、７００ｋｅＶで１
〜２×１０13／ｃｍ2 ，１６０ｋｅＶで２〜４×１０12
／ｃｍ2 ，５０ｋｅＶで１〜２×１０13／ｃｍ2であ
る。このような３段階のイオン注入工程を経て、ｐウェ
ル領域１０５が形成される。
【００１２】次に、図７４を参照して、ｎＭＯＳ形成領
域のみを覆うように、ｐ型シリコン基板１０１の主表面
上に、レジストパターン１２１を形成する。このレジス
トパターン１２１をマスクとして用いて、リン（Ｐ）イ
オンを、ｐ型シリコン基板１０１の主表面に注入する。
この場合も、３段階のイオン注入が行なわれる。注入条
件は、１２００ｋｅＶで１〜２×１０13／ｃｍ2 ，４０
０ｋｅＶで２〜４×１０12／ｃｍ2 ，１８０ｋｅＶで１
〜２×１０13／ｃｍ2 である。その後、ボロン（Ｂ）イ
オンを、２０ｋｅＶ，２〜３×１０13／ｃｍ2 の条件で
注入する。それにより、ｎウェル領域１０４を形成す
る。
域のみを覆うように、ｐ型シリコン基板１０１の主表面
上に、レジストパターン１２１を形成する。このレジス
トパターン１２１をマスクとして用いて、リン（Ｐ）イ
オンを、ｐ型シリコン基板１０１の主表面に注入する。
この場合も、３段階のイオン注入が行なわれる。注入条
件は、１２００ｋｅＶで１〜２×１０13／ｃｍ2 ，４０
０ｋｅＶで２〜４×１０12／ｃｍ2 ，１８０ｋｅＶで１
〜２×１０13／ｃｍ2 である。その後、ボロン（Ｂ）イ
オンを、２０ｋｅＶ，２〜３×１０13／ｃｍ2 の条件で
注入する。それにより、ｎウェル領域１０４を形成す
る。
【００１３】以上のように、バルクシリコン基板上にト
ランジスタを形成する場合には、注入エネルギや注入濃
度を変えて数回に分けてイオン注入を行なう必要があ
る。これは、短チャネル領域（ゲート長０．５μｍ以
下）におけるパンチスルーを防ぐこと、基板バイアスの
ゆらぎによるトランジスタ特性の変動を抑えること、α
線照射などによる外部雰囲気より注入された放射線によ
って発生した電荷によるデバイスの特性の劣化（ソフト
エラー）対策などのためである。そのため、バルクシリ
コン基板上にトランジスタを形成する場合には、上述の
ような複雑なウェル形成を強いられることになる。
ランジスタを形成する場合には、注入エネルギや注入濃
度を変えて数回に分けてイオン注入を行なう必要があ
る。これは、短チャネル領域（ゲート長０．５μｍ以
下）におけるパンチスルーを防ぐこと、基板バイアスの
ゆらぎによるトランジスタ特性の変動を抑えること、α
線照射などによる外部雰囲気より注入された放射線によ
って発生した電荷によるデバイスの特性の劣化（ソフト
エラー）対策などのためである。そのため、バルクシリ
コン基板上にトランジスタを形成する場合には、上述の
ような複雑なウェル形成を強いられることになる。
【００１４】次に、図７５を参照して、アンモニア加水
（ＮＨ4 ＯＨ）と弗酸（ＨＦ）と塩酸（ＨＣｌ）系の溶
剤を用いて、ｐＭＯＳ１０３およびｎＭＯＳ１０２のチ
ャネル領域表面にウエットエッチング処理を施す。それ
により、チャネル領域表面における異物や自然酸化膜を
除去する。その後、熱酸化法などを用いて、ゲート酸化
膜１１１を形成する。ゲート酸化膜１１１の厚みは、好
ましくは、８０〜１００Å程度である。このゲート酸化
膜１１１の厚みは、所望のトランジスタ特性に合致する
ように決定される。このゲート酸化膜１１１は、８００
℃〜９５０℃の温度での酸化処理によって形成される。
（ＮＨ4 ＯＨ）と弗酸（ＨＦ）と塩酸（ＨＣｌ）系の溶
剤を用いて、ｐＭＯＳ１０３およびｎＭＯＳ１０２のチ
ャネル領域表面にウエットエッチング処理を施す。それ
により、チャネル領域表面における異物や自然酸化膜を
除去する。その後、熱酸化法などを用いて、ゲート酸化
膜１１１を形成する。ゲート酸化膜１１１の厚みは、好
ましくは、８０〜１００Å程度である。このゲート酸化
膜１１１の厚みは、所望のトランジスタ特性に合致する
ように決定される。このゲート酸化膜１１１は、８００
℃〜９５０℃の温度での酸化処理によって形成される。
【００１５】上記のゲート酸化膜１１１上に、ＣＶＤ法
を用いて、リン（Ｐ）を高濃度（１×１０20／ｃｍ3 注
入）に含む多結晶シリコン層１１２を形成する。この多
結晶シリコン層１１２上に、スパッタリング法を用い
て、ＷＳｉ2 層１１３を形成する。このＷＳｉ2 層１１
３の厚みは、好ましくは、１０００Å程度である。この
ＷＳｉ2 層１１３上に、ＣＶＤ法などを用いて、１００
０Å程度の厚みを有するシリコン酸化膜１１７ｃを形成
する。このシリコン酸化膜１１７ｃ上に、所定形状にパ
ターニングされたレジストパターン１２１を形成する。
このレジストパターン１２１をマスクとして用いて、シ
リコン酸化膜１１７ｃをエッチングする。その後、レジ
ストパターン１２１を除去する。そして、シリコン酸化
膜１１７をマスクとして用いて、ＷＳｉ2 層１１３，多
結晶シリコン層１１２をパターニングする。
を用いて、リン（Ｐ）を高濃度（１×１０20／ｃｍ3 注
入）に含む多結晶シリコン層１１２を形成する。この多
結晶シリコン層１１２上に、スパッタリング法を用い
て、ＷＳｉ2 層１１３を形成する。このＷＳｉ2 層１１
３の厚みは、好ましくは、１０００Å程度である。この
ＷＳｉ2 層１１３上に、ＣＶＤ法などを用いて、１００
０Å程度の厚みを有するシリコン酸化膜１１７ｃを形成
する。このシリコン酸化膜１１７ｃ上に、所定形状にパ
ターニングされたレジストパターン１２１を形成する。
このレジストパターン１２１をマスクとして用いて、シ
リコン酸化膜１１７ｃをエッチングする。その後、レジ
ストパターン１２１を除去する。そして、シリコン酸化
膜１１７をマスクとして用いて、ＷＳｉ2 層１１３，多
結晶シリコン層１１２をパターニングする。
【００１６】次に、図７６を参照して、ｐＭＯＳ形成領
域のみを覆うようにレジストパターン１２１を形成す
る。そして、このレジストパターン１２１をマスクとし
て用いて、リン（Ｐ）イオンを、７０ｋｅＶで４５度の
連続回転により１〜２×１０13／ｃｍ2 注入する。それ
により、ｎ−拡散領域１０７を形成する。その後、レジ
ストパターン１２１を除去する。
域のみを覆うようにレジストパターン１２１を形成す
る。そして、このレジストパターン１２１をマスクとし
て用いて、リン（Ｐ）イオンを、７０ｋｅＶで４５度の
連続回転により１〜２×１０13／ｃｍ2 注入する。それ
により、ｎ−拡散領域１０７を形成する。その後、レジ
ストパターン１２１を除去する。
【００１７】次に、図７７を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ボロン（Ｂ）イオンを、１０ｋｅＶで１〜２×１０
11／ｃｍ2 注入する。それにより、ｐ−拡散領域１０９
が形成される。
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ボロン（Ｂ）イオンを、１０ｋｅＶで１〜２×１０
11／ｃｍ2 注入する。それにより、ｐ−拡散領域１０９
が形成される。
【００１８】次に、図７８を参照して、ＣＶＤ法を用い
て、１０００〜２０００Å程度の厚みを有するシリコン
酸化膜１１７ｄを、ｐ型シリコン基板１０１の主表面上
全面に形成する。そして、このシリコン酸化膜１１７ｄ
に、異方性の強いガス雰囲気中でエッチング処理を施
す。それにより、図７９に示されるように、ゲート電極
１１２を覆うように、シリコン酸化膜１１７が形成され
る。次に、スパッタリング法を用いて、５００〜８００
Å程度の厚みを有するＴｉ層１２２を形成する。このと
き、このＴｉ層１２２を形成する前に、スパッタエッチ
ングを行ない、ｐ型シリコン基板１０１の表面の自然酸
化膜や異物の除去を行なう。
て、１０００〜２０００Å程度の厚みを有するシリコン
酸化膜１１７ｄを、ｐ型シリコン基板１０１の主表面上
全面に形成する。そして、このシリコン酸化膜１１７ｄ
に、異方性の強いガス雰囲気中でエッチング処理を施
す。それにより、図７９に示されるように、ゲート電極
１１２を覆うように、シリコン酸化膜１１７が形成され
る。次に、スパッタリング法を用いて、５００〜８００
Å程度の厚みを有するＴｉ層１２２を形成する。このと
き、このＴｉ層１２２を形成する前に、スパッタエッチ
ングを行ない、ｐ型シリコン基板１０１の表面の自然酸
化膜や異物の除去を行なう。
【００１９】次に、図８０を参照して、ｐＭＯＳ形成領
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ｐ型シリコン基板１０１の主表面に、砒素（Ａｓ）
イオンを５０ｋｅＶで４〜６×１０15／ｃｍ2 ，リン
（Ｐ）イオンを１００ｋｅＶで６０度連続回転で１〜２
×１０14／ｃｍ2 注入する。それにより、ｎ＋拡散領域
１０８が形成される。その後、レジストパターン１２１
を除去する。
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ｐ型シリコン基板１０１の主表面に、砒素（Ａｓ）
イオンを５０ｋｅＶで４〜６×１０15／ｃｍ2 ，リン
（Ｐ）イオンを１００ｋｅＶで６０度連続回転で１〜２
×１０14／ｃｍ2 注入する。それにより、ｎ＋拡散領域
１０８が形成される。その後、レジストパターン１２１
を除去する。
【００２０】次に、図８１を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ｐ型シリコン基板１０１の主表面に、ＢＦ2 イオン
を４０ｋｅＶで４〜６×１０15／ｃｍ2 注入する。それ
により、ｐ＋拡散領域１１０が形成される。その後、レ
ジスタパターン１２１を除去する。
域のみを覆うようにレジストパターン１２１を形成す
る。このレジストパターン１２１をマスクとして用い
て、ｐ型シリコン基板１０１の主表面に、ＢＦ2 イオン
を４０ｋｅＶで４〜６×１０15／ｃｍ2 注入する。それ
により、ｐ＋拡散領域１１０が形成される。その後、レ
ジスタパターン１２１を除去する。
【００２１】次に、図８２を参照して、ｐ型シリコン基
板１０１の主表面上に、ＣＶＤ法などを用いて、５００
０〜１００００Å程度の厚みを有する層間酸化膜１１８
を形成する。そして、この層間酸化膜１１８上に、所定
形状にパターニングされたレジストパターン１２１を形
成する。このレジストパターン１２１をマスクとして用
いて、層間酸化膜１１８をエッチングする。それによ
り、図６９に示されるコンタクトホール１１９が形成さ
れる。そして、スパッタリング法などを用いて、このコ
ンタクトホール１１９内および層間酸化膜１１８上に配
線層１２０を形成し、この配線層１２０を所定形状にパ
ターニングする。以上の工程を経て、図６９に示される
半導体装置が形成されることになる。
板１０１の主表面上に、ＣＶＤ法などを用いて、５００
０〜１００００Å程度の厚みを有する層間酸化膜１１８
を形成する。そして、この層間酸化膜１１８上に、所定
形状にパターニングされたレジストパターン１２１を形
成する。このレジストパターン１２１をマスクとして用
いて、層間酸化膜１１８をエッチングする。それによ
り、図６９に示されるコンタクトホール１１９が形成さ
れる。そして、スパッタリング法などを用いて、このコ
ンタクトホール１１９内および層間酸化膜１１８上に配
線層１２０を形成し、この配線層１２０を所定形状にパ
ターニングする。以上の工程を経て、図６９に示される
半導体装置が形成されることになる。
【００２２】図８３には、図６９に示される半導体装置
におけるＦＳゲート１１６間の所定位置に、電源Ｖｃｃ
端子に接続される配線層１２０ａが形成された様子が示
されている。図８３に示されるようにｎＭＯＳ１０２と
ｐＭＯＳ１０３との間の領域には、通常ｎウェル領域１
０４が形成される。これは、ｐ型のシリコン基板１０１
を用いた場合、ｐウェル領域１０５を接地電位に固定
し、ｎウェル領域１０４を電源Ｖｃｃの電位に固定する
ためである。より詳しくは、回路構成上、ｐ型のシリコ
ン基板１０１の表面にＶｃｃ端子が形成され、その裏面
に接地端子が形成されるからである。
におけるＦＳゲート１１６間の所定位置に、電源Ｖｃｃ
端子に接続される配線層１２０ａが形成された様子が示
されている。図８３に示されるようにｎＭＯＳ１０２と
ｐＭＯＳ１０３との間の領域には、通常ｎウェル領域１
０４が形成される。これは、ｐ型のシリコン基板１０１
を用いた場合、ｐウェル領域１０５を接地電位に固定
し、ｎウェル領域１０４を電源Ｖｃｃの電位に固定する
ためである。より詳しくは、回路構成上、ｐ型のシリコ
ン基板１０１の表面にＶｃｃ端子が形成され、その裏面
に接地端子が形成されるからである。
【００２３】しかしながら、上記のようなバルクシリコ
ン基板上に形成されたｎＭＯＳ１０２とｐＭＯＳ１０３
とをＦＳゲート１１６によって分離する場合には、次の
ような３つの問題点があった。
ン基板上に形成されたｎＭＯＳ１０２とｐＭＯＳ１０３
とをＦＳゲート１１６によって分離する場合には、次の
ような３つの問題点があった。
【００２４】第１の問題点は、ｎＭＯＳ１０２とｐＭＯ
Ｓ１０３との間でのラッチアップである。このラッチア
ップを回避する手法として、ｎウェル領域１０４とｐウ
ェル領域１０５の濃度を高くする手法を挙げることがで
きる。しかし、このｎウェル領域１０４とｐウェル領域
１０５の濃度は、ｎＭＯＳ１０２，ｐＭＯＳ１０３のし
きい値電圧の設定条件を考慮して決定されているため自
由に高くすることはできない。
Ｓ１０３との間でのラッチアップである。このラッチア
ップを回避する手法として、ｎウェル領域１０４とｐウ
ェル領域１０５の濃度を高くする手法を挙げることがで
きる。しかし、このｎウェル領域１０４とｐウェル領域
１０５の濃度は、ｎＭＯＳ１０２，ｐＭＯＳ１０３のし
きい値電圧の設定条件を考慮して決定されているため自
由に高くすることはできない。
【００２５】第２の問題は、ｎウェル領域１０４，ｐウ
ェル領域１０５の形成工程が複雑になるといった問題で
ある。既に説明したように、ｎウェル領域１０４および
ｐウェル領域１０５の形成には、数回のイオン注入工程
が必要となる。そのため、製造工程が煩雑になる。
ェル領域１０５の形成工程が複雑になるといった問題で
ある。既に説明したように、ｎウェル領域１０４および
ｐウェル領域１０５の形成には、数回のイオン注入工程
が必要となる。そのため、製造工程が煩雑になる。
【００２６】第３の問題は、分離能力に関する問題であ
る。ＦＳゲート分離では、ＦＳゲート１１６を含むトラ
ンジスタのしきい値電圧を高くすることが望まれる。そ
れにより、分離能力は向上する。その手法としては、Ｆ
Ｓゲート１１６直下のｐウェル領域１０５あるいはｎウ
ェル領域１０４の濃度を高くする手法や、ＦＳゲート酸
化膜１１５の厚みを厚くする手法などが挙げられる。Ｆ
Ｓゲート１１６直下の領域の濃度を高くすることによっ
て、次のような利点がある。インパクトイオン化で発生
した余剰キャリアは、拡散して基板電位固定端子（図示
せず）によって収集される。このときのキャリアの拡散
経路の抵抗を低減することが可能となる。すなわち、余
剰キャリアの収集を効率的に行なうことが可能となる。
る。ＦＳゲート分離では、ＦＳゲート１１６を含むトラ
ンジスタのしきい値電圧を高くすることが望まれる。そ
れにより、分離能力は向上する。その手法としては、Ｆ
Ｓゲート１１６直下のｐウェル領域１０５あるいはｎウ
ェル領域１０４の濃度を高くする手法や、ＦＳゲート酸
化膜１１５の厚みを厚くする手法などが挙げられる。Ｆ
Ｓゲート１１６直下の領域の濃度を高くすることによっ
て、次のような利点がある。インパクトイオン化で発生
した余剰キャリアは、拡散して基板電位固定端子（図示
せず）によって収集される。このときのキャリアの拡散
経路の抵抗を低減することが可能となる。すなわち、余
剰キャリアの収集を効率的に行なうことが可能となる。
【００２７】しかしながら、上述のように、ｐウェル領
域１０５あるいはｎウェル領域１０４の濃度は、ｐＭＯ
Ｓ１０３およびｎＭＯＳ１０２のしきい値電圧を考慮し
て決定されるため、自由に高くできない。そのため、一
般に、ＦＳゲート酸化膜１１５の厚みを厚くする方法が
とられてきた。しかし、この場合には、段差が大きくな
るという問題が生じる。そのため、従来例においては、
ＦＳゲートを含むトランジスタのしきい値電圧を高める
ことが困難であった。つまり、分離能力を向上させるこ
とが困難であった。
域１０５あるいはｎウェル領域１０４の濃度は、ｐＭＯ
Ｓ１０３およびｎＭＯＳ１０２のしきい値電圧を考慮し
て決定されるため、自由に高くできない。そのため、一
般に、ＦＳゲート酸化膜１１５の厚みを厚くする方法が
とられてきた。しかし、この場合には、段差が大きくな
るという問題が生じる。そのため、従来例においては、
ＦＳゲートを含むトランジスタのしきい値電圧を高める
ことが困難であった。つまり、分離能力を向上させるこ
とが困難であった。
【００２８】以上のような種々の問題点を解消する１手
法として、バルクシリコン基板の代わりにＳＯＩ基板を
用いることが考えられる。このＳＯＩ基板とは、ＳＯＩ
（Semiconductor On Insulator) 構造を有する基板のこ
とを称し、このＳＯＩ基板は、基板と、この基板の表面
上に形成された絶縁層と、この絶縁層上に形成された薄
膜のシリコン層（以下、単に「ＳＯＩ層」と称する）と
によって構成される。
法として、バルクシリコン基板の代わりにＳＯＩ基板を
用いることが考えられる。このＳＯＩ基板とは、ＳＯＩ
（Semiconductor On Insulator) 構造を有する基板のこ
とを称し、このＳＯＩ基板は、基板と、この基板の表面
上に形成された絶縁層と、この絶縁層上に形成された薄
膜のシリコン層（以下、単に「ＳＯＩ層」と称する）と
によって構成される。
【００２９】上記のようなＳＯＩ基板におけるＳＯＩ層
に種々の回路素子が形成される。このようなＳＯＩ基板
上に形成された回路素子を分離するには、一般に、従来
からＬＯＣＯＳ法が用いられてきた。この分離方法（Ｌ
ＯＣＯＳ分離）で分離された各素子は、完全に島状の半
導体層に形成されているため、上記のようなラッチアッ
プの問題はなくなる。また、上記のバルクシリコン基板
の場合のような複雑なウェル形成工程も必要なくなる。
さらに、分離能力についても問題はない。
に種々の回路素子が形成される。このようなＳＯＩ基板
上に形成された回路素子を分離するには、一般に、従来
からＬＯＣＯＳ法が用いられてきた。この分離方法（Ｌ
ＯＣＯＳ分離）で分離された各素子は、完全に島状の半
導体層に形成されているため、上記のようなラッチアッ
プの問題はなくなる。また、上記のバルクシリコン基板
の場合のような複雑なウェル形成工程も必要なくなる。
さらに、分離能力についても問題はない。
【００３０】図８４は、従来のＳＯＩ基板上に形成され
た半導体装置を示す断面図である。図８４を参照して、
シリコン基板１０１の主表面上には、埋込酸化膜１３０
が形成される。この埋込酸化膜１３０上にはＳＯＩ層１
３１が形成される。ＳＯＩ層１３１の所定位置（素子分
離領域）には分離酸化膜１３２が形成される。この分離
酸化膜１３２によって取り囲まれる島状の領域内に、ｎ
ＭＯＳ１０２と、ｐＭＯＳ１０３とがそれぞれ形成され
る。ｎＭＯＳ１０２側の分離酸化膜１３２の端部には、
ｐ＋領域１３３が形成される。それにより、寄生ＭＯＳ
の発生が抑制される。なお、図８４において、図８３に
示される半導体装置の構成要素と対応する部分には同一
番号を付し、その説明は省略する。
た半導体装置を示す断面図である。図８４を参照して、
シリコン基板１０１の主表面上には、埋込酸化膜１３０
が形成される。この埋込酸化膜１３０上にはＳＯＩ層１
３１が形成される。ＳＯＩ層１３１の所定位置（素子分
離領域）には分離酸化膜１３２が形成される。この分離
酸化膜１３２によって取り囲まれる島状の領域内に、ｎ
ＭＯＳ１０２と、ｐＭＯＳ１０３とがそれぞれ形成され
る。ｎＭＯＳ１０２側の分離酸化膜１３２の端部には、
ｐ＋領域１３３が形成される。それにより、寄生ＭＯＳ
の発生が抑制される。なお、図８４において、図８３に
示される半導体装置の構成要素と対応する部分には同一
番号を付し、その説明は省略する。
【００３１】上記のような分離酸化膜１３２によって完
全分離されたｎＭＯＳ１０２あるいはｐＭＯＳ１０３に
は、次に説明するような問題点があった。すなわち、上
記のように完全分離されているためインパクトイオン化
で発生したキャリアがｎＭＯＳ１０２あるいはｐＭＯＳ
１０３のチャネル領域に蓄積し、チャネルポテンシャル
の電位上昇が引き起こされる。それにより、寄生バイポ
ーラ動作が引き起こされ、ｎＭＯＳ１０２あるいはｐＭ
ＯＳ１０３のソース／ドレイン間耐圧が低下してしま
う。このソース／ドレイン間耐圧は、ゲート長が短くな
るに従い徐々に低い値となる。このことは、図２１に示
されている（図２１のＬＯＣＯＳ分離）。なお、図２１
は、ソース／ドレイン間耐圧と、ゲート長との関係を示
す図である。
全分離されたｎＭＯＳ１０２あるいはｐＭＯＳ１０３に
は、次に説明するような問題点があった。すなわち、上
記のように完全分離されているためインパクトイオン化
で発生したキャリアがｎＭＯＳ１０２あるいはｐＭＯＳ
１０３のチャネル領域に蓄積し、チャネルポテンシャル
の電位上昇が引き起こされる。それにより、寄生バイポ
ーラ動作が引き起こされ、ｎＭＯＳ１０２あるいはｐＭ
ＯＳ１０３のソース／ドレイン間耐圧が低下してしま
う。このソース／ドレイン間耐圧は、ゲート長が短くな
るに従い徐々に低い値となる。このことは、図２１に示
されている（図２１のＬＯＣＯＳ分離）。なお、図２１
は、ソース／ドレイン間耐圧と、ゲート長との関係を示
す図である。
【００３２】以上のような問題を解決するため、次のよ
うな改良例が提案されている。図８５は、この改良例の
ｎＭＯＳ部分を示す平面図である。図８６は、図８５の
Ａ−Ａ線に沿う断面図である。図８７は、図８５におけ
るＣ−Ｃ線に沿う断面図である。
うな改良例が提案されている。図８５は、この改良例の
ｎＭＯＳ部分を示す平面図である。図８６は、図８５の
Ａ−Ａ線に沿う断面図である。図８７は、図８５におけ
るＣ−Ｃ線に沿う断面図である。
【００３３】まず図８５および図８６を参照して、分離
酸化膜１３２によって取り囲まれるＳＯＩ層１３１に
は、チャネル領域１４０を規定するように、ｎ−拡散領
域１０７およびｎ＋拡散領域１０８がそれぞれ形成され
る。チャネル領域１４０上にはゲート酸化膜１１１を介
在してゲート電極１１２が形成される。また、ｎ＋拡散
領域１０８表面にはシリサイド層１１４が形成される。
ゲート電極１１２を覆うようにシリコン酸化膜１１７が
形成され、このシリコン酸化膜１１７を覆うように層間
酸化膜１１８が形成される。この層間酸化膜１１８に
は、コンタクトホール１３４および１３５がそれぞれ形
成される。このコンタクトホール１３４および１３５内
には、配線層１２０が形成される。
酸化膜１３２によって取り囲まれるＳＯＩ層１３１に
は、チャネル領域１４０を規定するように、ｎ−拡散領
域１０７およびｎ＋拡散領域１０８がそれぞれ形成され
る。チャネル領域１４０上にはゲート酸化膜１１１を介
在してゲート電極１１２が形成される。また、ｎ＋拡散
領域１０８表面にはシリサイド層１１４が形成される。
ゲート電極１１２を覆うようにシリコン酸化膜１１７が
形成され、このシリコン酸化膜１１７を覆うように層間
酸化膜１１８が形成される。この層間酸化膜１１８に
は、コンタクトホール１３４および１３５がそれぞれ形
成される。このコンタクトホール１３４および１３５内
には、配線層１２０が形成される。
【００３４】次に、図８５および図８７を参照して、チ
ャネル領域１４０と連なるように、チャネル領域１４０
に含まれるｐ型不純物の濃度と同じ濃度のｐ型不純物を
含むｐ領域１３８と、ｐ＋領域１３９とがそれぞれＳＯ
Ｉ層１３１内に形成される。このｐ＋領域１３９上に位
置する層間酸化膜１１８には、コンタクトホール１３７
が形成される。このコンタクトホール１３７内には配線
層１２０が形成される。この配線層１２０は、ＳＯＩ層
１３１の電位を固定する機能を有する。
ャネル領域１４０と連なるように、チャネル領域１４０
に含まれるｐ型不純物の濃度と同じ濃度のｐ型不純物を
含むｐ領域１３８と、ｐ＋領域１３９とがそれぞれＳＯ
Ｉ層１３１内に形成される。このｐ＋領域１３９上に位
置する層間酸化膜１１８には、コンタクトホール１３７
が形成される。このコンタクトホール１３７内には配線
層１２０が形成される。この配線層１２０は、ＳＯＩ層
１３１の電位を固定する機能を有する。
【００３５】インパクトイオン化によってチャネル領域
１４０に蓄積される余剰キャリアは、ｐ領域１３８を通
過してｐ＋領域１３９に達する。そして、コンタクトホ
ール１３７内に形成された配線層１２０によってその余
剰キャリアは取り出される。それにより、チャネルポテ
ンシャルの電位上昇を抑制でき、寄生バイポーラ動作を
抑制することが可能となる。
１４０に蓄積される余剰キャリアは、ｐ領域１３８を通
過してｐ＋領域１３９に達する。そして、コンタクトホ
ール１３７内に形成された配線層１２０によってその余
剰キャリアは取り出される。それにより、チャネルポテ
ンシャルの電位上昇を抑制でき、寄生バイポーラ動作を
抑制することが可能となる。
【００３６】
【発明が解決しようとする課題】しかしながら、上述の
改良例においても、次に説明するような問題点があっ
た。図８５および図８７を参照して、上述の余剰キャリ
アが通過するｐ領域１３８は、ゲート電極１１２下に位
置している。そのため、ゲート電極１１２に高電圧が印
加された場合、チャネル領域１４０が空乏化してしまう
とともにｐ領域１３８も空乏化してしまう。このこと
が、余剰キャリアの移動に対しての障壁となる。つま
り、上述の改良例においては、ゲート電極１１２に高電
圧が印加された場合に、余剰キャリアを取り出す効率が
著しく低下するといった問題点があった。
改良例においても、次に説明するような問題点があっ
た。図８５および図８７を参照して、上述の余剰キャリ
アが通過するｐ領域１３８は、ゲート電極１１２下に位
置している。そのため、ゲート電極１１２に高電圧が印
加された場合、チャネル領域１４０が空乏化してしまう
とともにｐ領域１３８も空乏化してしまう。このこと
が、余剰キャリアの移動に対しての障壁となる。つま
り、上述の改良例においては、ゲート電極１１２に高電
圧が印加された場合に、余剰キャリアを取り出す効率が
著しく低下するといった問題点があった。
【００３７】この発明は、上記のような問題点を解決す
るためになされたものである。この発明の１つの目的
は、ＳＯＩ構造を有する半導体装置において、トランジ
スタのチャネル領域に蓄積した余剰キャリアを、トラン
ジスタのゲートに印加される電圧に依存することなくか
つ効率よく取り出すことが可能となるＳＯＩ構造を有す
る半導体装置を提供することにある。
るためになされたものである。この発明の１つの目的
は、ＳＯＩ構造を有する半導体装置において、トランジ
スタのチャネル領域に蓄積した余剰キャリアを、トラン
ジスタのゲートに印加される電圧に依存することなくか
つ効率よく取り出すことが可能となるＳＯＩ構造を有す
る半導体装置を提供することにある。
【００３８】この発明の他の目的は、製造コストを小さ
く抑え、かつ余剰キャリアを効率よく取り出すことが可
能となるＳＯＩ構造を有する半導体装置の製造方法を提
供することにある。
く抑え、かつ余剰キャリアを効率よく取り出すことが可
能となるＳＯＩ構造を有する半導体装置の製造方法を提
供することにある。
【００３９】
【課題を解決するための手段】この発明に従うＳＯＩ構
造を有する半導体装置は、１つの局面では、主表面を有
する半導体基板と、半導体基板の主表面上に形成された
絶縁層と、絶縁層上に形成され素子形成領域と素子分離
領域とを有する半導体層と、半導体層の素子形成領域に
形成され第１の濃度の第１導電型の不純物を含むチャネ
ル領域と、素子形成領域においてチャネル領域を挟むよ
うに形成された第２導電型の１対の不純物拡散領域と、
チャネル領域上に絶縁層を介在して形成されたゲート電
極と、素子分離領域の半導体層表面上に絶縁層を介在し
て形成されたフィールドシールドゲートと、チャネル領
域に接続してフィールドシールドゲート下の半導体層表
面に形成され第１の濃度より高い第２の濃度の第１導電
型の不純物を含むチャネルストップ領域と、チャネルス
トップ領域に接続して素子分離領域の半導体層表面に形
成され第１の濃度より高い第３の濃度の第１導電型の不
純物を含む不純物領域と、第３の濃度の不純物領域に接
続する電極とを備える。
造を有する半導体装置は、１つの局面では、主表面を有
する半導体基板と、半導体基板の主表面上に形成された
絶縁層と、絶縁層上に形成され素子形成領域と素子分離
領域とを有する半導体層と、半導体層の素子形成領域に
形成され第１の濃度の第１導電型の不純物を含むチャネ
ル領域と、素子形成領域においてチャネル領域を挟むよ
うに形成された第２導電型の１対の不純物拡散領域と、
チャネル領域上に絶縁層を介在して形成されたゲート電
極と、素子分離領域の半導体層表面上に絶縁層を介在し
て形成されたフィールドシールドゲートと、チャネル領
域に接続してフィールドシールドゲート下の半導体層表
面に形成され第１の濃度より高い第２の濃度の第１導電
型の不純物を含むチャネルストップ領域と、チャネルス
トップ領域に接続して素子分離領域の半導体層表面に形
成され第１の濃度より高い第３の濃度の第１導電型の不
純物を含む不純物領域と、第３の濃度の不純物領域に接
続する電極とを備える。
【００４０】この発明に従うＳＯＩ構造を有する半導体
装置は、他の局面では、主表面を有する半導体基板と、
絶縁層と、半導体層と、チャネル領域と、１対の不純物
拡散領域と、チャネルストップ領域と、ゲート電極と、
フィールドシールドゲートと、層間絶縁層と、電極とを
備える。絶縁層は、半導体基板の主表面上に形成され
る。半導体層は絶縁層上に形成される。そして、上記の
半導体基板と絶縁層と半導体層とでＳＯＩ基板が構成さ
れる。チャネル領域は、半導体層内に形成され、第１の
濃度の第１導電型不純物を含む。１対の不純物拡散領域
は、チャネル領域を挟むように半導体層内に形成され、
第２導電型の不純物を含む。ゲート電極は、チャネル領
域上に絶縁層を介在して形成される。チャネルストップ
領域は、チャネル領域および１対の不純物拡散領域を取
り囲み、チャネル領域の両端部と接続されるように半導
体層内に形成される。また、このチャネルストップ領域
は、第１の濃度より高い第２の濃度の第１導電型の不純
物を含む。フィールドシールドゲートは、チャネルスト
ップ領域上に絶縁層を介在して形成される。層間絶縁層
は、フィールドシールドゲートおよびゲート電極を覆う
ように形成され、フィールドシールドゲートの一部を貫
通してチャネルストップ領域表面に達するコンタクトホ
ールを有する。電極は、コンタクトホール内に形成さ
れ、チャネル領域で発生した余剰キャリアをチャネルス
トップ領域を通じて外部へ取り出す機能を有する。
装置は、他の局面では、主表面を有する半導体基板と、
絶縁層と、半導体層と、チャネル領域と、１対の不純物
拡散領域と、チャネルストップ領域と、ゲート電極と、
フィールドシールドゲートと、層間絶縁層と、電極とを
備える。絶縁層は、半導体基板の主表面上に形成され
る。半導体層は絶縁層上に形成される。そして、上記の
半導体基板と絶縁層と半導体層とでＳＯＩ基板が構成さ
れる。チャネル領域は、半導体層内に形成され、第１の
濃度の第１導電型不純物を含む。１対の不純物拡散領域
は、チャネル領域を挟むように半導体層内に形成され、
第２導電型の不純物を含む。ゲート電極は、チャネル領
域上に絶縁層を介在して形成される。チャネルストップ
領域は、チャネル領域および１対の不純物拡散領域を取
り囲み、チャネル領域の両端部と接続されるように半導
体層内に形成される。また、このチャネルストップ領域
は、第１の濃度より高い第２の濃度の第１導電型の不純
物を含む。フィールドシールドゲートは、チャネルスト
ップ領域上に絶縁層を介在して形成される。層間絶縁層
は、フィールドシールドゲートおよびゲート電極を覆う
ように形成され、フィールドシールドゲートの一部を貫
通してチャネルストップ領域表面に達するコンタクトホ
ールを有する。電極は、コンタクトホール内に形成さ
れ、チャネル領域で発生した余剰キャリアをチャネルス
トップ領域を通じて外部へ取り出す機能を有する。
【００４１】この発明に従うＳＯＩ構造を有する半導体
装置は、さらに他の局面では、主表面を有する半導体基
板と、半導体基板の主表面上に形成された絶縁層と、絶
縁層上に形成され素子分離領域と素子形成領域とを有す
る半導体層と、半導体層の素子形成領域内に形成され第
１の濃度の第１導電型の不純物を含むチャネル領域と、
チャネル領域を挟むように素子形成領域内に形成された
第２導電型の１対の不純物拡散領域と、チャネル領域上
に絶縁層を介在して形成されたゲート電極と、半導体層
の素子分離領域に選択的に形成された分離絶縁層と、素
子分離領域において分離絶縁層が形成されていない領域
の半導体層表面上に絶縁層を介在して形成されたフィー
ルドシールドゲートと、チャネル領域に接続してフィー
ルドシールドゲート下の半導体層表面に形成され第１の
濃度より高い第２の濃度の第１導電型の不純物を含むチ
ャネルストップ領域と、チャネルストップ領域に接続し
て素子分離領域の分離絶縁層およびフィールドシールド
ゲートが形成されない領域の半導体層表面に形成され第
１の濃度より高い第３の濃度の第１導電型の不純物を含
む不純物領域と、第３の濃度の不純物領域に接続する電
極とを備える。
装置は、さらに他の局面では、主表面を有する半導体基
板と、半導体基板の主表面上に形成された絶縁層と、絶
縁層上に形成され素子分離領域と素子形成領域とを有す
る半導体層と、半導体層の素子形成領域内に形成され第
１の濃度の第１導電型の不純物を含むチャネル領域と、
チャネル領域を挟むように素子形成領域内に形成された
第２導電型の１対の不純物拡散領域と、チャネル領域上
に絶縁層を介在して形成されたゲート電極と、半導体層
の素子分離領域に選択的に形成された分離絶縁層と、素
子分離領域において分離絶縁層が形成されていない領域
の半導体層表面上に絶縁層を介在して形成されたフィー
ルドシールドゲートと、チャネル領域に接続してフィー
ルドシールドゲート下の半導体層表面に形成され第１の
濃度より高い第２の濃度の第１導電型の不純物を含むチ
ャネルストップ領域と、チャネルストップ領域に接続し
て素子分離領域の分離絶縁層およびフィールドシールド
ゲートが形成されない領域の半導体層表面に形成され第
１の濃度より高い第３の濃度の第１導電型の不純物を含
む不純物領域と、第３の濃度の不純物領域に接続する電
極とを備える。
【００４２】この発明に従うＳＯＩ構造を有する半導体
装置の製造方法によれば、１つの局面では、まず、半導
体基板の主表面上に絶縁層を介在して半導体層を形成す
ることによってＳＯＩ基板を形成する。そして、半導体
層の所定領域上に絶縁層を介在してフィールドシールド
ゲートを形成する。このフィールドシールドゲートを貫
通して半導体層内に達するように第１導電型の不純物を
注入することによって、フィールドシールドゲート下に
位置する半導体層内にチャネルストップ領域を形成す
る。そして、半導体層上の所定領域にＭＯＳトランジス
タを形成する。
装置の製造方法によれば、１つの局面では、まず、半導
体基板の主表面上に絶縁層を介在して半導体層を形成す
ることによってＳＯＩ基板を形成する。そして、半導体
層の所定領域上に絶縁層を介在してフィールドシールド
ゲートを形成する。このフィールドシールドゲートを貫
通して半導体層内に達するように第１導電型の不純物を
注入することによって、フィールドシールドゲート下に
位置する半導体層内にチャネルストップ領域を形成す
る。そして、半導体層上の所定領域にＭＯＳトランジス
タを形成する。
【００４３】この発明に従うＳＯＩ構造を有する半導体
装置の製造方法によれば、他の局面では、まず、半導体
基板の主表面上に絶縁層を介在して半導体層を形成する
ことによってＳＯＩ基板を形成する。上記の半導体層表
面全面に第１導電型の不純物を注入する。そして、半導
体層表面上の所定位置に絶縁層を介在してフィールドシ
ールドゲートを形成する。このフィールドシールドゲー
トをマスクとして用い、第２導電型の不純物の半導体層
内に注入することによって、ＭＯＳトランジスタのチャ
ネルドープを行なうとともにフィールドシールドゲート
下にチャネルストップ領域を形成する。半導体層上の所
定領域にＭＯＳトランジスタを形成する。
装置の製造方法によれば、他の局面では、まず、半導体
基板の主表面上に絶縁層を介在して半導体層を形成する
ことによってＳＯＩ基板を形成する。上記の半導体層表
面全面に第１導電型の不純物を注入する。そして、半導
体層表面上の所定位置に絶縁層を介在してフィールドシ
ールドゲートを形成する。このフィールドシールドゲー
トをマスクとして用い、第２導電型の不純物の半導体層
内に注入することによって、ＭＯＳトランジスタのチャ
ネルドープを行なうとともにフィールドシールドゲート
下にチャネルストップ領域を形成する。半導体層上の所
定領域にＭＯＳトランジスタを形成する。
【００４４】
【作用】この発明に従うＳＯＩ構造を有する半導体装置
によれば、１つの局面では、所定位置でチャネル領域と
接続されるチャネルストップ領域が形成される。そし
て、このチャネルストップ領域に含まれる第１導電型の
不純物濃度はチャネル領域に含まれる第１導電型の不純
物濃度よりも高くなるように設定される。そのため、こ
のチャネルストップ領域内では余剰キャリアの拡散が効
率的に行なわれる。また、チャネル領域内に発生する余
剰キャリアを効率的に取り出すことも可能となる。チャ
ネルストップ領域上にはフィールドシールドゲートが形
成される。このフィールドシールドゲートの電位はゲー
ト電極の電位に依存することなく独立して設定できる。
そのため、ゲート電極に高電圧が印加された場合におい
ても、チャネルストップ領域内での空乏層の広がりを抑
制できる。以上のことより、このチャネルストップ領域
を通じてチャネル領域に発生する余剰キャリアを効率的
に取り出すことが可能となる。それにより、チャネルポ
テンシャルの電位上昇を効果的に阻止でき、寄生バイポ
ーラ動作が効果的に抑制される。
によれば、１つの局面では、所定位置でチャネル領域と
接続されるチャネルストップ領域が形成される。そし
て、このチャネルストップ領域に含まれる第１導電型の
不純物濃度はチャネル領域に含まれる第１導電型の不純
物濃度よりも高くなるように設定される。そのため、こ
のチャネルストップ領域内では余剰キャリアの拡散が効
率的に行なわれる。また、チャネル領域内に発生する余
剰キャリアを効率的に取り出すことも可能となる。チャ
ネルストップ領域上にはフィールドシールドゲートが形
成される。このフィールドシールドゲートの電位はゲー
ト電極の電位に依存することなく独立して設定できる。
そのため、ゲート電極に高電圧が印加された場合におい
ても、チャネルストップ領域内での空乏層の広がりを抑
制できる。以上のことより、このチャネルストップ領域
を通じてチャネル領域に発生する余剰キャリアを効率的
に取り出すことが可能となる。それにより、チャネルポ
テンシャルの電位上昇を効果的に阻止でき、寄生バイポ
ーラ動作が効果的に抑制される。
【００４５】この発明に従うＳＯＩ構造を有する半導体
装置によれば、他の局面では、チャネルストップ領域
は、チャネル領域の両端部に接続される。それにより、
上記の１つの局面の場合と同様の原理で効率よく、チャ
ネル領域の両端部から余剰キャリアが取り出される。そ
して、チャネルストップ領域内に移動した余剰キャリア
は、電極を通じて外部へ取出される。従来例において
は、電極（配線層１２０）とチャネル領域１４０との間
に、電極とＳＯＩ層とのコンタクト部における高濃度領
域（ｐ＋領域１３９）を除いて高濃度の領域が形成され
ていなかった。つまり、チャネル領域１４０から高濃度
領域（ｐ＋領域１３９）に至る余剰キャリアの拡散経路
内に高濃度の領域が形成されていなかった。それに対
し、本局面においては、チャネル領域から電極に至るま
での余剰キャリアの拡散経路内に高濃度のチャネルスト
ップ領域が設けられているので、チャネル領域から余剰
キャリアが効率的に取り出される。
装置によれば、他の局面では、チャネルストップ領域
は、チャネル領域の両端部に接続される。それにより、
上記の１つの局面の場合と同様の原理で効率よく、チャ
ネル領域の両端部から余剰キャリアが取り出される。そ
して、チャネルストップ領域内に移動した余剰キャリア
は、電極を通じて外部へ取出される。従来例において
は、電極（配線層１２０）とチャネル領域１４０との間
に、電極とＳＯＩ層とのコンタクト部における高濃度領
域（ｐ＋領域１３９）を除いて高濃度の領域が形成され
ていなかった。つまり、チャネル領域１４０から高濃度
領域（ｐ＋領域１３９）に至る余剰キャリアの拡散経路
内に高濃度の領域が形成されていなかった。それに対
し、本局面においては、チャネル領域から電極に至るま
での余剰キャリアの拡散経路内に高濃度のチャネルスト
ップ領域が設けられているので、チャネル領域から余剰
キャリアが効率的に取り出される。
【００４６】この発明に従うＳＯＩ構造を有する半導体
装置によれば、さらに他の局面では、素子分離領域に、
分離絶縁層とチャネルストップ領域とが選択的に形成さ
れている。つまり、分離絶縁層を用いた分離とフィール
ドシールドゲートを用いた分離とが併用された構造とな
っている。それにより、必要に応じて、分離絶縁層によ
る分離とフィールドシールドゲートによる分離とを使い
分けることが可能となる。つまり、分離絶縁層による完
全分離が望まれる部分においては分離絶縁層を用い、そ
れ以外の部分ではフィールドシールドゲートによる分離
を用いることが可能となる。また、分離絶縁層によって
完全に島状に分離された素子形成領域内部にチャネルス
トップ領域を形成して余剰キャリアを引抜くことも可能
となる。以上のように、素子分離領域に分離絶縁層とチ
ャネルストップ領域とを選択的に形成することによっ
て、素子間を効果的に分離することが可能となるととも
に余剰キャリアの取り出しをも効率的に行なうことが可
能となる。それにより、上述の１つの局面あるいは他の
局面の場合と同様に、効果的に寄生バイポーラ動作を抑
制することが可能となる。
装置によれば、さらに他の局面では、素子分離領域に、
分離絶縁層とチャネルストップ領域とが選択的に形成さ
れている。つまり、分離絶縁層を用いた分離とフィール
ドシールドゲートを用いた分離とが併用された構造とな
っている。それにより、必要に応じて、分離絶縁層によ
る分離とフィールドシールドゲートによる分離とを使い
分けることが可能となる。つまり、分離絶縁層による完
全分離が望まれる部分においては分離絶縁層を用い、そ
れ以外の部分ではフィールドシールドゲートによる分離
を用いることが可能となる。また、分離絶縁層によって
完全に島状に分離された素子形成領域内部にチャネルス
トップ領域を形成して余剰キャリアを引抜くことも可能
となる。以上のように、素子分離領域に分離絶縁層とチ
ャネルストップ領域とを選択的に形成することによっ
て、素子間を効果的に分離することが可能となるととも
に余剰キャリアの取り出しをも効率的に行なうことが可
能となる。それにより、上述の１つの局面あるいは他の
局面の場合と同様に、効果的に寄生バイポーラ動作を抑
制することが可能となる。
【００４７】この発明に従うＳＯＩ構造を有する半導体
装置の製造方法によれば、バルクシリコン基板上に素子
を形成する場合のように複雑なウェル形成工程が必要と
ならない。また、フィールドシールドゲートをマスクと
して用いるかあるいはフィールドシールドゲート形成後
にこのフィールドシールドゲートを貫通するように第１
導電型の不純物を半導体層内に注入することによってチ
ャネルストップ領域を形成しているので、ＭＯＳトラン
ジスタのチャネル注入と同じマスクを用いてチャネルス
トップ領域を形成することが可能となる。それにより、
製造コストが小さく抑えられる。つまり、製造コストを
小さく抑え、かつ寄生バイポーラ動作が効果的に抑制さ
れたＳＯＩ構造を有する半導体装置が得られることにな
る。
装置の製造方法によれば、バルクシリコン基板上に素子
を形成する場合のように複雑なウェル形成工程が必要と
ならない。また、フィールドシールドゲートをマスクと
して用いるかあるいはフィールドシールドゲート形成後
にこのフィールドシールドゲートを貫通するように第１
導電型の不純物を半導体層内に注入することによってチ
ャネルストップ領域を形成しているので、ＭＯＳトラン
ジスタのチャネル注入と同じマスクを用いてチャネルス
トップ領域を形成することが可能となる。それにより、
製造コストが小さく抑えられる。つまり、製造コストを
小さく抑え、かつ寄生バイポーラ動作が効果的に抑制さ
れたＳＯＩ構造を有する半導体装置が得られることにな
る。
【００４８】
【実施例】以下、図１〜図６８を用いて、この発明に従
う実施例について説明する。
う実施例について説明する。
【００４９】（第１実施例）まず、図１〜図３２を用い
て、この発明に従う第１の実施例について説明する。図
１は、この発明に従う第１の実施例におけるＳＯＩ構造
を有する半導体装置の断面図である。
て、この発明に従う第１の実施例について説明する。図
１は、この発明に従う第１の実施例におけるＳＯＩ構造
を有する半導体装置の断面図である。
【００５０】図１を参照して、シリコン基板１の主表面
上には埋込酸化膜４が形成される。この埋込酸化膜４上
にはＳＯＩ層（半導体層）５が形成される。上記のシリ
コン基板１と、埋込酸化膜４と、ＳＯＩ層５とでＳＯＩ
基板が構成される。
上には埋込酸化膜４が形成される。この埋込酸化膜４上
にはＳＯＩ層（半導体層）５が形成される。上記のシリ
コン基板１と、埋込酸化膜４と、ＳＯＩ層５とでＳＯＩ
基板が構成される。
【００５１】ＳＯＩ層５上には、ｎＭＯＳ２とｐＭＯＳ
３とがそれぞれ形成される。ｎＭＯＳ２は、ｎ−拡散領
域７と、ｎ＋拡散領域８と、ゲート電極（トランスファ
ゲート）１２とを有する。ゲート電極１２は、ｎＭＯＳ
のチャネル領域上にゲート酸化膜１１を介在して形成さ
れる。また、ゲート電極１２上には抵抗低減のためのＷ
Ｓｉ2 層１３が形成される。
３とがそれぞれ形成される。ｎＭＯＳ２は、ｎ−拡散領
域７と、ｎ＋拡散領域８と、ゲート電極（トランスファ
ゲート）１２とを有する。ゲート電極１２は、ｎＭＯＳ
のチャネル領域上にゲート酸化膜１１を介在して形成さ
れる。また、ゲート電極１２上には抵抗低減のためのＷ
Ｓｉ2 層１３が形成される。
【００５２】ｐＭＯＳ３は、ｐ−拡散領域９と、ｐ＋拡
散領域１０と、ゲート電極１２とを有する。なお、ゲー
ト電極１２は、リン（Ｐ）を１×１０20／ｃｍ3 以上含
む多結晶シリコンにより構成される。
散領域１０と、ゲート電極１２とを有する。なお、ゲー
ト電極１２は、リン（Ｐ）を１×１０20／ｃｍ3 以上含
む多結晶シリコンにより構成される。
【００５３】ｐ＋拡散領域１０表面およびｎ＋拡散領域
８表面には、抵抗低減のためのシリサイド層１４が形成
される。また、一対のｎ＋拡散領域８および一対のｐ＋
拡散領域１０を挟むようにＳＯＩ層５内にチャネルスト
ップ領域２２ａ，２２ｂがそれぞれ形成される。
８表面には、抵抗低減のためのシリサイド層１４が形成
される。また、一対のｎ＋拡散領域８および一対のｐ＋
拡散領域１０を挟むようにＳＯＩ層５内にチャネルスト
ップ領域２２ａ，２２ｂがそれぞれ形成される。
【００５４】チャネルストップ領域２２ａには、ｐ型の
不純物が導入される。このチャネルストップ領域２２ａ
に含まれるｐ型の不純物濃度（１×１０17〜５×１０18
／ｃｍ3 ）は、ｎＭＯＳのチャネル領域に含まれるｐ型
の不純物濃度（１×１０15〜１×１０16／ｃｍ3 ）より
も高くなるように設定される。また、このチャネルスト
ップ領域２２ａは、所定位置でｎＭＯＳ２のチャネル領
域と接続される。それにより、ｎＭＯＳのチャネル領域
に発生する余剰キャリアをこのチャネルストップ領域２
２ａ内に効率的に取り出すことが可能となる。それによ
り、ｎＭＯＳにおける寄生バイポーラ動作を効果的に抑
制することが可能となる。
不純物が導入される。このチャネルストップ領域２２ａ
に含まれるｐ型の不純物濃度（１×１０17〜５×１０18
／ｃｍ3 ）は、ｎＭＯＳのチャネル領域に含まれるｐ型
の不純物濃度（１×１０15〜１×１０16／ｃｍ3 ）より
も高くなるように設定される。また、このチャネルスト
ップ領域２２ａは、所定位置でｎＭＯＳ２のチャネル領
域と接続される。それにより、ｎＭＯＳのチャネル領域
に発生する余剰キャリアをこのチャネルストップ領域２
２ａ内に効率的に取り出すことが可能となる。それによ
り、ｎＭＯＳにおける寄生バイポーラ動作を効果的に抑
制することが可能となる。
【００５５】チャネルストップ領域２２ｂには、ｎ型の
不純物が導入される。そして、このチャネルストップ領
域２２ｂに含まれるｎ型の不純物濃度（１×１０17〜５
×１０18／ｃｍ3 ）は、ｐＭＯＳ３のチャネル領域に含
まれるｎ型の不純物濃度（１×１０15〜１×１０16／ｃ
ｍ3 ）よりも高くなるように設定される。それにより、
上述のｎＭＯＳの場合と同様に、寄生バイポーラ動作を
効果的に抑制することが可能となる。また、上記のチャ
ネルストップ領域２２ａ，２２ｂの濃度を高くすること
によって、ＦＳゲート１６を含むＦＳゲートトランジス
タのしきい値電圧を高くすることが可能となる。それに
より、素子間の分離能力を向上させることも可能とな
る。
不純物が導入される。そして、このチャネルストップ領
域２２ｂに含まれるｎ型の不純物濃度（１×１０17〜５
×１０18／ｃｍ3 ）は、ｐＭＯＳ３のチャネル領域に含
まれるｎ型の不純物濃度（１×１０15〜１×１０16／ｃ
ｍ3 ）よりも高くなるように設定される。それにより、
上述のｎＭＯＳの場合と同様に、寄生バイポーラ動作を
効果的に抑制することが可能となる。また、上記のチャ
ネルストップ領域２２ａ，２２ｂの濃度を高くすること
によって、ＦＳゲート１６を含むＦＳゲートトランジス
タのしきい値電圧を高くすることが可能となる。それに
より、素子間の分離能力を向上させることも可能とな
る。
【００５６】チャネルストップ領域２２ａ，２２ｂ上に
は、ＦＳゲート酸化膜１５を介在してＦＳゲート１６が
形成される。このＦＳゲート１６およびゲート電極１２
を覆うようにシリコン酸化膜１７が形成される。このシ
リコン酸化膜１７を覆うように層間酸化膜１８が形成さ
れる。この層間酸化膜１８には、所定位置にコンタクト
ホール１９が形成される。このコンタクトホール１９内
には、配線層２０が形成される。この配線層２０は、好
ましくは、アルミニウム（Ａｌ）を主成分とした材質か
らなる。なお、図１に示される埋込酸化膜４内には、不
純物注入領域２３ａ，２３ｂがそれぞれ形成される。こ
れは、上記のチャネルストップ領域２２ａ，２２ｂの形
成の際に形成されるものである。そのため、これらにつ
いては、後に製造工程の説明の際に詳しく説明する。
は、ＦＳゲート酸化膜１５を介在してＦＳゲート１６が
形成される。このＦＳゲート１６およびゲート電極１２
を覆うようにシリコン酸化膜１７が形成される。このシ
リコン酸化膜１７を覆うように層間酸化膜１８が形成さ
れる。この層間酸化膜１８には、所定位置にコンタクト
ホール１９が形成される。このコンタクトホール１９内
には、配線層２０が形成される。この配線層２０は、好
ましくは、アルミニウム（Ａｌ）を主成分とした材質か
らなる。なお、図１に示される埋込酸化膜４内には、不
純物注入領域２３ａ，２３ｂがそれぞれ形成される。こ
れは、上記のチャネルストップ領域２２ａ，２２ｂの形
成の際に形成されるものである。そのため、これらにつ
いては、後に製造工程の説明の際に詳しく説明する。
【００５７】次に、図１５〜図３２を用いて、本実施例
の特徴的な構成について詳しく説明する。まず図１７〜
図２４を用いて、図１におけるＸＶＩＩ−ＸＶＩＩ線に
沿う不純物プロファイルおよび図１におけるＸＶＩＩＩ
−ＸＶＩＩＩ線に沿う不純物プロファイルについて説明
する。図１７は、図１におけるＸＶＩＩ−ＸＶＩＩ線に
沿うｐ型不純物（ボロン）のプロファイルを示す図であ
る。図１８は、図１におけるＸＶＩＩＩ−ＸＶＩＩＩ線
に沿うｐ型不純物（ボロン）のプロファイルを示す図で
ある。
の特徴的な構成について詳しく説明する。まず図１７〜
図２４を用いて、図１におけるＸＶＩＩ−ＸＶＩＩ線に
沿う不純物プロファイルおよび図１におけるＸＶＩＩＩ
−ＸＶＩＩＩ線に沿う不純物プロファイルについて説明
する。図１７は、図１におけるＸＶＩＩ−ＸＶＩＩ線に
沿うｐ型不純物（ボロン）のプロファイルを示す図であ
る。図１８は、図１におけるＸＶＩＩＩ−ＸＶＩＩＩ線
に沿うｐ型不純物（ボロン）のプロファイルを示す図で
ある。
【００５８】図１７を参照して、チャネルストップ領域
２２ａには、１０17／ｃｍ3 程度の高濃度のｐ型不純物
が導入されているのがわかる。それに対し、図１８に示
されるように、ｎＭＯＳ２のチャネル領域には、チャネ
ルストップ領域２２ａ内に含まれるｐ型不純物濃度より
も低い濃度のｐ型不純物が導入されているのがわかる。
図１９および図２０は、それぞれ、図１７および図１８
に対応する図であり、ｐ型不純物（ボロン）のプロファ
イルのＳＩＭＳ分析結果を示す図である。
２２ａには、１０17／ｃｍ3 程度の高濃度のｐ型不純物
が導入されているのがわかる。それに対し、図１８に示
されるように、ｎＭＯＳ２のチャネル領域には、チャネ
ルストップ領域２２ａ内に含まれるｐ型不純物濃度より
も低い濃度のｐ型不純物が導入されているのがわかる。
図１９および図２０は、それぞれ、図１７および図１８
に対応する図であり、ｐ型不純物（ボロン）のプロファ
イルのＳＩＭＳ分析結果を示す図である。
【００５９】次に、図２３〜図２７を用いて、本実施例
における半導体装置による余剰キャリアの取り出し方法
について説明する。図２３は、図１におけるｎＭＯＳ部
分を拡大した平面図である。この図２３において、Ａ−
Ａ線に沿う断面が、図１に示される断面に対応する。図
２４は、図２３におけるＣ−Ｃ線に沿う断面図である。
図２５は、図２３におけるＡ−Ａ線に沿う断面図であ
る。図２６は、図２３におけるＤ−Ｄ線に沿う断面図で
ある。図２７は、余剰キャリアが移動している様子を模
式的に示す平面図である。
における半導体装置による余剰キャリアの取り出し方法
について説明する。図２３は、図１におけるｎＭＯＳ部
分を拡大した平面図である。この図２３において、Ａ−
Ａ線に沿う断面が、図１に示される断面に対応する。図
２４は、図２３におけるＣ−Ｃ線に沿う断面図である。
図２５は、図２３におけるＡ−Ａ線に沿う断面図であ
る。図２６は、図２３におけるＤ−Ｄ線に沿う断面図で
ある。図２７は、余剰キャリアが移動している様子を模
式的に示す平面図である。
【００６０】図２３を参照して、一対のｎ＋拡散領域８
を取囲み、ｎＭＯＳ２のチャネル領域の両端部と接続さ
れるようにチャネルストップ領域２２ａが形成されてい
る。このチャネルストップ領域２２ａ上には、ＦＳゲー
ト１６が形成される。このＦＳゲート１６は、コンタク
トホール３８を介して配線層２０と接続される。つま
り、この配線層２０によってＦＳゲート１６の電位が制
御される。チャネルストップ領域２２ａは、コンタクト
ホール３７を介して配線層２０と接続される。この配線
層２０が、ｎＭＯＳ２のチャネル領域に発生する余剰キ
ャリアを取出すための電極として機能する。一方、ＷＳ
ｉ2 層１３下に形成されるｎＭＯＳ２のゲート電極１２
は、コンタクトホール１６を介して配線層２０と接続さ
れる。
を取囲み、ｎＭＯＳ２のチャネル領域の両端部と接続さ
れるようにチャネルストップ領域２２ａが形成されてい
る。このチャネルストップ領域２２ａ上には、ＦＳゲー
ト１６が形成される。このＦＳゲート１６は、コンタク
トホール３８を介して配線層２０と接続される。つま
り、この配線層２０によってＦＳゲート１６の電位が制
御される。チャネルストップ領域２２ａは、コンタクト
ホール３７を介して配線層２０と接続される。この配線
層２０が、ｎＭＯＳ２のチャネル領域に発生する余剰キ
ャリアを取出すための電極として機能する。一方、ＷＳ
ｉ2 層１３下に形成されるｎＭＯＳ２のゲート電極１２
は、コンタクトホール１６を介して配線層２０と接続さ
れる。
【００６１】次に、図２４を参照して、ｎＭＯＳ２のチ
ャネル領域４０は、上述のように、その両端部がチャネ
ルストップ領域２２ａに接続されている。このとき、チ
ャネルストップ領域２２ａに含まれるｐ型の不純物濃度
は、チャネル領域４０に含まれるｐ型の不純物濃度より
も高くなるように設定されている。それにより、チャネ
ル領域４０の両端部から余剰キャリアを効率的に取り出
せる。また、ＦＳゲート１６の電位はゲート電極１２の
電位に対して独立に設定できる。そのため、ゲート電極
１２に高電位が印加された場合においても、このチャネ
ルストップ領域２２ａ内において空乏層が広がるのを抑
制できる。それにより、チャネル領域４０においてイン
パクトイオン化によって発生する余剰キャリアを、チャ
ネルストップ領域２２ａ内に効率的に取り出すことが可
能となる。以上のことより、チャネル領域４０から、余
剰キャリアを効率よく引出すことが可能となる。
ャネル領域４０は、上述のように、その両端部がチャネ
ルストップ領域２２ａに接続されている。このとき、チ
ャネルストップ領域２２ａに含まれるｐ型の不純物濃度
は、チャネル領域４０に含まれるｐ型の不純物濃度より
も高くなるように設定されている。それにより、チャネ
ル領域４０の両端部から余剰キャリアを効率的に取り出
せる。また、ＦＳゲート１６の電位はゲート電極１２の
電位に対して独立に設定できる。そのため、ゲート電極
１２に高電位が印加された場合においても、このチャネ
ルストップ領域２２ａ内において空乏層が広がるのを抑
制できる。それにより、チャネル領域４０においてイン
パクトイオン化によって発生する余剰キャリアを、チャ
ネルストップ領域２２ａ内に効率的に取り出すことが可
能となる。以上のことより、チャネル領域４０から、余
剰キャリアを効率よく引出すことが可能となる。
【００６２】次に、図２６を参照して、上記のチャネル
領域４０から取り出された余剰キャリアは、高濃度のチ
ャネルストップ領域２２ａ内を拡散して、ｐ型高濃度領
域（濃度が６×１０19〜１×１０20／ｃｍ3 ）４２内に
移動した後、配線層２０を通じて外部に取出される。こ
のとき、チャネルストップ領域２２ａの濃度が、高濃度
に設定されているため、キャリアの拡散は効率的に行な
われる。
領域４０から取り出された余剰キャリアは、高濃度のチ
ャネルストップ領域２２ａ内を拡散して、ｐ型高濃度領
域（濃度が６×１０19〜１×１０20／ｃｍ3 ）４２内に
移動した後、配線層２０を通じて外部に取出される。こ
のとき、チャネルストップ領域２２ａの濃度が、高濃度
に設定されているため、キャリアの拡散は効率的に行な
われる。
【００６３】次に、図２７を用いて、上述した余剰キャ
リアの取出動作を要約する。図２７を参照して、ｎＭＯ
Ｓ２のチャネル領域内で発生した余剰キャリアｈは、ｎ
ＭＯＳ２のチャネル領域の両端部からチャネルストップ
領域２２ａ内に移動する。そして、この余剰キャリアは
チャネルストップ領域２２ａ内を拡散して、コンタクト
ホール３７下に位置するｐ型高濃度領域４２に到達す
る。そして、コンタクトホール３７内に形成された配線
層２０によって、ｐ型高濃度領域４２内に集められた余
剰キャリアは外部に取出されることになる。
リアの取出動作を要約する。図２７を参照して、ｎＭＯ
Ｓ２のチャネル領域内で発生した余剰キャリアｈは、ｎ
ＭＯＳ２のチャネル領域の両端部からチャネルストップ
領域２２ａ内に移動する。そして、この余剰キャリアは
チャネルストップ領域２２ａ内を拡散して、コンタクト
ホール３７下に位置するｐ型高濃度領域４２に到達す
る。そして、コンタクトホール３７内に形成された配線
層２０によって、ｐ型高濃度領域４２内に集められた余
剰キャリアは外部に取出されることになる。
【００６４】以上のようにして余剰キャリアが効率よく
トランジスタのチャネル領域から取り出されるので、ト
ランジスタのチャネルポテンシャルの電位上昇を効果的
に阻止することが可能となる。それにより、寄生バイポ
ーラ動作を効果的に抑制することが可能となる。
トランジスタのチャネル領域から取り出されるので、ト
ランジスタのチャネルポテンシャルの電位上昇を効果的
に阻止することが可能となる。それにより、寄生バイポ
ーラ動作を効果的に抑制することが可能となる。
【００６５】図２１は、ＳＯＩ構造を有する半導体装置
において、上記のＦＳゲート１６を用いたフィールドシ
ールド分離を行なった場合と、前述の分離酸化膜１３２
を用いたＬＯＣＯＳ分離を行なった場合とのソース／ド
レイン間耐圧のゲート長依存性を示す図である。図２１
を参照して、上述のように、フィールドシールド分離の
場合は、余剰キャリアが効率的にトランジスタのチャネ
ル領域から取り出されるため、余剰キャリアがチャネル
領域に蓄積しない。そのため、チャネルポテンシャルの
上昇が効果的に抑制され、寄生バイポーラ動作が効果的
に抑制されている。そのため、ソース／ドレイン間耐圧
は、ほぼパンチスルー限界長まで１０Ｖ以上を保持でき
る。
において、上記のＦＳゲート１６を用いたフィールドシ
ールド分離を行なった場合と、前述の分離酸化膜１３２
を用いたＬＯＣＯＳ分離を行なった場合とのソース／ド
レイン間耐圧のゲート長依存性を示す図である。図２１
を参照して、上述のように、フィールドシールド分離の
場合は、余剰キャリアが効率的にトランジスタのチャネ
ル領域から取り出されるため、余剰キャリアがチャネル
領域に蓄積しない。そのため、チャネルポテンシャルの
上昇が効果的に抑制され、寄生バイポーラ動作が効果的
に抑制されている。そのため、ソース／ドレイン間耐圧
は、ほぼパンチスルー限界長まで１０Ｖ以上を保持でき
る。
【００６６】次に、図２２を用いて、フィールドシール
ド分離が行なわれたトランジスタの特性について説明す
る。図２２は、フィールドシールド分離が行なわれたト
ランジスタの特性を示す図であり、ゲート電圧に対する
ドレイン電流をプロットしたものである。なお、Ｖｄは
ドレイン電圧を示している。図２２に示されるように、
フィールドシールド分離が行なわれたトランジスタの電
気特性は理想的なものが得られている。
ド分離が行なわれたトランジスタの特性について説明す
る。図２２は、フィールドシールド分離が行なわれたト
ランジスタの特性を示す図であり、ゲート電圧に対する
ドレイン電流をプロットしたものである。なお、Ｖｄは
ドレイン電圧を示している。図２２に示されるように、
フィールドシールド分離が行なわれたトランジスタの電
気特性は理想的なものが得られている。
【００６７】次に、図１５および図１６を用いて、本実
施例における特徴的な工夫点について説明する。図１５
は、チャネルストップ領域２２ａ内において空乏層２５
が拡がっている様子を示す模式図である。図１５を参照
して、ＳＯＩ層５の厚みｔSO I は、好ましくは、空乏層
２５が広がった際の深さ方向の最大幅（最大空乏層幅）
Ｗｍａｘより大きくなるように設定される。さらに好ま
しくは、ＳＯＩ層５の厚みｔSOI は、Ｗｍａｘの２倍程
度である。それにより、空乏層２５下の領域を通して、
効率的に余剰キャリアを拡散させることが可能となる。
施例における特徴的な工夫点について説明する。図１５
は、チャネルストップ領域２２ａ内において空乏層２５
が拡がっている様子を示す模式図である。図１５を参照
して、ＳＯＩ層５の厚みｔSO I は、好ましくは、空乏層
２５が広がった際の深さ方向の最大幅（最大空乏層幅）
Ｗｍａｘより大きくなるように設定される。さらに好ま
しくは、ＳＯＩ層５の厚みｔSOI は、Ｗｍａｘの２倍程
度である。それにより、空乏層２５下の領域を通して、
効率的に余剰キャリアを拡散させることが可能となる。
【００６８】上記の最大空乏層幅Ｗｍａｘは、空乏層２
５が形成されるＳＯＩ層５内の領域の濃度によって決定
される。この最大空乏層幅ＷｍａｘとＳＯＩ層５内の濃
度との関係が図１６に示されている。この図１６に示さ
れる関係に従ってＳＯＩ層５内の濃度を決定することに
よって、ＳＯＩ層５が完全に空乏化するのを阻止するこ
とが可能となる。それにより、余剰キャリアを効率的に
拡散させることが可能となる。
５が形成されるＳＯＩ層５内の領域の濃度によって決定
される。この最大空乏層幅ＷｍａｘとＳＯＩ層５内の濃
度との関係が図１６に示されている。この図１６に示さ
れる関係に従ってＳＯＩ層５内の濃度を決定することに
よって、ＳＯＩ層５が完全に空乏化するのを阻止するこ
とが可能となる。それにより、余剰キャリアを効率的に
拡散させることが可能となる。
【００６９】上記の最大空乏層幅Ｗｍａｘについては、
Ｓ．Ｍ．Ｓｚｅによって下記のような関係式が提案され
ている。
Ｓ．Ｍ．Ｓｚｅによって下記のような関係式が提案され
ている。
【００７０】
【数２】
【００７１】上記の数式２において、εs はシリコンの
誘電率を示し、ψS （ｉｎｖ）は、強い反転が始まると
きの表面電位を示し、ＮA はアクセプタ濃度を示し、ｋ
はボルツマン定数を示し、Ｔは絶対温度を示し、ｎｉ
は、真空半導体中の正孔（電子）の密度を示し、ｑは電
荷を示している。また、上記の数式２は、Physics of S
emiconductor Devices (S. M. Sze 著），p.373, (28)
式に記載されている。上記の数式２におけるＷｍａｘよ
り大きい値を有するようにＳＯＩ層５の厚みを設定する
ことによって、前述のように、ＳＯＩ層５内で余剰キャ
リアを効率的に拡散させることが可能となる。すなわ
ち、寄生バイポーラ動作を効果的に抑制することが可能
となる。
誘電率を示し、ψS （ｉｎｖ）は、強い反転が始まると
きの表面電位を示し、ＮA はアクセプタ濃度を示し、ｋ
はボルツマン定数を示し、Ｔは絶対温度を示し、ｎｉ
は、真空半導体中の正孔（電子）の密度を示し、ｑは電
荷を示している。また、上記の数式２は、Physics of S
emiconductor Devices (S. M. Sze 著），p.373, (28)
式に記載されている。上記の数式２におけるＷｍａｘよ
り大きい値を有するようにＳＯＩ層５の厚みを設定する
ことによって、前述のように、ＳＯＩ層５内で余剰キャ
リアを効率的に拡散させることが可能となる。すなわ
ち、寄生バイポーラ動作を効果的に抑制することが可能
となる。
【００７２】次に、図２〜図１４を用いて、図１に示さ
れるＳＯＩ構造を有する半導体装置の製造方法について
説明する。図２〜図１４は、本実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の第１工程〜第１３工
程を示す断面図である。
れるＳＯＩ構造を有する半導体装置の製造方法について
説明する。図２〜図１４は、本実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の第１工程〜第１３工
程を示す断面図である。
【００７３】図２を参照して、従来例と同様の方法で、
シリコン基板１の主表面上に埋込酸化膜４を形成し、こ
の埋込酸化膜４上にＳＯＩ層５を形成する。それによ
り、ＳＯＩ基板が形成される。
シリコン基板１の主表面上に埋込酸化膜４を形成し、こ
の埋込酸化膜４上にＳＯＩ層５を形成する。それによ
り、ＳＯＩ基板が形成される。
【００７４】次に、図３を参照して、ＣＶＤ法を用い
て、５００Å程度の厚みを有するＦＳゲート酸化膜１５
を、８００℃程度の温度で形成する。このＦＳゲート酸
化膜１５上に、ＣＶＤ法を用いて、リン（Ｐ）を１×１
０20／ｃｍ3 以上含む多結晶シリコン層を、１０００Å
程度の厚みに形成する。この多結晶シリコン層１６上
に、ＣＶＤ法を用いて、１０００Å程度の厚みを有する
シリコン酸化膜を形成する。そして、シリコン酸化膜，
多結晶シリコン層１６，ＦＳゲート酸化膜１５を順次所
定形状にパターニングする。次に、ＣＶＤ法を用いて、
ＳＯＩ層５表面上全面に、２０００Å程度の厚みを有す
るシリコン酸化膜を形成する。このシリコン酸化膜に、
異方性の強いエッチング条件でドライエッチング処理を
施す。それにより、フィールドシールドゲート１６を覆
うシリコン酸化膜１７を形成する。
て、５００Å程度の厚みを有するＦＳゲート酸化膜１５
を、８００℃程度の温度で形成する。このＦＳゲート酸
化膜１５上に、ＣＶＤ法を用いて、リン（Ｐ）を１×１
０20／ｃｍ3 以上含む多結晶シリコン層を、１０００Å
程度の厚みに形成する。この多結晶シリコン層１６上
に、ＣＶＤ法を用いて、１０００Å程度の厚みを有する
シリコン酸化膜を形成する。そして、シリコン酸化膜，
多結晶シリコン層１６，ＦＳゲート酸化膜１５を順次所
定形状にパターニングする。次に、ＣＶＤ法を用いて、
ＳＯＩ層５表面上全面に、２０００Å程度の厚みを有す
るシリコン酸化膜を形成する。このシリコン酸化膜に、
異方性の強いエッチング条件でドライエッチング処理を
施す。それにより、フィールドシールドゲート１６を覆
うシリコン酸化膜１７を形成する。
【００７５】次に、ｐＭＯＳ形成領域のみを覆うよう
に、ＳＯＩ層５上にレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンを、ＦＳゲート１６を貫通してこのＦＳ
ゲート１６下に位置するＳＯＩ層５内に到達するエネル
ギで、ＳＯＩ層５内に注入する。このときのボロン
（Ｂ）の注入条件は、１９０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。このようなエネルギでボロン（Ｂ）を注
入することによって、ＦＳゲート１６下に位置するＳＯ
Ｉ層５内にチャネルストップ領域２２ａを形成するとと
もに、埋込酸化膜４内に不純物注入領域２３ａが形成さ
れることになる。
に、ＳＯＩ層５上にレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンを、ＦＳゲート１６を貫通してこのＦＳ
ゲート１６下に位置するＳＯＩ層５内に到達するエネル
ギで、ＳＯＩ層５内に注入する。このときのボロン
（Ｂ）の注入条件は、１９０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。このようなエネルギでボロン（Ｂ）を注
入することによって、ＦＳゲート１６下に位置するＳＯ
Ｉ層５内にチャネルストップ領域２２ａを形成するとと
もに、埋込酸化膜４内に不純物注入領域２３ａが形成さ
れることになる。
【００７６】一般に知られているように、注入ダメージ
による結晶欠陥は、不純物濃度ピーク位置近傍に多く存
在する。この場合であれば、ｎＭＯＳが形成されるＳＯ
Ｉ層５内には、上記のボロン（Ｂ）の濃度ピークが位置
しない。そのため、このｎＭＯＳ形成領域には、上記の
ボロン（Ｂ）の注入によって欠陥が形成されることはあ
まりない。それにより、高性能なｎＭＯＳが形成され
る。
による結晶欠陥は、不純物濃度ピーク位置近傍に多く存
在する。この場合であれば、ｎＭＯＳが形成されるＳＯ
Ｉ層５内には、上記のボロン（Ｂ）の濃度ピークが位置
しない。そのため、このｎＭＯＳ形成領域には、上記の
ボロン（Ｂ）の注入によって欠陥が形成されることはあ
まりない。それにより、高性能なｎＭＯＳが形成され
る。
【００７７】次に、図４を参照して、ｎＭＯＳ形成領域
のみを覆うようにレジストパターン２１を形成する。こ
のレジストパターン２１をマスクとして用いて、リン
（Ｐ）をＦＳゲート１６下に位置するＳＯＩ層５内に注
入する。注入条件は、１９０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。このような条件でリン（Ｐ）を注入する
ことによって、ＦＳゲート１６を貫通してＦＳゲート１
６下に位置するＳＯＩ層５内にチャネルストップ領域２
２ｂを形成するとともに、埋込酸化膜４内に不純物注入
領域２３ｂが形成される。この場合においても、上述の
場合と同様に、ｐＭＯＳ形成領域におけるＳＯＩ層５内
には結晶欠陥は発生しにくい。
のみを覆うようにレジストパターン２１を形成する。こ
のレジストパターン２１をマスクとして用いて、リン
（Ｐ）をＦＳゲート１６下に位置するＳＯＩ層５内に注
入する。注入条件は、１９０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。このような条件でリン（Ｐ）を注入する
ことによって、ＦＳゲート１６を貫通してＦＳゲート１
６下に位置するＳＯＩ層５内にチャネルストップ領域２
２ｂを形成するとともに、埋込酸化膜４内に不純物注入
領域２３ｂが形成される。この場合においても、上述の
場合と同様に、ｐＭＯＳ形成領域におけるＳＯＩ層５内
には結晶欠陥は発生しにくい。
【００７８】次に、図５を参照して、再びｐＭＯＳ形成
領域を覆うようにレジストパターン２１を形成する。そ
して、このレジストパターン２１とＦＳゲート１６とを
マスクとして用いて、ＳＯＩ層５内にボロン（Ｂ）イオ
ンを注入する。注入条件は、２０ｋｅＶ，３〜５×１０
12／ｃｍ2 である。この注入はｎＭＯＳのチャネルドー
プ注入となる。その後、レジストパターン２１を除去す
る。
領域を覆うようにレジストパターン２１を形成する。そ
して、このレジストパターン２１とＦＳゲート１６とを
マスクとして用いて、ＳＯＩ層５内にボロン（Ｂ）イオ
ンを注入する。注入条件は、２０ｋｅＶ，３〜５×１０
12／ｃｍ2 である。この注入はｎＭＯＳのチャネルドー
プ注入となる。その後、レジストパターン２１を除去す
る。
【００７９】次に、図６を参照して、ｎＭＯＳ形成領域
のみを覆うように、再びレジストパターン２１を形成す
る。そして、このレジストパターン２１とＦＳゲート１
６とをマスクとして用いて、ＳＯＩ層５内にリン（Ｐ）
を注入する。注入条件は、２０ｋｅＶ，３〜５×１０11
／ｃｍ2 である。この注入が、ｐＭＯＳのチャネルドー
プ注入となる。その後、レジストパターン２１を除去す
る。
のみを覆うように、再びレジストパターン２１を形成す
る。そして、このレジストパターン２１とＦＳゲート１
６とをマスクとして用いて、ＳＯＩ層５内にリン（Ｐ）
を注入する。注入条件は、２０ｋｅＶ，３〜５×１０11
／ｃｍ2 である。この注入が、ｐＭＯＳのチャネルドー
プ注入となる。その後、レジストパターン２１を除去す
る。
【００８０】以上のように、チャネルストップ領域２２
ａ，２２ｂを形成するに際して、ｎＭＯＳおよびｐＭＯ
Ｓのチャネルドープ注入に用いるマスクと同一のマスク
を使用することが可能となる。そのため、新たなマスク
を必要としない。それにより、製造コストは小さく抑え
られる。
ａ，２２ｂを形成するに際して、ｎＭＯＳおよびｐＭＯ
Ｓのチャネルドープ注入に用いるマスクと同一のマスク
を使用することが可能となる。そのため、新たなマスク
を必要としない。それにより、製造コストは小さく抑え
られる。
【００８１】次に、図７を参照して、従来例と同様の方
法で、ｎＭＯＳおよびｐＭＯＳのチャネル領域表面の異
物や自然酸化膜を除去した後、６０〜１００Å程度の厚
みを有するゲート酸化膜１１を形成する。このゲート酸
化膜１１は、ＳＯＩ層５を８００℃〜９５０℃の温度範
囲で、ウエット雰囲気あるいはドライ雰囲気で酸化する
ことによって形成される。
法で、ｎＭＯＳおよびｐＭＯＳのチャネル領域表面の異
物や自然酸化膜を除去した後、６０〜１００Å程度の厚
みを有するゲート酸化膜１１を形成する。このゲート酸
化膜１１は、ＳＯＩ層５を８００℃〜９５０℃の温度範
囲で、ウエット雰囲気あるいはドライ雰囲気で酸化する
ことによって形成される。
【００８２】また、ゲート酸化膜１１は、上記のプロセ
スで１０〜５０Åの厚みに熱酸化膜を形成したうえに、
ＬＰＣＶＤ（Low Pressure Chemical Vapor Depositio
n）法などで５０Å程度の酸化膜を形成した積層構造を
有するものであってもよい。また、ゲート酸化膜１１
は、窒素雰囲気中で窒化した窒化酸化膜を熱酸化膜によ
って挟んだ構造（ＳｉＯ2 ／ＳｉＮＯ／ＳｉＯ2 ）を有
するものであってもよい。また、上記の各プロセスを経
てゲート酸化膜１１を形成した後に、窒素注入を行ない
信頼性を向上させるものであってもよい。
スで１０〜５０Åの厚みに熱酸化膜を形成したうえに、
ＬＰＣＶＤ（Low Pressure Chemical Vapor Depositio
n）法などで５０Å程度の酸化膜を形成した積層構造を
有するものであってもよい。また、ゲート酸化膜１１
は、窒素雰囲気中で窒化した窒化酸化膜を熱酸化膜によ
って挟んだ構造（ＳｉＯ2 ／ＳｉＮＯ／ＳｉＯ2 ）を有
するものであってもよい。また、上記の各プロセスを経
てゲート酸化膜１１を形成した後に、窒素注入を行ない
信頼性を向上させるものであってもよい。
【００８３】このようにして形成されたゲート酸化膜１
１上に、５００℃〜６００℃程度の温度で、リン（Ｐ）
を高濃度に含む多結晶シリコンあるいはアモルファスシ
リコンを形成する。この多結晶シリコンあるいはアモル
ファスシリコン上に、スパッタリング法を用いて、１０
００Å程度の厚みを有するＷＳｉ2 層１３を形成する。
このＷＳｉ2 層１３上に、１０００Å程度の厚みを有す
るシリコン酸化膜１７ａを形成する。このシリコン酸化
膜１７ａ上に、所定形状にパターニングされたレジスト
パターン２１を堆積する。
１上に、５００℃〜６００℃程度の温度で、リン（Ｐ）
を高濃度に含む多結晶シリコンあるいはアモルファスシ
リコンを形成する。この多結晶シリコンあるいはアモル
ファスシリコン上に、スパッタリング法を用いて、１０
００Å程度の厚みを有するＷＳｉ2 層１３を形成する。
このＷＳｉ2 層１３上に、１０００Å程度の厚みを有す
るシリコン酸化膜１７ａを形成する。このシリコン酸化
膜１７ａ上に、所定形状にパターニングされたレジスト
パターン２１を堆積する。
【００８４】次に、図８を参照して、上記のレジストパ
ターン２１をマスクとして用いて、シリコン酸化膜１７
ａをパターニングする。その後、レジストパターン２１
を除去する。そして、シリコン酸化膜１７ａをマスクと
して用いて、ＷＳｉ2 層１３，多結晶シリコン層１２，
ゲート酸化膜１１を順次パターニングする。それによ
り、ゲート電極１２が形成される。そして、ｐＭＯＳ形
成領域のみを覆うようにレジストパターン２１を形成す
る。このレジストパターン２１，ゲート電極１２および
ＦＳゲート１６をマスクとして用いて、ＳＯＩ層５内に
リン（Ｐ）を注入する。注入条件は、４０ｋｅＶ，１〜
２×１０13／ｃｍ2 である。それにより、ｎ−拡散領域
７が形成される。その後、レジストパターン２１を除去
する。
ターン２１をマスクとして用いて、シリコン酸化膜１７
ａをパターニングする。その後、レジストパターン２１
を除去する。そして、シリコン酸化膜１７ａをマスクと
して用いて、ＷＳｉ2 層１３，多結晶シリコン層１２，
ゲート酸化膜１１を順次パターニングする。それによ
り、ゲート電極１２が形成される。そして、ｐＭＯＳ形
成領域のみを覆うようにレジストパターン２１を形成す
る。このレジストパターン２１，ゲート電極１２および
ＦＳゲート１６をマスクとして用いて、ＳＯＩ層５内に
リン（Ｐ）を注入する。注入条件は、４０ｋｅＶ，１〜
２×１０13／ｃｍ2 である。それにより、ｎ−拡散領域
７が形成される。その後、レジストパターン２１を除去
する。
【００８５】次に、図９を参照して、ｎＭＯＳ形成領域
のみを覆うようにレジストパターン２１を形成する。こ
のレジストパターン２１，ゲート電極１２およびＦＳゲ
ート１６をマスクとして用いて、ボロン（Ｂ）をＳＯＩ
層５内に注入する。注入条件は、２０ｋｅＶ，１〜３×
１０11／ｃｍ2 である。それにより、ｐ−拡散領域９が
形成される。その後、レジストパターン２１を除去す
る。
のみを覆うようにレジストパターン２１を形成する。こ
のレジストパターン２１，ゲート電極１２およびＦＳゲ
ート１６をマスクとして用いて、ボロン（Ｂ）をＳＯＩ
層５内に注入する。注入条件は、２０ｋｅＶ，１〜３×
１０11／ｃｍ2 である。それにより、ｐ−拡散領域９が
形成される。その後、レジストパターン２１を除去す
る。
【００８６】次に、図１０を参照して、ＣＶＤ法を用い
て、１０００〜２０００Å程度の厚みを有するシリコン
酸化膜１７ｂを形成する。そして、このシリコン酸化膜
１７ｂに、異方性の強いガス雰囲気中でエッチング処理
を施す。それにより図１１に示されるように、ＦＳゲー
ト１６を覆うシリコン酸化膜１７が形成されることにな
る。次に、スパッタリング法を用いて、２００〜３５０
Å程度の厚みを有するＴｉ層２４を形成する。このと
き、上記のＴｉ層２４を形成する前に、予めスパッタエ
ッチングを行ない、ＳＯＩ層表面の自然酸化膜や異物の
除去を行なう。その後、Ｔｉ層２４内に、シリコンイオ
ンを注入する。注入条件は、３０〜１００ｋｅＶ，４×
１０15〜５×１０15／ｃｍ2 である。その後、Ｔｉ層２
４に熱処理を施すことによって、ｎ＋拡散領域８表面お
よびｐ＋拡散領域１０表面に、シリサイド層（チタンシ
リサイド層）１４を形成する。このとき、上述のよう
に、シリコンイオンを注入しているので、シリサイド化
反応は均一に起こる。
て、１０００〜２０００Å程度の厚みを有するシリコン
酸化膜１７ｂを形成する。そして、このシリコン酸化膜
１７ｂに、異方性の強いガス雰囲気中でエッチング処理
を施す。それにより図１１に示されるように、ＦＳゲー
ト１６を覆うシリコン酸化膜１７が形成されることにな
る。次に、スパッタリング法を用いて、２００〜３５０
Å程度の厚みを有するＴｉ層２４を形成する。このと
き、上記のＴｉ層２４を形成する前に、予めスパッタエ
ッチングを行ない、ＳＯＩ層表面の自然酸化膜や異物の
除去を行なう。その後、Ｔｉ層２４内に、シリコンイオ
ンを注入する。注入条件は、３０〜１００ｋｅＶ，４×
１０15〜５×１０15／ｃｍ2 である。その後、Ｔｉ層２
４に熱処理を施すことによって、ｎ＋拡散領域８表面お
よびｐ＋拡散領域１０表面に、シリサイド層（チタンシ
リサイド層）１４を形成する。このとき、上述のよう
に、シリコンイオンを注入しているので、シリサイド化
反応は均一に起こる。
【００８７】次に、図１２を参照して、ｐＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１，ＦＳゲート１６およびゲー
ト電極１２をマスクとして用いて、ＳＯＩ層５内に砒素
（Ａｓ）を注入する。注入条件は、５０ｋｅＶ，４〜６
×１０15／ｃｍ2 である。それにより、ｎ＋拡散領域８
が形成される。その後、レジストパターン２１を除去す
る。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１，ＦＳゲート１６およびゲー
ト電極１２をマスクとして用いて、ＳＯＩ層５内に砒素
（Ａｓ）を注入する。注入条件は、５０ｋｅＶ，４〜６
×１０15／ｃｍ2 である。それにより、ｎ＋拡散領域８
が形成される。その後、レジストパターン２１を除去す
る。
【００８８】次に、図１３を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１，ＦＳゲート１６およびゲー
ト電極１２をマスクとして用いて、ボロン（Ｂ）をＳＯ
Ｉ層５内に注入する。注入条件は、２０ｋｅＶ，４〜６
×１０15／ｃｍ2 である。それにより、ｐ＋拡散領域１
０が形成される。その後、レジストパターン２１を除去
する。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１，ＦＳゲート１６およびゲー
ト電極１２をマスクとして用いて、ボロン（Ｂ）をＳＯ
Ｉ層５内に注入する。注入条件は、２０ｋｅＶ，４〜６
×１０15／ｃｍ2 である。それにより、ｐ＋拡散領域１
０が形成される。その後、レジストパターン２１を除去
する。
【００８９】次に、図１４を参照して、ＣＶＤ法などを
用いて、５０００〜１００００Å程度の厚みを有する層
間酸化膜１８を、ＳＯＩ層５の表面上全面に形成する。
この層間酸化膜１８上に、所定形状にパターニングされ
たレジストパターン２１を形成する。このレジストパタ
ーン２１をマスクとして用いて層間酸化膜１８をエッチ
ングすることによって、コンタクトホール１９を形成す
る。それ以降は従来例と同様の方法で、このコンタクト
ホール１９内に配線層２０を形成する。以上の工程を経
て、図１に示されるＳＯＩ構造を有する半導体装置が形
成される。
用いて、５０００〜１００００Å程度の厚みを有する層
間酸化膜１８を、ＳＯＩ層５の表面上全面に形成する。
この層間酸化膜１８上に、所定形状にパターニングされ
たレジストパターン２１を形成する。このレジストパタ
ーン２１をマスクとして用いて層間酸化膜１８をエッチ
ングすることによって、コンタクトホール１９を形成す
る。それ以降は従来例と同様の方法で、このコンタクト
ホール１９内に配線層２０を形成する。以上の工程を経
て、図１に示されるＳＯＩ構造を有する半導体装置が形
成される。
【００９０】なお、上記のボロン（Ｂ）イオンの代わり
にＢＦ2 を用いてもよい。また、ｎＭＯＳやｐＭＯＳの
ソース／ドレイン注入時に、インジウム（Ｉｎ），アン
チモン（Ｓｂ），窒素，シリコン，酸素などのイオンを
同時に注入してもよい。
にＢＦ2 を用いてもよい。また、ｎＭＯＳやｐＭＯＳの
ソース／ドレイン注入時に、インジウム（Ｉｎ），アン
チモン（Ｓｂ），窒素，シリコン，酸素などのイオンを
同時に注入してもよい。
【００９１】次に、図２８〜図３２を用いて、ＦＳゲー
ト膜厚ｔFSについてより詳しく説明する。なおここで、
ＦＳゲート膜厚ｔFSとは、ＦＳゲート１６の厚みと、Ｆ
Ｓゲート酸化膜１５の厚みと、ＦＳゲート１６上に位置
するシリコン酸化膜１７の厚みとを加えたもののことを
称する。
ト膜厚ｔFSについてより詳しく説明する。なおここで、
ＦＳゲート膜厚ｔFSとは、ＦＳゲート１６の厚みと、Ｆ
Ｓゲート酸化膜１５の厚みと、ＦＳゲート１６上に位置
するシリコン酸化膜１７の厚みとを加えたもののことを
称する。
【００９２】図２８は、ボロン（Ｂ）の注入エネルギ
と、ＦＳゲート１６下に位置するＳＯＩ層５内に注入さ
れるボロン（Ｂ）の濃度と、ＦＳゲート膜厚ｔFSとの関
係を示す図である。図２９は、リン（Ｐ）の注入エネル
ギと、ＦＳゲート１６下に位置するＳＯＩ層５内に注入
されるリン（Ｐ）の濃度と、ＦＳゲート膜厚ｔFSとの関
係を示す図である。なお、図２８および図２９には、Ｓ
ＯＩ層５の表面におけるボロンあるいはリンの濃度と、
ＳＯＩ層５と埋込酸化膜（Ｂｏｘ）４との界面における
ボロンあるいはリンの濃度が示されている。
と、ＦＳゲート１６下に位置するＳＯＩ層５内に注入さ
れるボロン（Ｂ）の濃度と、ＦＳゲート膜厚ｔFSとの関
係を示す図である。図２９は、リン（Ｐ）の注入エネル
ギと、ＦＳゲート１６下に位置するＳＯＩ層５内に注入
されるリン（Ｐ）の濃度と、ＦＳゲート膜厚ｔFSとの関
係を示す図である。なお、図２８および図２９には、Ｓ
ＯＩ層５の表面におけるボロンあるいはリンの濃度と、
ＳＯＩ層５と埋込酸化膜（Ｂｏｘ）４との界面における
ボロンあるいはリンの濃度が示されている。
【００９３】図２８および図２９に示されるように、ボ
ロン（Ｂ），リン（Ｐ）ともに注入エネルギが高くなる
と、ＳＯＩ層５内に残余するそれらの濃度が低下してい
るのがわかる。ここで、チャネルストップ領域２２ａ，
２２ｂは、所定濃度以上の不純物が含まれることが要求
されるため、ＦＳゲート膜厚ｔFSと、不純物の注入エネ
ルギとを適切に選択する必要がある。
ロン（Ｂ），リン（Ｐ）ともに注入エネルギが高くなる
と、ＳＯＩ層５内に残余するそれらの濃度が低下してい
るのがわかる。ここで、チャネルストップ領域２２ａ，
２２ｂは、所定濃度以上の不純物が含まれることが要求
されるため、ＦＳゲート膜厚ｔFSと、不純物の注入エネ
ルギとを適切に選択する必要がある。
【００９４】図３１は、ＳＯＩ層５の厚みに対するボロ
ン（Ｂ）の注入エネルギを示す図である。なおこの図３
１におけるボロン（Ｂ）の注入エネルギは、ＭＯＳトラ
ンジスタ形成領域におけるＳＯＩ層５内のボロン（Ｂ）
濃度が必要以上に上昇しないための必要最小限のエネル
ギである。図３１を参照して、たとえば、ＳＯＩ層５の
厚みを３００Åにしても、ボロン（Ｂ）の注入エネルギ
としては１２０ｋｅＶ程度の高エネルギが必要となる。
ン（Ｂ）の注入エネルギを示す図である。なおこの図３
１におけるボロン（Ｂ）の注入エネルギは、ＭＯＳトラ
ンジスタ形成領域におけるＳＯＩ層５内のボロン（Ｂ）
濃度が必要以上に上昇しないための必要最小限のエネル
ギである。図３１を参照して、たとえば、ＳＯＩ層５の
厚みを３００Åにしても、ボロン（Ｂ）の注入エネルギ
としては１２０ｋｅＶ程度の高エネルギが必要となる。
【００９５】一方、デバイスの平坦性を向上させるた
め、また、ゲート電極１２のパターニングの際のプロセ
スマージンを広げるためには、ＦＳゲート膜厚ｔFSを薄
くする必要がある。それに伴い、チャネルストップ領域
２２ａ，２２ｂ形成のための不純物の注入エネルギも低
いものとする必要が出てくる。しかし、不純物の注入エ
ネルギを低くすることによって、チャネルストップ領域
２２ａ，２２ｂ以外のＳＯＩ層５内に残余する不純物濃
度が高くなることが懸念される。それに伴い、ｐＭＯＳ
やｎＭＯＳなどに対する悪影響が懸念される。
め、また、ゲート電極１２のパターニングの際のプロセ
スマージンを広げるためには、ＦＳゲート膜厚ｔFSを薄
くする必要がある。それに伴い、チャネルストップ領域
２２ａ，２２ｂ形成のための不純物の注入エネルギも低
いものとする必要が出てくる。しかし、不純物の注入エ
ネルギを低くすることによって、チャネルストップ領域
２２ａ，２２ｂ以外のＳＯＩ層５内に残余する不純物濃
度が高くなることが懸念される。それに伴い、ｐＭＯＳ
やｎＭＯＳなどに対する悪影響が懸念される。
【００９６】図３０は、チャネルストップ領域２２ａ，
２２ｂの形成のための不純物注入後のＳＯＩ構造を有す
る半導体装置の部分断面と、そのＦ−Ｆ線に沿う不純物
プロファイルを示す図である。図３０に示されるよう
に、注入された不純物の濃度ピーク位置を埋込酸化膜４
内に設定したとしても、不純物はＳＯＩ層５内に幾分か
注入されることとなる。
２２ｂの形成のための不純物注入後のＳＯＩ構造を有す
る半導体装置の部分断面と、そのＦ−Ｆ線に沿う不純物
プロファイルを示す図である。図３０に示されるよう
に、注入された不純物の濃度ピーク位置を埋込酸化膜４
内に設定したとしても、不純物はＳＯＩ層５内に幾分か
注入されることとなる。
【００９７】以上述べたような様々な条件を考慮し、Ｆ
Ｓゲート膜厚ｔFSを決定しなければならない。その結
果、ｎＭＯＳのゲート電極１２としてｎ型の不純物が導
入された多結晶シリコンを用い、ｐＭＯＳのゲート電極
１２としてｐ型の不純物が導入された多結晶シリコン層
を用いた、いわゆるデュアルゲート構造の場合には、ｎ
ＭＯＳ，ｐＭＯＳともにＳＯＩ層５内のボロン，リン濃
度が、１×１０17／ｃｍ 3 以下に設定しなければならな
い。これに対応するＦＳゲート膜厚ｔFSは、図２８およ
び図２９に示されるように、２９００Å程度以上必要と
なる。
Ｓゲート膜厚ｔFSを決定しなければならない。その結
果、ｎＭＯＳのゲート電極１２としてｎ型の不純物が導
入された多結晶シリコンを用い、ｐＭＯＳのゲート電極
１２としてｐ型の不純物が導入された多結晶シリコン層
を用いた、いわゆるデュアルゲート構造の場合には、ｎ
ＭＯＳ，ｐＭＯＳともにＳＯＩ層５内のボロン，リン濃
度が、１×１０17／ｃｍ 3 以下に設定しなければならな
い。これに対応するＦＳゲート膜厚ｔFSは、図２８およ
び図２９に示されるように、２９００Å程度以上必要と
なる。
【００９８】また、ｎＭＯＳにｐ型の不純物が導入され
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｎ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた、いわゆる逆デュアルゲート
構造の場合には、ｎＭＯＳ，ｐＭＯＳともにＳＯＩ層５
内のボロン，リン濃度が、５×１０15／ｃｍ3 以下に設
定する必要がある。これに対応するＦＳゲート膜厚ｔFS
は、４５００Å以上必要となる。
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｎ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた、いわゆる逆デュアルゲート
構造の場合には、ｎＭＯＳ，ｐＭＯＳともにＳＯＩ層５
内のボロン，リン濃度が、５×１０15／ｃｍ3 以下に設
定する必要がある。これに対応するＦＳゲート膜厚ｔFS
は、４５００Å以上必要となる。
【００９９】また、ｎＭＯＳにｎ型の不純物が導入され
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｎ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた場合には、ｐＭＯＳのＳＯＩ
層５内のリン濃度に支配されるため、ＦＳゲート膜厚ｔ
FSは４５００Å以上必要となる。この場合、ｐＭＯＳの
ＳＯＩ層５内のリン濃度を５×１０15／ｃｍ3 以下に設
定する必要があるからである。
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｎ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた場合には、ｐＭＯＳのＳＯＩ
層５内のリン濃度に支配されるため、ＦＳゲート膜厚ｔ
FSは４５００Å以上必要となる。この場合、ｐＭＯＳの
ＳＯＩ層５内のリン濃度を５×１０15／ｃｍ3 以下に設
定する必要があるからである。
【０１００】また、ｎＭＯＳにｐ型の不純物が導入され
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｐ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた場合には、ｎＭＯＳのＳＯＩ
層５内のボロン濃度に支配されるため、これに対応する
ＦＳゲート膜厚ｔFSは、６３００Å以上必要となる。こ
れは、ｎＭＯＳのＳＯＩ層５内のボロン濃度を１×１０
15／ｃｍ3 以下に設定する必要があるからである。
た多結晶シリコンからなるゲート電極１２を用い、ｐＭ
ＯＳにｐ型の不純物が導入された多結晶シリコンからな
るゲート電極１２を用いた場合には、ｎＭＯＳのＳＯＩ
層５内のボロン濃度に支配されるため、これに対応する
ＦＳゲート膜厚ｔFSは、６３００Å以上必要となる。こ
れは、ｎＭＯＳのＳＯＩ層５内のボロン濃度を１×１０
15／ｃｍ3 以下に設定する必要があるからである。
【０１０１】図３２は、上記のデュアルゲート構造の半
導体装置が示されている。この図において、ＦＳゲート
膜厚ｔFSは、約３０００Åに設定され、ＳＯＩ層５の厚
みｔ SOI は、約１０００Åに設定されている。それによ
り、ｎＭＯＳ２のチャネル領域，ｐＭＯＳ３のチャネル
領域内に、必要以上のボロンあるいはリンなどの不純物
が導入されることなく、チャネルストップ領域２２ａ，
２２ｂを形成することが可能となる。
導体装置が示されている。この図において、ＦＳゲート
膜厚ｔFSは、約３０００Åに設定され、ＳＯＩ層５の厚
みｔ SOI は、約１０００Åに設定されている。それによ
り、ｎＭＯＳ２のチャネル領域，ｐＭＯＳ３のチャネル
領域内に、必要以上のボロンあるいはリンなどの不純物
が導入されることなく、チャネルストップ領域２２ａ，
２２ｂを形成することが可能となる。
【０１０２】以上の内容を考慮し、ＦＳゲート膜厚ｔFS
と、ＳＯＩ層５の膜厚ｔSOI との関係について説明す
る。注入不純物の飛程ＲｐとそのばらつきΔＲｐと、Ｓ
ＯＩ層５の膜厚ｔSOI と、ＦＳゲート膜厚ｔFSとの関係
は、次のようになる。
と、ＳＯＩ層５の膜厚ｔSOI との関係について説明す
る。注入不純物の飛程ＲｐとそのばらつきΔＲｐと、Ｓ
ＯＩ層５の膜厚ｔSOI と、ＦＳゲート膜厚ｔFSとの関係
は、次のようになる。
【０１０３】
【数３】
【０１０４】上記の数式３の（１）式と（２）式との関
係を書き直すと、次のようになる。
係を書き直すと、次のようになる。
【０１０５】
【数４】
【０１０６】上記の数式４に示される式より、最少のＦ
Ｓゲート膜厚ｔFSが決定される。
Ｓゲート膜厚ｔFSが決定される。
【０１０７】（第２実施例）次に、図３３〜図４２を用
いて、この発明に従う第２の実施例について説明する。
図３３は、この発明に従う第２の実施例におけるＳＯＩ
構造を有する半導体装置を示す断面図である。
いて、この発明に従う第２の実施例について説明する。
図３３は、この発明に従う第２の実施例におけるＳＯＩ
構造を有する半導体装置を示す断面図である。
【０１０８】図３３を参照して、本実施例におけるＳＯ
Ｉ構造を有する半導体装置は、ＦＳゲート１６上に、金
属層２６などの不純物の注入阻止能力の優れた層が形成
されている。このような層を設けることによって、ＦＳ
ゲート１６の厚みを小さくすることが可能となる。それ
により、デバイスの平坦化を行なうことが可能となる。
このようにデバイスの平坦化を行なえることによって、
前述のように、ゲート電極１２のパターニングの際のプ
ロセスマージンを大きくすることが可能となる。また、
チャネルストップ領域２２ａ，２２ｂの形成のための不
純物の注入エネルギを比較的高エネルギに設定できるの
で、ｎＭＯＳ２やｐＭＯＳ３の形成領域におけるチャネ
ルストップ領域２２ａ，２２ｂ形成のための不純物の残
余の程度を小さく抑えることが可能となる。
Ｉ構造を有する半導体装置は、ＦＳゲート１６上に、金
属層２６などの不純物の注入阻止能力の優れた層が形成
されている。このような層を設けることによって、ＦＳ
ゲート１６の厚みを小さくすることが可能となる。それ
により、デバイスの平坦化を行なうことが可能となる。
このようにデバイスの平坦化を行なえることによって、
前述のように、ゲート電極１２のパターニングの際のプ
ロセスマージンを大きくすることが可能となる。また、
チャネルストップ領域２２ａ，２２ｂの形成のための不
純物の注入エネルギを比較的高エネルギに設定できるの
で、ｎＭＯＳ２やｐＭＯＳ３の形成領域におけるチャネ
ルストップ領域２２ａ，２２ｂ形成のための不純物の残
余の程度を小さく抑えることが可能となる。
【０１０９】それにより、ｎＭＯＳ２およびｐＭＯＳ３
の性能を向上させることが可能となる。それ以外の構造
に関しては、図１に示される第１の実施例におけるＳＯ
Ｉ構造を有する半導体装置と同様である。
の性能を向上させることが可能となる。それ以外の構造
に関しては、図１に示される第１の実施例におけるＳＯ
Ｉ構造を有する半導体装置と同様である。
【０１１０】なお、上記の不純物の注入阻止能力の優れ
た層としては、シリコンより原子量が大きい材質からな
る層，その酸化物，その窒化物，シリサイドなどを挙げ
ることができる。好ましくは、不純物の注入阻止能力が
優れた層は、金属層２６あるいは金属化合物からなる層
である。より具体的には、不純物の注入阻止能力が優れ
た層は、Ｔｉ，Ｗ，Ｃｏ，Ｍｏ，Ｔａ，Ｐｔ，Ａｕ，Ｃ
ｕなどの金属層２６あるいはこれらの化合物であること
が好ましい。
た層としては、シリコンより原子量が大きい材質からな
る層，その酸化物，その窒化物，シリサイドなどを挙げ
ることができる。好ましくは、不純物の注入阻止能力が
優れた層は、金属層２６あるいは金属化合物からなる層
である。より具体的には、不純物の注入阻止能力が優れ
た層は、Ｔｉ，Ｗ，Ｃｏ，Ｍｏ，Ｔａ，Ｐｔ，Ａｕ，Ｃ
ｕなどの金属層２６あるいはこれらの化合物であること
が好ましい。
【０１１１】また、ＦＳゲート１６の低抵抗化を考慮し
た場合には、金属層２６としてＴｉ層を用いることが最
も好ましい。また、不純物の注入阻止能力を考慮した場
合には、Ｗなどの原子量の大きな金属を選択することが
最も好ましい。また、将来的にデバイスが微細化された
場合のことを考慮すると、０．３μｍ程度に細線化され
た場合においても均一に低抵抗化が図れるＣｏなどを用
いることが好ましい。
た場合には、金属層２６としてＴｉ層を用いることが最
も好ましい。また、不純物の注入阻止能力を考慮した場
合には、Ｗなどの原子量の大きな金属を選択することが
最も好ましい。また、将来的にデバイスが微細化された
場合のことを考慮すると、０．３μｍ程度に細線化され
た場合においても均一に低抵抗化が図れるＣｏなどを用
いることが好ましい。
【０１１２】次に、図３８および図３９を用いて、ＦＳ
ゲート膜厚ｔFSについてより詳しく説明する。図３８
は、金属層２６としてＴｉとＷとを例にとり、その金属
層２６の膜厚に対する注入イオン種の飛程との関係を示
す図である。図３９は、ＦＳゲート１６上に金属層２６
を形成した場合と形成しなかった場合とにおけるＦＳゲ
ート膜厚ｔFSの関係を示す図である。
ゲート膜厚ｔFSについてより詳しく説明する。図３８
は、金属層２６としてＴｉとＷとを例にとり、その金属
層２６の膜厚に対する注入イオン種の飛程との関係を示
す図である。図３９は、ＦＳゲート１６上に金属層２６
を形成した場合と形成しなかった場合とにおけるＦＳゲ
ート膜厚ｔFSの関係を示す図である。
【０１１３】まず、図３８を参照して、原子量の大きい
Ｗの方が、不純物の注入阻止能力が優れているのがわか
る。すなわち、不純物の注入阻止能力を考慮した場合に
は、原子量の大きい金属層２６を選択するのが好ましい
といえる。
Ｗの方が、不純物の注入阻止能力が優れているのがわか
る。すなわち、不純物の注入阻止能力を考慮した場合に
は、原子量の大きい金属層２６を選択するのが好ましい
といえる。
【０１１４】次に、図３９に示されるように、ＦＳゲー
ト１６上に金属層２６を形成した場合（Metal/poly-Si
の場合) の方が、ＦＳゲート膜厚ｔFSを小さく抑えられ
ているのがわかる。具体的には、ＦＳゲート１６上に２
０００ÅのＷを積層した場合にはＦＳゲート膜厚ｔFSは
約３５００Åであるのに対して、多結晶シリコン層単層
の場合にはＦＳゲート膜厚ｔFSは約６０００Å必要であ
ることがわかる。ＦＳゲート１６上に金属層２６を形成
することにより、ＦＳゲート膜厚ｔFSを小さく抑えるこ
とが可能となる。その結果、デバイスを平坦化すること
が可能となる。
ト１６上に金属層２６を形成した場合（Metal/poly-Si
の場合) の方が、ＦＳゲート膜厚ｔFSを小さく抑えられ
ているのがわかる。具体的には、ＦＳゲート１６上に２
０００ÅのＷを積層した場合にはＦＳゲート膜厚ｔFSは
約３５００Åであるのに対して、多結晶シリコン層単層
の場合にはＦＳゲート膜厚ｔFSは約６０００Å必要であ
ることがわかる。ＦＳゲート１６上に金属層２６を形成
することにより、ＦＳゲート膜厚ｔFSを小さく抑えるこ
とが可能となる。その結果、デバイスを平坦化すること
が可能となる。
【０１１５】次に、図３４〜図３７を用いて、図３３に
示される本実施例におけるＳＯＩ構造を有する半導体装
置の製造方法について説明する。図３４〜図３７は、本
実施例におけるＳＯＩ構造を有する半導体装置の製造工
程の第１工程〜第４工程を示す断面図である。
示される本実施例におけるＳＯＩ構造を有する半導体装
置の製造方法について説明する。図３４〜図３７は、本
実施例におけるＳＯＩ構造を有する半導体装置の製造工
程の第１工程〜第４工程を示す断面図である。
【０１１６】図３４を参照して、前述の第１の実施例の
場合と同様の方法でＳＯＩ基板を形成する。そして、Ｓ
ＯＩ層５上に、８００℃の温度条件でＣＶＤ法を用い
て、５００Åの厚みを有するシリコン酸化膜１５を形成
する。このシリコン酸化膜１５上に、ＣＶＤ法を用い
て、リン（Ｐ）を１×１０20／ｃｍ3 以上含む１０００
Åの厚みを有する多結晶シリコン層１６を形成する。こ
の多結晶シリコン層１６上に、スパッタリング法を用い
て、２０００Åの厚みを有するＴｉ層２６を形成する。
このＴｉ層２６上に、ＣＶＤ法を用いて、１０００Åの
厚みを有するシリコン酸化膜１７ｃを形成する。このシ
リコン酸化膜１７ｃ上に、所定形状にパターニングされ
たレジストパターン２１を形成する。そして、このレジ
ストパターン２１をマスクとして用いて、シリコン酸化
膜１７ｃをパターニングし、その後レジストパターン２
１を除去する。そして、シリコン酸化膜１７ｃをマスク
として用いて、Ｔｉ層２６，多結晶シリコン層１６，シ
リコン酸化膜１５を順次エッチングする。
場合と同様の方法でＳＯＩ基板を形成する。そして、Ｓ
ＯＩ層５上に、８００℃の温度条件でＣＶＤ法を用い
て、５００Åの厚みを有するシリコン酸化膜１５を形成
する。このシリコン酸化膜１５上に、ＣＶＤ法を用い
て、リン（Ｐ）を１×１０20／ｃｍ3 以上含む１０００
Åの厚みを有する多結晶シリコン層１６を形成する。こ
の多結晶シリコン層１６上に、スパッタリング法を用い
て、２０００Åの厚みを有するＴｉ層２６を形成する。
このＴｉ層２６上に、ＣＶＤ法を用いて、１０００Åの
厚みを有するシリコン酸化膜１７ｃを形成する。このシ
リコン酸化膜１７ｃ上に、所定形状にパターニングされ
たレジストパターン２１を形成する。そして、このレジ
ストパターン２１をマスクとして用いて、シリコン酸化
膜１７ｃをパターニングし、その後レジストパターン２
１を除去する。そして、シリコン酸化膜１７ｃをマスク
として用いて、Ｔｉ層２６，多結晶シリコン層１６，シ
リコン酸化膜１５を順次エッチングする。
【０１１７】次に、図３５を参照して、ｐＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、リン
（Ｐ）イオンをＳＯＩ層５内に注入する。注入条件は、
４００ｋｅＶ，０．８〜３×１０13／ｃｍ2 である。そ
れにより、ＦＳゲート１６下に位置するＳＯＩ層５内に
チャネルストップ領域２２ａが形成される。このとき、
埋込酸化膜４内に不純物注入領域２３ａが同時に形成さ
れる。上記のように高エネルギでリン（Ｐ）が注入され
るので、ｎＭＯＳ２の形成領域に残余するリン（Ｐ）濃
度は低く抑えられる。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、リン
（Ｐ）イオンをＳＯＩ層５内に注入する。注入条件は、
４００ｋｅＶ，０．８〜３×１０13／ｃｍ2 である。そ
れにより、ＦＳゲート１６下に位置するＳＯＩ層５内に
チャネルストップ領域２２ａが形成される。このとき、
埋込酸化膜４内に不純物注入領域２３ａが同時に形成さ
れる。上記のように高エネルギでリン（Ｐ）が注入され
るので、ｎＭＯＳ２の形成領域に残余するリン（Ｐ）濃
度は低く抑えられる。
【０１１８】次に、図３６を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）を、ＳＯＩ層５内に注入する。注入条件は、４
００ｋｅＶ，０．９〜５×１０13／ｃｍ2 である。それ
により、ＦＳゲート１６下に位置するＳＯＩ層５内にチ
ャネルストップ領域２２ｂが形成される。このとき同時
に、埋込酸化膜４内に、不純物注入領域２３ｂが形成さ
れる。その後、レジストパターン２１を除去する。この
場合も高エネルギでボロン（Ｂ）が注入されるので、ｐ
ＭＯＳ３の形成領域に残余するボロン（Ｂ）濃度は低く
抑えられる。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）を、ＳＯＩ層５内に注入する。注入条件は、４
００ｋｅＶ，０．９〜５×１０13／ｃｍ2 である。それ
により、ＦＳゲート１６下に位置するＳＯＩ層５内にチ
ャネルストップ領域２２ｂが形成される。このとき同時
に、埋込酸化膜４内に、不純物注入領域２３ｂが形成さ
れる。その後、レジストパターン２１を除去する。この
場合も高エネルギでボロン（Ｂ）が注入されるので、ｐ
ＭＯＳ３の形成領域に残余するボロン（Ｂ）濃度は低く
抑えられる。
【０１１９】そして、酸素雰囲気あるいは窒素雰囲気内
で、ランプニール処理を施すことによって、ＦＳゲート
１６上にシリサイド層を形成する。上記のランプニール
処理の条件は、８００℃〜９００℃，３０秒である。こ
のようにＦＳゲート１６上にシリサイド層を形成するこ
とによって、ＦＳゲート１６の抵抗値を低減することが
可能となる。ここで、チャネルストップ領域２２ａ，２
２ｂの形成の後にシリサイド層を形成したのは、次のよ
うな理由による。すなわち、不純物の注入阻止能力を考
慮した場合には、金属単体の方がシリサイド層よりも優
れているため、ＦＳゲート膜厚ｔFSを薄く設定できるか
らである。
で、ランプニール処理を施すことによって、ＦＳゲート
１６上にシリサイド層を形成する。上記のランプニール
処理の条件は、８００℃〜９００℃，３０秒である。こ
のようにＦＳゲート１６上にシリサイド層を形成するこ
とによって、ＦＳゲート１６の抵抗値を低減することが
可能となる。ここで、チャネルストップ領域２２ａ，２
２ｂの形成の後にシリサイド層を形成したのは、次のよ
うな理由による。すなわち、不純物の注入阻止能力を考
慮した場合には、金属単体の方がシリサイド層よりも優
れているため、ＦＳゲート膜厚ｔFSを薄く設定できるか
らである。
【０１２０】次に、図３７を参照して、ＣＶＤ法を用い
て、２０００〜２５００Å程度の厚みを有するシリコン
酸化膜１７ｄを形成する。このシリコン酸化膜１７ｄ
に、前述の第１の実施例の場合と同様に異方性の強いガ
ス雰囲気中でエッチング処理を施す。それにより、ＦＳ
ゲート１６を覆うシリコン酸化膜１７が形成される。そ
れ以降は、上述の第１の実施例の場合と同様の工程を経
て図３３に示されるＳＯＩ構造を有する半導体装置が形
成される。
て、２０００〜２５００Å程度の厚みを有するシリコン
酸化膜１７ｄを形成する。このシリコン酸化膜１７ｄ
に、前述の第１の実施例の場合と同様に異方性の強いガ
ス雰囲気中でエッチング処理を施す。それにより、ＦＳ
ゲート１６を覆うシリコン酸化膜１７が形成される。そ
れ以降は、上述の第１の実施例の場合と同様の工程を経
て図３３に示されるＳＯＩ構造を有する半導体装置が形
成される。
【０１２１】次に、図４０および図４１を用いて、本実
施例の変形例について説明する。図４０は、本変形例の
製造工程の特徴的な工程を示す断面図である。図４１
は、本変形例におけるＦＳゲート１６近傍を拡大した断
面図である。
施例の変形例について説明する。図４０は、本変形例の
製造工程の特徴的な工程を示す断面図である。図４１
は、本変形例におけるＦＳゲート１６近傍を拡大した断
面図である。
【０１２２】まず図４０を参照して、上記の第２の実施
例の場合と同様の工程を経てＳＯＩ基板を形成する。そ
して、ＳＯＩ層５上に、５００Åの厚みを有するシリコ
ン酸化膜１５，３００Åの厚みを有する多結晶シリコン
層１６，２００Åの厚みを有するＷＳｉ2 層２７，２０
Åの厚みを有するシリコン酸化膜２８，１０００Åの厚
みを有するＷ層２９，２００Åの厚みを有するシリコン
酸化膜１７ｅを順次形成する。このとき、シリコン酸化
膜１５，２８，１７ｅは、ＣＶＤ法あるいは熱酸化法に
よって形成される。また、多結晶シリコン層１６は、Ｃ
ＶＤ法によって形成され、リン（Ｐ）が１×１０20／ｃ
ｍ2 以上導入される。また、ＷＳｉ2 層２７およびＷ層
２９は、スパッタリング法によって形成される。このよ
うにしてシリコン酸化膜１７ｅまでを形成した後は、上
記の第２の実施例の場合と同様の工程を経てＳＯＩ構造
を有する半導体装置が形成されることになる。
例の場合と同様の工程を経てＳＯＩ基板を形成する。そ
して、ＳＯＩ層５上に、５００Åの厚みを有するシリコ
ン酸化膜１５，３００Åの厚みを有する多結晶シリコン
層１６，２００Åの厚みを有するＷＳｉ2 層２７，２０
Åの厚みを有するシリコン酸化膜２８，１０００Åの厚
みを有するＷ層２９，２００Åの厚みを有するシリコン
酸化膜１７ｅを順次形成する。このとき、シリコン酸化
膜１５，２８，１７ｅは、ＣＶＤ法あるいは熱酸化法に
よって形成される。また、多結晶シリコン層１６は、Ｃ
ＶＤ法によって形成され、リン（Ｐ）が１×１０20／ｃ
ｍ2 以上導入される。また、ＷＳｉ2 層２７およびＷ層
２９は、スパッタリング法によって形成される。このよ
うにしてシリコン酸化膜１７ｅまでを形成した後は、上
記の第２の実施例の場合と同様の工程を経てＳＯＩ構造
を有する半導体装置が形成されることになる。
【０１２３】以上のことより、図４１に示されるよう
に、ＦＳゲート膜厚ｔFSは、２２２０Åと薄膜化され
る。それにより、デバイスの平坦化が可能となる。ま
た、ＷＳｉ 2 層２７とＷ層２９との間にシリコン酸化膜
２８を設けることによって、Ｗ層２９とＦＳゲート１６
との反応を抑制することが可能となる。すなわち、この
シリコン酸化膜２８は、Ｗ層２９とＦＳゲート１６との
間の反応を抑制するバリア層としての機能を有すること
となる。このバリア層としての機能を有するシリコン酸
化膜２８を有することによって、ＦＳゲート１６の電気
特性を安定化させることが可能となる。また、シリコン
酸化膜２８を有することによって、ＷＳｉ2 層２７の代
わりに、ＴｉＳｉ2 層やＣｏＳｉ層などを用いることも
可能となる。なお、シリコン酸化膜２８の代わりに、シ
リコン窒化膜、金属窒化膜、金属酸化膜を用いてもよ
い。
に、ＦＳゲート膜厚ｔFSは、２２２０Åと薄膜化され
る。それにより、デバイスの平坦化が可能となる。ま
た、ＷＳｉ 2 層２７とＷ層２９との間にシリコン酸化膜
２８を設けることによって、Ｗ層２９とＦＳゲート１６
との反応を抑制することが可能となる。すなわち、この
シリコン酸化膜２８は、Ｗ層２９とＦＳゲート１６との
間の反応を抑制するバリア層としての機能を有すること
となる。このバリア層としての機能を有するシリコン酸
化膜２８を有することによって、ＦＳゲート１６の電気
特性を安定化させることが可能となる。また、シリコン
酸化膜２８を有することによって、ＷＳｉ2 層２７の代
わりに、ＴｉＳｉ2 層やＣｏＳｉ層などを用いることも
可能となる。なお、シリコン酸化膜２８の代わりに、シ
リコン窒化膜、金属窒化膜、金属酸化膜を用いてもよ
い。
【０１２４】（第３実施例）次に、図４２〜図５４を用
いて、この発明に従う第３の実施例について説明する。
図４２は、この発明に従う第３の実施例におけるＳＯＩ
構造を有する半導体装置の平面図である。図４３は、図
４２におけるＧ−Ｇ線に沿う断面図である。
いて、この発明に従う第３の実施例について説明する。
図４２は、この発明に従う第３の実施例におけるＳＯＩ
構造を有する半導体装置の平面図である。図４３は、図
４２におけるＧ−Ｇ線に沿う断面図である。
【０１２５】まず図４２を参照して、本実施例において
は、分離酸化膜３２による分離と、ＦＳゲート１６によ
る分離とが併用されている。すなわち、分離酸化膜３２
によって、ｐＭＯＳ形成領域とｎＭＯＳ形成領域とは完
全に分離されている。より具体的には、ｐＭＯＳ形成領
域とｎＭＯＳ形成領域とを取囲むように分離酸化膜３２
が形成されている。それにより、ｐＭＯＳおよびｎＭＯ
Ｓはそれぞれ完全に島状のＳＯＩ層５内に形成されるこ
とになる。
は、分離酸化膜３２による分離と、ＦＳゲート１６によ
る分離とが併用されている。すなわち、分離酸化膜３２
によって、ｐＭＯＳ形成領域とｎＭＯＳ形成領域とは完
全に分離されている。より具体的には、ｐＭＯＳ形成領
域とｎＭＯＳ形成領域とを取囲むように分離酸化膜３２
が形成されている。それにより、ｐＭＯＳおよびｎＭＯ
Ｓはそれぞれ完全に島状のＳＯＩ層５内に形成されるこ
とになる。
【０１２６】ｐＭＯＳ形成領域およびｎＭＯＳ形成領域
内には、それぞれ複数個のｐＭＯＳおよびｎＭＯＳが形
成されている。そして、ｐＭＯＳ同士あるいはｎＭＯＳ
同士をＦＳゲート１６によって分離している。このと
き、ＦＳゲート１６下には、前述の各実施例の場合と同
様に、高濃度のチャネルストップ領域が形成されている
ので、各ｐＭＯＳ，ｎＭＯＳのチャネル領域に発生する
余剰キャリアはこのチャネルストップ領域内に効率的に
移動する。そして、この余剰キャリアは高濃度のチャネ
ルストップ領域内を効率よく拡散し、コンタクトホール
３７内に形成される配線層（電極）によって外部に取出
されることになる。
内には、それぞれ複数個のｐＭＯＳおよびｎＭＯＳが形
成されている。そして、ｐＭＯＳ同士あるいはｎＭＯＳ
同士をＦＳゲート１６によって分離している。このと
き、ＦＳゲート１６下には、前述の各実施例の場合と同
様に、高濃度のチャネルストップ領域が形成されている
ので、各ｐＭＯＳ，ｎＭＯＳのチャネル領域に発生する
余剰キャリアはこのチャネルストップ領域内に効率的に
移動する。そして、この余剰キャリアは高濃度のチャネ
ルストップ領域内を効率よく拡散し、コンタクトホール
３７内に形成される配線層（電極）によって外部に取出
されることになる。
【０１２７】以上のように、分離酸化膜３２を用いた分
離と、ＦＳゲート１６を用いた分離とを併用することに
よって、信頼性が高くかつ高性能なデバイスが得られ
る。
離と、ＦＳゲート１６を用いた分離とを併用することに
よって、信頼性が高くかつ高性能なデバイスが得られ
る。
【０１２８】次に、図４３を用いて、本実施例における
ＳＯＩ構造を有する半導体装置の断面構造について説明
する。図４３を参照して、この図に示される断面におい
ては、２つのｎＭＯＳ２が形成されている。そして、こ
のｎＭＯＳ２によって挟まれるＳＯＩ層５内の領域に
は、高濃度のｐ＋領域３３が形成されている。また、こ
のｐ＋領域３３上に位置する層間酸化膜１８にはコンタ
クトホール３７が設けられる。このコンタクトホール３
７内には配線層２０が設けられる。ｎＭＯＳのチャネル
領域に発生した余剰キャリアは、チャネルストップ領域
２２ａを経てこのｐ＋領域３３内に拡散する。そして、
余剰キャリアは、このｐ＋３３上に形成された配線層２
０によって外部へ取出される。
ＳＯＩ構造を有する半導体装置の断面構造について説明
する。図４３を参照して、この図に示される断面におい
ては、２つのｎＭＯＳ２が形成されている。そして、こ
のｎＭＯＳ２によって挟まれるＳＯＩ層５内の領域に
は、高濃度のｐ＋領域３３が形成されている。また、こ
のｐ＋領域３３上に位置する層間酸化膜１８にはコンタ
クトホール３７が設けられる。このコンタクトホール３
７内には配線層２０が設けられる。ｎＭＯＳのチャネル
領域に発生した余剰キャリアは、チャネルストップ領域
２２ａを経てこのｐ＋領域３３内に拡散する。そして、
余剰キャリアは、このｐ＋３３上に形成された配線層２
０によって外部へ取出される。
【０１２９】次に、図４４〜図５４を用いて、図４３に
示される本実施例におけるＳＯＩ構造を有する半導体装
置の製造方法について説明する。図４４〜図５４は、本
実施例におけるＳＯＩ構造を有する半導体装置の製造工
程の第１工程〜第１１工程を示す断面図である。
示される本実施例におけるＳＯＩ構造を有する半導体装
置の製造方法について説明する。図４４〜図５４は、本
実施例におけるＳＯＩ構造を有する半導体装置の製造工
程の第１工程〜第１１工程を示す断面図である。
【０１３０】まず図４４を参照して、上記の第１の実施
例と同様の工程を経てＳＯＩ基板を形成する。そして、
ＳＯＩ層５上に、ＣＶＤ法を用いて、１００Åの厚みを
有するシリコン酸化膜４３を形成する。このシリコン酸
化膜４３上に、ＣＶＤ法を用いて、２０００Åの厚みを
有するシリコン窒化膜４４を形成する。このシリコン窒
化膜４４上に、所定形状にパターニングされたレジスト
パターン２１を形成する。このレジストパターンをマス
クとして用いてシリコン窒化膜４４およびシリコン酸化
膜４３を所定形状にパターニングする。その後、レジス
トパターン２１を除去する。そして、９５０℃〜１００
０℃のウェット雰囲気内で、ＳＯＩ層５を選択酸化す
る。それにより、分離酸化膜３２を形成する。この分離
酸化膜３２は、ｎＭＯＳとｐＭＯＳとの間の領域のみに
形成される。その後、シリコン窒化膜４４およびシリコ
ン酸化膜４３をウェットエッチングによって除去する。
例と同様の工程を経てＳＯＩ基板を形成する。そして、
ＳＯＩ層５上に、ＣＶＤ法を用いて、１００Åの厚みを
有するシリコン酸化膜４３を形成する。このシリコン酸
化膜４３上に、ＣＶＤ法を用いて、２０００Åの厚みを
有するシリコン窒化膜４４を形成する。このシリコン窒
化膜４４上に、所定形状にパターニングされたレジスト
パターン２１を形成する。このレジストパターンをマス
クとして用いてシリコン窒化膜４４およびシリコン酸化
膜４３を所定形状にパターニングする。その後、レジス
トパターン２１を除去する。そして、９５０℃〜１００
０℃のウェット雰囲気内で、ＳＯＩ層５を選択酸化す
る。それにより、分離酸化膜３２を形成する。この分離
酸化膜３２は、ｎＭＯＳとｐＭＯＳとの間の領域のみに
形成される。その後、シリコン窒化膜４４およびシリコ
ン酸化膜４３をウェットエッチングによって除去する。
【０１３１】次に、図４５を参照して、ＣＶＤ法を用い
て５００Åの厚みを有するシリコン酸化膜１５を形成す
る。このシリコン酸化膜１５上にリン（Ｐ）を高濃度含
んだ２０００Åの厚みを有する多結晶シリコン層１６を
形成する。この多結晶シリコン層１６上にＣＶＤ法を用
いて、２０００Åの厚みを有するシリコン酸化膜１７ｆ
を形成する。このシリコン酸化膜１７ｆ上に所定形状に
パターニングされたレジストパターン２１を形成する。
そして、上記の第１の実施例の場合と同様のエッチング
処理を行ないＦＳゲート１６を形成する。
て５００Åの厚みを有するシリコン酸化膜１５を形成す
る。このシリコン酸化膜１５上にリン（Ｐ）を高濃度含
んだ２０００Åの厚みを有する多結晶シリコン層１６を
形成する。この多結晶シリコン層１６上にＣＶＤ法を用
いて、２０００Åの厚みを有するシリコン酸化膜１７ｆ
を形成する。このシリコン酸化膜１７ｆ上に所定形状に
パターニングされたレジストパターン２１を形成する。
そして、上記の第１の実施例の場合と同様のエッチング
処理を行ないＦＳゲート１６を形成する。
【０１３２】次に、図４６を参照して、ｐＭＯＳ形成領
域（図示せず）のみを覆うようにレジストパターンを形
成し、このレジストパターンをマスクとして用いて、ボ
ロン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２００ｋｅＶ，１〜５×１０13／ｃｍ2 である。そ
れにより、ＦＳゲート１６下に位置するＳＯＩ層５内
に、チャネルストップ領域２２ａが形成される。またこ
のとき、埋込酸化膜４内にも、不純物注入領域２３ａが
形成される。
域（図示せず）のみを覆うようにレジストパターンを形
成し、このレジストパターンをマスクとして用いて、ボ
ロン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２００ｋｅＶ，１〜５×１０13／ｃｍ2 である。そ
れにより、ＦＳゲート１６下に位置するＳＯＩ層５内
に、チャネルストップ領域２２ａが形成される。またこ
のとき、埋込酸化膜４内にも、不純物注入領域２３ａが
形成される。
【０１３３】次に、図４７を参照して、ＣＶＤ法を用い
て、２０００Åの厚みを有するシリコン酸化膜１７ｇを
形成する。このシリコン酸化膜１７ｇに、異方性の強い
ガス雰囲気でエッチング処理を施す。それにより、ＦＳ
ゲート１６を取囲むシリコン酸化膜１７を形成する。
て、２０００Åの厚みを有するシリコン酸化膜１７ｇを
形成する。このシリコン酸化膜１７ｇに、異方性の強い
ガス雰囲気でエッチング処理を施す。それにより、ＦＳ
ゲート１６を取囲むシリコン酸化膜１７を形成する。
【０１３４】次に、図４８を参照して、ＦＳゲート１６
をマスクとして用いて、ＳＯＩ層５内にボロン（Ｂ）イ
オンを注入する。注入条件は、２０ｋｅＶ，３〜５×１
０12／ｃｍ2 である。この注入によって、ｎＭＯＳ２の
チャネルドープが行なわれる。
をマスクとして用いて、ＳＯＩ層５内にボロン（Ｂ）イ
オンを注入する。注入条件は、２０ｋｅＶ，３〜５×１
０12／ｃｍ2 である。この注入によって、ｎＭＯＳ２の
チャネルドープが行なわれる。
【０１３５】次に、図４９を参照して、前述の第１の実
施例の場合と同様の方法で、ｎＭＯＳ２形成領域におけ
るＳＯＩ層５表面の異物や自然酸化膜を除去する。その
後、上記の第１の実施例の場合と同様の方法で、ゲート
酸化膜１１，多結晶シリコン層１２，ＷＳｉ2 層１３，
シリコン酸化膜１７ｈ，レジストパターン２１をそれぞ
れ形成する。そして、上記の第１の実施例の場合と同様
の方法で、ゲート電極１２を形成する。
施例の場合と同様の方法で、ｎＭＯＳ２形成領域におけ
るＳＯＩ層５表面の異物や自然酸化膜を除去する。その
後、上記の第１の実施例の場合と同様の方法で、ゲート
酸化膜１１，多結晶シリコン層１２，ＷＳｉ2 層１３，
シリコン酸化膜１７ｈ，レジストパターン２１をそれぞ
れ形成する。そして、上記の第１の実施例の場合と同様
の方法で、ゲート電極１２を形成する。
【０１３６】次に、図５０を参照して、ｐＭＯＳ形成領
域と、ｐ＋領域３３の形成領域とを覆うようにレジスト
パターン２１を形成する。このレジストパターン２１を
マスクとして用いて、ＳＯＩ層５内にリン（Ｐ）イオン
を注入する。注入条件は、４０ｋｅＶ，１〜２×１０13
／ｃｍ2 である。それにより、ｎ−拡散領域７が形成さ
れる。
域と、ｐ＋領域３３の形成領域とを覆うようにレジスト
パターン２１を形成する。このレジストパターン２１を
マスクとして用いて、ＳＯＩ層５内にリン（Ｐ）イオン
を注入する。注入条件は、４０ｋｅＶ，１〜２×１０13
／ｃｍ2 である。それにより、ｎ−拡散領域７が形成さ
れる。
【０１３７】次に、図５１を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２０ｋｅＶ，１〜２×１０ 13／ｃｍ2 である。それ
により、ｐＭＯＳのｐ−拡散領域（図示せず）が形成さ
れる。このとき、ｐ＋領域３３の形成領域にも上記のボ
ロン（Ｂ）イオンは注入される。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２０ｋｅＶ，１〜２×１０ 13／ｃｍ2 である。それ
により、ｐＭＯＳのｐ−拡散領域（図示せず）が形成さ
れる。このとき、ｐ＋領域３３の形成領域にも上記のボ
ロン（Ｂ）イオンは注入される。
【０１３８】次に、図５２を参照して、上記のレジスト
パターン２１を除去した後、ＣＶＤ法を用いて、１００
０〜２０００Åの厚みを有するシリコン酸化膜１７ｉを
形成する。このシリコン酸化膜１７ｉに異方性の強いガ
ス雰囲気中でエッチング処理を施す。それにより、ゲー
ト電極１２を取囲むシリコン酸化膜１７が形成される。
パターン２１を除去した後、ＣＶＤ法を用いて、１００
０〜２０００Åの厚みを有するシリコン酸化膜１７ｉを
形成する。このシリコン酸化膜１７ｉに異方性の強いガ
ス雰囲気中でエッチング処理を施す。それにより、ゲー
ト電極１２を取囲むシリコン酸化膜１７が形成される。
【０１３９】次に、図５３を参照して、ｐＭＯＳ形成領
域と、ｐ＋領域３３の形成領域とを覆うようにレジスト
パターン２１を形成する。このレジストパターン２１を
マスクとして用いて、砒素（Ａｓ）をＳＯＩ層５内に注
入する。注入条件は、５０ｋｅＶ，４〜６×１０15／ｃ
ｍ2 である。それにより、ｎ＋拡散領域８が形成され
る。
域と、ｐ＋領域３３の形成領域とを覆うようにレジスト
パターン２１を形成する。このレジストパターン２１を
マスクとして用いて、砒素（Ａｓ）をＳＯＩ層５内に注
入する。注入条件は、５０ｋｅＶ，４〜６×１０15／ｃ
ｍ2 である。それにより、ｎ＋拡散領域８が形成され
る。
【０１４０】次に、図５４を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２０ｋｅＶ、４〜６×１０ 15／ｃｍ2 である。それ
により、ｐＭＯＳのｐ＋拡散領域（図示せず）を形成す
るとともにｐ＋領域３３を形成する。その後、レジスト
パターン２１を除去する。それ以降は、上記の第１の実
施例の場合と同様の工程を経て、図４３に示されるＳＯ
Ｉ構造を有する半導体装置が得られることになる。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１をマスクとして用いて、ボロ
ン（Ｂ）イオンをＳＯＩ層５内に注入する。注入条件
は、２０ｋｅＶ、４〜６×１０ 15／ｃｍ2 である。それ
により、ｐＭＯＳのｐ＋拡散領域（図示せず）を形成す
るとともにｐ＋領域３３を形成する。その後、レジスト
パターン２１を除去する。それ以降は、上記の第１の実
施例の場合と同様の工程を経て、図４３に示されるＳＯ
Ｉ構造を有する半導体装置が得られることになる。
【０１４１】（第４実施例）次に、図５５〜図５８を用
いて、この発明に従う第４の実施例について説明する。
図５５は、本実施例におけるＳＯＩ構造を有する半導体
装置の平面図である。図５６は、図５５におけるＨ−Ｈ
線に沿う断面図である。
いて、この発明に従う第４の実施例について説明する。
図５５は、本実施例におけるＳＯＩ構造を有する半導体
装置の平面図である。図５６は、図５５におけるＨ−Ｈ
線に沿う断面図である。
【０１４２】図５５を参照して、本実施例は、本発明を
ＳＯＧ（Ｓｅａ ｏｆ Ｇａｔｅ）ゲートアレイに適用
したものである。図５５に示されるように、上記の第３
の実施例の場合のように、ＦＳゲート１６を用いた分離
と、分離酸化膜３２を用いた分離とを併用している。そ
れにより、上記の第３の実施例の場合と同様の効果が得
られる。
ＳＯＧ（Ｓｅａ ｏｆ Ｇａｔｅ）ゲートアレイに適用
したものである。図５５に示されるように、上記の第３
の実施例の場合のように、ＦＳゲート１６を用いた分離
と、分離酸化膜３２を用いた分離とを併用している。そ
れにより、上記の第３の実施例の場合と同様の効果が得
られる。
【０１４３】再び図５５を参照して、ＦＳゲート１６
は、ｎＭＯＳ形成領域とｐＭＯＳ形成領域とを横切るよ
うに形成されている。ＦＳゲート下には、前述の各実施
例の場合と同様に、高濃度のチャネルストップ領域２２
ａ，２２ｂが形成される。このチャネルストップ領域２
２ａ，２２ｂ内に、各ｎＭＯＳ２，ｐＭＯＳ３のチャネ
ル領域に発生した余剰キャリアが拡散する。ＦＳゲート
１６の一部を貫通し、チャネルストップ領域２２ａ，２
２ｂ表面に達するようにコンタクトホール３７が設けら
れる。このコンタクトホール３７内には、余剰キャリア
を外部へ取り出すための配線層（図示せず）が形成され
る。この配線層によって、ｎＭＯＳ２，ｐＭＯＳ３のチ
ャネル領域に発生した余剰キャリアが外部へ取出され
る。この場合も、前述の各実施例の場合と同様に、余剰
キャリアはチャネルストップ領域２２ａ，２２ｂ内を効
率的に拡散して上記の配線層にまで達する。
は、ｎＭＯＳ形成領域とｐＭＯＳ形成領域とを横切るよ
うに形成されている。ＦＳゲート下には、前述の各実施
例の場合と同様に、高濃度のチャネルストップ領域２２
ａ，２２ｂが形成される。このチャネルストップ領域２
２ａ，２２ｂ内に、各ｎＭＯＳ２，ｐＭＯＳ３のチャネ
ル領域に発生した余剰キャリアが拡散する。ＦＳゲート
１６の一部を貫通し、チャネルストップ領域２２ａ，２
２ｂ表面に達するようにコンタクトホール３７が設けら
れる。このコンタクトホール３７内には、余剰キャリア
を外部へ取り出すための配線層（図示せず）が形成され
る。この配線層によって、ｎＭＯＳ２，ｐＭＯＳ３のチ
ャネル領域に発生した余剰キャリアが外部へ取出され
る。この場合も、前述の各実施例の場合と同様に、余剰
キャリアはチャネルストップ領域２２ａ，２２ｂ内を効
率的に拡散して上記の配線層にまで達する。
【０１４４】次に、図５６を用いて、断面構造について
説明する。図５６を参照して、ｎＭＯＳ２同士およびｐ
ＭＯＳ３同士はＦＳゲート１６によって分離され、ｐＭ
ＯＳ３とｎＭＯＳ２とは分離酸化膜３２によって分離さ
れる。また、ｎＭＯＳ２形成領域内の分離酸化膜３２の
端部には、ｐ型の高濃度領域４５が形成される。
説明する。図５６を参照して、ｎＭＯＳ２同士およびｐ
ＭＯＳ３同士はＦＳゲート１６によって分離され、ｐＭ
ＯＳ３とｎＭＯＳ２とは分離酸化膜３２によって分離さ
れる。また、ｎＭＯＳ２形成領域内の分離酸化膜３２の
端部には、ｐ型の高濃度領域４５が形成される。
【０１４５】次に、図５７および図５８を用いて、図５
６に示されるＳＯＩ構造を有する半導体装置の製造方法
について説明する。図５７および図５８は、図５６に示
される本実施例におけるＳＯＩ構造を有する半導体装置
の製造工程の特徴的な第１工程および第２工程を示す断
面図である。
６に示されるＳＯＩ構造を有する半導体装置の製造方法
について説明する。図５７および図５８は、図５６に示
される本実施例におけるＳＯＩ構造を有する半導体装置
の製造工程の特徴的な第１工程および第２工程を示す断
面図である。
【０１４６】図５７を参照して、上記の第３の実施例の
場合と同様の工程を経て、シリコン酸化膜１７までを形
成する。そして、ｐＭＯＳ３の形成領域のみを覆うよう
にレジストパターン２１を形成する。このレジストパタ
ーンをマスクとして用いて、ボロン（Ｂ）イオンをＳＯ
Ｉ層５内に注入する。注入条件は、１９０ｋｅＶ，１〜
３×１０13／ｃｍ2 である。それにより、チャネルスト
ップ領域２２ａが形成される。このとき、埋込酸化膜４
内には不純物注入領域２３ａが形成される。
場合と同様の工程を経て、シリコン酸化膜１７までを形
成する。そして、ｐＭＯＳ３の形成領域のみを覆うよう
にレジストパターン２１を形成する。このレジストパタ
ーンをマスクとして用いて、ボロン（Ｂ）イオンをＳＯ
Ｉ層５内に注入する。注入条件は、１９０ｋｅＶ，１〜
３×１０13／ｃｍ2 である。それにより、チャネルスト
ップ領域２２ａが形成される。このとき、埋込酸化膜４
内には不純物注入領域２３ａが形成される。
【０１４７】次に、図５８を参照して、上記のレジスト
パターン２１を除去した後、ｎＭＯＳ形成領域のみを覆
うように再びレジストパターン２１を形成する。このレ
ジストパターン２１をマスクとして用いて、リン（Ｐ）
イオンをＳＯＩ層５内に注入する。注入条件は、１９０
ｋｅＶ，１〜３×１０13／ｃｍ2 である。それにより、
チャネルストップ領域２２ｂが形成される。このとき、
埋込酸化膜４内には不純物注入領域２３ｂが形成され
る。その後、レジストパターン２１を除去する。それ以
降は、上記の第１の実施例の場合と同様の工程を経て図
５６に示されるＳＯＩ構造を有する半導体装置が得られ
る。
パターン２１を除去した後、ｎＭＯＳ形成領域のみを覆
うように再びレジストパターン２１を形成する。このレ
ジストパターン２１をマスクとして用いて、リン（Ｐ）
イオンをＳＯＩ層５内に注入する。注入条件は、１９０
ｋｅＶ，１〜３×１０13／ｃｍ2 である。それにより、
チャネルストップ領域２２ｂが形成される。このとき、
埋込酸化膜４内には不純物注入領域２３ｂが形成され
る。その後、レジストパターン２１を除去する。それ以
降は、上記の第１の実施例の場合と同様の工程を経て図
５６に示されるＳＯＩ構造を有する半導体装置が得られ
る。
【０１４８】（第５実施例）次に、図５９〜図６４を用
いて、この発明に従う第５の実施例について説明する。
図５９は、この発明に従う第５の実施例におけるＳＯＩ
構造を有する半導体装置の平面図である。図６０は、図
５９におけるＪ−Ｊ線に沿う断面図である。
いて、この発明に従う第５の実施例について説明する。
図５９は、この発明に従う第５の実施例におけるＳＯＩ
構造を有する半導体装置の平面図である。図６０は、図
５９におけるＪ−Ｊ線に沿う断面図である。
【０１４９】図５９を参照して、本実施例においては、
上記の第１の実施例の場合と同様に、ｎＭＯＳ２の形成
領域と、ｐＭＯＳ３の形成領域とを取囲むようにＦＳゲ
ート１６が形成されている。そして、このＦＳゲート下
には、チャネルストップ領域２２ａ，２２ｂがそれぞれ
形成される。
上記の第１の実施例の場合と同様に、ｎＭＯＳ２の形成
領域と、ｐＭＯＳ３の形成領域とを取囲むようにＦＳゲ
ート１６が形成されている。そして、このＦＳゲート下
には、チャネルストップ領域２２ａ，２２ｂがそれぞれ
形成される。
【０１５０】次に、図６０を参照して、本実施例におい
ては、前述の各実施例とは異なり、埋込酸化膜４内に不
純物注入領域が形成されていない。これは、製造方法に
起因するものであるため後に説明する。それ以外の構造
に関しては図１に示される第１の実施例におけるＳＯＩ
構造を有する半導体装置と同様である。それにより、上
記の第１の実施例の場合と同様の効果が得られる。
ては、前述の各実施例とは異なり、埋込酸化膜４内に不
純物注入領域が形成されていない。これは、製造方法に
起因するものであるため後に説明する。それ以外の構造
に関しては図１に示される第１の実施例におけるＳＯＩ
構造を有する半導体装置と同様である。それにより、上
記の第１の実施例の場合と同様の効果が得られる。
【０１５１】次に、図６１〜図６４を用いて、この発明
に従う第５の実施例におけるＳＯＩ構造を有する半導体
装置の製造方法について説明する。図６１〜図６４は、
本実施例におけるＳＯＩ構造を有する半導体装置の製造
工程の特徴的な第１工程〜第４工程を示す断面図であ
る。
に従う第５の実施例におけるＳＯＩ構造を有する半導体
装置の製造方法について説明する。図６１〜図６４は、
本実施例におけるＳＯＩ構造を有する半導体装置の製造
工程の特徴的な第１工程〜第４工程を示す断面図であ
る。
【０１５２】まず図６１を参照して、上記の第１の実施
例の場合と同様の工程を経てＳＯＩ基板を形成する。そ
して、ｐＭＯＳ形成領域のみを覆うようにレジストパタ
ーン２１を形成する。このレジストパターン２１をマス
クとして用いて、ボロン（Ｂ）イオンをＳＯＩ層５内に
注入する。注入条件は、２０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。この注入は、チャネルストップ領域２２
ａの形成のためのものである。その後、レジストパター
ン２１を除去する。
例の場合と同様の工程を経てＳＯＩ基板を形成する。そ
して、ｐＭＯＳ形成領域のみを覆うようにレジストパタ
ーン２１を形成する。このレジストパターン２１をマス
クとして用いて、ボロン（Ｂ）イオンをＳＯＩ層５内に
注入する。注入条件は、２０ｋｅＶ，１〜３×１０13／
ｃｍ2 である。この注入は、チャネルストップ領域２２
ａの形成のためのものである。その後、レジストパター
ン２１を除去する。
【０１５３】次に、図６２を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
そして、このレジストパターン２１をマスクとして用い
て、リン（Ｐ）イオンをＳＯＩ層５内に注入する。注入
条件は、３０ｋｅＶ，１〜３×１０13／ｃｍ2 である。
この注入は、チャネルストップ領域２２ｂの形成のため
のものである。その後、レジストパターン２１を除去す
る。
域のみを覆うようにレジストパターン２１を形成する。
そして、このレジストパターン２１をマスクとして用い
て、リン（Ｐ）イオンをＳＯＩ層５内に注入する。注入
条件は、３０ｋｅＶ，１〜３×１０13／ｃｍ2 である。
この注入は、チャネルストップ領域２２ｂの形成のため
のものである。その後、レジストパターン２１を除去す
る。
【０１５４】次に、図６３を参照して、上記の第１の実
施例の場合と同様の工程を経て、ゲート酸化膜１５，Ｆ
Ｓゲート１６およびシリコン酸化膜１７を形成する。そ
して、ｐＭＯＳ形成領域のみを覆うようにレジストパタ
ーン２１を形成する。このとき、図６１に示された場合
と同じマスクを用いてレジストパターン２１を形成でき
るので、前述の各実施例の場合と同様に、製造コストは
小さく抑えられる。このレジストパターン２１およびＦ
Ｓゲート１６をマスクとして用いて、リン（Ｐ）イオン
をＳＯＩ層５内に注入する。条件は、２０ｋｅＶ，８〜
９×１０12／ｃｍ2 である。それにより、ｎＭＯＳのチ
ャネルドープが行なわれるとともに、ＦＳゲート１６下
にのみチャネルストップ領域２２ａが形成される。この
とき、ＳＯＩ層５には、ボロン（Ｂ）とリン（Ｐ）との
２度の不純物の注入が行なわれる。そのため、ｎＭＯＳ
形成領域におけるＳＯＩ層５の結晶性が崩れることが懸
念される。その場合には、上述の第１の実施例の手法を
とることによって、ＳＯＩ層５の結晶性が崩れることを
効果的に阻止できる。
施例の場合と同様の工程を経て、ゲート酸化膜１５，Ｆ
Ｓゲート１６およびシリコン酸化膜１７を形成する。そ
して、ｐＭＯＳ形成領域のみを覆うようにレジストパタ
ーン２１を形成する。このとき、図６１に示された場合
と同じマスクを用いてレジストパターン２１を形成でき
るので、前述の各実施例の場合と同様に、製造コストは
小さく抑えられる。このレジストパターン２１およびＦ
Ｓゲート１６をマスクとして用いて、リン（Ｐ）イオン
をＳＯＩ層５内に注入する。条件は、２０ｋｅＶ，８〜
９×１０12／ｃｍ2 である。それにより、ｎＭＯＳのチ
ャネルドープが行なわれるとともに、ＦＳゲート１６下
にのみチャネルストップ領域２２ａが形成される。この
とき、ＳＯＩ層５には、ボロン（Ｂ）とリン（Ｐ）との
２度の不純物の注入が行なわれる。そのため、ｎＭＯＳ
形成領域におけるＳＯＩ層５の結晶性が崩れることが懸
念される。その場合には、上述の第１の実施例の手法を
とることによって、ＳＯＩ層５の結晶性が崩れることを
効果的に阻止できる。
【０１５５】次に、図６４を参照して、ｎＭＯＳ形成領
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１およびＦＳゲート１６をマス
クとして用いて、ボロン（Ｂ）イオンをＳＯＩ層５内に
注入する。注入条件は、３０ｋｅＶ，０．９５〜１．２
５×１０13／ｃｍ2 である。それにより、ｐＭＯＳのチ
ャネルドープを行なうとともに、ＦＳゲート１６下にチ
ャネルストップ領域２２ｂを形成する。そして、レジス
トパターン２１を除去する。その後、上記の第１の実施
例の場合と同様の工程を経て図６０に示されるＳＯＩ構
造を有する半導体装置が形成されることになる。上述の
ようにして、チャネルストップ領域２２ａ，２２ｂが形
成されるので、前述の各実施例の場合とは異なり、埋込
酸化膜４内に不純物注入領域が形成されない。
域のみを覆うようにレジストパターン２１を形成する。
このレジストパターン２１およびＦＳゲート１６をマス
クとして用いて、ボロン（Ｂ）イオンをＳＯＩ層５内に
注入する。注入条件は、３０ｋｅＶ，０．９５〜１．２
５×１０13／ｃｍ2 である。それにより、ｐＭＯＳのチ
ャネルドープを行なうとともに、ＦＳゲート１６下にチ
ャネルストップ領域２２ｂを形成する。そして、レジス
トパターン２１を除去する。その後、上記の第１の実施
例の場合と同様の工程を経て図６０に示されるＳＯＩ構
造を有する半導体装置が形成されることになる。上述の
ようにして、チャネルストップ領域２２ａ，２２ｂが形
成されるので、前述の各実施例の場合とは異なり、埋込
酸化膜４内に不純物注入領域が形成されない。
【０１５６】（第６実施例）次に、図６５〜図６７を用
いて、この発明に従う第６の実施例について説明する。
図６５は、この発明に従う第６の実施例におけるＳＯＩ
構造を有する半導体装置の断面図である。図６５を参照
して、本実施例においては、シリコン基板１の主表面に
おいてｎＭＯＳ２形成領域およびｐＭＯＳ３形成領域直
下に位置する部分に、不純物注入領域２３ａ，２３ｂが
それぞれ形成されている。より詳しくは、ｎＭＯＳ２直
下に位置するシリコン基板１の主表面には、ｐ型の不純
物を高濃度に含んだ不純物注入領域２３ａが形成され、
ｐＭＯＳ３形成領域直下に位置するシリコン基板１の主
表面にはｎ型の不純物を高濃度に含んだ不純物注入領域
２３ｂが形成されることになる。それ以外の構造に関し
ては図１に示される第１の実施例の場合と同様である。
いて、この発明に従う第６の実施例について説明する。
図６５は、この発明に従う第６の実施例におけるＳＯＩ
構造を有する半導体装置の断面図である。図６５を参照
して、本実施例においては、シリコン基板１の主表面に
おいてｎＭＯＳ２形成領域およびｐＭＯＳ３形成領域直
下に位置する部分に、不純物注入領域２３ａ，２３ｂが
それぞれ形成されている。より詳しくは、ｎＭＯＳ２直
下に位置するシリコン基板１の主表面には、ｐ型の不純
物を高濃度に含んだ不純物注入領域２３ａが形成され、
ｐＭＯＳ３形成領域直下に位置するシリコン基板１の主
表面にはｎ型の不純物を高濃度に含んだ不純物注入領域
２３ｂが形成されることになる。それ以外の構造に関し
ては図１に示される第１の実施例の場合と同様である。
【０１５７】通常のＳＯＩ構造を有する半導体装置で
は、シリコン基板１の裏面の電位を接地する。そのた
め、シリコン基板１がｐ型かｎ型かによって、ｎＭＯＳ
２あるいはｐＭＯＳ３のどちらかの裏面の電位が埋込酸
化膜４を介して固定される。たとえば、ｐ型のシリコン
基板１の場合には、ｎＭＯＳ２の裏面が０Ｖに固定され
る。それにより、ｎＭＯＳ２のソース／ドレイン間の漏
れ電流を抑制することが可能となる。この場合、ｐＭＯ
Ｓ３については、このｐＭＯＳ３下にｎ型の不純物を高
濃度に含む不純物注入領域２３ｂが形成されているた
め、仕事関数差の分（１Ｖ以上）の電位でｐＭＯＳ３の
裏面の電位を抑えることが可能となる。以上のことよ
り、シリコン基板１の主表面に不純物注入領域２３ａ，
２３ｂがそれぞれ形成されることによって、高性能なＣ
ＭＯＳが得られる。
は、シリコン基板１の裏面の電位を接地する。そのた
め、シリコン基板１がｐ型かｎ型かによって、ｎＭＯＳ
２あるいはｐＭＯＳ３のどちらかの裏面の電位が埋込酸
化膜４を介して固定される。たとえば、ｐ型のシリコン
基板１の場合には、ｎＭＯＳ２の裏面が０Ｖに固定され
る。それにより、ｎＭＯＳ２のソース／ドレイン間の漏
れ電流を抑制することが可能となる。この場合、ｐＭＯ
Ｓ３については、このｐＭＯＳ３下にｎ型の不純物を高
濃度に含む不純物注入領域２３ｂが形成されているた
め、仕事関数差の分（１Ｖ以上）の電位でｐＭＯＳ３の
裏面の電位を抑えることが可能となる。以上のことよ
り、シリコン基板１の主表面に不純物注入領域２３ａ，
２３ｂがそれぞれ形成されることによって、高性能なＣ
ＭＯＳが得られる。
【０１５８】次に、図６６および図６７を用いて、図６
５に示されるＳＯＩ構造を有する半導体装置の製造方法
について説明する。図６６および図６７は、本実施例に
おけるＳＯＩ構造を有する半導体装置の製造工程の特徴
的な第１工程および第２工程を示す断面図である。
５に示されるＳＯＩ構造を有する半導体装置の製造方法
について説明する。図６６および図６７は、本実施例に
おけるＳＯＩ構造を有する半導体装置の製造工程の特徴
的な第１工程および第２工程を示す断面図である。
【０１５９】図６６を参照して、上記の第１の実施例の
場合と同様の工程を経て、シリコン酸化膜１７までを形
成する。そして、ｐＭＯＳ３形成領域のみを覆うように
レジストパターン２１を形成する。このレジストパター
ン２１をマスクとして用いて、ボロン（Ｂ）イオンをＳ
ＯＩ層５内に注入する。このとき、上記の各実施例の場
合とは異なり、注入されたボロン（Ｂ）が、ＦＳゲート
１６直下に位置するＳＯＩ層５内と、ｎＭＯＳ２形成領
域直下に位置するシリコン基板１の主表面とに濃度ピー
クを有するようにその注入エネルギなどの諸条件が設定
される。それにより、チャネルストップ領域２２ａと不
純物注入領域２３ａとを形成する。そのため、チャネル
ストップ領域２２ａと不純物注入領域２３ａとに含まれ
るボロン（Ｂ）の濃度はほぼ等しくなる。その後、レジ
ストパターン２１を除去する。
場合と同様の工程を経て、シリコン酸化膜１７までを形
成する。そして、ｐＭＯＳ３形成領域のみを覆うように
レジストパターン２１を形成する。このレジストパター
ン２１をマスクとして用いて、ボロン（Ｂ）イオンをＳ
ＯＩ層５内に注入する。このとき、上記の各実施例の場
合とは異なり、注入されたボロン（Ｂ）が、ＦＳゲート
１６直下に位置するＳＯＩ層５内と、ｎＭＯＳ２形成領
域直下に位置するシリコン基板１の主表面とに濃度ピー
クを有するようにその注入エネルギなどの諸条件が設定
される。それにより、チャネルストップ領域２２ａと不
純物注入領域２３ａとを形成する。そのため、チャネル
ストップ領域２２ａと不純物注入領域２３ａとに含まれ
るボロン（Ｂ）の濃度はほぼ等しくなる。その後、レジ
ストパターン２１を除去する。
【０１６０】次に、図６７を参照して、ｎＭＯＳ２形成
領域のみを覆うようにレジストパターン２１を形成す
る。そして、このレジストパターン２１をマスクとして
用いて、リン（Ｐ）をＳＯＩ層５内に注入する。この場
合も上記の場合と同様に、リン（Ｐ）はＦＳゲート１６
直下に位置するＳＯＩ層５内と、ｐＭＯＳ３形成領域直
下に位置するシリコン基板１の主表面とに濃度ピークを
有するようにリン（Ｐ）の注入エネルギなどの諸条件が
設定される。それにより、チャネルストップ領域２２ｂ
と不純物注入領域２３ｂとが形成される。そのため、チ
ャネルストップ領域２２ｂと不純物注入領域２３ｂとに
含まれるリン（Ｐ）の濃度はほぼ等しくなる。その後、
レジストパターン２１を除去する。それ以降は、上記の
第１の実施例の場合と同様の工程を経て図６５に示され
る本実施例におけるＳＯＩ構造を有する半導体装置が形
成されることになる。
領域のみを覆うようにレジストパターン２１を形成す
る。そして、このレジストパターン２１をマスクとして
用いて、リン（Ｐ）をＳＯＩ層５内に注入する。この場
合も上記の場合と同様に、リン（Ｐ）はＦＳゲート１６
直下に位置するＳＯＩ層５内と、ｐＭＯＳ３形成領域直
下に位置するシリコン基板１の主表面とに濃度ピークを
有するようにリン（Ｐ）の注入エネルギなどの諸条件が
設定される。それにより、チャネルストップ領域２２ｂ
と不純物注入領域２３ｂとが形成される。そのため、チ
ャネルストップ領域２２ｂと不純物注入領域２３ｂとに
含まれるリン（Ｐ）の濃度はほぼ等しくなる。その後、
レジストパターン２１を除去する。それ以降は、上記の
第１の実施例の場合と同様の工程を経て図６５に示され
る本実施例におけるＳＯＩ構造を有する半導体装置が形
成されることになる。
【０１６１】（第７実施例）次に、図６８を用いて、こ
の発明に従う第７の実施例について説明する。図６８
は、この発明に従う第７の実施例におけるＳＯＩ構造を
有する半導体装置を示す断面図である。
の発明に従う第７の実施例について説明する。図６８
は、この発明に従う第７の実施例におけるＳＯＩ構造を
有する半導体装置を示す断面図である。
【０１６２】図７を参照して、本実施例は、本発明をＳ
ＯＩ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用したもので
ある。
ＯＩ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用したもので
ある。
【０１６３】図６８を参照して、シリコン基板１の主表
面上には埋込酸化膜４が形成される。この埋込酸化膜４
上にはＳＯＩ層５が形成される。ＳＯＩ層５には、所定
位置にトランスファゲートトランジスタ６１が形成され
る。このトランスファゲートトランジスタ６１は、ｎ−
拡散領域７と、ｎ＋拡散領域８と、ゲート電極１２とを
有する。ゲート電極１２は、一対のｎ−拡散領域７によ
って挟まれるチャネル領域上にゲート酸化膜１１を介在
して形成される。また、ゲート電極１２上には、ＷＳｉ
2 層１３が形成される。
面上には埋込酸化膜４が形成される。この埋込酸化膜４
上にはＳＯＩ層５が形成される。ＳＯＩ層５には、所定
位置にトランスファゲートトランジスタ６１が形成され
る。このトランスファゲートトランジスタ６１は、ｎ−
拡散領域７と、ｎ＋拡散領域８と、ゲート電極１２とを
有する。ゲート電極１２は、一対のｎ−拡散領域７によ
って挟まれるチャネル領域上にゲート酸化膜１１を介在
して形成される。また、ゲート電極１２上には、ＷＳｉ
2 層１３が形成される。
【０１６４】一方、ＳＯＩ層５において素子分離領域に
は、チャネルストップ領域２２が形成される。このチャ
ネルストップ領域２２には、前述の各実施例の場合と同
様に、高濃度のｐ型の不純物が導入される。また、この
チャネルストップ領域２２に含まれるｐ型の不純物濃度
は、トランスファゲートトランジスタ６１のチャネル領
域に含まれるｐ型の不純物濃度よりも高くなるように設
定される。このチャネルストップ領域２２上には、ＦＳ
ゲート酸化膜１５を介在してＦＳゲート１６が形成され
る。ＦＳゲート１６およびゲート電極１２を覆うように
シリコン酸化膜１７が形成される。
は、チャネルストップ領域２２が形成される。このチャ
ネルストップ領域２２には、前述の各実施例の場合と同
様に、高濃度のｐ型の不純物が導入される。また、この
チャネルストップ領域２２に含まれるｐ型の不純物濃度
は、トランスファゲートトランジスタ６１のチャネル領
域に含まれるｐ型の不純物濃度よりも高くなるように設
定される。このチャネルストップ領域２２上には、ＦＳ
ゲート酸化膜１５を介在してＦＳゲート１６が形成され
る。ＦＳゲート１６およびゲート電極１２を覆うように
シリコン酸化膜１７が形成される。
【０１６５】なお、埋込酸化膜４内には、トランスファ
ゲートトランジスタ６１下に位置する部分に、不純物注
入領域２３が形成されている。トランスファゲートトラ
ンジスタ６１の一方のｎ＋拡散領域８上には、ポリシリ
コンパッド５４が形成される。また、トランスファゲー
トトランジスタ６１の他方のｎ＋拡散領域８上には、ス
トレージノード５０が形成される。このストレージノー
ド５０表面上にはキャパシタ誘電体膜５１が形成され
る。キャパシタ誘電体膜５１を覆うようにセルプレート
５２が形成される。このセルプレート５２と、キャパシ
タ誘電体膜５１と、ストレージノード５０とでキャパシ
タ６０が構成される。
ゲートトランジスタ６１下に位置する部分に、不純物注
入領域２３が形成されている。トランスファゲートトラ
ンジスタ６１の一方のｎ＋拡散領域８上には、ポリシリ
コンパッド５４が形成される。また、トランスファゲー
トトランジスタ６１の他方のｎ＋拡散領域８上には、ス
トレージノード５０が形成される。このストレージノー
ド５０表面上にはキャパシタ誘電体膜５１が形成され
る。キャパシタ誘電体膜５１を覆うようにセルプレート
５２が形成される。このセルプレート５２と、キャパシ
タ誘電体膜５１と、ストレージノード５０とでキャパシ
タ６０が構成される。
【０１６６】セルプレート５２を覆うように層間絶縁層
５３ａが形成される。この層間絶縁層５３ａ上にはさら
に層間絶縁層５３が形成される。この層間絶縁層５３に
は、ポリシリコンパッド５４上に位置する部分にコンタ
クトホールが設けられる。このコンタクトホール内から
層間絶縁層５４上に延在するようにビット線５５が形成
される。このビット線５５は、好ましくは、ＷＳｉ2 か
らなる。ビット線５５を覆うように層間絶縁層５６が形
成される。この層間絶縁層５６上には、Ａｌを含む材質
からなる配線層５７が形成される。
５３ａが形成される。この層間絶縁層５３ａ上にはさら
に層間絶縁層５３が形成される。この層間絶縁層５３に
は、ポリシリコンパッド５４上に位置する部分にコンタ
クトホールが設けられる。このコンタクトホール内から
層間絶縁層５４上に延在するようにビット線５５が形成
される。このビット線５５は、好ましくは、ＷＳｉ2 か
らなる。ビット線５５を覆うように層間絶縁層５６が形
成される。この層間絶縁層５６上には、Ａｌを含む材質
からなる配線層５７が形成される。
【０１６７】以上の構成を有するＤＲＡＭにおいても、
前述の第１の実施例の場合と同様に、トランスファゲー
トトランジスタ６１のチャネル領域に発生する余剰キャ
リアを、チャネルストップ領域２２を通じて外部へ効率
よく取り出すことが可能となる。それにより、信頼性が
高いＤＲＡＭが得られる。なお、上記の各実施例の特徴
部分は他の実施例にも適用可能である。
前述の第１の実施例の場合と同様に、トランスファゲー
トトランジスタ６１のチャネル領域に発生する余剰キャ
リアを、チャネルストップ領域２２を通じて外部へ効率
よく取り出すことが可能となる。それにより、信頼性が
高いＤＲＡＭが得られる。なお、上記の各実施例の特徴
部分は他の実施例にも適用可能である。
【０１６８】
【発明の効果】以上説明したように、この発明に従うＳ
ＯＩ構造を有する半導体装置によれば、ＭＯＳトランジ
スタのチャネル領域に発生する余剰キャリアを効果的に
取出すことが可能となる。それにより、寄生バイポーラ
動作を効果的に抑制することが可能となる。その結果、
高性能でありかつ信頼性の高いＳＯＩ構造を有する半導
体装置が得られる。
ＯＩ構造を有する半導体装置によれば、ＭＯＳトランジ
スタのチャネル領域に発生する余剰キャリアを効果的に
取出すことが可能となる。それにより、寄生バイポーラ
動作を効果的に抑制することが可能となる。その結果、
高性能でありかつ信頼性の高いＳＯＩ構造を有する半導
体装置が得られる。
【０１６９】また、この発明に従うＳＯＩ構造を有する
半導体装置の製造方法によれば、ＭＯＳトランジスタの
チャネルドープの際に用いるマスクと同じマスクを用い
てチャネルストップ領域を形成することが可能となる。
そのため、マスク枚数が増大しない。それにより、製造
コストを小さく抑えることが可能となる。すなわち、製
造コストを小さく抑え、高性能かつ信頼性の高いＳＯＩ
構造を有する半導体装置が得られることになる。
半導体装置の製造方法によれば、ＭＯＳトランジスタの
チャネルドープの際に用いるマスクと同じマスクを用い
てチャネルストップ領域を形成することが可能となる。
そのため、マスク枚数が増大しない。それにより、製造
コストを小さく抑えることが可能となる。すなわち、製
造コストを小さく抑え、高性能かつ信頼性の高いＳＯＩ
構造を有する半導体装置が得られることになる。
【図１】 この発明に従う第１の実施例におけるＳＯＩ
構造を有する半導体装置を示す断面図である。
構造を有する半導体装置を示す断面図である。
【図２】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第１工程を示す断面図である。
置の製造工程の第１工程を示す断面図である。
【図３】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第２工程を示す断面図である。
置の製造工程の第２工程を示す断面図である。
【図４】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第３工程を示す断面図である。
置の製造工程の第３工程を示す断面図である。
【図５】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第４工程を示す断面図である。
置の製造工程の第４工程を示す断面図である。
【図６】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第５工程を示す断面図である。
置の製造工程の第５工程を示す断面図である。
【図７】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第６工程を示す断面図である。
置の製造工程の第６工程を示す断面図である。
【図８】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第７工程を示す断面図である。
置の製造工程の第７工程を示す断面図である。
【図９】 図１に示されるＳＯＩ構造を有する半導体装
置の製造工程の第８工程を示す断面図である。
置の製造工程の第８工程を示す断面図である。
【図１０】 図１に示されるＳＯＩ構造を有する半導体
装置の製造工程の第９工程を示す断面図である。
装置の製造工程の第９工程を示す断面図である。
【図１１】 図１に示されるＳＯＩ構造を有する半導体
装置の製造工程の第１０工程を示す断面図である。
装置の製造工程の第１０工程を示す断面図である。
【図１２】 図１に示されるＳＯＩ構造を有する半導体
装置の製造工程の第１１工程を示す断面図である。
装置の製造工程の第１１工程を示す断面図である。
【図１３】 図１に示されるＳＯＩ構造を有する半導体
装置の製造工程の第１２工程を示す断面図である。
装置の製造工程の第１２工程を示す断面図である。
【図１４】 図１に示されるＳＯＩ構造を有する半導体
装置の製造工程の第１３工程を示す断面図である。
装置の製造工程の第１３工程を示す断面図である。
【図１５】 ＦＳゲート下におけるＳＯＩ層内で空乏層
が拡がっている様子を示す模式図である。
が拡がっている様子を示す模式図である。
【図１６】 最大空乏層幅とＳＯＩ層内の不純物濃度と
の関係を示す図である。
の関係を示す図である。
【図１７】 図１におけるＸＶＩＩ−ＸＶＩＩ線に沿う
断面におけるボロン（Ｂ）のプロファイルを示す図であ
る。
断面におけるボロン（Ｂ）のプロファイルを示す図であ
る。
【図１８】 図１におけるＸＶＩＩＩ−ＸＶＩＩＩ線に
沿う断面におけるボロン（Ｂ）のプロファイルを示す図
である。
沿う断面におけるボロン（Ｂ）のプロファイルを示す図
である。
【図１９】 図１におけるＸＶＩＩ−ＸＶＩＩ線に沿う
断面のＳＩＭＳ分析による不純物プロファイルを示す図
である。
断面のＳＩＭＳ分析による不純物プロファイルを示す図
である。
【図２０】 図１におけるＸＶＩＩＩ−ＸＶＩＩＩ線に
沿う断面のＳＩＭＳ分析による不純物プロファイルを示
す図である。
沿う断面のＳＩＭＳ分析による不純物プロファイルを示
す図である。
【図２１】 フィールドシールド分離を行なった場合と
ＬＯＣＯＳ分離を行なった場合のソース／ドレイン間耐
圧のゲート長依存性を示す図である。
ＬＯＣＯＳ分離を行なった場合のソース／ドレイン間耐
圧のゲート長依存性を示す図である。
【図２２】 この発明に従う第１の実施例におけるＭＯ
Ｓトランジスタの特性を示す図である。
Ｓトランジスタの特性を示す図である。
【図２３】 この発明に従う第１の実施例におけるｎＭ
ＯＳ部分を拡大した平面図である。
ＯＳ部分を拡大した平面図である。
【図２４】 図２３におけるＣ−Ｃ線に沿う断面図であ
る。
る。
【図２５】 図２３におけるＡ−Ａ線に沿う断面図であ
る。
る。
【図２６】 図２３におけるＤ−Ｄ線に沿う断面図であ
る。
る。
【図２７】 ｎＭＯＳのチャネル領域から余剰キャリア
が引抜かれている様子を模式的に示す模式図である。
が引抜かれている様子を模式的に示す模式図である。
【図２８】 Ｂの濃度と、Ｂの注入エネルギと、ＦＳゲ
ート膜厚との関係を示す図である。
ート膜厚との関係を示す図である。
【図２９】 Ｐの濃度と、Ｐの注入エネルギと、ＦＳゲ
ート膜厚との関係を示す図である。
ート膜厚との関係を示す図である。
【図３０】 チャネルストップ注入後のＦＳゲート近傍
の断面と、Ｆ−Ｆ線に沿うボロン（Ｂ）のプロファイル
とを示す図である。
の断面と、Ｆ−Ｆ線に沿うボロン（Ｂ）のプロファイル
とを示す図である。
【図３１】 Ｂの注入エネルギとＳＯＩ層の厚みとの関
係を示す図である。
係を示す図である。
【図３２】 ＦＳゲート膜厚ｔFSと、ＳＯＩ層の厚みｔ
SOI とを併記したこの発明に従う第１の実施例における
ＳＯＩ構造を有する半導体装置の断面図である。
SOI とを併記したこの発明に従う第１の実施例における
ＳＯＩ構造を有する半導体装置の断面図である。
【図３３】 この発明に従う第２の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す断面図である。
Ｉ構造を有する半導体装置を示す断面図である。
【図３４】 図３３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１工程を示す断面図である。
体装置の製造工程の第１工程を示す断面図である。
【図３５】 図３３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２工程を示す断面図である。
体装置の製造工程の第２工程を示す断面図である。
【図３６】 図３３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第３工程を示す断面図である。
体装置の製造工程の第３工程を示す断面図である。
【図３７】 図３３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第４工程を示す断面図である。
体装置の製造工程の第４工程を示す断面図である。
【図３８】 Ｂの飛程ＲP と、金属層の膜厚ｔとの関係
を示す図である。
を示す図である。
【図３９】 金属層が形成された場合と形成されない場
合とにおけるＦＳゲート膜厚の関係を示す図である。
合とにおけるＦＳゲート膜厚の関係を示す図である。
【図４０】 この発明に従う第２の実施例の変形例の特
徴的な製造工程を示す断面図である。
徴的な製造工程を示す断面図である。
【図４１】 この発明に従う第２の実施例の変形例にお
けるＦＳゲート近傍を拡大した断面図である。
けるＦＳゲート近傍を拡大した断面図である。
【図４２】 この発明に従う第３の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す平面図である。
Ｉ構造を有する半導体装置を示す平面図である。
【図４３】 図４２におけるＧ−Ｇ線に沿う断面図であ
る。
る。
【図４４】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１工程を示す断面図である。
体装置の製造工程の第１工程を示す断面図である。
【図４５】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２工程を示す断面図である。
体装置の製造工程の第２工程を示す断面図である。
【図４６】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第３工程を示す断面図である。
体装置の製造工程の第３工程を示す断面図である。
【図４７】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第４工程を示す断面図である。
体装置の製造工程の第４工程を示す断面図である。
【図４８】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第５工程を示す断面図である。
体装置の製造工程の第５工程を示す断面図である。
【図４９】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第６工程を示す断面図である。
体装置の製造工程の第６工程を示す断面図である。
【図５０】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第７工程を示す断面図である。
体装置の製造工程の第７工程を示す断面図である。
【図５１】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第８工程を示す断面図である。
体装置の製造工程の第８工程を示す断面図である。
【図５２】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第９工程を示す断面図である。
体装置の製造工程の第９工程を示す断面図である。
【図５３】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１０工程を示す断面図である。
体装置の製造工程の第１０工程を示す断面図である。
【図５４】 図４３に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１１工程を示す断面図である。
体装置の製造工程の第１１工程を示す断面図である。
【図５５】 この発明に従う第４の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す平面図である。
Ｉ構造を有する半導体装置を示す平面図である。
【図５６】 図５５におけるＨ−Ｈ線に沿う断面図であ
る。
る。
【図５７】 図５６に示されるＳＯＩ構造を有する半導
体装置の製造工程の特徴的な第１工程を示す断面図であ
る。
体装置の製造工程の特徴的な第１工程を示す断面図であ
る。
【図５８】 図５６に示されるＳＯＩ構造を有する半導
体装置の製造工程の特徴的な第２工程を示す断面図であ
る。
体装置の製造工程の特徴的な第２工程を示す断面図であ
る。
【図５９】 この発明に従う第５の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す平面図である。
Ｉ構造を有する半導体装置を示す平面図である。
【図６０】 図５９におけるＪ−Ｊ線に沿う断面図であ
る。
る。
【図６１】 図６０に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１工程を示す断面図である。
体装置の製造工程の第１工程を示す断面図である。
【図６２】 図６０に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２工程を示す断面図である。
体装置の製造工程の第２工程を示す断面図である。
【図６３】 図６０に示されるＳＯＩ構造を有する半導
体装置の製造工程の第３工程を示す断面図である。
体装置の製造工程の第３工程を示す断面図である。
【図６４】 図６０に示されるＳＯＩ構造を有する半導
体装置の製造工程の第４工程を示す断面図である。
体装置の製造工程の第４工程を示す断面図である。
【図６５】 この発明に従う第６の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す断面図である。
Ｉ構造を有する半導体装置を示す断面図である。
【図６６】 図６５に示されるＳＯＩ構造を有する半導
体装置の製造工程の特徴的な第１工程を示す断面図であ
る。
体装置の製造工程の特徴的な第１工程を示す断面図であ
る。
【図６７】 図６５に示されるＳＯＩ構造を有する半導
体装置の製造工程の特徴的な第２工程を示す断面図であ
る。
体装置の製造工程の特徴的な第２工程を示す断面図であ
る。
【図６８】 この発明に従う第７の実施例におけるＳＯ
Ｉ構造を有する半導体装置を示す断面図である。
Ｉ構造を有する半導体装置を示す断面図である。
【図６９】 バルクシリコン基板においてフィールドシ
ールド分離された従来の半導体装置を示す断面図であ
る。
ールド分離された従来の半導体装置を示す断面図であ
る。
【図７０】 図６９に示される半導体装置の製造工程の
第１工程を示す断面図である。
第１工程を示す断面図である。
【図７１】 図６９に示される半導体装置の製造工程の
第２工程を示す断面図である。
第２工程を示す断面図である。
【図７２】 図６９に示される半導体装置の製造工程の
第３工程を示す断面図である。
第３工程を示す断面図である。
【図７３】 図６９に示される半導体装置の製造工程の
第４工程を示す断面図である。
第４工程を示す断面図である。
【図７４】 図６９に示される半導体装置の製造工程の
第５工程を示す断面図である。
第５工程を示す断面図である。
【図７５】 図６９に示される半導体装置の製造工程の
第６工程を示す断面図である。
第６工程を示す断面図である。
【図７６】 図６９に示される半導体装置の製造工程の
第７工程を示す断面図である。
第７工程を示す断面図である。
【図７７】 図６９に示される半導体装置の製造工程の
第８工程を示す断面図である。
第８工程を示す断面図である。
【図７８】 図６９に示される半導体装置の製造工程の
第９工程を示す断面図である。
第９工程を示す断面図である。
【図７９】 図６９に示される半導体装置の製造工程の
第１０工程を示す断面図である。
第１０工程を示す断面図である。
【図８０】 図６９に示される半導体装置の製造工程の
第１１工程を示す断面図である。
第１１工程を示す断面図である。
【図８１】 図６９に示される半導体装置の製造工程の
第１２工程を示す断面図である。
第１２工程を示す断面図である。
【図８２】 図６９に示される半導体装置の製造工程の
第１３工程を示す断面図である。
第１３工程を示す断面図である。
【図８３】 図６９に示される半導体装置におけるＦＳ
ゲート間に電源Ｖｃｃに接続される電極が形成された状
態を示す断面図である。
ゲート間に電源Ｖｃｃに接続される電極が形成された状
態を示す断面図である。
【図８４】 従来のＳＯＩ構造を有する半導体装置を示
す断面図である。
す断面図である。
【図８５】 従来の改良例におけるＳＯＩ構造を有する
半導体装置のｎＭＯＳ領域を示す平面図である。
半導体装置のｎＭＯＳ領域を示す平面図である。
【図８６】 図８５におけるＡ−Ａ線に沿う断面図であ
る。
る。
【図８７】 図８５におけるＣ−Ｃ線に沿う断面図であ
る。
る。
１，１０１ シリコン基板、２，１０２ ｎＭＯＳ、
３，１０３ ｐＭＯＳ、１０４ ｎウェル領域、１０５
ｐウェル領域、７，１０７ ｎ−拡散領域、８，１０
８ ｎ＋拡散領域、９，１０９ ｐ−拡散領域、１０，
１１０ ｐ＋拡散領域、１１，１１１ ゲート酸化膜、
１２，１１２ ゲート電極 １５，１１５ＦＳゲート酸
化膜、１６，１１６ ＦＳゲート、２２，２２ａ，２２
ｂ チャネルストップ領域、２３，２３ａ，２３ｂ 不
純物注入領域、２６ 金属層、４，１３０ 埋込酸化
膜、５，１３１ ＳＯＩ層、３２，１３２ 分離酸化
膜、３３，４５，１３３，１３９ ｐ＋領域、４０，１
４０ チャネル領域、４１，１３８ ｐ領域。
３，１０３ ｐＭＯＳ、１０４ ｎウェル領域、１０５
ｐウェル領域、７，１０７ ｎ−拡散領域、８，１０
８ ｎ＋拡散領域、９，１０９ ｐ−拡散領域、１０，
１１０ ｐ＋拡散領域、１１，１１１ ゲート酸化膜、
１２，１１２ ゲート電極 １５，１１５ＦＳゲート酸
化膜、１６，１１６ ＦＳゲート、２２，２２ａ，２２
ｂ チャネルストップ領域、２３，２３ａ，２３ｂ 不
純物注入領域、２６ 金属層、４，１３０ 埋込酸化
膜、５，１３１ ＳＯＩ層、３２，１３２ 分離酸化
膜、３３，４５，１３３，１３９ ｐ＋領域、４０，１
４０ チャネル領域、４１，１３８ ｐ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 西村 正 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 平４−142775（ＪＰ，Ａ) 特開 平１−181459（ＪＰ，Ａ) 特開 平３−203322（ＪＰ，Ａ) 特開 平２−96375（ＪＰ，Ａ) 特開 平４−257267（ＪＰ，Ａ) 特開 平２−294076（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/76
Claims (10)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された絶縁層と、 前記絶縁層上に形成され、素子形成領域と素子分離領域
とを有する半導体層と、 前記半導体層の前記素子形成領域に形成され、第１の濃
度の第１導電型の不純物を含むチャネル領域と、 前記素子形成領域において、前記チャネル領域を挟むよ
うに形成された第２導電型の１対の不純物拡散領域と、 前記チャネル領域上に絶縁層を介在して形成されたゲー
ト電極と、前記素子分離領域の前記半導体層表面上に絶縁層を介在
して形成されたフィールドシールドゲートと、 前記チャネル領域に接続して、前記フィールドシールド
ゲート下の前記半導体層表面に形成され、 前記第１の濃
度より高い第２の濃度の第１導電型の不純物を含むチャ
ネルストップ領域と、 前記チャネルストップ領域に接続して前記素子分離領域
の前記半導体層表面に形成され、前記第１の濃度より高
い第３の濃度の第１導電型の不純物を含む不純物領域
と、 前記第３の濃度の不純物領域に接続する電極と、 を備えた、ＳＯＩ構造を有する半導体装置。 - 【請求項２】 前記半導体層の厚みは、前記チャネルス
トップ領域内に形成される空乏層の深さ方向の最大幅よ
り大きい、請求項１に記載のＳＯＩ構造を有する半導体
装置。 - 【請求項３】 前記フィールドシールドゲートは、多結
晶シリコンからなる第１の層と、シリコンより原子量の
大きい材質からなる第２の層とを含む多層構造を有す
る、請求項１に記載のＳＯＩ構造を有する半導体装置。 - 【請求項４】 前記半導体基板の主表面において、前記
素子形成領域直下に位置する部分には、第１導電型の第
２の不純物拡散領域が形成される、請求項１に記載のＳ
ＯＩ構造を有する半導体装置。 - 【請求項５】 前記チャネルストップ領域に含まれる第
１導電型の不純物濃度をＮA とし、ボルツマン定数をｋ
とし、絶対温度をＴとし、シリコンの誘電率をεs と
し、電荷をｑとし、真空半導体中の正孔（電子）の密度
をｎｉとした場合、 前記半導体層の厚みｔSOI は、 【数１】 で表される、請求項１に記載のＳＯＩ構造を有する半導
体装置。 - 【請求項６】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成され、第１の濃度の第１導電型不
純物を含むチャネル領域と、 前記チャネル領域を挟むように前記半導体層内に形成さ
れた第２導電型の１対の不純物拡散領域と、 前記チャネル領域上に絶縁層を介在して形成されたＭＯ
Ｓトランジスタのゲート電極と、 前記チャネル領域および前記１対の不純物拡散領域を取
り囲み前記チャネル領域の両端部と接続されるように前
記半導体層内に形成され、前記第１の濃度より高い第２
の濃度の第１導電型の不純物を含むチャネルストップ領
域と、 前記チャネルストップ領域上に絶縁層を介在して形成さ
れたフィールドシールドゲートと、 前記フィールドシールドゲートおよび前記ゲート電極を
覆うように形成され、前記フィールドシールドゲートの
一部を貫通して前記チャネルストップ領域表面に達する
コンタクトホールを有する層間絶縁層と、 前記コンタクトホール内に形成され、前記チャネル領域
で発生した余剰キャリアを前記チャネルストップ領域を
通じて外部へ取り出すための電極と、 を備えた、ＳＯＩ構造を有する半導体装置。 - 【請求項７】 前記電極と接触する前記半導体層表面に
は、前記第２の濃度より高い第３の濃度の第１導電型の
不純物が含まれる第２の不純物拡散領域が形成される、
請求項６に記載のＳＯＩ構造を有する半導体装置。 - 【請求項８】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された絶縁層と、 前記絶縁層上に形成され素子分離領域と素子形成領域と
を有する半導体層と、 前記半導体層の前記素子形成領域内に形成され、第１の
濃度の第１導電型の不純物を含むチャネル領域と、 前記チャネル領域を挟むように前記素子形成領域内に形
成された第２導電型の１対の不純物拡散領域と、 前記チャネル領域上に絶縁層を介在して形成されたゲー
ト電極と、 前記半導体層の素子分離領域に選択的に形成された分離
絶縁層と、 前記素子分離領域において前記分離絶縁層が形成されて
いない領域の前記半導体層表面上に絶縁層を介在して形
成されたフィールドシールドゲートと、 前記チャネル領域に接続して、前記フィールドシールド
ゲート下の前記半導体層表面に形成され、 前記第１の濃
度より高い第２の濃度の第１導電型の不純物を含むチャ
ネルストップ領域と、 前記チャネルストップ領域に接続して、前記素子分離領
域の前記分離絶縁層および前記フィールドシールドゲー
トが形成されない領域の前記半導体層表面に形成され、
前記第１の濃度より高い第３の濃度の第１導電型の不純
物を含む不純物領域と、 前記第３の濃度の不純物領域に接続する電極と、 を備えた、ＳＯＩ構造を有する半導体装置。 - 【請求項９】 半導体基板の主表面上に絶縁層を介在し
て半導体層を形成することによってＳＯＩ(Semiconduct
or On Insulator)基板を形成する工程と、 前記半導体層の所定領域上に絶縁層を介在してフィール
ドシールドゲートを形成する工程と、 前記フィールドシールドゲートを貫通して前記半導体層
内に達するように第１導電型の不純物を注入することに
よって、前記フィールドシールドゲート下に位置する半
導体層内にチャネルストップ領域を形成する工程と、 前記半導体層上の所定領域にＭＯＳトランジスタを形成
する工程と、 を備えた、ＳＯＩ構造を有する半導体装置の製造方法。 - 【請求項１０】 半導体基板の主表面上に絶縁層を介在
して半導体層を形成することによってＳＯＩ（Semicond
uctor On Insulator）基板を形成する工程と、 前記半導体層表面全面に第１導電型の不純物を注入する
工程と、 前記半導体層表面上の所定位置に絶縁層を介在してフィ
ールドシールドゲートを形成する工程と、 前記フィールドシールドゲートをマスクとして用いて第
２導電型の不純物を前記半導体層内に注入することによ
って、ＭＯＳトランジスタのチャネルドープを行なうと
ともに前記フィールドシールドゲート下にチャネルスト
ップ領域を形成する工程と、 前記半導体層上の所定領域にＭＯＳトランジスタを形成
する工程と、 を備えた、ＳＯＩ構造を有する半導体装置の製造方法。
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