KR100248507B1 - 소이 트랜지스터 및 그의 제조 방법 - Google Patents

소이 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
KR100248507B1
KR100248507B1 KR1019970045863A KR19970045863A KR100248507B1 KR 100248507 B1 KR100248507 B1 KR 100248507B1 KR 1019970045863 A KR1019970045863 A KR 1019970045863A KR 19970045863 A KR19970045863 A KR 19970045863A KR 100248507 B1 KR100248507 B1 KR 100248507B1
Authority
KR
South Korea
Prior art keywords
region
source region
film
semiconductor substrate
layer
Prior art date
Application number
KR1019970045863A
Other languages
English (en)
Other versions
KR19990024638A (ko
Inventor
김일권
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970045863A priority Critical patent/KR100248507B1/ko
Priority to US09/148,689 priority patent/US5998840A/en
Publication of KR19990024638A publication Critical patent/KR19990024638A/ko
Priority to US09/432,029 priority patent/US6159778A/en
Application granted granted Critical
Publication of KR100248507B1 publication Critical patent/KR100248507B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 바디 플로팅 효과를 억제하는 소이 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층과, 상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과, 상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과, 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과, 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 소오스 영역 하부에 실리사이드막을 형성함으로써 충격 이온화에 의해 채널 영역에 쌓이는 홀들이 소오스 영역에서 효과적으로 재결합되거나 소오스 영역으로 흐르도록 할 수 있고, 따라서 바디 플로팅 효과를 억제할 수 있다. 또한, 부가적인 불순물 영역을 형성하지 않음으로써 공정을 단순화시킬 수 있고, 칩의 크기를 줄일 수 있다.

Description

소이 트랜지스터 및 그의 제조 방법(A Silicon-On-Insulator Transistors and Fabricating Method of the Same)
본 발명은 소이(SOI; Silicon On Insulator) 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 소오스(source) 영역 하부에 실리사이드막(silicide layer)을 형성함으로써 충격 이온화(impact ionization)에 의해 발생되어 채널 영역(channel region)에 쌓이는 홀들(holes)이 효과적으로 소오스 영역에서 재결합(recombination)되거나 소오스 영역으로 흐르도록 함으로써 플로팅 바디 효과(floating body effect)를 억제하는 소이 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것이다.
소이 기판(SOI wafer)을 사용하는 트랜지스터는 일반적으로 플로팅 바디 효과에 따라 BVDS(Breakdown Voltage between Drain Source)가 열화를 되는 문제점을 갖는다. 그리고, 드레인 전압(drain voltage)이 증가하면서 쓰레스홀드 전압(threshold voltage)이 감소하고 킹크 현상(kink effect)이 발생되는 문제점을 갖는다.
상기 소이 트랜지스터의 문제점을 해결하고자 하는 하나의 방법으로서, 소오스 구조를 변형하여 상기 플로팅 바디 효과를 억제하는 방법이 Hu et al., "SILICON-ON-INSULATOR TRANSISTORS HAVING IMPROVED CURRENT CHARACTERISTICS AND REDUCED ELECTROSTATIC DISCHARGE SUSCEPTIBILITY"(U. S. P 5,489,792, 1996)에 게재된 바 있다.
상기 방법은 소이 NMOS 트랜지스터의 소오스 하부에 p형 불순물 영역을 형성함으로써, 채널 영역에 모인 홀들을 소오스 쪽으로 당겨서 재결합시키고자 하는 시도이다.
그러나, 상기 소오스 영역에 p-n 다이오우드(diode)가 형성되므로, 전류를 양방향으로 흐르게 하기 위해서는 소오스 영역 일 측에 추가적으로 p+형 영역을 형성해야 하므로, 공정이 복잡해지고 칩(chip)의 면적이 증가되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 소오스 영역 하부에 실리사이드막을 형성함으로써 소이 트랜지스터의 플로팅 바디 효과를 억제할 수 있고, 공정을 단순화시킬 수 있으며, 칩의 면적 증가를 방지할 수 있는 소이 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 소이 트랜지스터의 구조를 보여주는 단면도;
도 2 내지 도 6은 본 발명의 실시예에 따른 소이 트랜지스터의 제조 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 20 : 반도체 물질층, 반도체 기판 12 : 필드산화막
16 : 실리사이드막 18 : 절연막
21 : 게이트 산화막 22 : 게이트 전극
24 : n- 소오스/드레인 영역 25 : 게이트 스페이서
26 : n+ 소오스/드레인 영역 27 : 채널 영역
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 소이 트랜지스터는, 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층(semiconductor material layer)과; 상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과; 상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과; 상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과; 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과; 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 도전막은, 실리사이드막이다.
이 장치의 바람직한 실시예에 있어서, 상기 실리사이드막은, TiSi2막이다.
이 장치의 바람직한 실시예에 있어서, 상기 소자 격리막은, 필드산화막이다.
이 장치의 바람직한 실시예에 있어서, 상기 소이 트랜지스터는, 상기 게이트 전극 양측에 형성된 게이트 스페이서를 더 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 소오스 영역 및 드레인 영역은, 상기 채널 영역과 접하도록 형성된 저농도의 소오스 영역 및 드레인 영역과; 상기 저농도의 소오스 영역 및 드레인 영역의 각각의 일 측에 형성된 고농도의 소오스 영역 및 드레인 영역을 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 소이 트랜지스터의 제조 방법은, 일 반도체 기판의 제 1 면 상에 선택적으로 소자 격리막을 형성하는 단계와; 상기 소자 격리막이 형성되지 않은 상기 일 반도체 기판의 제 1 면 상에 실리사이드막을 형성하는 단계와; 상기 실리사이드막을 포함하여 상기 소자 격리막 상에 절연막을 형성하되, 평탄한 상부 표면을 갖도록 형성하는 단계와; 상기 절연막 상에 다른 반도체 기판을 본딩시키는 단계와; 상기 일 반도체 기판의 제 2 면을 폴리싱 식각 하여 그 두께를 줄이는 단계와; 상기 일 반도체 기판의 제 2 면 상에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측의 상기 일 반도체 기판 내에 상기 실리사이드막 및 상기 소자 격리막과 각각 접하도록 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 전극 하부의 상기 소오스 영역과 드레인 영역 사이의 상기 일 반도체 기판은, 채널 영역으로 작용한다.
이 방법의 바람직한 실시예에 있어서, 상기 소자 격리막은, 필드산화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 실리사이드막은, 상기 소오스 영역과 드레인 영역 사이에 모인 홀(hole)을 유출시켜 상기 소오스 영역에서 재결합 되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 실리사이드막은, TiSi2막이다.
이 방법의 바람직한 실시예에 있어서, 상기 폴리싱 식각 단계는, CMP 공정으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측의 상기 일 반도체 기판 상에 저농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 저농도의 소오스 영역 및 드레인 영역을 형성하는 단계와; 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계와; 상기 게이트 스페이서 양측의 상기 일 반도체 기판 상에 고농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 상기 저농도의 소오스 영역 및 드레인 영역과 접하도록 고농도의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
(작용)
본 발명에 의한 소이 트랜지스터 및 그의 제조 방법은 소오스 영역 하부에 선택적으로 실리사이드막을 형성함으로써 소이 트랜지스터의 플로팅 바디 효과를 억제한다.
(실시예)
도 1을 참조하면, 본 발명의 실시예에 따른 신규한 소이 트랜지스터는, 반도체 기판(20) 상에 절연막(18)을 사이에 두고 형성된 반도체 물질층(10)과, 상기 반도체 물질층(10) 내에 형성된 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과, 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b) 사이에 형성된 채널 영역(27)과, 상기 소오스 영역(24a, 26a) 하부에 형성된 실리사이드막(16)과, 상기 드레인 영역(24b, 26b) 하부에 형성된 필드산화막(12)을 포함한다. 이러한 반도체 장치에 의해서, 충격 이온화에 의해 상기 채널 영역(27)에 모이는 홀(hole)들이 상기 실리사이드막(16)을 통해 유출되어 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 함으로써 플로팅 바디 효과를 억제할 수 있다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 소이 트랜지스터의 구조를 보여주는 단면도이다.
도 1을 참조하면, 소이 NMOS 트랜지스터는, 핸들 웨이퍼(handle wafer)인 반도체 기판(20)과, 반도체 물질층(10)과, 게이트 전극(22)과, 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과, 채널 영역(27)과, 도전막(16)과, 소자 격리막(12)을 포함하여 구성된다.
상기 반도체 물질층(10)은, 상기 반도체 기판(20) 상에 절연막(18)을 사이에 두고 형성되어 있고, 상기 게이트 전극(22)은, 상기 반도체 물질층(10) 상에 게이트 산화막(21)을 사이에 두고 형성되어 있다.
이때, 상기 반도체 기판(20)은 n형 또는 p형으로 형성되며, 상기 반도체 물질층(10)은, 상기 NMOS 트랜지스터의 경우 p형으로 형성된다. 그리고, 상기 절연막(18)은, 소이 기판의 베리드 산화막(buried oxide)으로 작용한다.
상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)은, 상기 게이트 전극(22) 양측 하부의 상기 반도체 물질층(10) 내에 형성되어 있다.
이때, 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)은, 일반적으로 잘 알려진 LDD(Lightly Doped Drain) 구조로 형성될 수 있다. 즉, 상기 채널 영역(27)과 직접 접하도록 형성된 n-형 소오스 영역(24a) 및 드레인 영역(24b)과, 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b)의 각각의 일 측에 형성된 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 포함하도록 형성할 수 있다.
상기 LDD 구조의 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)을 형성하는 경우, 상기 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 형성하기 위해 상기 게이트 전극(22) 양측벽에 게이트 스페이서(25)를 더 형성하게 된다.
상기 채널 영역(27)은, 상기 게이트 전극(22) 하부의 상기 반도체 물질층(10) 내에 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과 접하도록 형성되어 있다. 즉, 상기 소오스 영역(24a, 26a)과 드레인 영역(24b, 26b) 사이의 p형 반도체 물질층(10)으로 형성된다.
상기 도전막(16)은, 상기 반도체 물질층(10)과 상기 절연막(18) 사이에 형성되어 있되, 상기 소오스 영역(24a, 26a)과, 상기 채널 영역(27)의 일부와 접하도록 형성되어 있다. 그리하여, 충격 이온화에 의해 발생되어 상기 채널 영역(27)에 모인 홀들이 상기 도전막(16)을 통해 유출되어 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 한다.
이때, 상기 도전막(16)은, TiSi2등의 내열 금속 실리사이드막(16)이다.
상기 소자 격리막(12)은, 상기 반도체 물질층(10)과 상기 절연막(18) 사이에 형성되어 있되, 상기 드레인 영역(24b, 26b) 및 상기 도전막(16)과 접하도록 형성되어 있다.
상술한 바와 같은 소이 트랜지스터의 제조 방법은 다음과 같다.
도 2를 참조하면, 본 발명의 실시예에 따른 소이 NMOS 트랜지스터의 제조 방법은 먼저, 일 반도체 기판(10)의 일 면 상에 선택적으로 소자 격리막(12)인 필드산화막(12)을 형성한다.
이때, 상기 필드산화막(12)은, 이 분야에서 잘 알려진 LOCOS(LOCal Oxidation of Silicon) 방법으로 형성된다.
다음, 상기 필드산화막(12)을 포함하여 상기 일 반도체 기판(10)의 일 면 상에 Ti 막(14)과 같은 내열 금속막(refractory metal layer)을 형성한다.
그리고, 도 3에 있어서, 상기 Ti 막(14)을 열처리하여 상기 필드산화막(12)이 형성되지 않은 상기 일 반도체 기판(10) 상에 선택적으로 TiSi2실리사이드막(16)이 형성되도록 하고, 상기 TiSi2실리사이드막(16)이 형성되지 않은 영역 즉, 필드산화막(12) 상의 미반응 금속막을 제거한다.
상기 TiSi2실리사이드막(16)을 포함하여 상기 필드산화막(12) 상에 절연막(18) 예를 들어, 저온 산화막을 형성한다. 이때, 상기 절연막(18)은, 소이 기판의 베리드 산화막으로서 평탄한 상부 표면을 갖도록 형성된다.
이어서, 도 4를 참조하면, 상기 절연막(18) 상에 다른 반도체 기판(20)을 본딩(bonding) 시켜 상기 일 반도체 기판(10)과 결합시킨다. 이때, 상기 본딩 후의 열처리는 상기 TiSi2실리사이드막(16)의 열화를 방지하기 위해 저온에서 수행되도록 한다.
도 5에 있어서, 상기 일 반도체 기판(10)의 다른 면을 그라인딩(grinding) 및 CMP(Chemical Mechanical Polishing) 공정 등의 폴리싱(polighing) 식각 방법으로 식각 하여 상기 일 반도체 기판(10)의 두께가 원하는 두께가 되도록 한다.
그리고, 상기 일 반도체 기판(10)의 다른 면 상에 게이트 산화막(21) 및 게이트 전극(22)을 형성한다.
상기 게이트 전극(22) 양측의 상기 일 반도체 기판(10) 상에 저농도 n형 불순물 이온을 주입하여 n-형 소오스 영역(24a) 및 드레인 영역(24b)을 형성하되, 상기 n-형 소오스 영역(24a)은 상기 TiSi2실리사이드막(16)과 접하고, 상기 n-형 드레인 영역(24b)은 상기 필드산화막(12)과 접하도록 형성한다.
이때, 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b) 사이의 p형 영역은 채널 영역(27)으로 작용한다.
마지막으로, 상기 게이트 전극(22)의 양측벽에 게이트 스페이서(25)를 형성하고, 상기 게이트 스페이서(25) 양측의 상기 일 반도체 기판(10) 상에 고농도 n형 불순물 이온을 주입하여 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b)의 각각의 일 측에 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 형성하면 도 6에 도시된 바와 같이, 소이 NMOS 트랜지스터가 형성된다.
상술한 바와 같은 소이 NMOS 트랜지스터는, 충격 이온화에 의해 발생되어 상기 채널 영역(27)에 모이는 홀들이 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 한다.
이것은 상기 채널 영역(27)과 소오스 영역(24a, 26a)에 대한 p-n 접합의 장벽 높이(barrier height) 보다 상기 채널 영역(27)에 대한 TiSi2실리사이드막(16)의 장벽 높이가 상대적으로 낮고, 상기 TiSi2실리사이드막(16)과 상기 소오스 영역(24a, 26a)이 옴성 접촉(ohmic contact)으로 형성되어 있기 때문에 상기 채널 영역(27) 내의 홀들이 효과적으로 제거되도록 한다. 즉, 상기 소오스 영역(24a, 26a)에서 재결합됨과 아울러, 상기 TiSi2실리사이드막(16)에서 상기 n+형 소오스 영역(26a)으로 흐르도록 한다.
본 발명은 소오스 영역 하부에 실리사이드막을 형성함으로써 충격 이온화에 의해 채널 영역에 쌓이는 홀들이 효과적으로 소오스 영역에서 재결합되거나 소오스 영역으로 흐르도록 할 수 있고, 따라서 플로팅 바디 효과를 억제할 수 있다. 또한, 부가적인 불순물 영역을 형성하지 않음으로써 공정을 단순화시킬 수 있고, 칩의 크기를 줄일 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층(semiconductor material layer)과;
    상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과;
    상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과;
    상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과;
    상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과;
    상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함하는 소이 트랜지스터.
  2. 제 1 항에 있어서,
    상기 도전막은, 실리사이드막인 소이 트랜지스터.
  3. 제 1 항에 있어서,
    상기 실리사이드막은, TiSi2막인 소이 트랜지스터.
  4. 제 1 항에 있어서,
    상기 소자 격리막은, 필드산화막인 소이 트랜지스터.
  5. 제 1 항에 있어서,
    상기 소이 트랜지스터는, 상기 게이트 전극 양측에 형성된 게이트 스페이서를 더 포함하는 소이 트랜지스터.
  6. 제 1 항에 있어서,
    상기 소오스 영역 및 드레인 영역은, 상기 채널 영역과 접하도록 형성된 저농도의 소오스 영역 및 드레인 영역과;
    상기 저농도의 소오스 영역 및 드레인 영역의 각각의 일 측에 형성된 고농도의 소오스 영역 및 드레인 영역을 포함하는 소이 트랜지스터.
  7. 일 반도체 기판의 제 1 면 상에 선택적으로 소자 격리막을 형성하는 단계와;
    상기 소자 격리막이 형성되지 않은 상기 일 반도체 기판의 제 1 면 상에 실리사이드막을 형성하는 단계와;
    상기 실리사이드막을 포함하여 상기 소자 격리막 상에 절연막을 형성하되, 평탄한 상부 표면을 갖도록 형성하는 단계와;
    상기 절연막 상에 다른 반도체 기판을 본딩시키는 단계와;
    상기 일 반도체 기판의 제 2 면을 폴리싱 식각 하여 그 두께를 줄이는 단계와;
    상기 일 반도체 기판의 제 2 면 상에 게이트 산화막을 형성하는 단계와;
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 양측의 상기 일 반도체 기판 내에 상기 실리사이드막 및 상기 소자 격리막과 각각 접하도록 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 소이 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극 하부의 상기 소오스 영역과 드레인 영역 사이의 상기 일 반도체 기판은, 채널 영역으로 작용하는 소이 트랜지스터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 소자 격리막은, 필드산화막인 소이 트랜지스터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 실리사이드막은, 상기 소오스 영역과 드레인 영역 사이에 모인 홀(hole)을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 소이 트랜지스터의 제조 방법.
  11. 제 7 항에 있어서,
    상기 실리사이드막은, TiSi2막인 소이 트랜지스터의 제조 방법.
  12. 제 7 항에 있어서,
    상기 폴리싱 식각 단계는, CMP 공정으로 수행되는 소이 트랜지스터의 제조 방법.
  13. 제 7 항에 있어서,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측의 상기 일 반도체 기판 상에 저농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 저농도의 소오스 영역 및 드레인 영역을 형성하는 단계와;
    상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계와;
    상기 게이트 스페이서 양측의 상기 일 반도체 기판 상에 고농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 상기 저농도의 소오스 영역 및 드레인 영역과 접하도록 고농도의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 소이 트랜지스터의 제조 방법.
KR1019970045863A 1997-09-04 1997-09-04 소이 트랜지스터 및 그의 제조 방법 KR100248507B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970045863A KR100248507B1 (ko) 1997-09-04 1997-09-04 소이 트랜지스터 및 그의 제조 방법
US09/148,689 US5998840A (en) 1997-09-04 1998-09-04 Semiconductor-on-insulator field effect transistors with reduced floating body parasitics
US09/432,029 US6159778A (en) 1997-09-04 1999-10-29 Methods of forming semiconductor-on-insulator field effect transistors with reduced floating body parasitics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970045863A KR100248507B1 (ko) 1997-09-04 1997-09-04 소이 트랜지스터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR19990024638A KR19990024638A (ko) 1999-04-06
KR100248507B1 true KR100248507B1 (ko) 2000-03-15

Family

ID=19520891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970045863A KR100248507B1 (ko) 1997-09-04 1997-09-04 소이 트랜지스터 및 그의 제조 방법

Country Status (2)

Country Link
US (2) US5998840A (ko)
KR (1) KR100248507B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924644B2 (en) 2008-01-03 2011-04-12 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor memory cell array and method of operating the same
US7944759B2 (en) 2007-10-10 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
US8039325B2 (en) 2008-12-18 2011-10-18 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having capacitorless one-transistor memory cell
US8054693B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same
US8134202B2 (en) 2008-05-06 2012-03-13 Samsung Electronics Co., Ltd. Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
US6166420A (en) * 2000-03-16 2000-12-26 International Business Machines Corporation Method and structure of high and low K buried oxide for SoI technology
US6441434B1 (en) 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US6373103B1 (en) 2000-03-31 2002-04-16 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using additional drain-side spacer, and method
US6525381B1 (en) 2000-03-31 2003-02-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using shallow-doped source, and method
JP2002185008A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 薄膜トランジスタ
US6441435B1 (en) 2001-01-31 2002-08-27 Advanced Micro Devices, Inc. SOI device with wrap-around contact to underside of body, and method of making
US6538284B1 (en) 2001-02-02 2003-03-25 Advanced Micro Devices, Inc. SOI device with body recombination region, and method
US6774436B1 (en) * 2001-07-05 2004-08-10 Advanced Micro Devices, Inc. SOI MOSFET with asymmetrical source/body and drain/body junctions
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
KR100485910B1 (ko) * 2003-06-20 2005-04-29 삼성전자주식회사 고내압 모스 트랜지스터 및 그 제조 방법
US8110470B2 (en) * 2009-08-31 2012-02-07 Globalfoundries Singapore Pte. Ltd. Asymmetrical transistor device and method of fabrication
CN117525109A (zh) * 2022-07-26 2024-02-06 苏州大学 具有阻隔区的场效应晶体管器件

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396933A (en) * 1971-06-18 1983-08-02 International Business Machines Corporation Dielectrically isolated semiconductor devices
JPS6072243A (ja) * 1983-09-28 1985-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US4974041A (en) * 1986-08-25 1990-11-27 Hughes Aircraft Company Integrated circuit structure with multiple common planes and method of forming the same
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5215931A (en) * 1989-06-13 1993-06-01 Texas Instruments Incorporated Method of making extended body contact for semiconductor over insulator transistor
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5278102A (en) * 1990-08-18 1994-01-11 Fujitsu Limited SOI device and a fabrication process thereof
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
US5308779A (en) * 1991-03-28 1994-05-03 Honeywell Inc. Method of making high mobility integrated drivers for active matrix displays
DE69213539T2 (de) * 1991-04-26 1997-02-20 Canon Kk Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
JP2785918B2 (ja) * 1991-07-25 1998-08-13 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
JP3058954B2 (ja) * 1991-09-24 2000-07-04 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
EP0537677B1 (en) * 1991-10-16 1998-08-19 Sony Corporation Method of forming an SOI structure with a DRAM
US5145802A (en) * 1991-11-12 1992-09-08 United Technologies Corporation Method of making SOI circuit with buried connectors
JP3092761B2 (ja) * 1991-12-02 2000-09-25 キヤノン株式会社 画像表示装置及びその製造方法
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
US5317181A (en) * 1992-09-10 1994-05-31 United Technologies Corporation Alternative body contact for fully-depleted silicon-on-insulator transistors
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
JP3247801B2 (ja) * 1993-07-27 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置およびその製造方法
JPH07211916A (ja) * 1994-01-19 1995-08-11 Sony Corp トランジスタ素子及びその作製方法
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5449642A (en) * 1994-04-14 1995-09-12 Duke University Method of forming metal-disilicide layers and contacts
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5637514A (en) * 1995-10-18 1997-06-10 Micron Technology, Inc. Method of forming a field effect transistor
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US5681761A (en) * 1995-12-28 1997-10-28 Philips Electronics North America Corporation Microwave power SOI-MOSFET with high conductivity metal gate
US5670389A (en) * 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
JP3382840B2 (ja) * 1997-05-23 2003-03-04 シャープ株式会社 半導体装置の製造方法
KR100246602B1 (ko) * 1997-07-31 2000-03-15 정선종 모스트랜지스터및그제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
US7944759B2 (en) 2007-10-10 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor
US7924644B2 (en) 2008-01-03 2011-04-12 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor memory cell array and method of operating the same
US8134202B2 (en) 2008-05-06 2012-03-13 Samsung Electronics Co., Ltd. Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics
US8054693B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same
US8039325B2 (en) 2008-12-18 2011-10-18 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having capacitorless one-transistor memory cell

Also Published As

Publication number Publication date
KR19990024638A (ko) 1999-04-06
US6159778A (en) 2000-12-12
US5998840A (en) 1999-12-07

Similar Documents

Publication Publication Date Title
KR100248507B1 (ko) 소이 트랜지스터 및 그의 제조 방법
KR100261170B1 (ko) 반도체소자 및 그 제조방법
US7417266B1 (en) MOSFET having a JFET embedded as a body diode
US6524903B2 (en) Method of manufacturing a semiconductor device having two peaks in an impurity concentration distribution
KR0176202B1 (ko) 에스.오.아이형 트랜지스터 및 그 제조방법
KR19990079189A (ko) 반도체 소자 및 그의 제조 방법
US7217602B2 (en) Semiconductor device employing SOI substrate and method of manufacturing the same
US6160288A (en) Vertical type misfet having improved pressure resistance
US6238985B1 (en) Semiconductor device and method for fabricating the same
JP2004311903A (ja) 半導体装置及び製造方法
JP3742845B2 (ja) ダブルゲート構造を持つｓｏｉ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つｓｏｉ素子
US6307224B1 (en) Double diffused mosfet
KR100390614B1 (ko) 반도체 장치 및 그 제조 방법
KR0180310B1 (ko) 상보형 모스 트랜지스터 및 그 제조방법
US7531880B2 (en) Semiconductor device and manufacturing method thereof
US7642617B2 (en) Integrated circuit with depletion mode JFET
US6348382B1 (en) Integration process to increase high voltage breakdown performance
KR100457222B1 (ko) 고전압 소자의 제조방법
JP2003060064A (ja) Ｍｏｓｆｅｔ、半導体装置及びその製造方法
GB2395602A (en) MOS transistor
JP2009266868A (ja) Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
JP2008205031A (ja) 半導体装置の製造方法
JP2917301B2 (ja) 半導体装置及びその製造方法
KR100393200B1 (ko) 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법
KR20030045634A (ko) 반도체 장치와 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee