KR100248507B1 - A silicon-on-insulator transistors and fabricating method of the same - Google Patents

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Abstract

본 발명은 바디 플로팅 효과를 억제하는 소이 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층과, 상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과, 상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과, 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과, 상기 반도체 물질층과 상기 절연막 사이에 형 Gate the present invention which is formed between relates to a method of manufacturing the SOI transistor, and a SOI transistor for suppressing body floating effects, the semiconductor material layer which is formed on an insulating film on a semiconductor substrate, a gate oxide film on said layer of semiconductor material channel and a source region and a drain region, a capping formed in the layer of semiconductor material of the gate electrode lower part, formed (abutting) so as to be in contact with the source region and a drain region formed in the electrode, and the gate electrode on both sides below the layer of semiconductor material of region and a capping formed between the layer of semiconductor material and the insulating film, is formed so as to be in contact with a portion of the source region and the channel region, to outlet holes gathered in the channel region and the conductive film such that the recombination at the source region , type between the semiconductor material layer and the insulating film 되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함한다. Is itdoe, it comprises a separator element formed so as to be in contact with the drain region and the conductive layer. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 소오스 영역 하부에 실리사이드막을 형성함으로써 충격 이온화에 의해 채널 영역에 쌓이는 홀들이 소오스 영역에서 효과적으로 재결합되거나 소오스 영역으로 흐르도록 할 수 있고, 따라서 바디 플로팅 효과를 억제할 수 있다. Thus by such a semiconductor device and a method of manufacturing, the hole accumulated in the channel region by impact ionization, by a silicide film is formed on a lower source regions or effectively recombine in the source region can be allowed to flow to the source region, thus suppressing the body floating effects can do. 또한, 부가적인 불순물 영역을 형성하지 않음으로써 공정을 단순화시킬 수 있고, 칩의 크기를 줄일 수 있다. In addition, it is possible to simplify the additional Not forming impurity regions by the process, it is possible to reduce the size of the chip.

Description

소이 트랜지스터 및 그의 제조 방법(A Silicon-On-Insulator Transistors and Fabricating Method of the Same) SOI transistor and a method of manufacturing the same (A Silicon-On-Insulator Transistors and Fabricating Method of the Same)

본 발명은 소이(SOI; Silicon On Insulator) 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 소오스(source) 영역 하부에 실리사이드막(silicide layer)을 형성함으로써 충격 이온화(impact ionization)에 의해 발생되어 채널 영역(channel region)에 쌓이는 홀들(holes)이 효과적으로 소오스 영역에서 재결합(recombination)되거나 소오스 영역으로 흐르도록 함으로써 플로팅 바디 효과(floating body effect)를 억제하는 소이 트랜지스터 및 소이 트랜지스터의 제조 방법에 관한 것이다. A; (Silicon On Insulator SOI) transistor and relates to a manufacturing method of the SOI transistor, more specifically the impact ionization (impact ionization), by silicide formation film (silicide layer) to the lower source (source) region present invention Soy by the holes (holes) are accumulated in the channel region (channel region) it is caused by to effective recombination (recombination) in the source region or the flow in the source region a floating body effect method of producing a SOI transistor, and a SOI transistor for suppressing (floating body effect) relate to.

소이 기판(SOI wafer)을 사용하는 트랜지스터는 일반적으로 플로팅 바디 효과에 따라 BVDS(Breakdown Voltage between Drain Source)가 열화를 되는 문제점을 갖는다. Transistor using the SOI substrate (SOI wafer) is generally in accordance with the floating-body effect has a problem that (Breakdown Voltage between Drain Source) BVDS that deterioration. 그리고, 드레인 전압(drain voltage)이 증가하면서 쓰레스홀드 전압(threshold voltage)이 감소하고 킹크 현상(kink effect)이 발생되는 문제점을 갖는다. Then, the write and the drain voltage (drain voltage) increases reducing the threshold voltage (threshold voltage), and has a problem in that the kink phenomenon occurs (kink effect).

상기 소이 트랜지스터의 문제점을 해결하고자 하는 하나의 방법으로서, 소오스 구조를 변형하여 상기 플로팅 바디 효과를 억제하는 방법이 Hu et al., "SILICON-ON-INSULATOR TRANSISTORS HAVING IMPROVED CURRENT CHARACTERISTICS AND REDUCED ELECTROSTATIC DISCHARGE SUSCEPTIBILITY"(US P 5,489,792, 1996)에 게재된 바 있다. As one method to solve the problem of the SOI transistor, a method for the modification of the source structure suppressing the floating body effect Hu et al., "SILICON-ON-INSULATOR TRANSISTORS HAVING IMPROVED CURRENT CHARACTERISTICS AND REDUCED ELECTROSTATIC DISCHARGE SUSCEPTIBILITY" the bar may appear in (US P 5,489,792, 1996).

상기 방법은 소이 NMOS 트랜지스터의 소오스 하부에 p형 불순물 영역을 형성함으로써, 채널 영역에 모인 홀들을 소오스 쪽으로 당겨서 재결합시키고자 하는 시도이다. The method is an attempt to by forming the p-type impurity region in a lower portion of the SOI NMOS source transistor, and recombined by pulling holes gathered in the channel region toward the source character.

그러나, 상기 소오스 영역에 pn 다이오우드(diode)가 형성되므로, 전류를 양방향으로 흐르게 하기 위해서는 소오스 영역 일 측에 추가적으로 p+형 영역을 형성해야 하므로, 공정이 복잡해지고 칩(chip)의 면적이 증가되는 문제점이 발생된다. However, a problem that since the pn diode (diode) formed on said source region, so in order to flow a current in both directions necessary to form an additional p + type regions in a source region on one side, being the process is complicated, increasing the area of ​​the chip (chip) this is generated.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 소오스 영역 하부에 실리사이드막을 형성함으로써 소이 트랜지스터의 플로팅 바디 효과를 억제할 수 있고, 공정을 단순화시킬 수 있으며, 칩의 면적 증가를 방지할 수 있는 소이 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다. The present invention is proposed to solve the above-described various problems, since the silicide film is formed on a lower source region can be suppressed and the floating body effect of SOI transistors, it is possible to simplify the process, to avoid an area increase in the chip SOI transistor and to provide a production method thereof, which has the purpose.

도 1은 본 발명의 실시예에 따른 소이 트랜지스터의 구조를 보여주는 단면도; 1 is a cross-sectional view showing a structure of an SOI transistor according to the embodiment of the present invention;

도 2 내지 도 6은 본 발명의 실시예에 따른 소이 트랜지스터의 제조 방법을 순차적으로 보여주는 단면도. 2 to 6 are cross-sectional views illustrating in sequence a method of manufacturing the SOI transistor according to an embodiment of the invention.

* 도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art

10, 20 : 반도체 물질층, 반도체 기판 12 : 필드산화막 10, 20: layer of semiconductor material, the semiconductor substrate 12: a field oxide film

16 : 실리사이드막 18 : 절연막 16: silicide film 18: insulating film

21 : 게이트 산화막 22 : 게이트 전극 21: gate oxide film 22: Gate electrode

24 : n- 소오스/드레인 영역 25 : 게이트 스페이서 24: n- source / drain region 25: gate spacers

26 : n+ 소오스/드레인 영역 27 : 채널 영역 26: n + source / drain region 27: channel region

(구성) (Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 소이 트랜지스터는, 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층(semiconductor material layer)과; According to the present invention for achieving the above object, SOI transistors, the semiconductor material which is formed through an insulating film on a semiconductor substrate layer (semiconductor material layer) and; 상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과; A gate electrode formed through the gate oxide film on said semiconductor material layer; 상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과; The gate electrode a source region and a drain region formed in the lower portion on both sides of the layer of semiconductor material and; 상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과; Itdoe is formed in the gate electrode lower part of the layer of semiconductor material, the source region and the drain region and (abutting) so as to be in contact with the channel region formed; 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과; Itdoe is formed between the layer of semiconductor material and the insulating film, it is formed so as to be in contact with a portion of the source region and the channel region, to an outlet hole collected in the channel region and the conductive film such that the recombination at the source region; 상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함한다. Itdoe is formed between the layer of semiconductor material and the insulating film, and includes a separator element formed so as to be in contact with the drain region and the conductive layer.

이 장치의 바람직한 실시예에 있어서, 상기 도전막은, 실리사이드막이다. In a preferred embodiment of the device, wherein the conductive layer is a silicide layer.

이 장치의 바람직한 실시예에 있어서, 상기 실리사이드막은, TiSi 2 막이다. In a preferred embodiment of the device is, the silicide film, TiSi 2 film.

이 장치의 바람직한 실시예에 있어서, 상기 소자 격리막은, 필드산화막이다. In a preferred embodiment of the device, the separator device is a field oxide film.

이 장치의 바람직한 실시예에 있어서, 상기 소이 트랜지스터는, 상기 게이트 전극 양측에 형성된 게이트 스페이서를 더 포함한다. In a preferred embodiment of the device, wherein the SOI transistor further comprises a gate spacer formed on the gate electrode side.

이 장치의 바람직한 실시예에 있어서, 상기 소오스 영역 및 드레인 영역은, 상기 채널 영역과 접하도록 형성된 저농도의 소오스 영역 및 드레인 영역과; In a preferred embodiment of the device, the source region and a drain region, a source region and a drain region of low concentration it is formed so as to be in contact with the channel region; 상기 저농도의 소오스 영역 및 드레인 영역의 각각의 일 측에 형성된 고농도의 소오스 영역 및 드레인 영역을 포함한다. It includes a high-concentration source region and a drain region formed in each of one side of a source region and a drain region of the low concentration.

상술한 목적을 달성하기 위한 본 발명에 의하면, 소이 트랜지스터의 제조 방법은, 일 반도체 기판의 제 1 면 상에 선택적으로 소자 격리막을 형성하는 단계와; According to the present invention for achieving the above object, the manufacturing method of the SOI transistor, the method comprising: selectively forming an element separation films on a first surface of a semiconductor substrate; 상기 소자 격리막이 형성되지 않은 상기 일 반도체 기판의 제 1 면 상에 실리사이드막을 형성하는 단계와; Forming a silicide film on the first surface of the one semiconductor substrate where the element separation films are not formed; 상기 실리사이드막을 포함하여 상기 소자 격리막 상에 절연막을 형성하되, 평탄한 상부 표면을 갖도록 형성하는 단계와; The method comprising, but including the silicide film forming the insulating film on the element separation films, formed to have a planar top surface; 상기 절연막 상에 다른 반도체 기판을 본딩시키는 단계와; The step of bonding the different semiconductor substrate on the insulating film and; 상기 일 반도체 기판의 제 2 면을 폴리싱 식각 하여 그 두께를 줄이는 단계와; And the one-step polishing by etching the second surface of the semiconductor substrate to reduce the thickness thereof; 상기 일 반도체 기판의 제 2 면 상에 게이트 산화막을 형성하는 단계와; And forming a gate oxide film on a second surface of the one semiconductor substrate; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on said gate oxide film; 상기 게이트 전극 양측의 상기 일 반도체 기판 내에 상기 실리사이드막 및 상기 소자 격리막과 각각 접하도록 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다. And forming a source region and a drain region respectively so as to contact with the silicide film and the element separation films in the semiconductor substrate, one of the gate electrode side.

이 방법의 바람직한 실시예에 있어서, 상기 게이트 전극 하부의 상기 소오스 영역과 드레인 영역 사이의 상기 일 반도체 기판은, 채널 영역으로 작용한다. In a preferred embodiment of the method, wherein the semiconductor substrate between the gate electrode wherein the source region and the drain region of the bottom is, functions as a channel region.

이 방법의 바람직한 실시예에 있어서, 상기 소자 격리막은, 필드산화막이다. In a preferred embodiment of the method, the separator element is a field oxide film.

이 방법의 바람직한 실시예에 있어서, 상기 실리사이드막은, 상기 소오스 영역과 드레인 영역 사이에 모인 홀(hole)을 유출시켜 상기 소오스 영역에서 재결합 되도록 한다. In a preferred embodiment of the method, to the outlet hole (hole) assembled between the silicide film, the source region and the drain region so that the recombination in the source region.

이 방법의 바람직한 실시예에 있어서, 상기 실리사이드막은, TiSi 2 막이다. In a preferred embodiment of the method is, the silicide film, TiSi 2 film.

이 방법의 바람직한 실시예에 있어서, 상기 폴리싱 식각 단계는, CMP 공정으로 수행된다. In a preferred embodiment of the method, the polishing etching step is performed by the CMP process.

이 방법의 바람직한 실시예에 있어서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측의 상기 일 반도체 기판 상에 저농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 저농도의 소오스 영역 및 드레인 영역을 형성하는 단계와; In a preferred embodiment of the method, the steps of the gate electrode a source region and a drain region of the work by implanting low-concentration impurity ions into the semiconductor substrate at a low concentration in the a semiconductor substrate on both sides to form the source region and the drain region forming and; 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계와; And forming gate spacers on both sides of the gate electrode; 상기 게이트 스페이서 양측의 상기 일 반도체 기판 상에 고농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 상기 저농도의 소오스 영역 및 드레인 영역과 접하도록 고농도의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다. Injecting a high concentration impurity ion on said semiconductor substrate, one either side of the gate spacers and forming a high-concentration source region and a drain region in contact with a source region and a drain region of the low concentration in said one semiconductor substrate.

(작용) (Action)

본 발명에 의한 소이 트랜지스터 및 그의 제조 방법은 소오스 영역 하부에 선택적으로 실리사이드막을 형성함으로써 소이 트랜지스터의 플로팅 바디 효과를 억제한다. SOI transistor and a method of manufacturing the same according to the present invention suppresses the floating body effect of SOI transistors by forming a silicide film selectively on a lower source region.

(실시예) (Example)

도 1을 참조하면, 본 발명의 실시예에 따른 신규한 소이 트랜지스터는, 반도체 기판(20) 상에 절연막(18)을 사이에 두고 형성된 반도체 물질층(10)과, 상기 반도체 물질층(10) 내에 형성된 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과, 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b) 사이에 형성된 채널 영역(27)과, 상기 소오스 영역(24a, 26a) 하부에 형성된 실리사이드막(16)과, 상기 드레인 영역(24b, 26b) 하부에 형성된 필드산화막(12)을 포함한다. 1, a novel SOI transistor according to the embodiment of the present invention, the semiconductor substrate 20 placed on an insulating film (18) layer of semiconductor material (10) formed onto the said layer of semiconductor material (10) a source region formed in the (24a, 26a) and drain region (24b, 26b) and said source region (24a, 26a) and drain region (24b, 26b), a channel formed between the region 27 and the source region (24a , 26a) comprises a silicide film 16, a field oxide film 12 formed on the lower the drain region (24b, 26b) formed at the bottom. 이러한 반도체 장치에 의해서, 충격 이온화에 의해 상기 채널 영역(27)에 모이는 홀(hole)들이 상기 실리사이드막(16)을 통해 유출되어 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 함으로써 플로팅 바디 효과를 억제할 수 있다. These by a semiconductor device, by the impact ionization hole (hole), which collects in the channel region 27 to flow out through the silicide film 16 is effectively a floating body effect by allowing recombination in the source region (24a, 26a) It can be suppressed.

이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, with reference to FIG. 1 to FIG. 6, a description will be given of an embodiment of the present invention;

도 1은 본 발명의 실시예에 따른 소이 트랜지스터의 구조를 보여주는 단면도이다. 1 is a cross-sectional view showing a structure of an SOI transistor according to an embodiment of the invention.

도 1을 참조하면, 소이 NMOS 트랜지스터는, 핸들 웨이퍼(handle wafer)인 반도체 기판(20)과, 반도체 물질층(10)과, 게이트 전극(22)과, 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과, 채널 영역(27)과, 도전막(16)과, 소자 격리막(12)을 포함하여 구성된다. 1, the SOI NMOS transistor, the handle wafer (handle wafer) of the semiconductor substrate 20 and the semiconductor material layer 10, a gate electrode 22, a source region (24a, 26a) and a drain region (24b, 26b) and is constituted by a channel region 27 and the conductive film 16 and the element separation films 12.

상기 반도체 물질층(10)은, 상기 반도체 기판(20) 상에 절연막(18)을 사이에 두고 형성되어 있고, 상기 게이트 전극(22)은, 상기 반도체 물질층(10) 상에 게이트 산화막(21)을 사이에 두고 형성되어 있다. The layer of semiconductor material 10, is formed across the insulating film 18 on the semiconductor substrate 20, the gate electrode 22, on the semiconductor material layer 10, a gate oxide film (21 ) it is formed across the.

이때, 상기 반도체 기판(20)은 n형 또는 p형으로 형성되며, 상기 반도체 물질층(10)은, 상기 NMOS 트랜지스터의 경우 p형으로 형성된다. In this case, the semiconductor substrate 20 is formed of n-type or p-type, the semiconductor material layer 10 is, in the case of the NMOS transistor are formed in a p-type. 그리고, 상기 절연막(18)은, 소이 기판의 베리드 산화막(buried oxide)으로 작용한다. In addition, the insulating film 18, functions as a buried oxide film (buried oxide) of the SOI substrate.

상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)은, 상기 게이트 전극(22) 양측 하부의 상기 반도체 물질층(10) 내에 형성되어 있다. The source region (24a, 26a) and drain region (24b, 26b) is formed in the gate electrode 22 of the semiconductor materials of both the lower layer 10.

이때, 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)은, 일반적으로 잘 알려진 LDD(Lightly Doped Drain) 구조로 형성될 수 있다. At this time, the source region (24a, 26a) and drain region (24b, 26b) is, in general be formed from a well-known LDD (Lightly Doped Drain) structure. 즉, 상기 채널 영역(27)과 직접 접하도록 형성된 n-형 소오스 영역(24a) 및 드레인 영역(24b)과, 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b)의 각각의 일 측에 형성된 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 포함하도록 형성할 수 있다. That is, each of the one side of the n- type source region (24a) and a drain region (24b), and the n- type source region (24a) and a drain region (24b) formed so as to directly contact with the channel region 27 can be formed to cover the formed n + type source region (26a) and a drain region (26b).

상기 LDD 구조의 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)을 형성하는 경우, 상기 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 형성하기 위해 상기 게이트 전극(22) 양측벽에 게이트 스페이서(25)를 더 형성하게 된다. In the case of forming a source region (24a, 26a) and drain region (24b, 26b) of the LDD structure, the gate electrode 22 side walls to form the n + type source region (26a) and a drain region (26b) a is further formed on the gate spacer 25.

상기 채널 영역(27)은, 상기 게이트 전극(22) 하부의 상기 반도체 물질층(10) 내에 상기 소오스 영역(24a, 26a) 및 드레인 영역(24b, 26b)과 접하도록 형성되어 있다. The channel region 27, and into the gate electrode 22, the layer of semiconductor material 10 of the lower portion is formed so as to be in contact with the source region (24a, 26a) and drain region (24b, 26b). 즉, 상기 소오스 영역(24a, 26a)과 드레인 영역(24b, 26b) 사이의 p형 반도체 물질층(10)으로 형성된다. That is, it is formed in a p-type semiconductor material layer 10 between the source region (24a, 26a) and drain region (24b, 26b).

상기 도전막(16)은, 상기 반도체 물질층(10)과 상기 절연막(18) 사이에 형성되어 있되, 상기 소오스 영역(24a, 26a)과, 상기 채널 영역(27)의 일부와 접하도록 형성되어 있다. The conductive film 16, a capping formed between the layer of semiconductor material 10 and the insulating film 18, is formed so as to be in contact with a portion of the source region (24a, 26a) and the channel region 27 have. 그리하여, 충격 이온화에 의해 발생되어 상기 채널 영역(27)에 모인 홀들이 상기 도전막(16)을 통해 유출되어 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 한다. Thus, generated by the impact ionization collected in the channel region 27 to the outlet hole through said conductive film 16, so that the recombination efficiently in the source region (24a, 26a).

이때, 상기 도전막(16)은, TiSi 2 등의 내열 금속 실리사이드막(16)이다. At this time, the conductive layer 16 is a refractory metal silicide film 16, such as TiSi 2.

상기 소자 격리막(12)은, 상기 반도체 물질층(10)과 상기 절연막(18) 사이에 형성되어 있되, 상기 드레인 영역(24b, 26b) 및 상기 도전막(16)과 접하도록 형성되어 있다. The element separation films 12 are formed between the semiconductor material a capping layer 10 and the insulating film 18 is formed so as to be in contact with the drain region (24b, 26b) and the conductive layer (16).

상술한 바와 같은 소이 트랜지스터의 제조 방법은 다음과 같다. Method of manufacturing a SOI transistor as described above is as follows.

도 2를 참조하면, 본 발명의 실시예에 따른 소이 NMOS 트랜지스터의 제조 방법은 먼저, 일 반도체 기판(10)의 일 면 상에 선택적으로 소자 격리막(12)인 필드산화막(12)을 형성한다. 2, the manufacturing method of the SOI NMOS transistor according to an embodiment of the present invention, first, one to form a field oxide film 12 is selectively element separation films 12 on the surface one of the semiconductor substrate 10.

이때, 상기 필드산화막(12)은, 이 분야에서 잘 알려진 LOCOS(LOCal Oxidation of Silicon) 방법으로 형성된다. In this case, the field oxide film 12 is formed in a well-known LOCOS (LOCal Oxidation of Silicon) method in the art.

다음, 상기 필드산화막(12)을 포함하여 상기 일 반도체 기판(10)의 일 면 상에 Ti 막(14)과 같은 내열 금속막(refractory metal layer)을 형성한다. To form the following, a heat-resistant metal film (refractory metal layer), such as a Ti film 14, including the field oxide film 12 on the one side of the one semiconductor substrate (10).

그리고, 도 3에 있어서, 상기 Ti 막(14)을 열처리하여 상기 필드산화막(12)이 형성되지 않은 상기 일 반도체 기판(10) 상에 선택적으로 TiSi 2 실리사이드막(16)이 형성되도록 하고, 상기 TiSi 2 실리사이드막(16)이 형성되지 않은 영역 즉, 필드산화막(12) 상의 미반응 금속막을 제거한다. And, in FIG. 3, by annealing the Ti film 14 and to be selectively TiSi 2 silicide film 16 is formed on the field oxide film 12 is the one the semiconductor substrate 10 is not formed, the TiSi 2 silicide non-film 16 is not formed in the area that is to remove the unreacted metal film on the field oxide film 12.

상기 TiSi 2 실리사이드막(16)을 포함하여 상기 필드산화막(12) 상에 절연막(18) 예를 들어, 저온 산화막을 형성한다. The TiSi 2, including a silicide film 16 for insulating film 18, for example, on the field oxide film 12, thereby forming a low temperature oxide. 이때, 상기 절연막(18)은, 소이 기판의 베리드 산화막으로서 평탄한 상부 표면을 갖도록 형성된다. In this case, the insulating film 18 is formed to have a planar top surface of a buried oxide film of the SOI substrate.

이어서, 도 4를 참조하면, 상기 절연막(18) 상에 다른 반도체 기판(20)을 본딩(bonding) 시켜 상기 일 반도체 기판(10)과 결합시킨다. Subsequently, 4, by bonding (bonding), the other semiconductor substrate 20 on the insulating film (18) is coupled with the one semiconductor substrate (10). 이때, 상기 본딩 후의 열처리는 상기 TiSi 2 실리사이드막(16)의 열화를 방지하기 위해 저온에서 수행되도록 한다. At this time, the heat treatment after the bonding is to be performed at a low temperature to prevent deterioration of the TiSi 2 silicide film (16).

도 5에 있어서, 상기 일 반도체 기판(10)의 다른 면을 그라인딩(grinding) 및 CMP(Chemical Mechanical Polishing) 공정 등의 폴리싱(polighing) 식각 방법으로 식각 하여 상기 일 반도체 기판(10)의 두께가 원하는 두께가 되도록 한다. 5, the other side of the one semiconductor substrate 10, the grinding (grinding) and CMP (Chemical Mechanical Polishing) process, such as polishing (polighing) by etching with an etching method the thickness of the one semiconductor substrate 10, any of the such that the thickness.

그리고, 상기 일 반도체 기판(10)의 다른 면 상에 게이트 산화막(21) 및 게이트 전극(22)을 형성한다. And, a gate oxide film 21 and gate electrode 22 on the other side of the one semiconductor substrate (10).

상기 게이트 전극(22) 양측의 상기 일 반도체 기판(10) 상에 저농도 n형 불순물 이온을 주입하여 n-형 소오스 영역(24a) 및 드레인 영역(24b)을 형성하되, 상기 n-형 소오스 영역(24a)은 상기 TiSi 2 실리사이드막(16)과 접하고, 상기 n-형 드레인 영역(24b)은 상기 필드산화막(12)과 접하도록 형성한다. The gate electrode 22, but by implanting the lightly doped n-type impurity ion on said one semiconductor substrate 10 on both sides form the n- type source region (24a) and a drain region (24b), the n- type source region ( 24a) is formed so as to be in contact with the silicide TiSi 2 film 16 and in contact with the n- type drain region (24b) is the field oxide film 12.

이때, 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b) 사이의 p형 영역은 채널 영역(27)으로 작용한다. At this time, p-type region between the n- type source region (24a) and a drain region (24b) serves as a channel region 27.

마지막으로, 상기 게이트 전극(22)의 양측벽에 게이트 스페이서(25)를 형성하고, 상기 게이트 스페이서(25) 양측의 상기 일 반도체 기판(10) 상에 고농도 n형 불순물 이온을 주입하여 상기 n-형 소오스 영역(24a) 및 드레인 영역(24b)의 각각의 일 측에 n+형 소오스 영역(26a) 및 드레인 영역(26b)을 형성하면 도 6에 도시된 바와 같이, 소이 NMOS 트랜지스터가 형성된다. Finally, the side walls of the gate electrode 22 to form a gate spacer 25, and the gate spacer 25 by implanting high-concentration n-type impurity ion on said one semiconductor substrate 10 on both sides of the n- If the type forming a source region (24a) and a drain region (24b) n + type source region (26a) and a drain region (26b) on each one side of, as shown in Figure 6, to form the SOI NMOS transistor.

상술한 바와 같은 소이 NMOS 트랜지스터는, 충격 이온화에 의해 발생되어 상기 채널 영역(27)에 모이는 홀들이 효과적으로 상기 소오스 영역(24a, 26a)에서 재결합 되도록 한다. SOI NMOS transistors as described above, is caused by impact ionization so that they effectively recombine in the source region (24a, 26a) collects in the hole and the channel region (27).

이것은 상기 채널 영역(27)과 소오스 영역(24a, 26a)에 대한 pn 접합의 장벽 높이(barrier height) 보다 상기 채널 영역(27)에 대한 TiSi 2 실리사이드막(16)의 장벽 높이가 상대적으로 낮고, 상기 TiSi 2 실리사이드막(16)과 상기 소오스 영역(24a, 26a)이 옴성 접촉(ohmic contact)으로 형성되어 있기 때문에 상기 채널 영역(27) 내의 홀들이 효과적으로 제거되도록 한다. This is a low barrier height of the TiSi 2 silicide film 16 on the channel region 27 than the barrier height (barrier height) of the pn junction on the channel region 27 and source region (24a, 26a) relatively, so that their holes in the channel region 27 is effectively eliminated because the TiSi 2 silicide film 16 and the source region (24a, 26a) is formed in contact omseong (ohmic contact). 즉, 상기 소오스 영역(24a, 26a)에서 재결합됨과 아울러, 상기 TiSi 2 실리사이드막(16)에서 상기 n+형 소오스 영역(26a)으로 흐르도록 한다. That is, as soon recombined in the source region (24a, 26a) as well, and in the TiSi 2 silicide film (16) to flow into the n + type source region (26a).

본 발명은 소오스 영역 하부에 실리사이드막을 형성함으로써 충격 이온화에 의해 채널 영역에 쌓이는 홀들이 효과적으로 소오스 영역에서 재결합되거나 소오스 영역으로 흐르도록 할 수 있고, 따라서 플로팅 바디 효과를 억제할 수 있다. The present invention can be recombined in the source region to the lower source region accumulated in the channel region by impact ionization, by forming a silicide film or the holes are effectively flows in the source region, and therefore it is possible to suppress the floating body effect. 또한, 부가적인 불순물 영역을 형성하지 않음으로써 공정을 단순화시킬 수 있고, 칩의 크기를 줄일 수 있는 효과가 있다. In addition, it is possible to simplify the process by not forming an additional impurity region, there is an effect that it is possible to reduce the size of the chip.

Claims (13)

  1. 반도체 기판 상에 절연막을 사이에 두고 형성된 반도체 물질층(semiconductor material layer)과; Semiconductor material which is formed through an insulating film on a semiconductor substrate layer (semiconductor material layer) and;
    상기 반도체 물질층 상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과; A gate electrode formed through the gate oxide film on said semiconductor material layer;
    상기 게이트 전극 양측 하부의 상기 반도체 물질층 내에 형성된 소오스 영역 및 드레인 영역과; The gate electrode a source region and a drain region formed in the lower portion on both sides of the layer of semiconductor material and;
    상기 게이트 전극 하부의 상기 반도체 물질층 내에 형성되어 있되, 상기 소오스 영역 및 드레인 영역과 접하도록(abutting) 형성된 채널 영역과; Itdoe is formed in the gate electrode lower part of the layer of semiconductor material, the source region and the drain region and (abutting) so as to be in contact with the channel region formed;
    상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 소오스 영역 및 상기 채널 영역의 일부와 접하도록 형성되어, 상기 채널 영역에 모인 홀을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 도전막과; Itdoe is formed between the layer of semiconductor material and the insulating film, it is formed so as to be in contact with a portion of the source region and the channel region, to an outlet hole collected in the channel region and the conductive film such that the recombination at the source region;
    상기 반도체 물질층과 상기 절연막 사이에 형성되어 있되, 상기 드레인 영역 및 상기 도전막과 접하도록 형성된 소자 격리막을 포함하는 소이 트랜지스터. Itdoe is formed between the layer of semiconductor material and the insulating film, Soy transistor comprising a separator element formed so as to be in contact with the drain region and the conductive layer.
  2. 제 1 항에 있어서, According to claim 1,
    상기 도전막은, 실리사이드막인 소이 트랜지스터. Wherein the conductive layer, the silicide film SOI transistors.
  3. 제 1 항에 있어서, According to claim 1,
    상기 실리사이드막은, TiSi 2 막인 소이 트랜지스터. The silicide film, TiSi 2 membrane SOI transistor.
  4. 제 1 항에 있어서, According to claim 1,
    상기 소자 격리막은, 필드산화막인 소이 트랜지스터. The device separators, Soy transistor is a field oxide film.
  5. 제 1 항에 있어서, According to claim 1,
    상기 소이 트랜지스터는, 상기 게이트 전극 양측에 형성된 게이트 스페이서를 더 포함하는 소이 트랜지스터. The SOI transistor, the SOI transistor further includes a gate spacer formed on the gate electrode side.
  6. 제 1 항에 있어서, According to claim 1,
    상기 소오스 영역 및 드레인 영역은, 상기 채널 영역과 접하도록 형성된 저농도의 소오스 영역 및 드레인 영역과; The source region and a drain region, a source region and a drain region of low concentration are formed so as to be in contact with the channel region;
    상기 저농도의 소오스 영역 및 드레인 영역의 각각의 일 측에 형성된 고농도의 소오스 영역 및 드레인 영역을 포함하는 소이 트랜지스터. SOI transistor including a high-concentration source region and a drain region formed in each of one side of a source region and a drain region of the low concentration.
  7. 일 반도체 기판의 제 1 면 상에 선택적으로 소자 격리막을 형성하는 단계와; Comprising the steps of: selectively forming an element separation films on the first surface of the semiconductor substrate;
    상기 소자 격리막이 형성되지 않은 상기 일 반도체 기판의 제 1 면 상에 실리사이드막을 형성하는 단계와; Forming a silicide film on the first surface of the one semiconductor substrate where the element separation films are not formed;
    상기 실리사이드막을 포함하여 상기 소자 격리막 상에 절연막을 형성하되, 평탄한 상부 표면을 갖도록 형성하는 단계와; The method comprising, but including the silicide film forming the insulating film on the element separation films, formed to have a planar top surface;
    상기 절연막 상에 다른 반도체 기판을 본딩시키는 단계와; The step of bonding the different semiconductor substrate on the insulating film and;
    상기 일 반도체 기판의 제 2 면을 폴리싱 식각 하여 그 두께를 줄이는 단계와; And the one-step polishing by etching the second surface of the semiconductor substrate to reduce the thickness thereof;
    상기 일 반도체 기판의 제 2 면 상에 게이트 산화막을 형성하는 단계와; And forming a gate oxide film on a second surface of the one semiconductor substrate;
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on said gate oxide film;
    상기 게이트 전극 양측의 상기 일 반도체 기판 내에 상기 실리사이드막 및 상기 소자 격리막과 각각 접하도록 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 소이 트랜지스터의 제조 방법. Method of producing a SOI transistor and forming a source region and a drain region respectively so as to contact with the silicide film and the element separation films in the semiconductor substrate, one of the gate electrode side.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 게이트 전극 하부의 상기 소오스 영역과 드레인 영역 사이의 상기 일 반도체 기판은, 채널 영역으로 작용하는 소이 트랜지스터의 제조 방법. Method of producing a SOI transistors serving as the one semiconductor substrate, a channel region between the gate electrode wherein the source region and the drain region of the bottom.
  9. 제 7 항에 있어서, The method of claim 7,
    상기 소자 격리막은, 필드산화막인 소이 트랜지스터의 제조 방법. The device separators, a method of producing a SOI transistor field oxide film.
  10. 제 7 항에 있어서, The method of claim 7,
    상기 실리사이드막은, 상기 소오스 영역과 드레인 영역 사이에 모인 홀(hole)을 유출시켜 상기 소오스 영역에서 재결합 되도록 하는 소이 트랜지스터의 제조 방법. By distilling off a hole (hole) assembled between the silicide film, the source region and the drain region of the SOI transistor, which method to be recombined in the source region.
  11. 제 7 항에 있어서, The method of claim 7,
    상기 실리사이드막은, TiSi 2 막인 소이 트랜지스터의 제조 방법. The silicide film, TiSi 2 method for producing a membrane SOI transistor.
  12. 제 7 항에 있어서, The method of claim 7,
    상기 폴리싱 식각 단계는, CMP 공정으로 수행되는 소이 트랜지스터의 제조 방법. Method of producing a SOI transistor in which the etching step polishing is performed in the CMP process.
  13. 제 7 항에 있어서, The method of claim 7,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측의 상기 일 반도체 기판 상에 저농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 저농도의 소오스 영역 및 드레인 영역을 형성하는 단계와; The method includes the steps of injecting a low-concentration impurity ions on the semiconductor substrate, one either side of the gate electrode to form a lightly doped source region and a drain region of a semiconductor substrate in the forming the source region and the drain region;
    상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계와; And forming gate spacers on both sides of the gate electrode;
    상기 게이트 스페이서 양측의 상기 일 반도체 기판 상에 고농도 불순물 이온을 주입하여 상기 일 반도체 기판 내에 상기 저농도의 소오스 영역 및 드레인 영역과 접하도록 고농도의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 소이 트랜지스터의 제조 방법. Injecting a high concentration impurity ion on said one semiconductor substrate, the gate spacers on both sides of the SOI transistor, which comprises forming a high-concentration source region and a drain region in contact with a source region and a drain region of the low concentration in said one semiconductor substrate method.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924644B2 (en) 2008-01-03 2011-04-12 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor memory cell array and method of operating the same
US7944759B2 (en) 2007-10-10 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
US8039325B2 (en) 2008-12-18 2011-10-18 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having capacitorless one-transistor memory cell
US8054693B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same
US8134202B2 (en) 2008-05-06 2012-03-13 Samsung Electronics Co., Ltd. Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3408762B2 (en) * 1998-12-03 2003-05-19 シャープ株式会社 Semiconductor device and manufacturing method thereof Soi structure
US6166420A (en) * 2000-03-16 2000-12-26 International Business Machines Corporation Method and structure of high and low K buried oxide for SoI technology
US6525381B1 (en) 2000-03-31 2003-02-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using shallow-doped source, and method
US6373103B1 (en) 2000-03-31 2002-04-16 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using additional drain-side spacer, and method
US6441434B1 (en) 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
JP2002185008A (en) * 2000-12-19 2002-06-28 Hitachi Ltd Thin film transistor
US6441435B1 (en) 2001-01-31 2002-08-27 Advanced Micro Devices, Inc. SOI device with wrap-around contact to underside of body, and method of making
US6538284B1 (en) 2001-02-02 2003-03-25 Advanced Micro Devices, Inc. SOI device with body recombination region, and method
US6774436B1 (en) * 2001-07-05 2004-08-10 Advanced Micro Devices, Inc. SOI MOSFET with asymmetrical source/body and drain/body junctions
JP2004311903A (en) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd Semiconductor device and manufacturing method
KR100485910B1 (en) * 2003-06-20 2005-04-29 삼성전자주식회사 Mos fet for high voltage and method for fabricating the same
US8110470B2 (en) * 2009-08-31 2012-02-07 Globalfoundries Singapore Pte. Ltd. Asymmetrical transistor device and method of fabrication

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396933A (en) * 1971-06-18 1983-08-02 International Business Machines Corporation Dielectrically isolated semiconductor devices
JPS6072243A (en) * 1983-09-28 1985-04-24 Matsushita Electric Ind Co Ltd Semiconductor ic device
US4974041A (en) * 1986-08-25 1990-11-27 Hughes Aircraft Company Integrated circuit structure with multiple common planes and method of forming the same
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5215931A (en) * 1989-06-13 1993-06-01 Texas Instruments Incorporated Method of making extended body contact for semiconductor over insulator transistor
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5278102A (en) * 1990-08-18 1994-01-11 Fujitsu Limited SOI device and a fabrication process thereof
JPH0824193B2 (en) * 1990-10-16 1996-03-06 セイコー電子工業株式会社 Method of manufacturing a plate type light valve driving semiconductor device
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
US5308779A (en) * 1991-03-28 1994-05-03 Honeywell Inc. Method of making high mobility integrated drivers for active matrix displays
EP0510667B1 (en) * 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
JP2785918B2 (en) * 1991-07-25 1998-08-13 ローム株式会社 Method of manufacturing a semiconductor device having a grown layer on the insulating layer
JP3058954B2 (en) * 1991-09-24 2000-07-04 ローム株式会社 Method of manufacturing a semiconductor device having a grown layer on the insulating layer
EP0537677B1 (en) * 1991-10-16 1998-08-19 Sony Corporation Method of forming an SOI structure with a DRAM
US5145802A (en) * 1991-11-12 1992-09-08 United Technologies Corporation Method of making SOI circuit with buried connectors
JP3092761B2 (en) * 1991-12-02 2000-09-25 キヤノン株式会社 An image display device and manufacturing method thereof
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
US5317181A (en) * 1992-09-10 1994-05-31 United Technologies Corporation Alternative body contact for fully-depleted silicon-on-insulator transistors
JP3221766B2 (en) * 1993-04-23 2001-10-22 三菱電機株式会社 A method of manufacturing a field effect transistor
JP3247801B2 (en) * 1993-07-27 2002-01-21 三菱電機株式会社 Semiconductor device having a Soi structure
JPH07211916A (en) * 1994-01-19 1995-08-11 Sony Corp Transistor element and its manufacture
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5449642A (en) * 1994-04-14 1995-09-12 Duke University Method of forming metal-disilicide layers and contacts
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
KR960042942A (en) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 Semiconductor Device Forming Method
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5637514A (en) * 1995-10-18 1997-06-10 Micron Technology, Inc. Method of forming a field effect transistor
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US5681761A (en) * 1995-12-28 1997-10-28 Philips Electronics North America Corporation Microwave power SOI-MOSFET with high conductivity metal gate
US5670389A (en) * 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
JP3382840B2 (en) * 1997-05-23 2003-03-04 シャープ株式会社 A method of manufacturing a semiconductor device
KR100246602B1 (en) * 1997-07-31 2000-03-15 정선종 A mosfet and method for fabricating the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
US7944759B2 (en) 2007-10-10 2011-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor
US7924644B2 (en) 2008-01-03 2011-04-12 Samsung Electronics Co., Ltd. Semiconductor memory device including floating body transistor memory cell array and method of operating the same
US8134202B2 (en) 2008-05-06 2012-03-13 Samsung Electronics Co., Ltd. Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics
US8054693B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same
US8039325B2 (en) 2008-12-18 2011-10-18 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having capacitorless one-transistor memory cell

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