JP2004311903A - 半導体装置及び製造方法 - Google Patents
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Abstract
【目的】集積度を悪化せしめることなく基板浮遊効果を抑える半導体装置及び製造方法を提供する。
【構成】絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置であり、該ＭＯＳＦＥＴ素子は、ソース領域と、該ソース領域に対向するドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたボディ領域と、該ボディ領域の表面近傍に形成されて該ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、該ボディ領域及び該ソース領域に接する、該ボディ領域と同一の導電型で且つ該ボディ領域よりも高濃度の吸い出し領域を含む。本発明による製造方法は、かかる吸い出し領域をイオン注入法を用いることよりソース領域側に形成する。
【選択図】 図１
【構成】絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置であり、該ＭＯＳＦＥＴ素子は、ソース領域と、該ソース領域に対向するドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたボディ領域と、該ボディ領域の表面近傍に形成されて該ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、該ボディ領域及び該ソース領域に接する、該ボディ領域と同一の導電型で且つ該ボディ領域よりも高濃度の吸い出し領域を含む。本発明による製造方法は、かかる吸い出し領域をイオン注入法を用いることよりソース領域側に形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いたＭＯＳＦＥＴは、通常のバルクＭＯＳＦＥＴに比して、ソースドレインの底面にｐｎ接合がないために寄生容量が抑えられ高速動作が可能である利点と、基板上で隣の素子と完全に分離されるためにラッチアップ等の寄生素子の誤動作が発生しない利点を有する。
【０００３】
ＳＯＩのタイプには、完全空乏型（以下、ＦＤ（Ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）型と称する）ＳＯＩと部分空乏型（以下、ＰＤ（Ｐａｒｔｉａｌｌｙ ｄｅｐｌｅｔｅｄ）型と称する）ＳＯＩの２つのタイプがある。前者は、空乏層容量がないためにゲートに電圧を印加した場合の急峻なチャネル形成が可能であること、即ち、急峻なサブスレショルド特性を有すること、及びＳＯＩ層が薄いため埋め込み酸化膜（以下、ＢＯＸ層（Ｂｕｒｉｅｄ ＯＸｉｄｅ Ｌａｙｅｒ）と称する）による短チャネル効果の抑制効果が大きいという利点を有する。
【０００４】
ところで、ＳＯＩ型の半導体素子ではシリコン層が酸化膜により基板から完全に絶縁されているために基板浮遊効果を生じる。かかる基板浮遊効果の存在は、キャリア（ｎＭＯＳ場合の電子）がドレイン近傍で衝突イオン化を誘起することで発生するホールのボディ内の滞留を招来する。かかるホール滞留はボディ電位を増大せしめ、結果的にドレイン電流を増加させることでソースドレイン耐圧を低下せしめるという問題を生じる。また、かかるボディ電位の変動は、特にアナログ回路において電圧に対する電流の変化が大きい場合に動作不良を招来する。
【０００５】
このため、ＳＯＩ型の半導体装置においては、かかる基板浮遊効果を抑えるためにボディ電位を固定する方法が採られる。このボディ電位を固定する方法としては、例えば、チャネルを形成するボディの端部に接し且つソース領域に接する吸い出し領域（ｎＭＯＳ場合のｐ＋層）をＳＯＩ層に平面的に設けることでかかる滞留ホールを吸い出し、ボディ電位の上昇を防ぐ方法が知られている。
【０００６】
【発明が解決しようとする課題】
しかし、かかる方法では、ソース領域に隣接して吸い出し領域を形成する必要があり集積度の悪化を生じる。かかる集積度の悪化は、ゲート幅を０．２μｍ程度にまで集積するＬＳＩにおいては大きな不利となる。この点、特許文献１に開示される半導体装置においては、該吸い出し領域をソース及びドレイン下に重層的に設けることで、集積度の悪化を回避し得るとしている。しかし、かかる装置では、ＭＯＳＦＥＴを作成するシリコン層が厚い場合、即ちＰＤ型ＳＯＩにおいて実現可能であるものの、ＦＤ型ＳＯＩにおいては実現が困難であるという問題がある。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、集積度を悪化せしめることなく基板浮遊効果を抑える半導体装置及び製造方法を提供することである。
【０００８】
【特許文献１】
特開平３−９４４７１号公報
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置であり、該ＭＯＳＦＥＴ素子は、ソース領域と、該ソース領域に対向するドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたボディ領域と、該ボディ領域の表面近傍に形成されて該ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、該ボディ領域及び該ソース領域に接する、該ボディ領域と同一の導電型で且つ該ボディ領域よりも高濃度の吸い出し領域を含むことを特徴とする。
【００１０】
本発明による半導体装置の製造方法は、かかる吸い出し領域を、該ドレイン領域側を遮蔽するマスクを施してイオン注入することにより該ソース領域側にのみに形成することを特徴とする。
【００１１】
【発明の実施の形態】
本発明の実施例について添付の図面を参照して詳細に説明する。
＜第１の実施例＞
図１は本発明による半導体装置の第１の実施例における断面図を示している。本図では、半導体装置１に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置１は１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００１２】
半導体装置１は、Ｓｉ基板１０上に配置されたＢＯＸ層２０の上に配置されるボディ領域、即ちＳＯＩ層３０と、予めのＳＯＩ層にイオン注入することにより形成されたソース領域７０と、予めのＳＯＩ層にイオン注入することより形成されたドレイン領域７２と、ＳＯＩ層３０上に積層されたゲート酸化膜４０の上に配置されるポリシリコン膜５０のゲート領域とからなることでＭＯＳＦＥＴを構成する。該ＭＯＳＦＥＴ構成はｐＭＯＳ型であってもｎＭＯＳ型であっても良い。ＳＯＩ層３０の厚さは、例えば０．０５μｍである。
【００１３】
ソース領域７０の上部にサリサイド膜８０Ａ及びコンタクトメタル８６Ａが順に配置されることでソース領域７０と外部との電流路が与えられる。ドレイン領域７２の上部にサリサイド膜８０Ｂ及びコンタクトメタル８６Ｂが順に配置されることでドレイン領域７２と外部との電流路を与えられる。ポリシリコン領域５０の上部には、順にサリサイド膜８２及びコンタクトメタル（図示せず）が配置され、ポリシリコン領域５０に対する外部からの電圧印加を可能とすることでゲート電極が形成される。ポリシリコン領域５０の両側のゲート酸化膜４０上にはサイドウォールスペーサ６０Ａ及び６０Ｂが配置される。
【００１４】
エクステンション領域７１Ａ及び７１Ｂが、サイドウォールスペーサ６０Ａ及び６０Ｂのゲート酸化膜４０を隔てた下方近傍に配置される。エクステンション領域７１Ａ及び７１Ｂは、短チャネル効果を抑止するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を構成する。
ＳＯＩ層３０を挟むソース領域７０及びドレイン領域７２の両端には素子分離膜４９Ａ及び４９Ｂが配置され、半導体装置１に含まれる他の素子（図示せず）との分離を果たす。また、以上の各層の上には保護層としてＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）８４が配置される。
【００１５】
吸い出し領域７３がソース領域７０及びボディ領域３０のみに接してＳＯＩ層３０に突出するように配置される。吸い出し領域７３は、サリサイド膜８０Ａに直接に接合することはない。また、吸い出し領域７３の厚さは、ＳＯＩ層３０の厚さに比してより薄くして好ましくはソース領域７０のＢＯＸ層２０近傍の下部から伸長するように形成される。これにより、ＳＯＩ層３０におけるＬＤＤ領域の形成或いは導電チャネルの形成を阻害しないようにする。吸い出し領域７３の厚さは、例えば、膜厚０．０５μｍのＳＯＩ層３０に対して０．０２５μｍの厚さとする。吸い出し領域７３は、ボディ領域と同一の導電型（ｐ型又はｎ型）で且つボディ領域に比してより高濃度に形成される。例えば、ｎＭＯＳの場合には、ｐ−領域のボディ領域に対してより高濃度に不純物をドープしたｐ＋領域に形成される。
【００１６】
以上の構成におけるキャリアの挙動について、本半導体装置１がｎＭＯＳ型半導体であるとして説明する。この場合、ｎ＋領域であるソース領域７０からｐ−領域のＳＯＩ層３０のチャネル形成部分に電子がドリフトし、ｎ＋領域であるドレイン領域７２に抜ける。この時、一部の電子がドレイン領域７２との障壁に衝突してイオン化を誘起し、ホールを発生せしめる。
【００１７】
かかるホールは、通常ではＳＯＩ層３０のｐ−領域とソース領域７０のｎ＋領域との接合による障壁に囲まれることで排出されず滞留ホールとなる。しかし、本構成においては、ｐ−領域であるＳＯＩ層３０からｐ＋領域である吸い出し領域７３に容易にホールが抜ける。吸い出し領域７３に抜けたホールは、更に、ｎ＋領域であるソース領域７２に抜け、拡散或いは電子と再結合することで消滅する。これは、ｐ＋領域である吸い出し領域７３とｎ＋領域であるソース領域７０のとの間の接合におけるトンネル効果によりホールがソース領域７０に移動することにより実現される。かかるトンネル効果の発生は、ｐ＋領域とｎ＋領域との接合により形成される急峻なポテンシャル変化により形成される狭い空乏層の存在によりなされる。以上の滞留キャリアの挙動は、ｐＭＯＳの場合における滞留電子についても同様である。
【００１８】
図２乃至図２０は、第１の実施例における半導体装置の製造方法の各工程おける半導体装置の断面図を各々示している。
まず、図２乃至図４を参照してＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法について説明する。図２に示すように、シリコン基板１０、埋込酸化膜（ＢＯＸ層）２０及びＳＯＩ層（シリコン層）３０ａからなる基板を用意する。次に、この基板のＳＯＩ層３０ａの表面を酸化することで、ＳＯＩ層３０ａ上に図３に示す犠牲酸化膜３１を形成した後に、エッチングによりこの犠牲酸化膜３１を除去する。この結果、埋込酸化膜２０上に膜厚が０．０５μｍ程度に調整されたＳＯＩ層３０を有するＳＯＩ基板が形成される（図４）。
【００１９】
次の工程で、ＳＯＩ層３０の表面を酸化してパッド酸化膜３２を形成する（図５）。さらにこのパッド酸化膜３２の全面上にシリコン窒化膜を堆積し、フォトリソグラフィ工程によって該シリコン窒化膜上にレジスト膜（有機感光性樹脂）を塗布し露光して現像する。この結果、デバイス形成領域において図６に示す窒化膜３３が形成される。さらに酸素雰囲気下で熱処理を施すことで、窒化膜３３が被覆しない領域のＳＯＩ層３０が酸化され、フィールド酸化膜すなわち素子分離膜４９Ａ、４９Ｂが形成される（図７）。その後、窒化膜３３及びパッド酸化膜３２をエッチングで除去することで、図８に示すようにＳＯＩ層３０の表面が露出する。以上の素子分離膜４９Ａ、４９Ｂの形成方法はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）と呼ばれている。なお、本工程ではＬＯＣＯＳを採用したが、この代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などのトレンチ分離技術を採用してもよい。
【００２０】
次に、図９に示すように熱酸化法によってＳＯＩ層３０の上にゲート酸化膜４０が形成される。さらにフォトリソグラフィ工程によって図１０に示すレジスト膜４１Ａ、４１Ｂを形成し、ゲート酸化膜４０を介してＳＯＩ層３０に閾値電圧制御用の低濃度のｐ型不純物イオンを注入した後に、レジスト膜４１Ａ、４１Ｂを除去する。なお、ｐ型ＭＯＳＦＥＴを製造する場合は、該ｐ型不純物イオンの代わりにｎ型不純物イオンが注入される。
【００２１】
次に、図１１に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってゲート酸化膜４０の全面上にポリシリコン膜５０ａを堆積する。さらに、図１２に示すように、デバイス形成領域が開口するようにフォトリソグラフィ工程によってレジスト膜５１Ａ、５１Ｂを形成した後に、該ポリシリコン膜５０ａに不純物イオンを導入する。そして、フォトリソグラフィ工程及びエッチング工程により、図１３に示すようにゲート電極を構成するポリシリコン膜５０が、０．１５μｍ程度のゲート長を有するようにパターニングされる。
【００２２】
次に、フォトリソグラフィ工程でレジスト膜５２Ａ、５２Ｂを形成した後、図１４に示すように、ポリシリコン膜５０及び素子分離膜４９Ａ、４９ＢをマスクとしてＳＯＩ層３０にリンなどのｎ型不純物イオンを比較的低濃度（ドーズ量：約１×１０１３〜１×１０１５／ｃｍ２；濃度：約１×１０１８〜１×１０２０／ｃｍ３）で注入することで、エクステンション領域用のイオン注入領域７１Ａａ、７１Ｂａを自己整合的（セルフ・アライン）に形成する。この後、レジスト膜５２Ａ、５２Ｂはエッチングで除去される。さらに図１５に示すようにフォトリソグラフィ工程で一方のイオン注入領域７１Ａａのみが露出するようにレジスト膜５３Ａ、５３Ｂを形成し、続けて、イオン注入深さと濃度分布を制御して、ボロン（Ｂ）やフッ化硼素（ＢＦ２）などのｐ型不純物イオンを比較的高濃度（ドーズ量：約３×１０１４〜１×１０１５／ｃｍ２；濃度：約１×１０１９〜１×１０２０／ｃｍ３）で打ち込むことで、当該イオン注入領域７１Ａａの下方に、後述の吸い出し領域用のイオン注入領域７３ａを形成する。尚、本実施例の説明は、イオン注入深さと濃度分布とを制御しつつ、エクステンション領域（ＬＤＤ領域）用のイオン注入と吸い出し領域用のイオン注入とを連続的に実行している例を示しているが、本発明はかかる工程順序に限定されない。
【００２３】
続けて、レジスト膜５３Ａ、５３Ｂをエッチングで除去した後、ＣＶＤ法によってシリコン窒化膜或いはノンドープのシリコン酸化物（ＮＳＧ； Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面上に成長させた後、ＳＯＩ層３０の深さ方向へのエッチングレートの高い異方性ドライエッチングを実行することによって、該シリコン窒化膜をエッチバックする。この結果、図１６に示すようにポリシリコン膜５０の両側壁にサイドウオールスペーサ６０Ａ、６０Ｂが形成され、ゲート酸化膜４０、ポリシリコン膜５０及びサイドウオールスペーサ６０Ａ、６０Ｂからなるゲート電極が形成される。
【００２４】
この後、図１７に示すようにフォトリソグラフィ工程によってレジスト膜７４Ａ、７４Ｂを形成した後、ゲート電極の両側におけるＳＯＩ層３０の露出面に、ゲート電極及び素子分離膜４９Ａ、４９Ｂをマスクとしてｎ型不純物を比較的高濃度（ドーズ量：約１×１０１５／ｃｍ２；濃度：約２×１０２０／ｃｍ３）で打ち込むことで、ソース／ドレイン領域用のイオン注入領域７０ａ、７２ａが自己整合的に形成される。これらイオン注入領域７０ａ、７２ａは、ＳＯＩ層３０の深さ方向において埋込酸化膜２０の上面に迄到達する。この後、レジスト膜７４Ａ、７４Ｂはエッチングで除去される。
【００２５】
さらにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；高温短時間アニール）などの熱処理を実行することでイオン注入領域７０ａ、７２ａ、７１Ａａ、７１Ｂａ、７３ａに導入した不純物を活性化させる。この結果、図１８に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成されており、さらに一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍ程度のｐ＋拡散層）が形成される。ここで、ＳＯＩ層３０の中の、エクステンション領域７１Ａ、７１Ｂ及び吸い出し領域７３で囲まれる領域はボディ領域（ｐ−拡散層）を形成する。従って、以下の説明では、ＳＯＩ層３０をボディ領域３０とも称して説明している。尚、本実施例では、ソース／ドレイン領域、エクステンション領域及び吸い出し領域のためのイオン注入を連続的に実行した後に熱処理を施して注入不純物を活性化している。ソース／ドレイン領域、エクステンション領域及び吸い出し領域のための各々のイオン注入毎に熱処理が施されても良い。
【００２６】
続けて、全面に亘ってコバルトやチタンやニッケルなどの高融点金属をスパッタ法で堆積することで、図１９に示すように高融点金属膜７５が形成される。さらに熱処理を施すことで、当該高融点金属膜７５と接するシリコンのみが選択的に高融点金属と反応してシリサイド化する。この後、未反応の高融点金属をウェットエッチングで除去することで、図２０に示すようにソース／ドレイン領域７０、７２の上面近傍及びポリシリコン膜５０の上面近傍にそれぞれサリサイド膜８０Ａ、８０Ｂ及び８２が自己整合的に形成される。さらに熱処理を施すことで、サリサイド膜８０Ａ、８０Ｂ、８２の結晶構造が安定化し低抵抗化が可能となる。
【００２７】
この後、ノンドープのシリコン酸化物からなる層間絶縁膜を全面に亘って堆積し、フォトリソグラフィと異方性エッチングによって当該層間絶縁膜に、サリサイド膜８０Ａ、８０Ｂに到達するコンタクトホール８５Ａ、８５Ｂ（図１）を形成する。次に、当該コンタクトホール８５Ａ、８５Ｂに配線材料（コンタクトメタル）８６Ａ、８６Ｂを埋め込むことで下部配線層が形成される。またこの下部配線層の上に単数または複数の上部配線層を形成してもよい。
【００２８】
以上のように第１の実施例において、本半導体装置には、ソースドレイン下ではなく、ソース近傍のチャネル部下方に吸い出し領域が設けられている。この吸い出し領域は、直接にソースコンタクト又はＣｏＳｉ層との接触はないがソース領域と接触している。即ち、ｎＭＯＳの場合にはｐ＋領域とｎ＋領域が接触することになり、互いに導電型を異にする高濃度同士がぶつかるためバリアを越えてトンネル電流が流れやすい構造が達成される。かかる吸い出し領域は、シリコン層と同一平面上に形成される吸い出し領域とは異なり、シリコン層の深さ方向に形成される。従って、集積度を悪化せしめる面積の増大が無い。また、ソース領域の下に形成されないために、ＰＤ型ＳＯＩのみならずシリコン層の薄いＦＤ型ＳＯＩにおいても実現が可能となる。
＜第２の実施例＞
図２１は、本発明の第２の実施例における半導体装置の断面図を示している。本図では、半導体装置２に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置２は、１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００２９】
半導体装置２は、第１の実施例における半導体装置１（図１参照）と吸い出し領域７３の位置及び大きさを除き同一である。吸い出し領域７３が、ソース領域７０の下方からＳＯＩ層３０に突出して配置される。本実施例における吸い出し領域７３は、サイドウォールスペーサ６０Ａとポリシリコン層５０との境界を下方に延ばしたラインから更にゲート酸化膜４０の直下にまで突出して配置される。これにより、吸い出し領域７３は、形成される導電チャネル近傍にまで突出する。
図２２乃至図２６は、第２の実施例における半導体装置の製造方法の各工程おける半導体装置の断面図を各々示している。
【００３０】
まず、前述した第１の実施例の図２乃至図１４の同一工程を実行する。この結果、図２２に示すように、ポリシリコン膜５０の両側におけるＳＯＩ層３０の上面近傍にエクステンション領域用のイオン注入領域７１Ａａ、７１Ｂａが自己整合的（セルフ・アライン）に形成される。
続けて、ポリシリコン膜５０及び素子分離膜４９Ａ、４９Ｂをマスクとして、イオン注入深さ及び濃度分布を制御してｐ型不純物イオンを比較的高濃度（ドーズ量：約３×１０１４〜１×１０１５／ｃｍ２；濃度：約１×１０１９〜１×１０２０／ｃｍ３）で斜め方向から打ち込むことで、当該イオン注入領域７１Ａａの下方に、ポリシリコン膜５０の下方に延びる吸い出し領域用のイオン注入領域７３Ａａを形成する。同時に他方のイオン注入領域７１Ｂａの下方であってポリシリコン膜５０から離れた位置にイオン注入領域７３Ｂａが形成される（図２３）。
【００３１】
次に、レジスト膜５２Ａ、５２Ｂをエッチングで除去した後、ＣＶＤ法によってシリコン窒化膜或いはノンドープのシリコン酸化物を全面上に成長させた後、ＳＯＩ層３０の深さ方向へのエッチングレートの高い異方性ドライエッチングを実行することによって、該シリコン窒化膜をエッチバックする。この結果、図２４に示すようにポリシリコン膜５０の両側壁にサイドウオールスペーサ６０Ａ、６０Ｂが形成され、ゲート酸化膜４０、ポリシリコン膜５０及びサイドウオールスペーサ６０Ａ、６０Ｂからなるゲート電極が形成される。
【００３２】
この後、図２５に示すようにフォトリソグラフィ工程によってレジスト膜７６Ａ、７６Ｂを形成した後、ゲート電極の両側におけるＳＯＩ層３０の露出面に、ゲート電極及び素子分離膜４９Ａ、４９Ｂをマスクとしてｎ型不純物を比較的高濃度（ドーズ量：約１×１０１５／ｃｍ２；濃度：約２×１０２０／ｃｍ３）で打ち込むことで、ソース／ドレイン領域用のイオン注入領域７０ａ、７２ａが自己整合的に形成される。これらイオン注入領域７０ａ、７２ａは、ＳＯＩ層３０の深さ方向において埋込酸化膜２０の上面に迄到達する。この後、レジスト膜７６Ａ、７６Ｂはエッチングで除去される。
【００３３】
さらにＲＴＡなどの熱処理を実行することでイオン注入領域７０ａ、７２ａ、７１Ａａ、７１Ｂａ、７３Ａａに導入した不純物を活性化させる。この結果、図２６に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成されており、さらに一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍのｐ＋拡散層）が形成される。続けて、前述の第１の実施例における製造方法と同様に下部配線層を形成することで、図２１に示す本実施例における半導体装置２が製造される。
【００３４】
以上のように第２の実施例においては、半導体装置は前述の第１の実施例における半導体装置１と同様の効果を奏し得る。さらに、吸い出し領域用のイオン注入工程（図２３）において、斜めイオン注入を採用したため、エクステンション領域用のイオン注入工程（図２２）で用いたレジスト膜５２Ａ、５２Ｂを転用でき、ドレイン側の領域をマスクしなくてもよい。したがってマスク形成工程を削減できるという利点を有する。また、吸い出し領域を形成するためのイオン注入の際に斜めイオン注入が用いられることで、ソース側の吸い出し領域がよりボディ領域に突出して形成され、ボディ領域内の導電チャネル近傍寄りに形成され得ることで、より吸い出し効果が期待される。
＜第３の実施例＞
図２７は、本発明の第３の実施例における半導体装置の断面図を示している。本図では、半導体装置３に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置３は１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００３５】
半導体装置３は、第１の実施例における半導体装置１（図１参照）と同様に吸い出し領域７３が配置されことで同一であるが、更に欠陥層９０が設けられることで異なる。欠陥層９０は、吸い出し領域７３の近傍に配置され、吸い出し領域７３及びソース領域７０に隣接して配置される。欠陥層９０の形成は、Ｓｉ又はＡｓ等の重い元素をイオン注入することで格子欠陥を生じせしめることでなされる。欠陥層９０には欠陥準位が生じることで、電子及びホールの再結合の確率を高めることができる。
【００３６】
図２８及び図２９は、第３の実施例における半導体装置３の各製造工程における概略断面を示している。
まず、前述の第１の実施例の図２乃至図１４に示される工程と同様の工程を実行する。続けて、イオン注入深さ及び濃度分布を制御して、シリコンや砒素などの重金属イオンを打ち込むことで、図２８に示すようにイオン注入領域７１Ａａの下方に欠陥層用のイオン注入領域９０ａを形成する。
【００３７】
次に、前述の第１の実施例における図１７に示される工程と同様の工程を実行してソース／ドレイン領域用のイオン注入領域を形成した後にＲＴＡなどの熱処理を施すことにより、注入不純物を活性化させる。この結果、図２９に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成され、一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍ程度のｐ＋拡散層）が形成され、さらに吸い出し領域７３及びソース領域７０と接する欠陥層９０（膜厚約０．０２μｍ）が形成される。続けて、上記第１の実施例に係る製造方法と同様に下部配線層を形成することで、図２７に示す本実施例に係る半導体装置３が製造される。
【００３８】
尚、吸い出し領域用のイオン注入領域は、本実施例の方法の代わりに前述の第２の実施例の方法で形成されてもよい。
以上のように第３の実施例において、本発明による半導体装置は、前述の第１の実施例に係る半導体装置と同様の効果を奏し得るものである。更に、ソース領域及び吸い出し領域の近傍に欠陥層が残るため基板に滞留するキャリアが、前述の第１及び第２の実施例に比してより効果的に吸い出される。この欠陥層により生じる欠陥準位を介してなされ吸い出しは、ソース領域と吸い出し領域の如き高濃度同士が隣接する部位で発生することでより効果的になされる。従って、基板浮遊効果を更に抑えることが期待され得る。
【００３９】
尚、以上の第１乃至第３の実施例の説明は、主にｎＭＯＳＦＥＴを含む半導体装置について説明されたが、本発明はｎＭＯＳＦＥＴのみならずｐＭＯＳＦＥＴを含む半導体装置おいても適用され得る。
【００４０】
【発明の効果】
以上のように、本発明による半導体装置及び製造方法によれば、基板浮遊効果により発生する滞留キャリアを吸い出す吸い出し領域が集積度を悪化させること無く実現され得る。該吸い出し領域は、ＰＤ型ＳＯＩのみならずＦＤ型ＳＯＩにおいても実現され得る。
【図面の簡単な説明】
【図１】第１の実施例における半導体装置の概略断面図である。
【図２】ＳＯＩ基板を用意する工程における概略断面図である。
【図３】犠牲酸化膜を形成する工程における概略断面図である。
【図４】ＳＯＩ膜を膜厚調整する工程における概略断面図である。
【図５】パット酸化膜を形成する工程における概略断面図である。
【図６】窒化膜を形成する工程における概略断面図である。
【図７】素子分離膜を形成する工程における概略断面図である。
【図８】ＳＯＩ膜を露出する工程における概略断面図である。
【図９】ゲート酸化膜を形成する工程における概略断面図である。
【図１０】ＳＯＩ膜に低濃度イオン注入する工程における概略断面図である。
【図１１】ポリシリコン膜を形成する工程における概略断面図である。
【図１２】ポリシリコン膜にイオン注入する工程における概略断面図である。
【図１３】ゲート領域を形成する工程における概略断面図である。
【図１４】エクステンション領域のためのイオン注入領域を形成する工程における概略断面図である。
【図１５】吸い出し領域のためのイオン注入領域を形成する工程における概略断面図である。
【図１６】ゲート電極を形成する工程における概略断面図である。
【図１７】ソース及びドレイン領域にイオン注入する工程における概略断面図である。
【図１８】熱処理により不純物活性化を施す工程における概略断面図である。
【図１９】高融点金属膜を形成する工程における概略断面図である。
【図２０】サリサイド膜を形成する工程における概略断面図である。
【図２１】第２の実施例における半導体装置の概略断面図である。
【図２２】エクステンション領域のためのイオン注入領域を形成する工程における概略断面図である。
【図２３】吸い出し領域のためのイオン注入領域を形成する工程における概略断面図である。
【図２４】ゲート電極を形成する工程における概略断面図である。
【図２５】ソース及びドレイン領域にイオン注入する工程における概略断面図である。
【図２６】熱処理により不純物活性化を施す工程における概略断面図である。
【図２７】第３の実施例における半導体装置の概略断面図である。
【図２８】欠陥層のためのイオン注入領域を形成する工程における概略断面図である。
【図２９】吸い出し領域及び欠陥層を形成する工程における概略断面図である。
【符号の説明】
１、２、３ 半導体装置
１０ シリコン基板
２０ 埋込酸化膜（ＢＯＸ層）
３０ ＳＯＩ層
４０ ゲート酸化膜
４９Ａ、４９Ｂ 素子分離膜
５０ ポリシリコン膜
６０Ａ、６０Ｂ サイドウオールスペーサ
７０ ソース領域
７１Ａ、７１Ｂ エクステンション領域（ＬＤＤ領域）
７２ ドレイン領域
７３ 吸い出し領域（吸い出し領域）
８０Ａ、８０Ｂ、８２ サリサイド膜
８６Ａ、８６Ｂ コンタクトメタル
９０ 欠陥層
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いたＭＯＳＦＥＴは、通常のバルクＭＯＳＦＥＴに比して、ソースドレインの底面にｐｎ接合がないために寄生容量が抑えられ高速動作が可能である利点と、基板上で隣の素子と完全に分離されるためにラッチアップ等の寄生素子の誤動作が発生しない利点を有する。
【０００３】
ＳＯＩのタイプには、完全空乏型（以下、ＦＤ（Ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）型と称する）ＳＯＩと部分空乏型（以下、ＰＤ（Ｐａｒｔｉａｌｌｙ ｄｅｐｌｅｔｅｄ）型と称する）ＳＯＩの２つのタイプがある。前者は、空乏層容量がないためにゲートに電圧を印加した場合の急峻なチャネル形成が可能であること、即ち、急峻なサブスレショルド特性を有すること、及びＳＯＩ層が薄いため埋め込み酸化膜（以下、ＢＯＸ層（Ｂｕｒｉｅｄ ＯＸｉｄｅ Ｌａｙｅｒ）と称する）による短チャネル効果の抑制効果が大きいという利点を有する。
【０００４】
ところで、ＳＯＩ型の半導体素子ではシリコン層が酸化膜により基板から完全に絶縁されているために基板浮遊効果を生じる。かかる基板浮遊効果の存在は、キャリア（ｎＭＯＳ場合の電子）がドレイン近傍で衝突イオン化を誘起することで発生するホールのボディ内の滞留を招来する。かかるホール滞留はボディ電位を増大せしめ、結果的にドレイン電流を増加させることでソースドレイン耐圧を低下せしめるという問題を生じる。また、かかるボディ電位の変動は、特にアナログ回路において電圧に対する電流の変化が大きい場合に動作不良を招来する。
【０００５】
このため、ＳＯＩ型の半導体装置においては、かかる基板浮遊効果を抑えるためにボディ電位を固定する方法が採られる。このボディ電位を固定する方法としては、例えば、チャネルを形成するボディの端部に接し且つソース領域に接する吸い出し領域（ｎＭＯＳ場合のｐ＋層）をＳＯＩ層に平面的に設けることでかかる滞留ホールを吸い出し、ボディ電位の上昇を防ぐ方法が知られている。
【０００６】
【発明が解決しようとする課題】
しかし、かかる方法では、ソース領域に隣接して吸い出し領域を形成する必要があり集積度の悪化を生じる。かかる集積度の悪化は、ゲート幅を０．２μｍ程度にまで集積するＬＳＩにおいては大きな不利となる。この点、特許文献１に開示される半導体装置においては、該吸い出し領域をソース及びドレイン下に重層的に設けることで、集積度の悪化を回避し得るとしている。しかし、かかる装置では、ＭＯＳＦＥＴを作成するシリコン層が厚い場合、即ちＰＤ型ＳＯＩにおいて実現可能であるものの、ＦＤ型ＳＯＩにおいては実現が困難であるという問題がある。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、集積度を悪化せしめることなく基板浮遊効果を抑える半導体装置及び製造方法を提供することである。
【０００８】
【特許文献１】
特開平３−９４４７１号公報
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置であり、該ＭＯＳＦＥＴ素子は、ソース領域と、該ソース領域に対向するドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたボディ領域と、該ボディ領域の表面近傍に形成されて該ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、該ボディ領域及び該ソース領域に接する、該ボディ領域と同一の導電型で且つ該ボディ領域よりも高濃度の吸い出し領域を含むことを特徴とする。
【００１０】
本発明による半導体装置の製造方法は、かかる吸い出し領域を、該ドレイン領域側を遮蔽するマスクを施してイオン注入することにより該ソース領域側にのみに形成することを特徴とする。
【００１１】
【発明の実施の形態】
本発明の実施例について添付の図面を参照して詳細に説明する。
＜第１の実施例＞
図１は本発明による半導体装置の第１の実施例における断面図を示している。本図では、半導体装置１に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置１は１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００１２】
半導体装置１は、Ｓｉ基板１０上に配置されたＢＯＸ層２０の上に配置されるボディ領域、即ちＳＯＩ層３０と、予めのＳＯＩ層にイオン注入することにより形成されたソース領域７０と、予めのＳＯＩ層にイオン注入することより形成されたドレイン領域７２と、ＳＯＩ層３０上に積層されたゲート酸化膜４０の上に配置されるポリシリコン膜５０のゲート領域とからなることでＭＯＳＦＥＴを構成する。該ＭＯＳＦＥＴ構成はｐＭＯＳ型であってもｎＭＯＳ型であっても良い。ＳＯＩ層３０の厚さは、例えば０．０５μｍである。
【００１３】
ソース領域７０の上部にサリサイド膜８０Ａ及びコンタクトメタル８６Ａが順に配置されることでソース領域７０と外部との電流路が与えられる。ドレイン領域７２の上部にサリサイド膜８０Ｂ及びコンタクトメタル８６Ｂが順に配置されることでドレイン領域７２と外部との電流路を与えられる。ポリシリコン領域５０の上部には、順にサリサイド膜８２及びコンタクトメタル（図示せず）が配置され、ポリシリコン領域５０に対する外部からの電圧印加を可能とすることでゲート電極が形成される。ポリシリコン領域５０の両側のゲート酸化膜４０上にはサイドウォールスペーサ６０Ａ及び６０Ｂが配置される。
【００１４】
エクステンション領域７１Ａ及び７１Ｂが、サイドウォールスペーサ６０Ａ及び６０Ｂのゲート酸化膜４０を隔てた下方近傍に配置される。エクステンション領域７１Ａ及び７１Ｂは、短チャネル効果を抑止するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を構成する。
ＳＯＩ層３０を挟むソース領域７０及びドレイン領域７２の両端には素子分離膜４９Ａ及び４９Ｂが配置され、半導体装置１に含まれる他の素子（図示せず）との分離を果たす。また、以上の各層の上には保護層としてＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）８４が配置される。
【００１５】
吸い出し領域７３がソース領域７０及びボディ領域３０のみに接してＳＯＩ層３０に突出するように配置される。吸い出し領域７３は、サリサイド膜８０Ａに直接に接合することはない。また、吸い出し領域７３の厚さは、ＳＯＩ層３０の厚さに比してより薄くして好ましくはソース領域７０のＢＯＸ層２０近傍の下部から伸長するように形成される。これにより、ＳＯＩ層３０におけるＬＤＤ領域の形成或いは導電チャネルの形成を阻害しないようにする。吸い出し領域７３の厚さは、例えば、膜厚０．０５μｍのＳＯＩ層３０に対して０．０２５μｍの厚さとする。吸い出し領域７３は、ボディ領域と同一の導電型（ｐ型又はｎ型）で且つボディ領域に比してより高濃度に形成される。例えば、ｎＭＯＳの場合には、ｐ−領域のボディ領域に対してより高濃度に不純物をドープしたｐ＋領域に形成される。
【００１６】
以上の構成におけるキャリアの挙動について、本半導体装置１がｎＭＯＳ型半導体であるとして説明する。この場合、ｎ＋領域であるソース領域７０からｐ−領域のＳＯＩ層３０のチャネル形成部分に電子がドリフトし、ｎ＋領域であるドレイン領域７２に抜ける。この時、一部の電子がドレイン領域７２との障壁に衝突してイオン化を誘起し、ホールを発生せしめる。
【００１７】
かかるホールは、通常ではＳＯＩ層３０のｐ−領域とソース領域７０のｎ＋領域との接合による障壁に囲まれることで排出されず滞留ホールとなる。しかし、本構成においては、ｐ−領域であるＳＯＩ層３０からｐ＋領域である吸い出し領域７３に容易にホールが抜ける。吸い出し領域７３に抜けたホールは、更に、ｎ＋領域であるソース領域７２に抜け、拡散或いは電子と再結合することで消滅する。これは、ｐ＋領域である吸い出し領域７３とｎ＋領域であるソース領域７０のとの間の接合におけるトンネル効果によりホールがソース領域７０に移動することにより実現される。かかるトンネル効果の発生は、ｐ＋領域とｎ＋領域との接合により形成される急峻なポテンシャル変化により形成される狭い空乏層の存在によりなされる。以上の滞留キャリアの挙動は、ｐＭＯＳの場合における滞留電子についても同様である。
【００１８】
図２乃至図２０は、第１の実施例における半導体装置の製造方法の各工程おける半導体装置の断面図を各々示している。
まず、図２乃至図４を参照してＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法について説明する。図２に示すように、シリコン基板１０、埋込酸化膜（ＢＯＸ層）２０及びＳＯＩ層（シリコン層）３０ａからなる基板を用意する。次に、この基板のＳＯＩ層３０ａの表面を酸化することで、ＳＯＩ層３０ａ上に図３に示す犠牲酸化膜３１を形成した後に、エッチングによりこの犠牲酸化膜３１を除去する。この結果、埋込酸化膜２０上に膜厚が０．０５μｍ程度に調整されたＳＯＩ層３０を有するＳＯＩ基板が形成される（図４）。
【００１９】
次の工程で、ＳＯＩ層３０の表面を酸化してパッド酸化膜３２を形成する（図５）。さらにこのパッド酸化膜３２の全面上にシリコン窒化膜を堆積し、フォトリソグラフィ工程によって該シリコン窒化膜上にレジスト膜（有機感光性樹脂）を塗布し露光して現像する。この結果、デバイス形成領域において図６に示す窒化膜３３が形成される。さらに酸素雰囲気下で熱処理を施すことで、窒化膜３３が被覆しない領域のＳＯＩ層３０が酸化され、フィールド酸化膜すなわち素子分離膜４９Ａ、４９Ｂが形成される（図７）。その後、窒化膜３３及びパッド酸化膜３２をエッチングで除去することで、図８に示すようにＳＯＩ層３０の表面が露出する。以上の素子分離膜４９Ａ、４９Ｂの形成方法はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）と呼ばれている。なお、本工程ではＬＯＣＯＳを採用したが、この代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などのトレンチ分離技術を採用してもよい。
【００２０】
次に、図９に示すように熱酸化法によってＳＯＩ層３０の上にゲート酸化膜４０が形成される。さらにフォトリソグラフィ工程によって図１０に示すレジスト膜４１Ａ、４１Ｂを形成し、ゲート酸化膜４０を介してＳＯＩ層３０に閾値電圧制御用の低濃度のｐ型不純物イオンを注入した後に、レジスト膜４１Ａ、４１Ｂを除去する。なお、ｐ型ＭＯＳＦＥＴを製造する場合は、該ｐ型不純物イオンの代わりにｎ型不純物イオンが注入される。
【００２１】
次に、図１１に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってゲート酸化膜４０の全面上にポリシリコン膜５０ａを堆積する。さらに、図１２に示すように、デバイス形成領域が開口するようにフォトリソグラフィ工程によってレジスト膜５１Ａ、５１Ｂを形成した後に、該ポリシリコン膜５０ａに不純物イオンを導入する。そして、フォトリソグラフィ工程及びエッチング工程により、図１３に示すようにゲート電極を構成するポリシリコン膜５０が、０．１５μｍ程度のゲート長を有するようにパターニングされる。
【００２２】
次に、フォトリソグラフィ工程でレジスト膜５２Ａ、５２Ｂを形成した後、図１４に示すように、ポリシリコン膜５０及び素子分離膜４９Ａ、４９ＢをマスクとしてＳＯＩ層３０にリンなどのｎ型不純物イオンを比較的低濃度（ドーズ量：約１×１０１３〜１×１０１５／ｃｍ２；濃度：約１×１０１８〜１×１０２０／ｃｍ３）で注入することで、エクステンション領域用のイオン注入領域７１Ａａ、７１Ｂａを自己整合的（セルフ・アライン）に形成する。この後、レジスト膜５２Ａ、５２Ｂはエッチングで除去される。さらに図１５に示すようにフォトリソグラフィ工程で一方のイオン注入領域７１Ａａのみが露出するようにレジスト膜５３Ａ、５３Ｂを形成し、続けて、イオン注入深さと濃度分布を制御して、ボロン（Ｂ）やフッ化硼素（ＢＦ２）などのｐ型不純物イオンを比較的高濃度（ドーズ量：約３×１０１４〜１×１０１５／ｃｍ２；濃度：約１×１０１９〜１×１０２０／ｃｍ３）で打ち込むことで、当該イオン注入領域７１Ａａの下方に、後述の吸い出し領域用のイオン注入領域７３ａを形成する。尚、本実施例の説明は、イオン注入深さと濃度分布とを制御しつつ、エクステンション領域（ＬＤＤ領域）用のイオン注入と吸い出し領域用のイオン注入とを連続的に実行している例を示しているが、本発明はかかる工程順序に限定されない。
【００２３】
続けて、レジスト膜５３Ａ、５３Ｂをエッチングで除去した後、ＣＶＤ法によってシリコン窒化膜或いはノンドープのシリコン酸化物（ＮＳＧ； Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面上に成長させた後、ＳＯＩ層３０の深さ方向へのエッチングレートの高い異方性ドライエッチングを実行することによって、該シリコン窒化膜をエッチバックする。この結果、図１６に示すようにポリシリコン膜５０の両側壁にサイドウオールスペーサ６０Ａ、６０Ｂが形成され、ゲート酸化膜４０、ポリシリコン膜５０及びサイドウオールスペーサ６０Ａ、６０Ｂからなるゲート電極が形成される。
【００２４】
この後、図１７に示すようにフォトリソグラフィ工程によってレジスト膜７４Ａ、７４Ｂを形成した後、ゲート電極の両側におけるＳＯＩ層３０の露出面に、ゲート電極及び素子分離膜４９Ａ、４９Ｂをマスクとしてｎ型不純物を比較的高濃度（ドーズ量：約１×１０１５／ｃｍ２；濃度：約２×１０２０／ｃｍ３）で打ち込むことで、ソース／ドレイン領域用のイオン注入領域７０ａ、７２ａが自己整合的に形成される。これらイオン注入領域７０ａ、７２ａは、ＳＯＩ層３０の深さ方向において埋込酸化膜２０の上面に迄到達する。この後、レジスト膜７４Ａ、７４Ｂはエッチングで除去される。
【００２５】
さらにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；高温短時間アニール）などの熱処理を実行することでイオン注入領域７０ａ、７２ａ、７１Ａａ、７１Ｂａ、７３ａに導入した不純物を活性化させる。この結果、図１８に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成されており、さらに一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍ程度のｐ＋拡散層）が形成される。ここで、ＳＯＩ層３０の中の、エクステンション領域７１Ａ、７１Ｂ及び吸い出し領域７３で囲まれる領域はボディ領域（ｐ−拡散層）を形成する。従って、以下の説明では、ＳＯＩ層３０をボディ領域３０とも称して説明している。尚、本実施例では、ソース／ドレイン領域、エクステンション領域及び吸い出し領域のためのイオン注入を連続的に実行した後に熱処理を施して注入不純物を活性化している。ソース／ドレイン領域、エクステンション領域及び吸い出し領域のための各々のイオン注入毎に熱処理が施されても良い。
【００２６】
続けて、全面に亘ってコバルトやチタンやニッケルなどの高融点金属をスパッタ法で堆積することで、図１９に示すように高融点金属膜７５が形成される。さらに熱処理を施すことで、当該高融点金属膜７５と接するシリコンのみが選択的に高融点金属と反応してシリサイド化する。この後、未反応の高融点金属をウェットエッチングで除去することで、図２０に示すようにソース／ドレイン領域７０、７２の上面近傍及びポリシリコン膜５０の上面近傍にそれぞれサリサイド膜８０Ａ、８０Ｂ及び８２が自己整合的に形成される。さらに熱処理を施すことで、サリサイド膜８０Ａ、８０Ｂ、８２の結晶構造が安定化し低抵抗化が可能となる。
【００２７】
この後、ノンドープのシリコン酸化物からなる層間絶縁膜を全面に亘って堆積し、フォトリソグラフィと異方性エッチングによって当該層間絶縁膜に、サリサイド膜８０Ａ、８０Ｂに到達するコンタクトホール８５Ａ、８５Ｂ（図１）を形成する。次に、当該コンタクトホール８５Ａ、８５Ｂに配線材料（コンタクトメタル）８６Ａ、８６Ｂを埋め込むことで下部配線層が形成される。またこの下部配線層の上に単数または複数の上部配線層を形成してもよい。
【００２８】
以上のように第１の実施例において、本半導体装置には、ソースドレイン下ではなく、ソース近傍のチャネル部下方に吸い出し領域が設けられている。この吸い出し領域は、直接にソースコンタクト又はＣｏＳｉ層との接触はないがソース領域と接触している。即ち、ｎＭＯＳの場合にはｐ＋領域とｎ＋領域が接触することになり、互いに導電型を異にする高濃度同士がぶつかるためバリアを越えてトンネル電流が流れやすい構造が達成される。かかる吸い出し領域は、シリコン層と同一平面上に形成される吸い出し領域とは異なり、シリコン層の深さ方向に形成される。従って、集積度を悪化せしめる面積の増大が無い。また、ソース領域の下に形成されないために、ＰＤ型ＳＯＩのみならずシリコン層の薄いＦＤ型ＳＯＩにおいても実現が可能となる。
＜第２の実施例＞
図２１は、本発明の第２の実施例における半導体装置の断面図を示している。本図では、半導体装置２に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置２は、１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００２９】
半導体装置２は、第１の実施例における半導体装置１（図１参照）と吸い出し領域７３の位置及び大きさを除き同一である。吸い出し領域７３が、ソース領域７０の下方からＳＯＩ層３０に突出して配置される。本実施例における吸い出し領域７３は、サイドウォールスペーサ６０Ａとポリシリコン層５０との境界を下方に延ばしたラインから更にゲート酸化膜４０の直下にまで突出して配置される。これにより、吸い出し領域７３は、形成される導電チャネル近傍にまで突出する。
図２２乃至図２６は、第２の実施例における半導体装置の製造方法の各工程おける半導体装置の断面図を各々示している。
【００３０】
まず、前述した第１の実施例の図２乃至図１４の同一工程を実行する。この結果、図２２に示すように、ポリシリコン膜５０の両側におけるＳＯＩ層３０の上面近傍にエクステンション領域用のイオン注入領域７１Ａａ、７１Ｂａが自己整合的（セルフ・アライン）に形成される。
続けて、ポリシリコン膜５０及び素子分離膜４９Ａ、４９Ｂをマスクとして、イオン注入深さ及び濃度分布を制御してｐ型不純物イオンを比較的高濃度（ドーズ量：約３×１０１４〜１×１０１５／ｃｍ２；濃度：約１×１０１９〜１×１０２０／ｃｍ３）で斜め方向から打ち込むことで、当該イオン注入領域７１Ａａの下方に、ポリシリコン膜５０の下方に延びる吸い出し領域用のイオン注入領域７３Ａａを形成する。同時に他方のイオン注入領域７１Ｂａの下方であってポリシリコン膜５０から離れた位置にイオン注入領域７３Ｂａが形成される（図２３）。
【００３１】
次に、レジスト膜５２Ａ、５２Ｂをエッチングで除去した後、ＣＶＤ法によってシリコン窒化膜或いはノンドープのシリコン酸化物を全面上に成長させた後、ＳＯＩ層３０の深さ方向へのエッチングレートの高い異方性ドライエッチングを実行することによって、該シリコン窒化膜をエッチバックする。この結果、図２４に示すようにポリシリコン膜５０の両側壁にサイドウオールスペーサ６０Ａ、６０Ｂが形成され、ゲート酸化膜４０、ポリシリコン膜５０及びサイドウオールスペーサ６０Ａ、６０Ｂからなるゲート電極が形成される。
【００３２】
この後、図２５に示すようにフォトリソグラフィ工程によってレジスト膜７６Ａ、７６Ｂを形成した後、ゲート電極の両側におけるＳＯＩ層３０の露出面に、ゲート電極及び素子分離膜４９Ａ、４９Ｂをマスクとしてｎ型不純物を比較的高濃度（ドーズ量：約１×１０１５／ｃｍ２；濃度：約２×１０２０／ｃｍ３）で打ち込むことで、ソース／ドレイン領域用のイオン注入領域７０ａ、７２ａが自己整合的に形成される。これらイオン注入領域７０ａ、７２ａは、ＳＯＩ層３０の深さ方向において埋込酸化膜２０の上面に迄到達する。この後、レジスト膜７６Ａ、７６Ｂはエッチングで除去される。
【００３３】
さらにＲＴＡなどの熱処理を実行することでイオン注入領域７０ａ、７２ａ、７１Ａａ、７１Ｂａ、７３Ａａに導入した不純物を活性化させる。この結果、図２６に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成されており、さらに一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍのｐ＋拡散層）が形成される。続けて、前述の第１の実施例における製造方法と同様に下部配線層を形成することで、図２１に示す本実施例における半導体装置２が製造される。
【００３４】
以上のように第２の実施例においては、半導体装置は前述の第１の実施例における半導体装置１と同様の効果を奏し得る。さらに、吸い出し領域用のイオン注入工程（図２３）において、斜めイオン注入を採用したため、エクステンション領域用のイオン注入工程（図２２）で用いたレジスト膜５２Ａ、５２Ｂを転用でき、ドレイン側の領域をマスクしなくてもよい。したがってマスク形成工程を削減できるという利点を有する。また、吸い出し領域を形成するためのイオン注入の際に斜めイオン注入が用いられることで、ソース側の吸い出し領域がよりボディ領域に突出して形成され、ボディ領域内の導電チャネル近傍寄りに形成され得ることで、より吸い出し効果が期待される。
＜第３の実施例＞
図２７は、本発明の第３の実施例における半導体装置の断面図を示している。本図では、半導体装置３に含まれる１つのＭＯＳＦＥＴの構造が示されている。半導体装置３は１つのＭＯＳＦＥＴから構成されるという限定はなく、複数のＭＯＳＦＥＴから構成されても良い。
【００３５】
半導体装置３は、第１の実施例における半導体装置１（図１参照）と同様に吸い出し領域７３が配置されことで同一であるが、更に欠陥層９０が設けられることで異なる。欠陥層９０は、吸い出し領域７３の近傍に配置され、吸い出し領域７３及びソース領域７０に隣接して配置される。欠陥層９０の形成は、Ｓｉ又はＡｓ等の重い元素をイオン注入することで格子欠陥を生じせしめることでなされる。欠陥層９０には欠陥準位が生じることで、電子及びホールの再結合の確率を高めることができる。
【００３６】
図２８及び図２９は、第３の実施例における半導体装置３の各製造工程における概略断面を示している。
まず、前述の第１の実施例の図２乃至図１４に示される工程と同様の工程を実行する。続けて、イオン注入深さ及び濃度分布を制御して、シリコンや砒素などの重金属イオンを打ち込むことで、図２８に示すようにイオン注入領域７１Ａａの下方に欠陥層用のイオン注入領域９０ａを形成する。
【００３７】
次に、前述の第１の実施例における図１７に示される工程と同様の工程を実行してソース／ドレイン領域用のイオン注入領域を形成した後にＲＴＡなどの熱処理を施すことにより、注入不純物を活性化させる。この結果、図２９に示すようにゲート電極の両側におけるＳＯＩ層３０の内部に高濃度のソース領域７０及びドレイン領域７２（ｎ＋拡散層）が形成され、比較的浅い領域に該ソース／ドレイン領域７０、７２と接し且つゲート電極下方に突出する低濃度のエクステンション領域７１Ａ、７１Ｂ（ｎ−拡散層）が形成され、一方のエクステンション領域７１Ａの下方の比較的深い領域にソース領域７０と接する高濃度の吸い出し領域７３（層厚０．０２５μｍ程度のｐ＋拡散層）が形成され、さらに吸い出し領域７３及びソース領域７０と接する欠陥層９０（膜厚約０．０２μｍ）が形成される。続けて、上記第１の実施例に係る製造方法と同様に下部配線層を形成することで、図２７に示す本実施例に係る半導体装置３が製造される。
【００３８】
尚、吸い出し領域用のイオン注入領域は、本実施例の方法の代わりに前述の第２の実施例の方法で形成されてもよい。
以上のように第３の実施例において、本発明による半導体装置は、前述の第１の実施例に係る半導体装置と同様の効果を奏し得るものである。更に、ソース領域及び吸い出し領域の近傍に欠陥層が残るため基板に滞留するキャリアが、前述の第１及び第２の実施例に比してより効果的に吸い出される。この欠陥層により生じる欠陥準位を介してなされ吸い出しは、ソース領域と吸い出し領域の如き高濃度同士が隣接する部位で発生することでより効果的になされる。従って、基板浮遊効果を更に抑えることが期待され得る。
【００３９】
尚、以上の第１乃至第３の実施例の説明は、主にｎＭＯＳＦＥＴを含む半導体装置について説明されたが、本発明はｎＭＯＳＦＥＴのみならずｐＭＯＳＦＥＴを含む半導体装置おいても適用され得る。
【００４０】
【発明の効果】
以上のように、本発明による半導体装置及び製造方法によれば、基板浮遊効果により発生する滞留キャリアを吸い出す吸い出し領域が集積度を悪化させること無く実現され得る。該吸い出し領域は、ＰＤ型ＳＯＩのみならずＦＤ型ＳＯＩにおいても実現され得る。
【図面の簡単な説明】
【図１】第１の実施例における半導体装置の概略断面図である。
【図２】ＳＯＩ基板を用意する工程における概略断面図である。
【図３】犠牲酸化膜を形成する工程における概略断面図である。
【図４】ＳＯＩ膜を膜厚調整する工程における概略断面図である。
【図５】パット酸化膜を形成する工程における概略断面図である。
【図６】窒化膜を形成する工程における概略断面図である。
【図７】素子分離膜を形成する工程における概略断面図である。
【図８】ＳＯＩ膜を露出する工程における概略断面図である。
【図９】ゲート酸化膜を形成する工程における概略断面図である。
【図１０】ＳＯＩ膜に低濃度イオン注入する工程における概略断面図である。
【図１１】ポリシリコン膜を形成する工程における概略断面図である。
【図１２】ポリシリコン膜にイオン注入する工程における概略断面図である。
【図１３】ゲート領域を形成する工程における概略断面図である。
【図１４】エクステンション領域のためのイオン注入領域を形成する工程における概略断面図である。
【図１５】吸い出し領域のためのイオン注入領域を形成する工程における概略断面図である。
【図１６】ゲート電極を形成する工程における概略断面図である。
【図１７】ソース及びドレイン領域にイオン注入する工程における概略断面図である。
【図１８】熱処理により不純物活性化を施す工程における概略断面図である。
【図１９】高融点金属膜を形成する工程における概略断面図である。
【図２０】サリサイド膜を形成する工程における概略断面図である。
【図２１】第２の実施例における半導体装置の概略断面図である。
【図２２】エクステンション領域のためのイオン注入領域を形成する工程における概略断面図である。
【図２３】吸い出し領域のためのイオン注入領域を形成する工程における概略断面図である。
【図２４】ゲート電極を形成する工程における概略断面図である。
【図２５】ソース及びドレイン領域にイオン注入する工程における概略断面図である。
【図２６】熱処理により不純物活性化を施す工程における概略断面図である。
【図２７】第３の実施例における半導体装置の概略断面図である。
【図２８】欠陥層のためのイオン注入領域を形成する工程における概略断面図である。
【図２９】吸い出し領域及び欠陥層を形成する工程における概略断面図である。
【符号の説明】
１、２、３ 半導体装置
１０ シリコン基板
２０ 埋込酸化膜（ＢＯＸ層）
３０ ＳＯＩ層
４０ ゲート酸化膜
４９Ａ、４９Ｂ 素子分離膜
５０ ポリシリコン膜
６０Ａ、６０Ｂ サイドウオールスペーサ
７０ ソース領域
７１Ａ、７１Ｂ エクステンション領域（ＬＤＤ領域）
７２ ドレイン領域
７３ 吸い出し領域（吸い出し領域）
８０Ａ、８０Ｂ、８２ サリサイド膜
８６Ａ、８６Ｂ コンタクトメタル
９０ 欠陥層
Claims (8)
- 絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置であって、
前記ＭＯＳＦＥＴ素子は、ソース領域と、前記ソース領域に対向するドレイン領域と、前記ソース領域及び前記ドレイン領域の間に形成されたボディ領域と、前記ボディ領域の表面近傍に形成されて前記ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、
前記ボディ領域及び前記ソース領域に接する、前記ボディ領域と同一の導電型で且つ前記ボディ領域よりも高濃度の吸い出し領域を含むことを特徴とする半導体装置。 - 前記吸い出し領域は、前記ボディ領域に形成される導電チャネル近傍にまで突出することを特徴とする請求項１記載の半導体装置。
- 前記吸い出し領域の近傍に形成される欠陥層を更に含むことを特徴とする請求項１又は２記載の半導体装置。
- 前記欠陥層は、前記ソース領域及び前記吸い出し領域に接することを特徴とする請求項３記載の半導体装置。
- 絶縁体上のシリコン層に少なくとも１つのＭＯＳＦＥＴ素子を形成するＳＯＩ構造の半導体装置を製造する製造方法であって、
前記ＭＯＳＦＥＴ素子は、ソース領域と、前記ソース領域に対向するドレイン領域と、前記ソース領域及び前記ドレイン領域の間に形成されたボディ領域と、前記ボディ領域の表面近傍に形成されて前記ボディ領域に導電チャネルを形成せしめるゲート領域とからなり、
前記ボディ領域及び前記ソース領域に接する、前記ボディ領域と同一の導電型で且つ前記ボディ領域よりも高濃度の吸い出し領域を、前記ドレイン領域側を遮蔽するマスクを施してイオン注入することにより前記ソース領域側に形成する工程を含むことを特徴とする製造方法。 - 前記ドレイン領域側を遮蔽するマスクを施してイオン注入する工程に代えて、斜めイオン注入を用いて前記ドレイン領域側を前記ゲート領域により遮蔽する工程により、前記吸い出し領域を前記ソース領域側に形成する請求項５記載の製造方法。
- 前記吸い出し領域をイオン注入により形成する工程の前又は後にＳｉ又はＡｓをイオン注入して前記吸い出し領域の近傍に欠陥層を形成する行程を更に含むことを特徴とする請求項５又は６記載の製造方法。
- 前記欠陥層は、前記ソース領域及び前記吸い出し領域に接することを特徴とする請求項６記載の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4671614B2 (ja) * | 2004-03-03 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
| US8362525B2 (en) * | 2005-01-14 | 2013-01-29 | Nantero Inc. | Field effect device having a channel of nanofabric and methods of making same |
| US7271079B2 (en) | 2005-04-06 | 2007-09-18 | International Business Machines Corporation | Method of doping a gate electrode of a field effect transistor |
| US7576379B2 (en) * | 2007-02-05 | 2009-08-18 | International Business Machines Corporation | Floating body dynamic random access memory with enhanced source side capacitance |
| US20080290413A1 (en) * | 2007-05-21 | 2008-11-27 | International Business Machines Corporation | Soi mosfet with a metal semiconductor alloy gate-to-body bridge |
| US7442614B1 (en) | 2008-03-21 | 2008-10-28 | International Business Machines Corporation | Silicon on insulator devices having body-tied-to-source and methods of making |
| US7960229B2 (en) * | 2008-04-10 | 2011-06-14 | Globalfoundries Inc. | Metal oxide semiconductor transistor with reduced gate height, and related fabrication methods |
| JP2011009695A (ja) * | 2009-05-29 | 2011-01-13 | Toshiba Corp | 不揮発性半導体記憶装置及びディプレッション型ｍｏｓトランジスタ |
| CN101872737A (zh) * | 2010-01-28 | 2010-10-27 | 中国科学院上海微系统与信息技术研究所 | 一种抑制soi浮体效应的mos结构及其制作方法 |
| US8431995B2 (en) * | 2010-05-13 | 2013-04-30 | International Business Machines Corporation | Methodology for fabricating isotropically recessed drain regions of CMOS transistors |
| US8716798B2 (en) | 2010-05-13 | 2014-05-06 | International Business Machines Corporation | Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors |
| US8994123B2 (en) | 2011-08-22 | 2015-03-31 | Gold Standard Simulations Ltd. | Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| US9373684B2 (en) | 2012-03-20 | 2016-06-21 | Semiwise Limited | Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| US9269804B2 (en) | 2012-07-28 | 2016-02-23 | Semiwise Limited | Gate recessed FDSOI transistor with sandwich of active and etch control layers |
| US9190485B2 (en) * | 2012-07-28 | 2015-11-17 | Gold Standard Simulations Ltd. | Fluctuation resistant FDSOI transistor with implanted subchannel |
| US9263568B2 (en) | 2012-07-28 | 2016-02-16 | Semiwise Limited | Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance |
| US9012276B2 (en) | 2013-07-05 | 2015-04-21 | Gold Standard Simulations Ltd. | Variation resistant MOSFETs with superior epitaxial properties |
| US11049939B2 (en) | 2015-08-03 | 2021-06-29 | Semiwise Limited | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation |
| US10784781B2 (en) * | 2017-11-29 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device |
| CN111092121B (zh) * | 2018-10-24 | 2023-08-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111584637B (zh) * | 2020-05-28 | 2023-11-14 | 上海华力集成电路制造有限公司 | 一种基于fdsoi的pin结构及其制作方法 |
| US11373696B1 (en) | 2021-02-19 | 2022-06-28 | Nif/T, Llc | FFT-dram |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507567B2 (ja) | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP2519541B2 (ja) | 1989-09-06 | 1996-07-31 | 三菱電機株式会社 | 半導体装置 |
| JPH04116984A (ja) | 1990-09-07 | 1992-04-17 | Seiko Epson Corp | Ｎチャネルｍｏｓ型薄膜半導体装置 |
| JP3252569B2 (ja) * | 1993-11-09 | 2002-02-04 | 株式会社デンソー | 絶縁分離基板及びそれを用いた半導体装置及びその製造方法 |
| JP2901475B2 (ja) | 1993-12-27 | 1999-06-07 | 日本電気株式会社 | 電界効果型トランジスタ及び製造方法 |
| US5985708A (en) * | 1996-03-13 | 1999-11-16 | Kabushiki Kaisha Toshiba | Method of manufacturing vertical power device |
| JP3447958B2 (ja) | 1997-06-19 | 2003-09-16 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JPH1140811A (ja) * | 1997-07-22 | 1999-02-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR100248507B1 (ko) * | 1997-09-04 | 2000-03-15 | 윤종용 | 소이 트랜지스터 및 그의 제조 방법 |
| US6353245B1 (en) * | 1998-04-09 | 2002-03-05 | Texas Instruments Incorporated | Body-tied-to-source partially depleted SOI MOSFET |
| JP3408762B2 (ja) * | 1998-12-03 | 2003-05-19 | シャープ株式会社 | Ｓｏｉ構造の半導体装置及びその製造方法 |
| JP3504192B2 (ja) | 1999-08-06 | 2004-03-08 | シャープ株式会社 | Ｍｏｓトランジスタの製造方法 |
| US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
| US6255694B1 (en) * | 2000-01-18 | 2001-07-03 | International Business Machines Corporation | Multi-function semiconductor structure and method |
| US6429482B1 (en) * | 2000-06-08 | 2002-08-06 | International Business Machines Corporation | Halo-free non-rectifying contact on chip with halo source/drain diffusion |
| JP3746669B2 (ja) * | 2000-10-17 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6303450B1 (en) * | 2000-11-21 | 2001-10-16 | International Business Machines Corporation | CMOS device structures and method of making same |
| US6541821B1 (en) * | 2000-12-07 | 2003-04-01 | Advanced Micro Devices, Inc. | SOI device with source/drain extensions and adjacent shallow pockets |
| JP3485089B2 (ja) * | 2000-12-15 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3982218B2 (ja) * | 2001-02-07 | 2007-09-26 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2002329861A (ja) * | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6429084B1 (en) * | 2001-06-20 | 2002-08-06 | International Business Machines Corporation | MOS transistors with raised sources and drains |
| US20020197810A1 (en) * | 2001-06-21 | 2002-12-26 | International Business Machines Corporation | Mosfet having a variable gate oxide thickness and a variable gate work function, and a method for making the same |
| JP2003197751A (ja) * | 2001-12-25 | 2003-07-11 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置の検査方法 |
| US6677646B2 (en) * | 2002-04-05 | 2004-01-13 | International Business Machines Corporation | Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS |
| US6882009B2 (en) * | 2002-08-29 | 2005-04-19 | Industrial Technology Research Institute | Electrostatic discharge protection device and method of manufacturing the same |
| JP4294935B2 (ja) * | 2002-10-17 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6828630B2 (en) * | 2003-01-07 | 2004-12-07 | International Business Machines Corporation | CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture |
| US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| US6906360B2 (en) * | 2003-09-10 | 2005-06-14 | International Business Machines Corporation | Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions |
-
2003
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
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