CN108122847B - 半导体装置、集成电路以及半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置包括衬底、位于所述衬底上的第一晶体管及位于所述衬底上的第二晶体管。所述第一晶体管具有第一阈值电压，且所述第一晶体管的沟道区及源极/漏极区为N型。所述第二晶体管具有第二阈值电压，所述第二晶体管的沟道区为N型且所述第二晶体管的源极/漏极区为P型，并且所述第一阈值电压的绝对值实质上等于所述第二阈值电压的绝对值。

Description

半导体装置、集成电路以及半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法，且特别是涉及一种具有纳米线场效晶体管(nanowire FET，NWFET)以及积累模式场效晶体管(accumulation mode FET)的半导体装置及其制造方法。
背景技术
与具有较长沟道长度的半导体装置相比，具有较短沟道长度的半导体装置会经历程度升高的与热载流子注入(hot carrier injection，HCI)、时间相关电介质击穿(time-dependent dielectric breakdown，TDDB)及偏压阈值不稳定性(bias thresholdinstability，BTI)相关联的装置失效。随着半导体装置的技术节点(node)减小，会使用更薄的栅极介电层来减弱短沟道效应(short channel effect)。栅极诱发介电损耗(Gate-induced dielectric loss，GIDL)在具有邻接场效晶体管(field effect transistor，FET)的薄栅极介电层的半导体装置中比在其他半导体装置中更为普遍。
发明内容
一种半导体装置包括衬底。所述半导体装置进一步包括位于所述衬底上的第一晶体管，其中所述第一晶体管具有第一阈值电压，且所述第一晶体管的沟道区及源极/漏极区为N型。所述半导体装置进一步包括位于所述衬底上的第二晶体管，其中所述第二晶体管具有第二阈值电压，所述第二晶体管的沟道区为N型且所述第二晶体管的源极/漏极区为P型，并且所述第一阈值电压的绝对值实质上等于所述第二阈值电压的绝对值。
附图说明
结合附图阅读以下详细说明，会最佳地理解本公开内容的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的N型积累模式(accumulation mode)场效晶体管(FET)的剖视图。
图2是根据一些实施例的P型积累模式场效晶体管的剖视图。
图3A是根据一些实施例的鳍式场效晶体管(fin field effect transistor，FinFET)的立体图。
图3B至图3C是根据一些实施例鳍式场效晶体管沿着图3A所示对应横截面线A-A及B-B的剖视图。
图4A是根据一些实施例的纳米线场效晶体管(nanowire field effecttransistor，NWFET)的立体图。
图4B至图4C是根据一些实施例纳米线场效晶体管沿着图4A所示对应横截面线C-C及D-D的剖视图。
图5是根据一些实施例形成场效晶体管的方法的流程图。
图6A至图6D是根据一些实施例鳍式场效晶体管在制造过程的各种阶段期间的剖视图。
图7A至图7F是根据一些实施例纳米线场效晶体管在制造过程的各种阶段期间的剖视图。
附图标号说明
100：N型积累模式场效晶体管
102、202、304、404：源极
104、204、306、406：漏极
106、206、310、410：沟道
108：栅极介电层
110、412：栅极电极
112：间隔壁
114：顶侧
116、316、426、702：衬底
118：第一箭头
120：第二箭头
122：阱
200：P型积累模式场效晶体管
302：鳍式场效晶体管
308：鳍
312：栅极电极
318：介电材料
320：栅极介电层
322、422：功函数层
402、424、700：纳米线场效晶体管
408：导线
420：栅极介电层
500：方法
504、506、508、510、512：操作
600：鳍式场效晶体管
602、714：第一掺杂步骤
608、720：第二掺杂步骤
610、722：掩模
704、706：牺牲层
708：顶侧
A-A、B-B、C-C、D-D：横截面线
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或例子。以下阐述组件及构造的具体例子以简化本公开内容。当然，这些仅为例子且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种例子中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性用语可同样相应地进行解释。
半导体装置的老化相关击穿(aging-related breakdown)包括例如热载流子注入(hot carrier injection，HCI)、时间相关电介质击穿(time-dependent dielectricbreakdown，TDDB)及偏压温度不稳定性(bias temperature instability)等击穿机制。老化相关场效晶体管击穿的速率会随着晶体管在高温中的累积暴露量以及电流的累积流量而增加。因热载流子注入、时间相关电介质击穿及偏压阈值不稳定性引起的老化相关晶体管击穿会随着晶体管中沟道与栅极介电材料的界面处的电流密度增加而增强。一种降低老化相关场效晶体管击穿速率的因素是减弱场效晶体管中的栅极介电材料区中的电场。另一种降低老化相关场效晶体管击穿速率的因素是在栅极介电层与沟道的界面处传导更少电流。
与沟道包含与源极区及漏极区相反的掺杂剂且载流子是在反转模式(inversionmode)下诱发出的其他平坦金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield effect transistor，MOSFET)相比，积累模式(accumulation mode)金属氧化物半导体场效晶体管在栅极介电层与沟道区之间经历更小的场。造成强场强度的一种因素是栅极介电层与沟道区之间的界面的几何形状。平坦金属氧化物半导体场效晶体管在栅极介电层与沟道区之间具有单一平整界面，从而在平坦金属氧化物半导体场效晶体管的操作期间沿单一方向吸引电荷载流子(charge carrier)。鳍式场效晶体管装置及纳米线场效晶体管(nanowire FET，NWFET)构造有三维沟道而非二维沟道。由于栅极电极及栅极介电层环绕鳍式场效晶体管的沟道的三个侧，且环绕纳米线场效晶体管的沟道的四个侧，因而触发电流流经沟道的电场并不将所有电荷载流子牵引至装置的单一侧。而是，鳍式场效晶体管及纳米线场效晶体管中的电场将电荷载流子牵引至沟道的多个侧，从而在装置操作期间减小栅极介电层/沟道界面处的总载流子密度。因此，鳍式场效晶体管及纳米线场效晶体管的老化相关击穿是以比平坦金属氧化物半导体场效晶体管低的速率发生。
利用积累模式场效晶体管(accumulation mode FET)也会实现使沟道/栅极介电层界面处的载流子密度减小。在其他方法中，场效晶体管在沟道与源极及漏极之间的界面处具有P-N结(junction)，因为源极及漏极掺杂有一种类型的掺杂剂且沟道具有相反类型的掺杂剂。所述P-N结不仅在沟道界面处产生恒定电压(constant voltage)，而且会增大用于触发电流流经场效晶体管沟道的阈值电压(threshold voltage)。相比之下，积累模式场效晶体管在沟道、源极及漏极中的每一者中存在有单一掺杂剂类型。所述单一掺杂剂类型是N型掺杂剂或P型掺杂剂。由于沟道、源极及漏极中具有单一掺杂剂类型，因而在沟道-源极界面及沟道-漏极界面处不会诱发出电压。此外，用于触发电流流经沟道的电场的强度比其他方法中具有类似尺寸及结构的场效晶体管小。通过将源极、漏极及沟道中掺杂剂的浓度调整为不同值且通过对栅极电极中的功函数层进行选择以在栅极电极与沟道区之间引起功函数层差值，会为集成电路中的每一场效晶体管确定出阈值电压。根据一些实施例，根据集成电路的设计特性而将N型场效晶体管(N-type FET)及P型场效晶体管(P-type FET)构造成具有不同阈值电压。
图1是根据一些实施例的N型积累模式场效晶体管(FET)100的剖视图。源极102及漏极104掺杂有第一浓度的N型掺杂剂。沟道106也掺杂有第二浓度的N型掺杂剂。第二浓度小于第一浓度。在N型积累模式场效晶体管的一些实施例中，沟道掺杂剂浓度(第二浓度)介于约5e16cm-3至约1e18cm-3的范围内，但沟道中的其他掺杂剂浓度也适合于本公开内容。随着沟道掺杂剂浓度增加，电荷载流子的数目会增加；然而，在某些情况中，泄漏电流(leakage current)的风险会增加。在一些实施例中，源极102或漏极104中掺杂剂的浓度(第一浓度)介于约1e19cm-3至约1e21cm-3的范围内，以减小源极102及漏极104中的寄生电阻(parasitic resistance)。栅极介电层108位于沟道106上。栅极电极110位于栅极介电层108上。一对间隔壁(spacer)112抵靠栅极电极110的各侧及栅极介电层108的各侧并位于含有源极102、漏极104及沟道106的衬底116的顶侧114上。为减小邻接的场效晶体管之间的寄生电容及寄生电流，衬底116包括掺杂剂类型与源极102、漏极104及沟道106相反的至少一个阱(well)122。根据一些实施例，衬底116的主体部分具有比第一浓度及第二浓度低的浓度的掺杂剂。在一些实施例中，衬底116是沉积至半导体晶片(semiconductor wafer)上的鳍状材料。在一些实施例中，衬底116包括通过将半导体晶片图案化而产生的鳍状结构。在一些实施例中，衬底116包含硅锗。在一些实施例中，衬底116包含硅。在一些实施例中，衬底116包含III-V族半导体材料。在一些实施例中，衬底116是适合于形成晶体管的另一种半导体材料。
第一箭头118表示在N型积累模式场效晶体管100的操作期间漏极104与沟道106之间的电场的方向。第二箭头120表示在N型积累模式场效晶体管100的操作期间沟道106与栅极电极110之间的电场的方向。
在N型积累模式场效晶体管100中，由第一箭头118及第二箭头120表示的电场的量值比在沟道106中与在源极102/漏极104中具有相反类型掺杂剂的N型场效晶体管(NFET)小。在其他方法的N型场效晶体管中，例如，在增强模式中，沟道与源极之间以及沟道与漏极之间的界面处的P-N结随着每一区中的载流子被吸引至这些区之间的界面而具有诱发出的电压。场效晶体管中此种诱发出的电压会使启动场效晶体管操作的阈值电压与积累模式场效晶体管100的阈值电压相比升高。例如N型积累模式场效晶体管100等的场效晶体管比其他方法中的场效晶体管更能耐受因热载流子注入、时间相关电介质击穿及偏压阈值不稳定性引起的老化相关击穿，因为跨栅极介电层(位于沟道与栅极电极材料之间)所经历的垂直场强度(由第二箭头120表示)会减小电荷载流子对栅极介电层的冲击能量。因此，载流子被嵌入栅极介电层中的风险得以降低；且被嵌入栅极介电层中的载流子的深度与其他方法中的场效晶体管相比更小。垂直场强度更小会降低对栅极介电层与沟道的界面造成损坏的风险且随之减弱会引起场效晶体管的老化相关击穿的载流子的冲击。
图2是根据一些实施例的P型积累模式场效晶体管200的剖视图。P型积累模式场效晶体管200中的与N型积累模式场效晶体管100中的元件类似的元件具有被增加100的相同附图标号。与N型积累模式场效晶体管100相比，P型积累模式场效晶体管200在源极202、漏极204及沟道206中包含P型掺杂剂。在P型积累模式场效晶体管的一些实施例中，沟道掺杂剂浓度介于约5e16cm-3至约1e18cm-3之间，但其他浓度也适合于本文中所公开的实施例。大于1e18cm-3的掺杂剂浓度会减弱载流子散射(carrier scattering)并提高沟道206中的接通状态电流(on-state current)。根据一些实施例，第二浓度小于第一浓度。在一些实施例中，源极202或漏极204中掺杂剂的浓度介于约1e19cm-3至约1e21cm-3之间。在一些实施例中，源极202及漏极204中的掺杂剂浓度是沟道206中的掺杂剂浓度的十倍，以减小源极202及漏极204中的寄生电阻。
表1
Figure GDA0002291325540000061
以上表1包含对其他方法中的N型场效晶体管及P型场效晶体管的特征以及积累模式场效晶体管(例如N型积累模式场效晶体管100(图1)及P型积累模式场效晶体管200(图2))的特征的汇总。具体来说，表1表明：其他方法中N型场效晶体管及P型场效晶体管中的垂直场强度及横向场强度大于耐击穿场效晶体管中的垂直场强度及横向场强度。对于耐击穿场效晶体管，在一些情况中，当在栅极电极上施加的电压Vg是0V时，介电电场介于约0.13MV/cm至约0.14MV/cm的范围内，且当Vg被设定为第一参考电压(例如，Vcc(集成电路的正电源))时，介电电场介于约4.15MV/cm至约4.4MV/cm的范围内。然而，耐击穿场效晶体管的介电电场小于其他方法中的场效晶体管的介电电场。根据一些实施例，耐击穿场效晶体管的介电电场(当Vg＝Vcc时)介于传统设计场效晶体管的介电电场的80％至传统设计场效晶体管的介电电场的90％的范围内。与其他方法中具有类似尺寸的场效晶体管相比，介电电场的减弱有助于使耐击穿场效晶体管(例如N型积累模式场效晶体管100或P型积累模式场效晶体管200)耐受因热载流子注入、时间相关电介质击穿及偏压阈值不稳定性引起的老化相关击穿，因为跨栅极介电层(位于沟道与栅极电极材料之间)所经历的垂直场强度减弱了电荷载流子对栅极介电层的冲击。垂直场强度更小会减弱对栅极介电层与沟道的界面的损坏，从而弥补了载流子迁移率降低的发生，载流子迁移率降低最终会引起场效晶体管的老化相关击穿。尽管因积累模式操作而减小为在沟道区中诱发出载流子(例如，在沟道206中诱发出电子)而施加的Vg，但阈值电压Vt可通过其他方法来进行调整。在一些实施例中，通过修改栅极电极与衬底之间的功函数差值来调整阈值电压Vt。在至少一个实施例中，通过修改栅极电极中的功函数层并在沟道区中进行沟道植入，积累模式操作下的阈值电压Vt会与反转模式操作下的阈值电压Vt实质上相同。因此，与其他方法中的场效晶体管相比，积累模式场效晶体管在维持相同阈值电压Vt的同时具有更小的场强度。基于各种电路设计要求，积累模式场效晶体管与其他方法中的场效晶体管的组合有助于提高产品可靠性。
图3A是根据一些实施例的积累模式鳍式场效晶体管(FinFET)302的立体图。鳍式场效晶体管302在鳍308中具有源极304及漏极306。鳍308还含有位于源极304与漏极306之间以及栅极电极312下方的沟道310。横截面线A-A在栅极电极312的方向上沿着栅极电极312的长度延伸。横截面线B-B垂直于横截面线A-A而延伸穿过鳍式场效晶体管302的鳍308。根据一些实施例，鳍式场效晶体管302是其中源极304、漏极306及沟道310均具有共同的掺杂剂导电类型的积累模式鳍式场效晶体管。在一些实施例中，源极304具有第一浓度的第一掺杂剂，漏极306具有第二浓度的第一掺杂剂，且沟道310具有第三浓度的第一掺杂剂。在一些实施例中，源极304及漏极306具有为第一类型的第一掺杂剂，且沟道310具有也为第一类型的第二掺杂剂(不同于第一掺杂剂)。在一些实施例中，源极304及漏极306具有为第一类型的多种掺杂剂，且沟道310具有属于源极304及漏极306中所述为第一类型的多种掺杂剂之列的单一掺杂剂。在一些实施例中，源极304及漏极306具有为第一类型的多种掺杂剂，且沟道310具有为第一类型的单一掺杂剂，所述单一掺杂剂不同于源极304及漏极306中所述为第一类型的多种掺杂剂中的掺杂剂。
根据一些实施例，第三浓度小于第一浓度及第二浓度。在一些实施例中，第一浓度及第二浓度彼此不同。在一些实施例中，第一浓度等于第二浓度。在鳍式场效晶体管的一些实施例中，各掺杂剂浓度与上文针对平坦N型积累模式场效晶体管100(参见图1)及平坦P型积累模式场效晶体管200(参见图2)所述的掺杂剂浓度近似相同。在一些实施例中，源极304、漏极306及沟道310掺杂有具有相同掺杂剂类型(N型或P型)的多种掺杂剂。
根据各种实施例，积累模式鳍式场效晶体管在所述鳍式场效晶体管中具有至少一个鳍。积累模式鳍式场效晶体管中鳍的数目是根据半导体装置的电路布局及根据电路的其他特性(例如沟道长度或鳍间距)而决定。根据一些实施例，积累模式场效晶体管的源极、漏极及沟道中共同类型的掺杂剂是N型掺杂剂，例如磷、砷或另一种适合的N型掺杂剂。在一些实施例中，积累模式场效晶体管的源极、漏极及沟道中共同类型的掺杂剂是P型掺杂剂，例如硼。根据一些实施例，沟道310具有比源极304或漏极306小的浓度的共同导电类型(common type)掺杂剂。在一些实施例中，源极304或漏极306中掺杂剂的浓度介于沟道310中的掺杂剂浓度的1.5倍与10倍之间。在一些实施例中，源极304的掺杂剂浓度与漏极306的掺杂剂浓度相同。在一些实施例中，源极304的掺杂剂浓度不同于漏极306的掺杂剂浓度。在一些实施例中，沟道310与源极304/漏极306之间的结位于栅极电极312下。在一些实施例中，鳍式场效晶体管302不具有轻掺杂漏极(lightly-doped drain，LDD)区。在一些实施例中，沟道310与源极304/漏极306之间的结位于栅极电极312下。
类似于N型积累模式场效晶体管100(参见图1)及P型积累模式场效晶体管200(参见图2)，积累模式鳍式场效晶体管从鳍308中沟道310的中心通过栅极介电层320(参见图3B)而朝向栅极电极312经历更小的场强度。在鳍308中沟道310的中心朝向栅极电极312之间场强度的减弱会减小穿过沟道310的区而冲撞沟道310与栅极介电层320的界面的载流子密度。与在反转模式下诱发出载流子的鳍式场效晶体管相比，沟道310与栅极介电层320的界面处载流子密度的减小会减弱栅极介电层320的老化并延长积累模式鳍式场效晶体管302的使用寿命。
图3B是根据一些实施例，鳍式场效晶体管沟道沿着图3A所示横截面线A-A的剖视图。鳍式场效晶体管302位于衬底316上，其中鳍308从所述衬底向上延伸并穿过多层介电材料318。鳍308的上部分形成鳍式场效晶体管302的沟道310。栅极介电层320沿着介电材料318的顶侧延伸。栅极介电层320也覆盖鳍308的上部分，所述鳍在所述上部分中穿过介电材料318而突出。栅极介电层320也覆盖鳍式场效晶体管302中鳍308的顶侧。在一些实施例中，功函数层322位于栅极介电层320与栅极电极312之间。在一些实施例中，功函数层322由功函数层322与沟道310的掺杂剂浓度之间的功函数差值决定。
根据一些实施例，介电材料318是二氧化硅(silicon dioxide，SiO2)、氮氧化硅(silicon oxy-nitride，SiON)、低介电常数介电材料、或另一种被配置成将各鳍彼此电绝缘并将鳍式场效晶体管302与附近电路元件电绝缘的介电材料。在一些实施例中，低介电常数(low-k)介电材料具有比二氧化硅的介电常数小的介电常数。一些低介电常数介电材料含有空隙(void)或气泡。一些低介电常数介电材料含有碳。根据一些实施例，栅极介电层320是二氧化硅、氮氧化硅、或另一种被配置成将鳍与栅极电极312电绝缘的介电材料。在其中栅极介电层320是二氧化硅的一些实施例中，栅极介电层320是通过热氧化(thermaloxidation)而形成。在一些实施例中，可通过化学气相沉积(chemical vapor deposition，CVD)、等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PE-CVD)、或其他将材料沉积至衬底上的方法来沉积介电材料。
根据一些实施例，栅极介电层320包含二氧化硅(SiO2)、氮氧化硅(SiON)、或其他适用于场效晶体管的栅极介电材料。根据一些实施例，栅极介电层320是介电常数比二氧化硅(介电常数＝3.9)大的高介电常数(high-k)介电材料。根据一些实施例，栅极介电层320是包含HfZrO、HfSiO4、TiO2、Ta2O3、ZrO2、ZrSiO2、或其组合、或其他适合材料的栅极介电层。根据一些实施例，栅极介电层320是通过例如原子层沉积(atomic layer deposition)或外延膜生长(epitaxial film growth)等沉积方法形成，以在介电材料318的顶侧以及鳍式场效晶体管302中鳍308的各侧及顶部上形成厚度均匀的膜。
根据一些实施例，栅极介电层320与功函数层322重叠，功函数层322保形地(conformally)覆盖栅极介电层320。根据一些实施例，功函数层322完全地覆盖栅极介电层320。在一些实施例中，功函数层322局部地覆盖介电材料318。根据本公开内容一些实施例的设计参数来视需要包含功函数层322。在场效晶体管中，可通过修改沟道310的掺杂剂浓度并通过对功函数层进行选择来调整阈值电压。包含功函数层(例如金属、金属氮化物、或金属硅化物)的场效晶体管具有与形成所述功函数层的材料的类型相关联的功函数。在其中会发生费米钉扎效应(fermi pinning effect)(即，功函数基于不同的栅极介电层而变化)的一些实施例中，有效功函数被计算成满足功函数层与衬底之间的预定功函数差值。
根据其中鳍式场效晶体管302是N型晶体管的一些实施例，功函数层322包含P型功函数金属。在其中衬底316是硅系衬底的一些实施例中，导带能量(conduction bandenergy)为大约4.05电子伏特(electron volt，eV)，且价带能量(valence band energy)为大约5.17eV。由于在积累模式晶体管中为诱发出空穴(hole)而施加的电压比反转模式晶体管小，因而功函数层322的有效功函数约为导带能量+/-0.45eV。在一些实施例中，功函数层322包含Pt、Ir、RuO2、TiN、MoNx、Ni、Pd、Co、TaN、Ru、Mo、W、或WNx、或硅化物(例如ZrSi2、MoSi2、TaSi2、或NiSi2)、或其他功函数层、或其组合。所属领域中的普通技术人员将理解，有效功函数是基于衬底中所包含的不同材料而决定。在其中鳍式场效晶体管302是P型晶体管的一些实施例中，所述功函数层包括N型功函数层，且功函数层322的有效功函数是价带能量+/-0.45eV。因此，在一些实施例中，功函数层322包含Ti、Nb、Ag、Au、Al、Co、W、Ni、Ta、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr、或其他N型功函数层、或其组合。在一些实施例中，集成电路中的一些鳍式场效晶体管具有P型功函数层，且同一集成电路中第二子组的鳍式场效晶体管具有N型功函数层。通过基于操作电压来对功函数层322进行选择，在一些实施例中，积累模式晶体管具有与其他方法中的晶体管(例如反转模式晶体管)实质上相同的阈值电压。这样一来，例如，N型晶体管的阈值电压的绝对值与P型晶体管的阈值电压的绝对值实质上相同。在一些实施例中，集成电路中的鳍式场效晶体管对于P型鳍式场效晶体管/N型鳍式场效晶体管两者均具有P型功函数层。在一些实施例中，集成电路中的鳍式场效晶体管对于P型鳍式场效晶体管/N型鳍式场效晶体管两者均具有N型功函数层。在一些实施例中，在P型积累模式鳍式场效晶体管上，将P型功函数层连同高介电常数介电材料一起使用。在一些实施例中，在N型积累模式鳍式场效晶体管上，将N型功函数层连同高介电常数介电材料一起使用。在一些实施例中，在P型积累模式场效晶体管上使用与N型场效晶体管相关联的功函数层。在一些实施例中，在N型积累模式场效晶体管上使用与P型场效晶体管相关联的功函数层。在一些实施例中，半导体装置包括具有功函数层的第一场效晶体管及具有不同类型的功函数层或不具有功函数层的第二场效晶体管。在一些实施例中，第一场效晶体管是与第二场效晶体管不同类型的场效晶体管(N型或P型)。在一些实施例中，第一场效晶体管是与第二场效晶体管相同类型的场效晶体管。
根据一些实施例，栅极电极312与鳍式场效晶体管的鳍308的沟道310重叠。在一些实施例中，栅极电极312直接接触功函数层322。在一些实施例中，栅极电极312直接接触栅极介电层320。根据一些实施例，栅极电极312与源极304及漏极306分离，且在沟道310上方覆盖鳍308的内部分。根据一些实施例，鳍式场效晶体管302的阈值电压是通过调节沟道310中在栅极电极312下方的掺杂剂浓度并对功函数层322进行选择而决定。在一些实施例中，积累模式鳍式场效晶体管的沟道310具有比源极304及漏极306中的掺杂剂浓度小的掺杂剂浓度。
图3C是根据一些实施例，鳍式场效晶体管沿着图3A所示横截面线B-B的剖视图。源极304、漏极306、以及将源极304与漏极306内连(interconnect)的鳍308位于衬底316上。沟道310位于鳍308的一部分处，所述部分通过鳍308的位于沟道310之外的区段而与源极及漏极分离。栅极介电层320位于沟道310的顶部上及栅极电极312下面。在一些实施例中，功函数层322位于栅极介电层320与栅极电极312之间。根据一些实施例，栅极电极312具有与功函数层322及栅极介电层320相同的宽度。在其中沟道310与源极304/漏极306之间的结是位于栅极电极312下的一些实施例中，栅极电极312具有与功函数层322、栅极介电层320或沟道310中的至少一者不同的宽度。举例来说，栅极电极312的宽度大于沟道310的长度。在一些实施例中，源极304及漏极306是延伸至栅极介电层320上面的应力(stressed)源极区及漏极区。
图4A是根据一些实施例的纳米线场效晶体管(纳米FET或NWFET)402的立体图。纳米线场效晶体管402具有源极404及漏极406，源极404及漏极406由在源极404与漏极406之间延伸的导线408连接。导线408与源极404及漏极406下方的衬底(图中未示出)电隔离。导线408具有位于源极404与漏极406之间的沟道410。根据一些实施例，源极404、漏极406及导线408由例如硅、硅锗或III-V型半导体材料等的半导体材料制成。根据一些实施例，用于形成源极404、漏极406及导线408的半导体材料掺杂有相同的掺杂剂。纳米线场效晶体管402还具有包围沟道410的栅极电极412。栅极电极412包含栅极电极材料，根据一些实施例，所述栅极电极材料是硅、经掺杂硅、或某种其他可被制成为栅极电极的材料。
源极404具有第一浓度的第一掺杂剂，漏极406具有第二浓度的第一掺杂剂，且沟道410具有第三浓度的第一掺杂剂。在一些实施例中，源极404、漏极406或沟道410中的至少一者包含多于一种为相同类型的种类掺杂剂。根据一些实施例，第三浓度小于第一浓度及第二浓度两者。在一些实施例中，第一浓度与第二浓度近似相同。根据一些实施例，位于沟道410之外的导线408具有第四浓度的第一掺杂剂，所述第四浓度大于第三浓度。根据一些实施例，第四浓度大于第三浓度且小于第一浓度及第二浓度。在一些实施例中，源极404中的掺杂剂是与漏极406及沟道410中的掺杂剂相同的种类。在一些实施例中，源极404中的掺杂剂不同于漏极406或沟道410中的掺杂剂种类。在一些实施例中，源极404中掺杂剂的浓度是与漏极406中掺杂剂相同的浓度。在一些实施例中，源极404中掺杂剂的浓度不同于漏极406或沟道410中的至少一者中掺杂剂的浓度。在纳米线场效晶体管的一些实施例中，各掺杂剂浓度与上文针对平坦N型积累模式场效晶体管100(参见图1)及平坦P型积累模式场效晶体管200(参见图2)所述的掺杂剂浓度近似相同。
横截面线C-C在栅极电极412的方向上延伸且与纳米线场效晶体管402中的沟道410重叠。横截面线D-D在垂直于横截面线C-C的方向上延伸且与源极404、漏极406及导线408重叠。源极404具有第一浓度的第一掺杂剂，漏极406具有第二浓度的第一掺杂剂，且沟道410具有第三浓度的第一掺杂剂。第三浓度小于第一浓度及第二浓度两者。
如上文针对N型积累模式场效晶体管100(参见图1)及P型积累模式场效晶体管200(参见图2)所述，积累模式鳍式场效晶体管从导线408中沟道410的中心通过栅极介电层420而朝向栅极电极412经历更小的“垂直”场强度。在导线408中沟道410的内部分与栅极电极412之间垂直场强度的减弱是因场效晶体管的功函数被修改且场效晶体管的阈值电压更小而引起。在导线408中沟道410的内部分与栅极电极412之间垂直场强度的减弱会减小穿过沟道410的区而冲撞沟道410与栅极介电层420的界面的载流子密度。沟道410与栅极介电层420的界面处载流子密度的减小会减弱栅极介电层420的老化并延长纳米线场效晶体管402在因热载流子注入、时间相关电介质击穿及偏压阈值不稳定性引起的老化相关击穿发生之前的寿命。
图4B是根据一些实施例，纳米线场效晶体管402沿着图4A所示横截面线C-C贯穿沟道410的剖视图。沟道410由栅极介电层420包围。根据一些实施例，功函数层422环绕栅极介电层420及沟道410两者，并被栅极电极412环绕。
根据一些实施例，沟道410可为N掺杂积累模式场效晶体管或P掺杂积累模式场效晶体管的一部分。根据一些实施例，栅极介电层420包含二氧化硅(SiO2)、氮氧化硅(SiON)或其他介电材料。在一些实施例中，栅极介电层420是通过原子层外延(atomic layerepitaxy，ALE)、原子层沉积(ALD)、热氧化、或其他在沟道410上沉积薄膜的方法而沉积。在一些实施例中，介电层420是介电常数比二氧化硅大的高介电常数介电材料。在一些实施例中，功函数层422是P型功函数金属(例如Pt、Ir、RuO2、TiN、MoNx、Ni、Pd、Co、TaN、Ru、Mo、W、或WNx)、或硅化物(例如ZrSi2、MoSi2、TaSi2、或NiSi2)、或其他功函数层、或其组合。在其中包含功函数层422的一些实施例中，功函数及阈值电压是通过栅极电极412中所包含的功函数层422及栅极介电层420的类型来调配。
在一些实施例中，所述功函数层是N型功函数修改金属(modifying metal)(例如Ti、Nb、Ag、Au、Al、Co、W、Ni、Ta、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr)、或其他N型功函数层、或其组合。根据一些实施例，栅极电极412是例如硅、硅锗或其他可被形成为栅极电极的半导体材料等的半导体材料。栅极电极412与源极404及漏极406分离、位于源极404与漏极406之间、覆盖导线408的内部分，并包围沟道410。
在一些实施例中，在P型积累模式场效晶体管上使用与其他方法中的N型场效晶体管相关联的功函数层。在一些实施例中，在N型积累模式场效晶体管上使用与其他方法中的P型场效晶体管相关联的功函数层。在一些实施例中，半导体装置包括具有功函数层的第一场效晶体管以及具有不同类型的功函数层或不具有功函数层的第二场效晶体管。在一些实施例中，第一场效晶体管是与第二场效晶体管不同类型的场效晶体管(N型或P型)。在一些实施例中，第一场效晶体管是与第二场效晶体管相同类型的场效晶体管。
图4C是根据一些实施例耐击穿纳米线场效晶体管424沿着图4A所示横截面线D-D贯穿沟道410的剖视图。源极404、漏极406及栅极电极412搁置在衬底426上。导线408在衬底426上方的点处连接源极404及漏极406。在导线408内具有位于沟道的顶侧及底侧上的栅极介电层420。栅极介电层420及沟道410在导线408上方及下面均被栅极介电材料环绕。耐击穿纳米线场效晶体管424进一步包括功函数层422。源极404具有第一浓度的第一掺杂剂，漏极406具有第二浓度的第一掺杂剂，且沟道410具有第三浓度的第一掺杂剂。根据一些实施例，第三浓度小于第一浓度及第二浓度。在一些实施例中，源极404及漏极406具有单一掺杂剂。在一些实施例中，每一源极及漏极具有多种具相同掺杂剂类型的掺杂剂种类。在一些实施例中，位于沟道410外的部分导线408具有比第三浓度大的浓度的第一掺杂剂。在一些实施例中，位于沟道410外的部分导线中的第一掺杂剂的浓度与第一浓度及第二浓度近似相同。
图5是根据一些实施例形成场效晶体管的方法500的流程图。
在操作504中，以具有第一掺杂剂类型的掺杂剂对场效晶体管的沟道进行掺杂。在至少一个实施例中，此种掺杂工艺被称为阈值电压植入(threshold voltageimplantation)。在一些实施例中，对沟道进行掺杂包括植入工艺。在一些实施例中，离子植入工艺是垂直离子植入工艺(vertical ion implantationprocess)。在一些实施例中，离子植入工艺是倾斜离子植入工艺(angled ion implantationprocess)。在一些实施例中，植入工艺之后是退火工艺。在一些实施例中，对沟道进行掺杂是与在执行蚀刻过程以使沟道成形之前将块状沟道材料沉积至晶片(wafer)表面上的沉积的步骤期间原位(in-situ)完成。在一些实施例中，对沟道进行原位掺杂是在进行外延沉积工艺以形成鳍式场效晶体管的鳍或纳米线场效晶体管的纳米线期间执行。在一些实施例中，对沟道进行掺杂是通过沉积一层掺杂剂并将半导体结构退火以使掺杂剂扩散至衬底、鳍或纳米线结构中来执行。
沟道的掺杂剂浓度小于源极的掺杂剂浓度及漏极的掺杂剂浓度。在一些实施例中，植入至沟道中的种类与植入至源极或漏极中的至少一者中的种类相同。在一些实施例中，植入至沟道中的种类不同于植入至源极或漏极中的至少一者中的种类。根据一些方法，添加至场效晶体管沟道的掺杂剂是N型掺杂剂。一些方法包括将P型掺杂剂添加至沟道。添加掺杂剂以调整或设定场效晶体管的功函数及阈值电压有时会涉及形成掺杂剂浓度比对应场效晶体管的源极或漏极中掺杂剂的浓度小的沟道。在一些实施例中，操作504是以循序方式对N型场效晶体管及P型场效晶体管执行。在一些实施例中，操作504是以同时方式对N型场效晶体管及P型场效晶体管两者执行。
方法500包括操作506，以在衬底上沉积栅极介电层。在一些实施例中，所述栅极介电层是二氧化硅(SiO2)或氮氧化硅(SiON)。一些实施例具有为高介电常数介电材料(例如HfZrO、HfSiO4、TiO2、Ta2O3、ZrO2、ZrSiO2、或其组合、或其他高介电常数介电材料)的栅极介电层。沉积栅极介电层有时是通过执行原子层外延或原子层沉积来完成。通过例如原子层沉积而沉积的栅极介电层不仅覆盖沟道，而且覆盖鳍(对于鳍式场效晶体管来说)或导线(对于纳米线场效晶体管来说)的非沟道部分以及晶体管源极及漏极。在一些实施例中，栅极介电层是在沉积隔离各场效晶体管的块状层间电介质(inter layer dielectric，ILD)层之前被沉积。在一些实施例中，栅极介电层是在层间电介质沉积之后被沉积。
方法500包括操作508，以具有第一掺杂剂类型的掺杂剂对场效晶体管的源极及漏极进行掺杂。在一些实施例中，对源极及漏极进行掺杂包括在源极及漏极的外延生长期间进行原位掺杂工艺。在一些实施例中，对源极及漏极进行掺杂包括植入工艺。在一些实施例中，植入工艺之后是退火工艺。在一些实施例中，以与对漏极的植入工艺循序的方式来对源极执行植入。在一些实施例中，同时对源极及漏极执行植入工艺。在一些实施例中，对源极的植入工艺包括植入与对漏极的植入工艺相同的掺杂剂种类。在一些实施例中，对源极的植入工艺会植入与在漏极中植入的掺杂剂物质不同的掺杂剂种类。在一些实施例中，源极的掺杂剂浓度等于漏极的掺杂剂浓度。在一些实施例中，源极的掺杂剂浓度不同于漏极的掺杂剂浓度。在一些实施例中，第一掺杂剂类型是N型掺杂剂，例如磷、砷或另一种适合的N型掺杂剂。在一些实施例中，第一掺杂剂类型是P型掺杂剂，例如硼、铟或另一种适合的P型掺杂剂。适用于第一掺杂剂类型的种类取决于正被进行掺杂的材料。P型掺杂剂是电子受体(electron acceptor)。相比之下，N型掺杂剂是电子供体(electron donor)。
在一些实施例中，操作504是与对源极的植入工艺或与对漏极的植入工艺同时执行。
以单一掺杂剂类型对源极、漏极及在源极与漏极之间延伸的沟道进行掺杂，以使得每一源极、每一漏极及源极与漏极之间的每一沟道具有第一浓度的掺杂剂。根据一些实施例，一旦源极、漏极及沟道接收到达第一浓度的第一掺杂剂，便可在源极与漏极之间的沟道上配置掩模，以阻止沟道在第二掺杂工艺期间接收到更多的掺杂剂。根据一些实施例，所述掩模是光刻胶掩模。在一些实施例中，所述掩模包含例如旋涂玻璃等的介电材料，所述介电材料是利用光刻胶被图案化并被蚀刻以在沟道上界定对应于沟道长度的掩模尺寸。在形成栅极电极之前，从沟道移除掩模材料(不论是光刻胶还是介电掩模材料)。
在第二掺杂工艺期间，将源极、漏极及沟道(至少是沟道的位于掩模区域之外的一部分)中掺杂剂的浓度增加至比沟道中掺杂剂的第一浓度大的第二浓度。在一些实施例中，在第二掺杂工艺之前，保护沟道的掩模也覆盖源极或漏极中的一者。在一些实施例中，在第二掺杂工艺之后，移除掩模，且在进行第三掺杂工艺以调整场效晶体管被暴露出的部分中的掺杂剂浓度之前，对晶片表面施加第二掩模，所述第二掩模覆盖沟道并覆盖源极或漏极中(由第一掩模暴露出)的另一者。在一些实施例中，第二掺杂工艺涉及不同于第一掺杂剂且与第一掺杂剂为相同类型(N型或P型)的第二掺杂剂。在一些实施例中，第三掺杂工艺涉及不同于第一掺杂剂及第二掺杂剂且与第一掺杂剂及第二掺杂剂为相同类型的第三掺杂剂。
方法500进一步包括操作510，以在沟道上沉积功函数层。在积累模式N型晶体管的一些实施例中，所述功函数层的有效功函数与衬底(例如，沟道区)的价带能量之间的差值等于或小于所述价带能量的10％。在积累模式P型晶体管的一些实施例中，所述功函数层的有效功函数与衬底(例如，沟道区)的导带能量之间的差值等于或小于所述导带能量的10％。在其中衬底包含硅系材料的一些实施例中，功函数层是P型功函数金属(例如Pt、Ir、RuO2、TiN、MoNx、Ni、Pd、Co、TaN、Ru、Mo、W、或WNx)、或硅化物(例如ZrSi2、MoSi2、TaSi2、或NiSi2)、或其他功函数层、或其组合。在一些实施例中，功函数层是N型功函数修改金属(例如Ti、Nb、Ag、Au、Al、Co、W、Ni、Ta、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr)、或其他N型功函数层、或其组合。在一些实施例中，集成电路中一个子组的鳍式场效晶体管具有P型功函数层，且同一集成电路中第二子组的鳍式场效晶体管具有N型功函数层。在一些实施例中，在P型积累模式鳍式场效晶体管上，将P型功函数层连同高介电常数介电材料一起使用。在一些实施例中，在N型积累模式鳍式场效晶体管上，将N型功函数层连同高介电常数介电材料一起使用。在一些实施例中，功函数层被沉积在栅极介电层上。
方法500包括操作512，以在栅极介电层上沉积栅极电极材料。根据一些实施例，所述栅极电极材料是多晶硅或硅锗。一些实施例具有由其他半导体材料(例如III-V型半导体)制成的栅极电极。根据一些实施例，栅极电极还可包含被配置成在集成电路的操作期间调整晶体管的切换速度的金属化层或掺杂剂。在一些实施例中，栅极电极是通过以下由栅极电极堆叠(包括栅极电极材料、栅极介电层，且在一些实施例中包括功函数层)所形成：将光刻胶沉积至一层栅极电极材料上，将所述光刻胶图案化以在栅极电极材料的被指定为栅极电极的一部分上留下掩模线，并蚀刻栅极电极堆叠以暴露出源极、漏极以及鳍(对于鳍式场效晶体管来说)或导线(对于纳米线场效晶体管来说)的非沟道部分。在一些实施例中，蚀刻栅极电极是通过执行等离子蚀刻以从源极、漏极以及鳍(对于鳍式场效晶体管来说)或导线(对于纳米线场效晶体管来说)的非沟道部分上选择性地移除栅极电极堆叠的膜来完成。
在一些实施例中，对方法500添加额外的操作。举例来说，在一些实施例中，作为方法500的一部分来形成鳍式场效晶体管的鳍。作为另一实例，在一些实施例中，通过外延生长工艺来形成源极/漏极区。
图6A是根据一些实施例与积累模式鳍式场效晶体管302类似的鳍式场效晶体管600在制造过程期间沿着横截面线A-A的剖视图。图6B是根据一些实施例与积累模式鳍式场效晶体管302类似的鳍式场效晶体管600在制造过程的与图6A相同的阶段处沿着横截面线B-B的剖视图。图6A及图6B示出在第一掺杂步骤602期间的衬底316及从衬底316向上延伸的鳍308。第一掺杂步骤602在每一源极304、每一漏极306及每一鳍308中将第一掺杂剂添加至第一浓度。在一些实施例中，在第一掺杂步骤602期间，源极304及漏极306受光刻胶保护。在第一掺杂步骤602期间确定出沟道区。第一掺杂步骤602沿着鳍308的长度确立掺杂剂的第一浓度，所述第一浓度与将被形成的沟道中掺杂剂的浓度相一致。
图6C是与积累模式鳍式场效晶体管302类似的鳍式场效晶体管600在制造过程期间在图6A所示第一掺杂步骤602之后沿着横截面线A-A的剖视图。鳍式场效晶体管600中的鳍308在鳍308的上部分处具有沟道310。沟道310是在第二掺杂步骤608期间形成，其中在第一掺杂步骤602期间添加至鳍式场效晶体管的第一掺杂剂被添加至场效晶体管的源极及漏极。在一些实施例中，沟道310受掩模610保护。在一些实施例中，掩模610是光刻胶掩模。在其他实施例中，掩模610是复合(composite)掩模层，其具有一层无机掩模材料，例如旋涂玻璃或其他在第二掺杂步骤608期间覆盖沟道310的介电材料。
图6D是与积累模式鳍式场效晶体管302类似的鳍式场效晶体管600的一些实施例在制造过程期间在图6B所示第一掺杂步骤602之后沿着横截面线B-B的剖视图。图6C与图6D表示制造过程中的同一阶段。图6D示出鳍式场效晶体管600沿着鳍308的剖视图，其示出由鳍308连接的源极304及漏极306，其中沟道310上方的掩模610保护所述沟道免于在第二掺杂步骤608期间接收到其他掺杂剂。源极304、漏极306及鳍308位于衬底316上。在耐击穿鳍式场效晶体管600的一些实施例中，沟道310位于鳍308的上部分中。耐击穿鳍式场效晶体管600的一些实施例具有从鳍308的顶部向下延伸至衬底316的沟道310。
图7A是与积累模式纳米线场效晶体管402的一些实施例类似的纳米线场效晶体管700在制造过程期间沿着横截面线D-D的剖视图。耐击穿纳米线场效晶体管700位于衬底702上，且包括由导线408内连的源极404及漏极406。导线408通过牺牲层704与衬底702分离。在一些实施例中，牺牲层704是一层介电材料，例如二氧化硅。在一些实施例中，牺牲层704是一层半导体材料，例如锗。牺牲层704被配置成通过执行蚀刻工艺(例如湿化学蚀刻)而从导线408与衬底702之间被选择性地移除。在一些实施例中，牺牲层706位于导线408的顶侧上。根据一些实施例，牺牲层706被沉积至导线408的顶侧上，以在被移除之前容许对晶片进行化学机械抛光或平坦化，从而建立平整的顶侧708。在制造积累模式纳米线场效晶体管(例如耐击穿纳米线场效晶体管700)的一些方法中，牺牲层704及牺牲层706是在类似的蚀刻工艺期间被移除。
图7B是与积累模式纳米线场效晶体管402的一些实施例类似的纳米线场效晶体管700在制造过程期间在图7A所示的同一阶段处沿着横截面线C-C的剖视图。纳米线场效晶体管700包括搁置在衬底702上并由导线408内连的源极404及漏极406。在一些实施例中，牺牲层704及706确立导线408的垂直厚度以及导线408在衬底702上方的间隔。可在制造过程的后续阶段期间利用对用于形成源极404、漏极406及导线408的半导体材料的移除具选择性的技术(例如湿化学蚀刻)来移除牺牲层704及706。
图7C是与积累模式纳米线场效晶体管402的一些实施例类似的纳米线场效晶体管700在制造过程期间沿着横截面线C-C的剖视图。图中描绘了第一掺杂步骤714期间的纳米线场效晶体管700，其中正将第一掺杂剂(N型掺杂剂或P型掺杂剂)添加至导线408。根据一些实施例，牺牲层704在第一掺杂步骤714之前已被移除。在一些实施例中，牺牲层704及牺牲层706在第一掺杂步骤714期间仍存在。
图7D是纳米线场效晶体管700在执行制造过程期间在图7C所描绘的同一阶段处沿着横截面线D-D的剖视图。在第一掺杂步骤714期间，搁置在衬底702上的源极404及漏极406由导线408内连。牺牲层704及706在本剖视图中已被移除，但在一些实施例中，牺牲层704及706在第一掺杂步骤714期间可存在。根据方法500的一些型式，通过在第一掺杂步骤714中以第一浓度的第一掺杂剂对导线408进行掺杂来调配纳米线场效晶体管700的功函数。根据一些实施例，可在掩蔽导线408的沟道410以界定沟道并将更多的掺杂剂添加至源极404及漏极406之前以多于一个掺杂步骤将掺杂剂添加至导线408。可通过一次或多次植入工艺将掺杂剂添加至导线408、源极404及漏极406。
图7E是纳米线场效晶体管700的一些实施例在制造过程期间的剖视图，其类似于积累模式纳米线场效晶体管402沿着横截面线C-C的剖视图。图中示出了第二掺杂步骤720期间的纳米线场效晶体管700，其中沟道410由包围沟道410的所有侧且搁置在衬底702的顶表面上的掩模722保护。
图7F是纳米线场效晶体管700的实施例在第二掺杂步骤720期间的剖视图，其类似于积累模式纳米线场效晶体管402沿着横截面线D-D的剖视图。源极404及漏极406搁置在衬底702上并由导线408内连。导线408被掩模722局部地掩蔽，掩模722包围沟道410，从而保护沟道410免受通过第二掺杂过程720添加至源极404、漏极406及导线408的一些部分的额外掺杂剂的影响。沟道410及掩模722位于导线408的与源极404及漏极406分离的内部分处。掩模722搁置在衬底702的顶表面上。根据一些实施例，掩模722是已被沉积及图案化的光刻胶层。在一些实施例中，掩模722是复合掩模层，其包含底部介电材料层(例如旋涂玻璃)及已被图案化的顶部光刻胶层。在一些实施例中，当掩模722是复合掩模层时，底部介电材料层已被局部地移除，从而暴露出源极404、漏极406、及导线408的一部分、以及衬底702的顶表面。在一些实施例中，在执行第二掺杂步骤720之前，上部光刻胶层被移除，从而仅留下经图案化的介电材料。
根据本公开内容的一些实施例，鳍式场效晶体管或纳米线场效晶体管是具有双边对称性(bilateral symmetry)且操作电压低于3伏的场效晶体管。对于与图3A及图3B中所描绘的积累模式鳍式场效晶体管302类似的耐击穿鳍式场效晶体管，沿着横截面线A-A及B-B示范出双边对称性。对于与图4A及图4B中所描绘的积累模式纳米线场效晶体管402类似的耐击穿纳米线场效晶体管，沿着横截面线C-C及D-D示范出双边对称性。本文中针对耐击穿场效晶体管所述的操作电压与平坦互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)N型场效晶体管装置及平坦互补金属氧化物半导体P型场效晶体管装置以及鳍式场效晶体管装置及纳米线场效晶体管装置相一致。
本公开内容的方面涉及一种半导体装置。所述半导体装置包括衬底。所述半导体装置进一步包括位于所述衬底上的第一晶体管，其中所述第一晶体管具有第一阈值电压，且所述第一晶体管的沟道区及源极/漏极区为N型。所述半导体装置进一步包括位于所述衬底上的第二晶体管，其中所述第二晶体管具有第二阈值电压，所述第二晶体管的沟道区为N型且所述第二晶体管的源极/漏极区为P型，并且所述第一阈值电压的绝对值实质上等于所述第二阈值电压的绝对值。
在一些实施例中，所述第一晶体管具有第一功函数(work function)层，其中所述第一功函数层的有效功函数(effective work function)与所述衬底的价带能量(valenceband energy)之间的差值小于约0.45电子伏特(eV)。所述第二晶体管具有第二功函数层，其中所述第二功函数层的有效功函数与所述衬底的所述价带能量之间的差值小于约0.45eV。
在一些实施例中，所述第一功函数层包含Pt、Ir、RuO2、TiN、MoNx、WNx、Mo、Ni、Pd、Co、Ag、Au或W。
在一些实施例中，所述第一功函数层包含与所述第二功函数层相同的材料。
在一些实施例中，所述半导体装置进一步包括第三晶体管及第四晶体管。第三晶体管位于所述衬底上，其中所述第三晶体管具有第三阈值电压，且所述第三晶体管的沟道区及源极/漏极区为P型。第四晶体管位于所述衬底上，其中所述第四晶体管具有第四阈值电压，所述第四晶体管的沟道区为P型且所述第四晶体管的源极/漏极区为N型，并且所述第四阈值电压实质上等于所述第一阈值电压。
在一些实施例中，所述第三晶体管具有第三功函数层，其中所述第三功函数层的有效功函数与所述衬底的导带能量(conductionband energy)之间的差值小于0.45eV。所述第四晶体管具有第四功函数层，其中所述第四功函数层的有效功函数与所述衬底的所述导带能量之间的差值小于0.45eV。
在一些实施例中，所述第三功函数层包含Nb、Al、Ta、Zr、Ti、TaN、Mo、Co、Ag、Au或W。
在一些实施例中，所述第三功函数层包含与所述第四功函数层相同的材料。
在一些实施例中，所述第一晶体管的所述沟道区与所述源极/漏极区之间的结(junction)位于栅极结构下。
在一些实施例中，所述第一晶体管的所述沟道区中的掺杂剂的浓度介于约5e16cm-3至约1e18cm-3的范围内。
在一些实施例中，所述第一晶体管的所述源极/漏极区中的掺杂剂的浓度介于约1e19cm-3至约1e21cm-3的范围内。
本公开内容的方面涉及一种集成电路。所述集成电路包括位于硅系衬底上的第一晶体管，其中所述第一晶体管包括沟道区及源极/漏极区，所述沟道区及所述源极/漏极区具有第一导电类型(conductivity type)。所述集成电路进一步包括位于所述硅系衬底上的第二晶体管，其中所述第二晶体管包括具有第二导电类型的沟道区及具有所述第一导电类型的源极/漏极区，所述第二导电类型不同于所述第一导电类型且所述第一晶体管的功函数层不同于所述第二晶体管的功函数层。
在一些实施例中，所述第一晶体管具有与所述第二晶体管相同的阈值电压。
在一些实施例中，所述第一晶体管的阱区具有与所述第二晶体管的阱区相同的导电类型。
在一些实施例中，所述集成电路进一步包括第三晶体管。第三晶体管位于所述硅系衬底上，其中所述第三晶体管包括具有所述第一导电类型的沟道区及具有所述第二导电类型的源极/漏极区，且所述第三晶体管的功函数层包含与所述第一晶体管的所述功函数层相同的材料。
在一些实施例中，所述第一晶体管不具有轻掺杂漏极(lightly-doped drain，LDD)区。
本公开内容的一些方面涉及一种半导体装置的制造方法。所述方法包括对第一晶体管的沟道区及第二晶体管的沟道区进行植入(implant)以具有第一导电类型。所述方法进一步包括将所述第一晶体管的源极/漏极区形成为具有所述第一导电类型且将所述第二晶体管的源极/漏极区形成为具有第二导电类型，其中所述第二导电类型不同于所述第一导电类型。所述方法进一步包括在所述第一晶体管的所述沟道区上沉积第一功函数层并在所述第二晶体管的所述沟道区上沉积第二功函数层，其中所述第一晶体管具有与所述第二晶体管相同的阈值电压。
在一些实施例中，所述方法进一步包括对在所述第二晶体管中形成具有所述第二导电类型的轻掺杂漏极(lightly-doped drain，LDD)区。
在一些实施例中，对所述第一晶体管的所述沟道区及所述第二晶体管的所述沟道区进行植入包括使用相同的掺杂剂对所述第一晶体管的所述沟道区及所述第二晶体管的所述沟道区进行植入。
在一些实施例中，对所述第一晶体管的所述沟道区及所述第二晶体管的所述沟道区进行植入包括同时对所述第一晶体管的所述沟道区及所述第二晶体管的所述沟道区进行植入。
以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本公开内容的各个方面。所属领域中的技术人员应理解，他们可易于使用本公开内容作为基础来设计或修改其他工艺及结构以实现本文所介绍实施例的相同的目的及/或获得本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开内容的精神及范围，且在不背离本公开内容的精神及范围条件下他们可对本文做出各种改变、替代、及变更。

Claims (18)

1.一种半导体装置，其特征在于，包括：
衬底；
第一晶体管，位于所述衬底上，其中所述第一晶体管具有第一阈值电压，且所述第一晶体管的沟道区及源极/漏极区为N型；
第二晶体管，位于所述衬底上，其中所述第二晶体管具有第二阈值电压，所述第二晶体管的沟道区为N型且所述第二晶体管的源极/漏极区为P型，并且所述第一阈值电压的绝对值等于所述第二阈值电压的绝对值；
第三晶体管，位于所述衬底上，其中所述第三晶体管具有第三阈值电压，且所述第三晶体管的沟道区及源极/漏极区为P型；以及
第四晶体管，位于所述衬底上，其中所述第四晶体管具有第四阈值电压，所述第四晶体管的沟道区为P型且所述第四晶体管的源极/漏极区为N型，并且所述第四阈值电压等于所述第一阈值电压。
2.根据权利要求1所述的半导体装置，其中
所述第一晶体管具有第一功函数层，其中所述第一功函数层的有效功函数与所述衬底的价带能量之间的差值小于0.45电子伏特；且
所述第二晶体管具有第二功函数层，其中所述第二功函数层的有效功函数与所述衬底的所述价带能量之间的差值小于0.45 eV。
3.根据权利要求2所述的半导体装置，其中所述第一功函数层包含Pt、Ir、RuO2、TiN、MoNx、WNx、Mo、Ni、Pd、Co、Ag、Au或W。
4.根据权利要求2所述的半导体装置，其中所述第一功函数层包含与所述第二功函数层相同的材料。
5.根据权利要求1所述的半导体装置，其中
所述第三晶体管具有第三功函数层，其中所述第三功函数层的有效功函数与所述衬底的导带能量之间的差值小于0.45 eV；且
所述第四晶体管具有第四功函数层，其中所述第四功函数层的有效功函数与所述衬底的所述导带能量之间的差值小于0.45 eV。
6.根据权利要求5所述的半导体装置，其中所述第三功函数层包含Nb、Al、Ta、Zr、Ti、TaN、Mo、Co、Ag、Au或W。
7.根据权利要求5所述的半导体装置，其中所述第三功函数层包含与所述第四功函数层相同的材料。
8.根据权利要求1所述的半导体装置，其中所述第一晶体管的所述沟道区与所述源极/漏极区之间的结位于栅极结构下。
9.根据权利要求1所述的半导体装置，其中所述第一晶体管的所述沟道区中的掺杂剂的浓度介于5e16 cm-3至1e18 cm-3的范围内。
10.根据权利要求1所述的半导体装置，其中所述第一晶体管的所述源极/漏极区中的掺杂剂的浓度介于1e19 cm-3至1e21 cm-3的范围内。
11.一种集成电路，其特征在于，包括：
第一晶体管，位于硅系衬底上，其中所述第一晶体管包括沟道区及源极/漏极区，所述沟道区及所述源极/漏极区具有第一导电类型，且所述第一晶体管具有第一阈值电压；
第二晶体管，位于所述硅系衬底上，其中所述第二晶体管包括具有第二导电类型的沟道区及具有所述第一导电类型的源极/漏极区，所述第二导电类型不同于所述第一导电类型且所述第一晶体管的功函数层不同于所述第二晶体管的功函数层，且所述第二晶体管具有第二阈值电压；
第三晶体管，位于所述硅系衬底上，其中所述第三晶体管具有第三阈值电压，且所述第三晶体管的沟道区及源极/漏极区具有所述第二导电类型；以及
第四晶体管，位于所述硅系衬底上，其中所述第四晶体管具有第四阈值电压，所述第四晶体管的沟道区具有所述第二导电类型且所述第四晶体管的源极/漏极区具有所述第一导电类型，并且所述第四阈值电压等于所述第一阈值电压。
12.根据权利要求11所述的集成电路，其中所述第一阈值电压等于所述第二阈值电压。
13.根据权利要求11所述的集成电路，进一步包括：
第一晶体管的阱区，其中所述第一晶体管的所述阱区具有与所述第二晶体管的阱区相同的导电类型。
14.根据权利要求11所述的集成电路，其中所述第一晶体管不具有轻掺杂漏极区。
15.一种半导体装置，其特征在于，包括：
衬底；
第一晶体管，位于所述衬底上，其中所述第一晶体管包括具有第一掺杂剂类型的第一沟道，且所述第一晶体管包括具有所述第一掺杂剂类型的源极/漏极区；
第二晶体管，位于所述衬底上，其中所述第二晶体管包括具有所述第一掺杂剂类型的第二沟道，所述第二晶体管包括具有与所述第一掺杂剂类型不同的第二掺杂剂类型的源极/漏极区，并且所述第一晶体管的阈值电压的绝对值等于所述第二晶体管的阈值电压的绝对值；
第三晶体管，位于所述衬底上，其中所述第三晶体管包括具有所述第二掺杂剂类型的第三沟道，且所述第三晶体管包括具有所述第二掺杂剂类型的源极/漏极区；以及
第四晶体管，位于所述衬底上，其中所述第四晶体管包括具有所述第二掺杂剂类型的第四沟道，且所述第四晶体管包括具有所述第一掺杂剂类型的源极/漏极区。
16.根据权利要求15所述的半导体装置，其中所述第三晶体管的阈值电压的绝对值等于所述第四晶体管的阈值电压的绝对值。
17.根据权利要求15所述的半导体装置，其中所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的至少一者是鳍式场效晶体管。
18.根据权利要求15所述的半导体装置，其中所述第一晶体管的功函数层不同于所述第二晶体管的功函数层。
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