CN112687689A - 一种fd cmos结构及其制备方法 - Google Patents

Abstract

本发明公开了一种FD CMOS结构及其制备方法，该FD CMOS结构包括nMOS和pMOS，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。本发明的FD CMOS减少了制备FD CMOS的工艺步骤，缩减了工艺过程，从而可以降低工艺难度和制备成本，由此还有益于提升FD CMOS及其集成电路的性能与可靠性。

Description

一种FD CMOS结构及其制备方法

技术领域

本发明属于半导体技术领域，具体涉及一种FD CMOS结构及其制备方法。

背景技术

随着集成电路技术节点的进一步减小，常规CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件的短沟道效应和功耗等问题遇到极大的挑战。为此，业界提出和发展了多种相应技术，其中，全耗尽绝缘体上硅MOS/CMOS(FD-SOIMOS/CMOS)以其优越的栅控能力、低的寄生效应成为了重要的研究发展方向。

FD-SOI CMOS仍然是平面型器件，其薄的SOI顶层硅层限定了源极区、漏极区的结深，限定了沟道区深度，从而增强了器件的栅控能力，减小了寄生电容，消除了闩锁效应，据此，提高了器件的频率特性，减小了器件的漏电流，改善了器件的短沟道效应，降低电路的静态功耗等。此外，FD-SOI CMOS抗辐射能力强，抗干扰能力强，且与Si CMOS工艺兼容。因此，FD-SOI CMOS在高速、高性能、高可靠领域有极好的发展应用前景。

但是，对FD-SOI的nMOS而言，SOI的顶层Si必须是p型半导体，对pMOS而言，SOI的顶层Si必须是n型半导体。那么，在制备FD-SOI CMOS时，必须在Si层上制备n型区或p型区。并且，FD-SOI CMOS的nMOS与pMOS对栅电极的金属功函数要求不同，那么，为实现nMOS与pMOS的金属栅电极，必须分别制备。这二项技术势必需要一定的工艺步骤和过程，既增加工艺成本，又会影响器件与电路的可靠性。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种FD CMOS结构及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

一种FD CMOS结构，包括nMOS和pMOS，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，

所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；

所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。

在本发明的一个实施例中，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的n型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。

在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。

在本发明的一个实施例中，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的p型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。

在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。

在本发明的一个实施例中，所述顶层半导体包括Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族中的一种。

本发明一个实施例还提供一种FD CMOS结构的制备方法，用于制备上述任一项实施例所述的FD CMOS结构，所述制备方法包括：

选取半导体衬底，所述半导体衬底包括埋氧化层和位于所述埋氧化层之上的顶层半导体，所述顶层半导体为p型掺杂或n型掺杂；

在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极；

对所述顶层半导体制备第一源极区和第一漏极区，以形成nMOS，其中，所述第一沟道区位于所述第一源极区和所述第一漏极区之间；

对所述顶层半导体制备第二源极区和第二漏极区，以形成pMOS，其中，所述第二沟道区位于所述第二源极区和所述第二漏极区之间。

在本发明的一个实施例中，在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极，包括：

在所述顶层半导体上生长栅介质材料层；

在所述栅介质材料层表面生长同一栅金属材料，以形成栅介质层和位于栅介质层上的所述第一栅电极和所述第二栅电极。

在本发明的一个实施例中，对所述顶层半导体制备第一源极区和第一漏极区，包括：

采用离子注入或扩散方法对所述顶层半导体进行n型掺杂，以形成第一源极区和第一漏极区。

在本发明的一个实施例中，对所述顶层半导体制备第二源极区和第二漏极区，包括：

采用离子注入或扩散方法对所述顶层半导体进行p型掺杂，以形成第二源极区和第二漏极区。

本发明的有益效果：

本发明的nMOS和pMOS在相同导电类型和优选相同掺杂浓度的半导体材料上制备，这样便不需要分别制备n型区或者p型区。同时，由于本发明的nMOS和pMOS的栅电极所采取的材料为相同功函数的导电材料，优选为同一导电材料，由此不需要分别制备nMOS的栅电极和pMOS的栅电极，所以本发明的FD CMOS减少了制备FD CMOS的工艺步骤，缩减了工艺过程，从而降低制备成本和工艺难度，由此对增强FD CMOS及其集成电路的性能与可靠性大有益处。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种FD CMOS的结构示意图；

图2是本发明实施例提供的一种FD CMOS的原理示意图；

图3a～图3f是本发明实施例提供的一种FD CMOS的制备过程示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

目前，FD-SOI CMOS技术存在下述二方面缺点：

1.在FD-SOI CMOS中，用于制备nMOS的顶层硅和用于制备pMOS的顶层硅需要采用不同的导电类型；

2.在FD-SOI CMOS中，nMOS的栅电极和pMOS的栅电极需要采用不同功函数的导电材料。

为此，需要下述二项关键工艺技术：

1.制备n型区、或p型区；

1)对FD-SOI CMOS技术，nMOS需要在p型半导体材料区域制备，pMOS需要在n型半导体材料区域制备，也就是制备FD-SOI CMOS需要为pMOS制备n型区或者为nMOS制备p型区；

2.分别制备栅电极；

对FD-SOI CMOS技术，其nMOS和pMOS因栅电极材料的功函数要求不同，因此，需要分别制备，也就是制备FD-SOI CMOS需要单独用某种导电材料为nMOS制备一次栅电极，用另一种导电材料单独为pMOS制备一次栅电极，因此栅电极需要两次制备工艺。

虽然仅是二项技术，但要实现上述二项技术却需要多次的工艺步骤，由此带来工艺复杂性大、步骤多、成本高的问题，相应引起的寄生效应又会影响器件和电路的性能及其可靠性。

实施例一

请参见图1，图1是本发明实施例提供的一种FD CMOS的结构示意图。基于上述原因，本实施例提供了一种FD CMOS结构，该FD CMOS结构包括nMOS和pMOS，nMOS包括由半导体衬底10的顶层半导体形成的第一沟道区20和设置在第一沟道区20上的第一栅电极30，pMOS包括由半导体衬底10的顶层半导体形成的第二沟道区40和设置在第二沟道区40上的第二栅电极50，且半导体衬底10还包括衬底层和埋氧化层，顶层半导体位于埋氧化层之上，埋氧化层位于衬底层之上，半导体衬底10优选地为SOI。其中，第一沟道区20与第二沟道区40由相同导电类型的顶层半导体材料形成，即顶层半导体材料可以为p型半导体，也可以为n型半导体；另外，第一栅电极30与第二栅电极50由相同功函数的导电材料形成。需要强调的是，顶层半导体的厚度和掺杂浓度应满足在栅电极功函数作用下完全耗尽的要求。

例如，第一沟道区20与第二沟道区40的材料为掺杂浓度相同的n型半导体材料，即顶层半导体为n型半导体，且nMOS的第一源极区60、第一漏极区70为n型掺杂，pMOS的第二源极区80、第二漏极区90为p型掺杂。

进一步地，若第一沟道区20与第二沟道区40都采用掺杂浓度相同的同一n型半导体材料制备，那么，第一栅电极30和第二栅电极50采用功函数在该n型半导体材料价带顶附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使顶层半导体完全耗尽，优选地第一栅电极30和第二栅电极50的功函数的范围为4.6～5.1eV，具体取值以顶层半导体的厚度和掺杂浓度等参数而定，此处不做任何限定。

再例如，第一沟道区20与第二沟道区40的材料为掺杂浓度相同的p型半导体材料，即顶层半导体为p型掺杂，nMOS的第一源极区60、第一漏极区70为n型掺杂，pMOS的第二源极区80、第二漏极区90为p型掺杂。

进一步地，若第一沟道区20与第二沟道区40都采用掺杂浓度相同的同一p型半导体材料制备，那么，第一栅电极30和第二栅电极50采用功函数在该p型半导体材料导带底附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使顶层半导体完全耗尽，优选地第一栅电极30和第二栅电极50的功函数范围的范围为4.1～4.5eV，具体取值以顶层半导体的厚度和掺杂浓度等参数而定，此处不做任何限定。

在本实施例中，半导体衬底10优选地为SOI，另外，顶层半导体还可以为Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族中的一种。

请参见图2，图2是本发明实施例提供的一种FD CMOS的原理示意图。通过本实施例所提供的FD CMOS结构和图2可知，当电源施加正电压V_D，而输入端未接电压，即悬空时，nMOS和pMOS都处于截止状态，FD CMOS不工作。当输入端接0V时，pMOS导通，输出端高电平。之后，随输入电压由0V逐渐上升，pMOS逐渐向截止过渡，nMOS逐渐向导通过渡，在pMOS截止，nMOS导通时，输出低电平。

本实施例的nMOS和pMOS的沟道区在同一导电类型的顶层半导体上制备，且为相同或相近掺杂浓度，优选相同的掺杂浓度，即nMOS的第一沟道区和pMOS的第二沟道区同在一定掺杂浓度的p型顶层半导体上制备，或同在一定掺杂浓度的n型顶层半导体上制备，这样便不需要专门制备n型区或者p型区，从而本实施例的FD CMOS结构可以省去制备n型区或者p型区的工艺过程，虽然表面上看省去的是制作n型区或者p型区的工艺，但却可以减少多次工序步骤，这对缩短工艺周期，控制工艺误差，降低芯片工艺成本，提升器件和电路的性能及可靠性等是极为有益和有利的，而该问题恰是业界所重视和长期关注的核心问题之一。同时，又由于本实施例的nMOS和pMOS的栅电极所采用的材料为相同功函数的导电材料，优选为同一导电材料，当采用同一导电材料作为栅电极时，则不需要分开制备nMOS的栅电极和pMOS的栅电极，据此，虽然是缩减了制备栅电极的关键工艺，但同样可减少多次工艺步骤，缩短工艺周期，控制工艺误差，降低芯片工艺成本。另外，FD CMOS的栅电极区域是其敏感区域，栅电极控制FD CMOS的性能，且栅电极制备的工艺过程会影响FD CMOS的性能，因此，nMOS的栅电极和pMOS的栅电极采用功函数相同的同一种导电材料，且只需制备一次，有利于提升FD CMOS电路的性能及可靠性。

综上所述，本实施例通过上述方式简化了FD CMOS的两项关键工艺技术，减少了制备FD CMOS的工艺步骤，缩减了工艺过程、工艺难度，从而可以降低制备成本，由此还可以提升FD CMOS及其集成电路的成品率、性能与可靠性。另外，本实施例所提供的FD CMOS结构还可增加阈值电压调控维度，提升开关速度。

需要说明的是，本实施例的FD CMOS还可以在衬底层设置一个电极，其与上面的栅电极共同控制器件的导通与截止，切可充分保障顶层半导体的耗尽。

实施例二

本实施例在上述实施例的基础上，还提供一种FD CMOS结构的制备方法，该FDCMOS结构的制备方法包括：

步骤2.1、选取半导体衬底10，半导体衬底包括埋氧化层和位于埋氧化层之上的顶层半导体，顶层半导体为p型掺杂或n型掺杂；

步骤2.2、在顶层半导体上形成栅介质层100和相同功函数的第一栅电极30和第二栅电极50；

步骤2.3、对顶层半导体制备第一源极区60和第一漏极区70，以形成nMOS，其中，第一沟道区20位于第一源极区60和第一漏极区70之间；

步骤2.4、对顶层半导体制备第二源极区80和第二漏极区90，以形成pMOS，其中，第二沟道区40位于第二源极区80和第二漏极区90之间。

进一步地，在一种具体实施方式中，步骤2.2可以具体包括：在顶层半导体上生长栅介质材料层；在栅介质材料层表面生长同一栅金属材料，以形成栅介质层100和位于栅介质层100上的第一栅电极30和第二栅电极50。

在栅介质层表面生长同一栅金属材料，以形成具有相同功函数的第一栅电极30和第二栅电极50。

具体地，首先需要在顶层半导体上淀积一层栅介质材料层，该栅介质材料用于形成栅介质层100，然后在该栅介质材料层上形成一层用于形成第一栅电极30和第二栅电极50的导电材料，然后刻蚀位于栅介质材料层上的导电材料和栅介质材料层，以形成栅介质层100和位于栅介质层100上的第一栅电极30和第二栅电极50。

进一步地，在一种具体实施方式中，步骤2.3可以具体包括：采用离子注入或扩散方法对nMOS区域的顶层半导体进行n型掺杂，以形成第一源极区60和第一漏极区70。

进一步地，在一种具体实施方式中，步骤2.4可以具体包括：采用离子注入或扩散方法对pMOS区域的顶层半导体进行p型掺杂，以形成第二源极区80和第二漏极区90。

综上可知，本实施例的nMOS和pMOS在相同导电类型及优选相同掺杂浓度的顶层半导体上制备，这样便不需要制备n型区或者p型区，同时，由于本实施例的nMOS和pMOS的栅电极所采取的材料为相同功函数的导电材料，尤其是采用同一导电材料，就不需要分开制备nMOS的栅电极和pMOS的栅电极，所以本实施例通过该制备方法所制备的FD CMOS减少了制备FD CMOS的工艺步骤，缩减了工艺过程和工艺难度，从而可以降低制备成本，相关寄生影响也会减小，由此有益于提升FD CMOS及其集成电路的性能与可靠性。

需要说明的是，本实施例的制备方法的步骤顺序并不是唯一实现实施例一所提供的FD CMOS结构的顺序，其仅是为了便于说明本实施例的制备方法，例如在制备过程中还可以先制备第二源极区和第二漏极区，再制备第一源极区和第一漏极区，因此并不能以本实施例的步骤顺序进行限定。

应该明白的是，本实施例制备FD CMOS所采取的其他具体工艺手段可以通过现有技术实现，在此不再赘述。

本发明所涉及工艺技术与现有CMOS工艺技术兼容，所以本实施例未给出全部工艺过程，且部分工艺过程可调换顺序。

实施例三

请参见图3a～图3f，图3a～图3f是本发明实施例提供的一种FD CMOS的制备过程示意图。本实施例基于上述内容，还提供一种FD CMOS的具体制备方法，该制备方法包括：

步骤3.1、请参见图3a，提供半导体衬底10。

具体地，半导体衬底10为SOI，SOI的顶层Si可以是n型半导体，也可以是p型半导体，SOI顶层Si为n型Si或者顶层Si为p型Si时，其制备CMOS的工艺步骤和过程相同，工艺的差别仅在后续制备栅电极时所采用的导电材料不同。顶层Si的厚度、掺杂浓度按设计要求制备。

步骤3.2、请参见图3b，其中，图3b为正视图，形成浅沟槽隔离110(STI，Shallowtrench isolation)。

具体地，根据nMOS和pMOS的平面布局设计，刻蚀隔离槽，隔离槽内淀积介质，介质与顶层Si表面平齐，以形成浅沟槽隔离110。浅沟槽隔离110的作用是实现nMOS与pMOS的电学隔离。

步骤3.3、淀积栅介质层和制备栅电极。

具体地，请参见图3c，首先在顶层Si上淀积栅介质材料层，然后在栅介质材料层上淀积栅金属层，栅金属的功函数视SOI顶层Si导电类型而定，规则如下：如SOI顶层Si是n型半导体，则栅金属功函数取值范围为4.6～5.1eV；如SOI顶层Si是p型半导体，则栅金属功函数取值范围为4.1～4.5eV。栅金属功函数的具体值，基于电学参数和顶层Si物理参数优化确定。最后再刻蚀栅金属层和栅介质材料层，形成nMOS与pMOS的栅介质层100以及位于栅介质层100之上的第一栅电极30和第二栅电极50。

步骤3.4、形成LDD(Lightly doped drain implants process，轻掺杂漏注入)。

具体地，因为隔离区内的器件结构是完全等同的，因此首先需要确定哪些作为nMOS,哪些作为pMOS，然后依据顶层Si导电类型，确定需要进行LDD的器件，其中，如果顶层Si是n型半导体，则仅对pMOS形成p型LDD，例如图3d；如果顶层Si是p型半导体，则仅对nMOS形成n型LDD。

步骤3.5、形成侧墙介质和形成源极区、漏极区。

具体地，请参见图3e，首先在第一栅电极30和第二栅电极50的侧壁形成侧墙介质130，然后采用离子注入或扩散方法对nMOS区域的顶层半导体进行n型掺杂，以制备n型掺杂的第一源极区60和第一漏极区70，采用离子注入或扩散方法对pMOS区域的顶层半导体进行p型掺杂，以制备p型掺杂的第二源极区80和第二漏极区90，其中，第一沟道区20位于第一源极区60和第一漏极区70之间，第二沟道区40位于第二源极区80和第二漏极区90之间。

步骤3.6、形成金属电极。

具体地，请参见图3f，在nMOS和pMOS的源极区、漏极区和栅电极，通过淀积介质和金属以及刻蚀，形成欧姆接触的金属电极140。

步骤3.7、FD SOI CMOS金属化

具体地，通过金属化连接，实现FD SOI CMOS。形成CMOS的金属化过程和方法与常规CMOS工艺相同，在此不再赘述。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FD CMOS结构，包括nMOS和pMOS，其特征在于，所述nMOS包括由半导体衬底的顶层半导体形成的第一沟道区和设置在所述第一沟道区上的第一栅电极，所述pMOS包括由半导体衬底的顶层半导体形成的第二沟道区和设置在所述第二沟道区上的第二栅电极，且所述半导体衬底还包括埋氧化层，所述顶层半导体位于所述埋氧化层之上，其中，

所述第一沟道区与所述第二沟道区由相同导电类型的顶层半导体材料形成；

所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。

2.根据权利要求1所述的FD CMOS结构，其特征在于，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的n型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。

3.根据权利要求2所述的FD CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.1eV。

4.根据权利要求1所述的FD CMOS结构，其特征在于，所述第一沟道区与所述第二沟道区的材料为掺杂浓度相同的p型半导体材料，所述nMOS的第一源极区、第一漏极区为n型掺杂，所述pMOS的第二源极区、第二漏极区为p型掺杂。

5.根据权利要求4所述的FD CMOS结构，其特征在于，所述第一栅电极和所述第二栅电极的功函数的范围为4.1～4.5eV。

6.根据权利要求1至5任一项所述的FD CMOS结构，其特征在于，所述顶层半导体包括Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族中的一种。

7.一种FD CMOS结构的制备方法，其特征在于，用于制备权利要求1至6任一项所述的FDCMOS结构，所述制备方法包括：

选取半导体衬底，所述半导体衬底包括埋氧化层和位于所述埋氧化层之上的顶层半导体，所述顶层半导体为p型掺杂或n型掺杂；

在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极；

对所述顶层半导体制备第一源极区和第一漏极区，以形成nMOS，其中，第一沟道区位于所述第一源极区和所述第一漏极区之间；

对所述顶层半导体制备第二源极区和第二漏极区，以形成pMOS，其中，第二沟道区位于所述第二源极区和所述第二漏极区之间。

8.根据权利要求7所述的FD CMOS结构的制备方法，其特征在于，在所述顶层半导体上形成栅介质层和相同功函数的第一栅电极和第二栅电极，包括：

在所述顶层半导体上生长栅介质材料层；

在所述栅介质材料层表面生长同一栅金属材料，以形成栅介质层和位于栅介质层上的所述第一栅电极和所述第二栅电极。

9.根据权利要求7所述的FD CMOS结构的制备方法，其特征在于，对所述顶层半导体制备第一源极区和第一漏极区，包括：

采用离子注入或扩散方法对所述顶层半导体进行n型掺杂，以制备第一源极区和第一漏极区。

10.根据权利要求7所述的FD CMOS结构的制备方法，其特征在于，对所述顶层半导体制备第二源极区和第二漏极区，包括：

采用离子注入或扩散方法对所述顶层半导体进行p型掺杂，以形成第二源极区和第二漏极区。

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