JP2023546734A - ＣＭＯＳ構造及びＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ ＣＭＯＳ、ＧＡＡ ＣＭＯＳの製造方法 - Google Patents

ＣＭＯＳ構造及びＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ ＣＭＯＳ、ＧＡＡ ＣＭＯＳの製造方法 Download PDF

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Abstract

【課題】本発明は、ＣＭＯＳ構造及びＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ ＣＭＯＳ、ＧＡＡ ＣＭＯＳの製造方法を公開する。【解決手段】前記ＣＭＯＳ構造はｎＭＯＳとｐＭＯＳを含み、前記ｎＭＯＳは半導体基板上に形成される第一チャンネル領域と第一ゲート電極を含み、前記ｐＭＯＳは半導体基板上に形成される第二チャンネル領域と第二ゲート電極を含む。前記第一チャンネル領域と前記第二チャンネル領域は導電タイプが同様の半導体材料で形成され、前記第一ゲート電極と前記第二ゲート電極は仕事関数が同様の導電材料で形成される。本発明は、ＣＭＯＳの製造工程を実現する技術を簡単にし、ＣＭＯＳの製造ステップを減少させることにより、製造過程と製造難度を減少させ、ＣＭＯＳ及びその集積回路の電気的性能及び安定性を向上させることができる。【選択図】図２

Description

本発明は、半導体の技術分野に属し、具体的に、ＣＭＯＳ構造及びＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ ＣＭＯＳ、ＧＡＡ ＣＭＯＳの製造方法に関するものである。
集積回路を様々な分野に使用するため集積回路の機能を増強する必要がある。特に集積回路の様々な性能を増強する必要がある。集積回路の基本単位である相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下ＣＭＯＳと略称）部品の構造を改善することによりその性能及び技術レベルを増強する必要がある。研究者の方々は様々な新型ＣＭＯＳ構造及びそれに対応する技術を提案してきたが、ＣＭＯＳがｎＭＯＳとｐＭＯＳで構成される基本構造は依然として変わっていない。
集積回路の集積度は増加しながら、デバイスの特徴サイズは減少している。ＣＭＯＳの構造は、平常のＣＭＯＳ、ＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ－ＳＯＩ ＣＭＯＳから現在のＧＡＡ ＣＭＯＳ等の構造に発展している。
どのようなＣＭＯＳ構造を採用しても、ｎＭＯＳのチャンネル領域とｐＭＯＳのチャンネル領域を形成するため導電タイプが異なっている半導体材料を採用し、かつｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成するため仕事関数が異なっている導電材料をそれぞれ採用する必要がある。
前記２つの特徴を実現するため複雑な製造方法及び工程を採用する必要がある。それより、工程の流れ、工程のコスト、部品と回路の性能に影響を与えることがある。
従来の技術の問題を解決するため、本発明はＣＭＯＳ構造及びＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ ＣＭＯＳ、ＧＡＡ ＣＭＯＳの製造方法を提供する。本発明は下記技術的事項により従来の技術の問題を解決する。
本発明のＣＭＯＳ構造はｎＭＯＳとｐＭＯＳを含み、前記ｎＭＯＳは半導体基板の上に形成される第一チャンネル領域と第一ゲート電極を含み、前記ｐＭＯＳは半導体基板の上に形成される第二チャンネル領域と第二ゲート電極を含み、
前記第一チャンネル領域と前記第二チャンネル領域は同じ導電タイプの半導体材料で形成され、前記第一ゲート電極と前記第二ゲート電極は同じ仕事関数の導電材料で形成される。
本発明の実施例において、前記ＣＭＯＳ構造はＦｉｎＦＥＴ ＣＭＯＳ構造であり、
前記第一チャンネル領域は第一フィン内に形成され、前記第二チャンネル領域は第二フィン内に形成され、前記第一フィンと前記第二フィンは導電タイプが同様の半導体材料で形成され、
前記第一ゲート電極は前記第一フィン上に位置し、前記第二ゲート電極は前記第二フィン上に位置する。
本発明の実施例において、前記ＣＭＯＳ構造はＦＤ ＣＭＯＳ構造であり、
前記第一チャンネル領域と前記第二チャンネル領域は半導体基板の最上層の半導体層に形成され、前記半導体基板は絶縁層と絶縁層上に位置している最上層の半導体層を含み、
前記第一ゲート電極は前記第一チャンネル領域上に位置し、前記第二ゲート電極は前記第二チャンネル領域上に位置する。
本発明の実施例において、前記ＣＭＯＳ構造はＧＡＡ ＣＭＯＳ構造であり、
前記第一チャンネル領域は第一ナノ体構造内に形成され、前記第二チャンネル領域は第二ナノ体構造内に形成され、前記第一ナノ体構造と前記第二ナノ体構造は導電タイプが同様の半導体材料で形成され、
前記第一ゲート電極は前記第一ナノ体構造を包囲し、前記第二ゲート電極は前記第二ナノ体構造を包囲する。
本発明の実施例において、前記第一チャンネル領域と前記第二チャンネル領域の材料はドーピング濃度が同様のｎ型半導体材料であり、前記ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、前記ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングである。
本発明の実施例において、前記第一ゲート電極と前記第二ゲート電極の仕事関数の範囲は４．６～５．１ｅＶである。
本発明の実施例において、前記第一チャンネル領域と前記第二チャンネル領域の材料はドーピング濃度が同様のｐ型半導体材料であり、前記ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、前記ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングである。
本発明の実施例において、前記第一ゲート電極と前記第二ゲート電極の仕事関数の範囲は４．１～４．５ｅＶである。
本発明の実施例において、ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記製造方法は、
半導体基板を選択するステップと、
前記半導体基板上に導電タイプが同様の材料で構成される第一フィンと第二フィンを形成するステップと、
前記第一フィンと前記第二フィンの頂部と側壁の表面にゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップと、
前記第一フィンに第一ソース領域と第一ドレイン領域を製造することによりｎＭＯＳを形成するステップと、
前記第二フィンに第二ソース領域と第二ドレイン領域を製造することによりｐＭＯＳを形成するステップとを含む。
本発明の実施例において、ＦＤ ＣＭＯＳ構造の製造方法を更に提供する。前記製造方法は、
半導体基板を選択するステップであって、前記半導体基板は絶縁層と前記絶縁層上に位置している最上層の半導体層を含み、前記最上層の半導体層はｐ型ドーピングであるか或いはｎ型ドーピングであるステップと、
前記最上層の半導体層上にゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップと、
前記最上層の半導体層上に第一ソース領域と第一ドレイン領域を形成することによりｎＭＯＳを形成するステップと、
前記最上層の半導体層上に第二ソース領域と第二ドレイン領域を形成することによりｐＭＯＳを形成するステップとを含む。
本発明の実施例において、ＧＡＡ ＣＭＯＳ構造の製造方法を更に提供する。前記製造方法は、
半導体基板を選択するステップと、
前記半導体基板上に第一材料堆積層と第二材料堆積層を形成するステップと、
前記第一材料堆積層と前記第二材料堆積層をエッチングすることにより第一ナノ体構造と第二ナノ体構造を形成するステップであって、前記第一ナノ体構造と前記第二ナノ体構造は導電タイプが同様の材料を採用するステップと、
前記第一ナノ体構造と前記第二ナノ体構造を囲むことによりゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップとを含む。
本発明のｎＭＯＳとｐＭＯＳは同じ導電タイプ（最適が同じドーピング濃度）の半導体材料に製造されるため、それぞれｎ型とｐ型領域を製造する必要がない。
また、本実施例のｎＭＯＳとｐＭＯＳのゲート電極の材料は同じ仕事関数の導電材料（最適は一つの材料）を採用する。１つの導電材料でゲート電極を製造することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ製造することを省くことができる。本発明は、ＣＭＯＳの製造工程を実現する技術を簡単にし、ＣＭＯＳの製造ステップを減少させることにより、製造過程と製造難度を減少させ、ＣＭＯＳ及びその集積回路の電気的性能及び安定性を向上させることができる。
以下、図面と実施例により本発明の事項をより詳細に説明する。
本発明の実施例に係るＣＭＯＳの原理を示す図である。 本発明の実施例に係るＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 図３は本発明の実施例に係るバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るバルクシリコン基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの構造を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。 本発明の実施例に係るＧＡＡ ＣＭＯＳ構造を示す図である。 本発明の実施例に係る他のＧＡＡ ＣＭＯＳ構造を示す図である。
以下、具体的な実施例により本発明の事項をより詳細に説明するが、本発明は下記実施例にのみ限定されるものではない。
本発明の事項をより詳細に理解させるため、本発明のＣＭＯＳ構造を説明する前に、ＦｉｎＦＥＴ ＣＭＯＳ（Ｆｉｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ＣＭＯＳ、フィン電界効果トランジスタＣＭＯＳ）、ＦＤ－ＳＯＩ ＣＭＯＳ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ－ｏｎ－Ｉｎｓｕｌａｔｏｒ ＣＭＯＳ、完全空乏型シリコンオン絶縁体ＣＭＯＳ）及びＧＡＡ ＣＭＯＳ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ、ゲートオールアラウンドＣＭＯＳ）を先に説明する。
ＣＭＯＳは、ｎＭＯＳのドレインとｐＭＯＳのドレインが一体に接続され、ｎＭＯＳのゲートとｐＭＯＳのゲートが一体に接続される構造である。ｎＭＯＳとｐＭＯＳはいずれも、ソース領域（Ｓｏｕｒｃｅ ｒｅｇｉｏｎ）、ドレイン領域（Ｄｒａｉｎ ｒｅｇｉｏｎ）及びゲート領域（Ｇａｔｅ ｒｅｇｉｏｎ）或いはチャンネル領域（Ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）という３つの領域で構成される。ソース領域、ドレイン領域及びゲート領域に電極を１つずつ設けることにより、ソース（電極）、ドレイン（電極）及びゲート（電極）がそれぞれ形成される。ｎＭＯＳのチャンネル領域はｐ型半導体材料で構成され、ソース領域とドレイン領域はｎ型半導体材料で構成される。ｐＭＯＳのチャンネル領域はｎ型半導体材料で構成され、ソース領域とドレイン領域はｐ型半導体材料で構成される。ｎＭＯＳとｐＭＯＳのゲート電極は仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）が異なっている導電材料で構成される。ＣＭＯＳは下記２つの特徴を有している。
１、ｎＭＯＳのチャンネル領域とｐＭＯＳのチャンネル領域を形成するため導電タイプが異なっている半導体材料をそれぞれ採用する必要がある。
２、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成するため仕事関数が異なっている導電材料をそれぞれ採用する必要がある。
ＦｉｎＦＥＴ ＣＭＯＳの基板はバルクシリコン（ｂｕｌｋ ｓｉｌｉｃｏｎ）であるか或いはＳＯＩである。平常のＣＭＯＳと比較してみると、ＦｉｎＦＥＴ ＣＭＯＳの相違点は、ｎＭＯＳとｐＭＯＳが３Ｄ（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）構造に形成され、ｎＭＯＳとｐＭＯＳの３Ｄ構造がフィン（Ｆｉｎ）型である。そのため、ＦｉｎＦＥＴ ＣＭＯＳをフィン電界効果トランジスタＣＭＯＳと呼ばれる。ＦｉｎＦＥＴ ＣＭＯＳの他の構造は平常のＣＭＯＳと同じである。ＦｉｎＦＥＴ ＣＭＯＳは下記２つの特徴を有している。
１、ＦｉｎＦＥＴ ＣＭＯＳにおいて、ｎＭＯＳのフィンとｐＭＯＳのフィンを形成するため導電タイプが異なっている半導体材料をそれぞれ採用する必要がある。
２、ＦｉｎＦＥＴ ＣＭＯＳにおいて、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成するため仕事関数が異なっている導電材料をそれぞれ採用する必要がある。
ＦＤ ＣＭＯＳの基板はＳＯＩである。平常のＣＭＯＳと比較してみると、ＦＤ ＣＭＯＳの相違点は、ｎＭＯＳとｐＭＯＳがＳＯＩの最上層の半導体薄膜材料に形成され、バイアス電圧（Ｂｉａｓ Ｖｏｌｔａｇｅ）がないときｎＭＯＳとｐＭＯＳのチャンネル領域は完全空乏（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）状態にされることである。平常のＣＭＯＳのようにＦＤ ＣＭＯＳは下記２つの特徴を有している。
１、ＦＤ ＣＭＯＳにおいて、ｎＭＯＳのチャンネル領域とｐＭＯＳのチャンネル領域を形成するため導電タイプが異なっている半導体材料をそれぞれ採用する必要がある。
２、ＦＤ ＣＭＯＳにおいて、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成するため仕事関数が異なっている導電材料をそれぞれ採用する必要がある。
ＧＡＡ ＣＭＯＳの基板はバルクシリコンであるか或いはＳＯＩである。金属ゲートがＭＯＳのチャンネル領域を囲むことによりＧＡＡ（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）をゲートオールアラウンドという。ＧＡＡのチャンネル領域の材料はナノワイア（ｎａｎｏｗｉｒｅ）にするか或いはナノシート（ｎａｎｏ－ｓｈｅｅｔｓ）にすることができる。ＧＡＡのチャンネル領域の材料がナノワイアであるＣＭＯＳをゲートオールアラウンドナノワイアＣＭＯＳといい、ＧＡＡのチャンネル領域の材料がナノシートであるＣＭＯＳをゲートオールアラウンドナノシートＣＭＯＳという。ゲートオールアラウンドナノワイアＣＭＯＳ／ゲートオールアラウンドナノシートＣＭＯＳは水平面に形成される単層であるか或いは３Ｄの多層であることができる。多層であるとき、ゲートオールアラウンドナノワイアＣＭＯＳ／ゲートオールアラウンドナノシートＣＭＯＳを堆積型ゲートオールアラウンドナノワイアＣＭＯＳ／堆積型ゲートオールアラウンドナノシートＣＭＯＳということができる。単層型ゲートオールアラウンドナノワイアＣＭＯＳ／単層型ゲートオールアラウンドナノシートＣＭＯＳと、堆積型ゲートオールアラウンドナノワイアＣＭＯＳ／堆積型ゲートオールアラウンドナノシートＣＭＯＳは平常のＣＭＯＳのように下記２つの特徴を有している。
１、ゲートオールアラウンドｎＭＯＳのナノワイア／ナノシートとゲートオールアラウンドｐＭＯＳのナノワイア／ナノシートを形成するため導電タイプが異なっている半導体材料をそれぞれ採用する必要がある。
２、ゲートオールアラウンドナノワイアｎＭＯＳ／ゲートオールアラウンドナノシートｎＭＯＳのゲート電極とゲートオールアラウンドナノワイアｐＭＯＳ／ゲートオールアラウンドナノシートｐＭＯＳのゲート電極を形成するため仕事関数が異なっている導電材料をそれぞれ採用する必要がある。
以上のとおり、平常のＣＭＯＳ、ＦｉｎＦＥＴ ＣＭＯＳ、ＦＤ－ＳＯＩ ＣＭＯＳ、ＧＡＡ ＣＭＯＳはいずれも、前記２つの特徴を有している。前記２つの特徴を実現するため、前記部品を製造するとき、複雑な工程及び方法を用いる必要がある。それにより、製造の難度及びコストが増加し、部品と回路の性能及び安定性に影響を与えることがある。
＜実施例一＞
そのため、本発明の実施例においてＣＭＯＳ構造を提供する。前記ＣＭＯＳ構造はｎＭＯＳとｐＭＯＳを含み、ｎＭＯＳは半導体基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）上に形成される第一チャンネル領域と第一ゲート電極を含み、ｐＭＯＳは半導体基板上に形成される第二チャンネル領域と第二ゲート電極を含む。第一チャンネル領域と第二チャンネル領域は導電タイプが同様の半導体材料で形成され、第一ゲート電極と第二ゲート電極は仕事関数が同様の導電材料で形成される。
本発明の具体的な実施例において、第一チャンネル領域と第二チャンネル領域の材料はドーピング濃度（Ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ）が同様のｎ型半導体材料であり、ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングである。
第一チャンネル領域と第二チャンネル領域はいずれも、ドーピング濃度が同様のｎ型半導体材料で製造される。その場合、第一ゲート電極と第二ゲート電極は仕事関数がｎ型半導体材料の価電子帯マキシマム（ｖａｌｅｎｃｅ ｂａｎｄ ｍａｘｉｍｕｍ）の付近に位置している同一の導電材料を採用し、選択される第一ゲート電極と第二ゲート電極の仕事関数により前記チャンネル領域のｎ型半導体材料は完全空乏状態にされる。第一ゲート電極と第二ゲート電極の仕事関数の範囲は４．６～５．１ｅＶが最適である。仕事関数の具体的な数値はｎ型半導体材料の厚さとドーピング濃度等のパラメーターにより確定されるが、本発明はそれを限定しない。
本発明の具体的な実施例において、第一チャンネル領域と第二チャンネル領域の材料はドーピング濃度が同様のｐ型半導体材料であり、ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングである。
第一チャンネル領域と第二チャンネル領域はいずれも、ドーピング濃度が同様のｐ型半導体材料で製造される。その場合、第一ゲート電極と第二ゲート電極は仕事関数がｐ型半導体材料の伝導帯縁（Ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｅｄｇｅ）の付近に位置している同一の導電材料を採用し、選択される第一ゲート電極と第二ゲート電極の仕事関数により前記チャンネル領域のｐ型半導体材料は完全空乏状態にされる。第一ゲート電極と第二ゲート電極の仕事関数の範囲は４．１～４．５ｅＶが最適である。仕事関数の具体的な数値はｐ型半導体材料の厚さとドーピング濃度等のパラメーターにより確定されるが、本発明はそれを限定しない。
図１を参照すると、図１は本発明の実施例に係るＣＭＯＳの原理を示す図である。図１に示すとおり、本発明の実施例に係るＣＭＯＳ構造において、電源により正電圧ＶＤを印加し、入力端に電圧を印加せずフローティングの場合、ｎＭＯＳとｐＭＯＳはいずれもオフ状態がであり、ＣＭＯＳは作動しない。入力端に０Ｖを印加するとき、ｐＭＯＳは導電状態（Ｃｏｎｄｕｃｔｉｖｅ ｓｔａｔｅ）にされ、出力端はハイレベル（Ｈｉｇｈ ｌｅｖｅｌ）にされる。つぎに、入力電圧を０Ｖから徐々に増加させると、ｐＭＯＳは導電状態からオフ状態に徐々に変わり、ｎＭＯＳはオフ状態から導電状態に徐々に変わる。ｐＭＯＳがオフ状態にされ、ｎＭＯＳが導電状態にされるとき、ＣＭＯＳはローレベル（Ｌｏｗ ｌｅｖｅｌ）を出力する。
本実施例のｎＭＯＳとｐＭＯＳのチャンネル領域は導電タイプが同様の半導体材料で製造され、そのドーピング濃度は同じであるか或いは類似している。ドーピング濃度が同じことは最適である。すなわち、ｎＭＯＳの第一チャンネル領域とｐＭＯＳの第二チャンネル領域を同様のドーピング濃度を有しているｐ型半導体上に製造するか或いは同様のドーピング濃度を有しているｎ型半導体上に製造することにより、ｎ型領域とｐ型領域をそれぞれ製造することを省くことができる。ｎ型領域とｐ型領域をそれぞれ製造することを省くことにより、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させ、部品と回路の性能及び安定性を向上させることができる。それらの問題は業界の研究者様が解決しようとするいくつかの問題の１つである。また、本実施例のｎＭＯＳとｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用する。１つの導電材料を採用するのは最適である。１つの導電材料でゲート電極を製造することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ製造することを省くことができる。ゲート電極を製造する重要な特徴を減少させることによっても、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させることができる。また、ＣＭＯＳのゲート電極の領域は敏感な領域であるので、ゲート電極によりＣＭＯＳの性能が確定され、ゲート電極の製造過程はＣＭＯＳの性能に影響を与えることがある。したがって、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ形成することを省き、ＣＭＯＳ回路の性能と安定性向上させることができる。
以上のとおり、本実施例において、ＣＭＯＳの２つの特徴を実現する技術を簡単にし、ＣＭＯＳの製造ステップを減少させることにより、製造過程、製造難度を減少させ、製造のコストを低減し、ＣＭＯＳ及びその集積回路の良品率、性能及び安定性を向上させることができる。また、本実施例のＣＭＯＳ構造により、しきい値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）を調節する次元性（ｄｉｍｅｎｓｉｏｎａｌｉｔｙ）を増加させ、スイッチングスピード（Ｓｗｉｔｃｈｉｎｇ Ｓｐｅｅｄ）を向上させることができる。
注意すべきことは、本実施例のＣＭＯＳ構造は、ＦｉｎＦＥＴ ＣＭＯＳ構造、ＦＤ ＣＭＯＳ構造及びＧＡＡ ＣＭＯＳ構造のうちいずれか一種であるか或いは、類似の特性を有している他のＣＭＯＳ構造であることができる。
＜実施例二＞
図２を参照すると、図２は本発明の実施例に係るＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例一に基づくＦｉｎＦＥＴ ＣＭＯＳ構造を提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造はｎＭＯＳとｐＭＯＳを含み、ｎＭＯＳは半導体基板１０上に形成される複数の第一フィン２０と第一ゲート電極３０を含み、ｐＭＯＳは半導体基板上に形成される複数の第二フィン４０と第二ゲート電極５０を含む。第一フィン２０と第二フィン４０は導電タイプが同様の半導体材料で形成される。すなわち、ｎＭＯＳの第一チャンネル領域とｐＭＯＳの第一チャンネル領域は導電タイプが同様の第一フィン２０と第二フィン４０で形成される。第一ゲート電極３０と第二ゲート電極５０は第一フィン２０と第二フィン４０上にそれぞれ位置する。注意すべきことは、第一フィン２０と第二フィン４０の厚さとドーピング濃度は仕事関数によりチャネル領域が完全空乏状態にされることが必要である。第一ゲート電極３０と第二ゲート電極５０の仕事関数はフィンのチェンネル領域が完全空乏状態にされることが必要である。
第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｎ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．６～５．１ｅＶであることが最適である。第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｐ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．１～４．５ｅＶであることが最適である。ゲート電極の仕事関数の具体的な数値はフィンの厚さとドーピング濃度等のパラメーターにより確定されるが、本発明はそれを限定しない。
本実施例において、半導体基板１０はバルクシリコン基板であるか或いはＳＯＩ基板である。その場合、バルクシリコンまたはＳＯＩの表面シリコン材料を直接にエッチングすることにより第一フィン２０と第二フィン４０を形成することができる。第一フィン２０と第二フィン４０の材料は、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族またはＳｉＣ等にすることができる。その場合、シリコン材料の表面に前記材料を生長させた後、それらをエッチングすることにより第一フィン２０と第二フィン４０を形成することができる。
本実施例のｎＭＯＳとｐＭＯＳのフィンは導電タイプが同様の半導体材料上に形成され、そのドーピング濃度は同じであるか或いは類似している。最適は同じドーピング濃度の半導体材料を使用する。それにより、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させ、部品と回路の性能及び安定性を向上させることができる。また、本実施例のｎＭＯＳとｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用する。最適は１つの導電材料を採用する。それにより、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させることができる。また、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用し、かつ１つの製造によりｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を製造することができる。それによりＦｉｎＦＥＴ ＣＭＯＳ回路の性能及び安定性を向上させることができる。
以上のとおり、本実施例において、ＦｉｎＦＥＴ ＣＭＯＳの２つの特徴を実現する技術を簡単にし、ＦｉｎＦＥＴ ＣＭＯＳの製造ステップを減少させることにより、製造過程、製造難度を減少させ、製造のコストを低減し、ＦｉｎＦＥＴ及びその集積回路の良品率、性能及び安定性を向上させることができる。また、本実施例のＦｉｎＦＥＴ ＣＭＯＳ構造により、しきい値電圧を調節する次元性を増加させ、スイッチングスピードを向上させることができる。
＜実施例三＞
本実施例において、実施例二のＦｉｎＦＥＴ ＣＭＯＳに対応するＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は、
半導体基板１０を選択するステップ３．１と、
導電タイプが同様の材料で構成される第一フィン２０と第二フィン４０を半導体基板１０上に形成するステップ３．２と、
第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層（Ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）と仕事関数が同様の第一ゲート電極３０及び第二ゲート電極５０とを形成するステップ３．３と、
第一フィン２０に第一ソース領域と第一ドレイン領域を製造することによりｎＭＯＳを形成するステップ３．４と、
第二フィン４０に第二ソース領域と第二ドレイン領域を製造することによりｐＭＯＳを形成するステップ３．５とを含む。
本発明の具体的な実施例において、前記ステップ３．２は、半導体基板１０をエッチングすることと、導電タイプが同様の材料で構成される第一フィン２０と第二フィン４０を半導体基板１０上に形成することとを含む。
具体的に、半導体基板１０を直接にエッチングすることによりドーピング濃度が同じであるか或いは類似しかつ導電タイプが同様である半導体材料上に第一フィン２０と第二フィン４０を形成することができる。半導体基板１０はバルクシリコン基板であるか或いはＳＯＩ基板である。
本発明の他の具体的な実施例において、前記ステップ３．２は、半導体基板１０上にフィン材料層を形成することと、前記フィン材料層をエッチングすることにより半導体基板１０上に第一フィン２０と第二フィン４０を形成することとを含む。
具体的に、半導体基板１０上に第一フィン２０と第二フィン４０を形成するフィン材料層を形成する。つぎに、第一フィン２０と第二フィン４０の構造によりフィン材料層をエッチングすることにより、半導体基板１０上に第一フィン２０と第二フィン４０を形成する。フィン材料層の材料は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ族またはＳｉＣ等にすることができる。
本発明の具体的な実施例において、前記ステップ３．３は、第一フィン２０と第二フィン４０の頂部と側壁の表面に誘電体材料（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）を生長させることによりゲート誘電体層を形成することと、ゲート誘電体層の表面に同様のゲート電極材料を生長させることにより仕事関数が同様の第一ゲート電極３０と第二ゲート電極５０を形成することを含む。
具体的に、第一フィン２０と第二フィン４０を形成した後、第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層を形成する。つぎに、第一ゲート電極３０と第二ゲート電極５０を形成するための一層の導電材料をゲート誘電体層上に形成する。第一フィン２０に対応することは第一ゲート電極３０であり、第二フィン４０に対応することは第二ゲート電極５０である。
注意すべきことは、前記製造方法の各ステップの実施順番は前記実施例のＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法にのみ限定されるものではない。前記実施例は本発明を説明する好適な実施例に過ぎない。例えば、ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法において、第一ソース領域、第一ドレイン領域、第二ソース領域及び第二ドレイン領域を製造した後、ゲート誘電体層、第一ゲート電極及び第二ゲート電極を製造することができる。すなわち、前記製造方法の各ステップの実施順番は前記実施例の実施順番にのみ限定されるものではない。
注意すべきことは、本実施例のＦｉｎＦＥＴ ＣＭＯＳを製造する他の技術的手段として従来の技術を採用ことができるが、本発明はそれを説明しない。
本発明の製造技術と従来のＣＭＯＳの製造技術を一緒に採用することができる。本実施例はすべての製造方法を１つずつ説明せず、各製造工程の各ステップの実施順番を変えることができる。
＜実施例四＞
図３を参照すると、図３は本発明の実施例に係るバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつバルクシリコン基板上に製造されるＦｉｎＦＥＴ ＣＭＯＳ構造を更に提供する。本実施例の半導体基板１０はバルクシリコンであり、ＦｉｎＦＥＴ ＣＭＯＳ構造のｎＭＯＳはバルクシリコン上に形成される複数の第一フィン２０を含み、ｐＭＯＳはバルクシリコン上に形成される複数の第二フィン４０を含む。前記バルクシリコンはＳｉ基板層１０１とＳｉ基板層上に位置しているＳｉエピタキシャル層（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ）を含み、Ｓｉ基板層１０１の材料はｐ型材料であり、Ｓｉエピタキシャル層の材料はｎ型材料である。第一フィン２０と第二フィン４０は表面層に位置しているＳｉ基板層により形成されることにより、第一フィン２０と第二フィン４０はいずれもドーピング濃度が同様のｎ型半導体材料である。つぎに、バルクシリコン上において第一フィン２０と第二フィン４０が形成されている部位以外には一層の第一絶縁層６０が形成され、第一フィン２０上には第一ゲート電極３０が形成され、第二フィン４０上には第二ゲート電極５０が形成され、第一ゲート電極３０と第二ゲート電極５０は仕事関数が同様の導電材料で形成される。ゲート電極とフィンとの間にはゲート誘電体層が形成され、ゲート誘電体層と接触しているフィン領域はチェンネル領域であり、ソース領域とドレイン領域はチェンネル領域の両端に位置している。ｎＭＯＳの第一ソース領域と第一ドレイン領域との間のフィン領域は第一チェンネル領域であり、ｐＭＯＳの第二ソース領域と第二ドレイン領域との間のフィン領域は第二チェンネル領域である。
フィンがｎ型半導体材料で形成されるＦｉｎＦＥＴ ＣＭＯＳ構造において、ｐＭＯＳの第二フィン４０の下方にドーピング濃度が第二フィン４０と同様のｎ型半導体層７０を形成することにより、ＦｉｎＦＥＴ ＣＭＯＳの設計と性能を向上させることができる。
ｐＭＯＳの第二フィン４０とｎＭＯＳの第一フィン２０は（１００）クリスタルフェース（ｃｒｙｓｔａｌ ｆａｃｅ）または（１１０）クリスタルフェースを採用するか或いはｐＭＯＳの第二フィン４０は（１１０）クリスタルフェースを採用し、とｎＭＯＳの第一フィン２０は（１００）クリスタルフェースを採用することができる。
図４ａ～図４ｆを参照すると、図４ａ～図４ｆは本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、バルクシリコン基板上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ４．１において、バルクシリコンを提供する。
図４ａを参照すると、バルクシリコンはＳｉ基板層１０１とＳｉ基板層１０１上に位置しているＳｉエピタキシャル層１０２を含み、Ｓｉ基板層１０１の材料はｐ型材料であり、Ｓｉエピタキシャル層の材料はｎ型材料である。
ステップ４．２において、図４ｂに示すとおり、バルクシリコンのＳｉエピタキシャル層１０２をエッチングすることにより第一フィン２０と第二フィン４０を形成し、かつｐＭＯＳのすべての第二フィン４０の下方に一定の厚さを有しているＳｉエピタキシャル層１０２を保留し、保留されるＳｉエピタキシャル層１０２をｎ型半導体層７０にする。第一フィン２０をエッチングするとき、Ｓｉ基板層１０１までエッチングすることによりｎＭＯＳの各第一フィン２０の下部に第一トランジション構造８０を保留する。第一トランジション構造８０の横方向断面の形状及び寸法は第一フィン２０の横方向断面の形状及び寸法と同様であるか或いは類似している。第一トランジション構造８０の材料はｐ型半導体材料であり、第一トランジション構造８０の横方向断面は図４ｂの水平方向に沿う横方向断面である。それによりＦｉｎＦＥＴ ＣＭＯＳの設計と性能を向上させることができる。
ステップ４．３において、図４ｃに示すとおり、バルクシリコン上において第一フィン２０と第二フィン４０が形成されている部位以外に一層の第一絶縁層６０を形成する。第一絶縁層６０はＳｉＯ２またはＳｉＮ等の絶縁材料で形成される。
ステップ４．４において、図４ｄに示すとおり、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。ゲート誘電体層９０の材料は例えば、高誘電率絶縁膜（Ｈｉｇｈ－ｋ Ｄｉｅｌｅｃｔｒｉｃ）であるか或いはＳｉＯ２等であることができる。
ステップ４．５において、図４ｅに示すとおり、ゲート誘電体層９０上にゲート電極の材料を堆積（ｓｅｄｉｍｅｎｔａｔｉｏｎ）させるとともにゲート電極をエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ４．６において、図４ｆに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例五＞
図５を参照すると、図５は本発明の実施例に係るバルクシリコン基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつバルクシリコン基板上に製造される他のＦｉｎＦＥＴ ＣＭＯＳ構造を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造のｎＭＯＳはバルクシリコン上に形成される複数の第一フィン２０を含み、ｐＭＯＳはバルクシリコン上に形成される複数の第二フィン４０を含む。前記バルクシリコンのＳｉ基板層１０１の材料はｎ型材料であり、Ｓｉエピタキシャル層の材料はｐ型材料であり、第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｐ型半導体材料である。バルクシリコン上には一層の第一絶縁層６０が形成され、ｎＭＯＳの第一ゲート電極３０とｐＭＯＳの第二ゲート電極５０は仕事関数が同様の導電材料で形成され、ゲート電極とフィンとの間にはゲート誘電体層が形成されている。
ｎＭＯＳの第一フィン２０の下方にはドーピング濃度が第一フィン２０のドーピング濃度と同様である一層のｐ型半導体層１００が形成されていることにより、ＦｉｎＦＥＴ ＣＭＯＳの設計と性能を向上させることができる。
図６ａ～図６ｆを参照すると、図６ａ～図６ｆは本発明の実施例のバルクシリコン基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、バルクシリコン基板上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ５．１において、バルクシリコンを提供する。
図６ａを参照すると、バルクシリコンのＳｉ基板層１０１はｎ型材料であり、Ｓｉエピタキシャル層はｐ型材料である。
ステップ５．２において、図６ｂに示すとおり、バルクシリコンのＳｉエピタキシャル層１０２をエッチングすることにより第一フィン２０と第二フィン４０を形成し、かつｎＭＯＳのすべての第一フィン２０の下方に一定の厚さを有しているＳｉエピタキシャル層１０２を保留し、保留されるＳｉエピタキシャル層１０２をｐ型半導体層１００にする。第二フィン４０をエッチングするとき、Ｓｉ基板層１０１までエッチングすることによりｐＭＯＳの各第二フィン４０の下部に第二トランジション構造１１０を保留する。第二トランジション構造１１０の横方向断面の形状及び寸法は第二フィン４０の横方向断面の形状及び寸法と同様であるか或いは類似している。第二トランジション構造１１０の材料はｎ型半導体材料であり、第二トランジション構造１１０の横方向断面は図６ｂの水平方向に沿う横方向断面である。それによりＦｉｎＦＥＴ ＣＭＯＳの設計と性能を向上させることができる。
ステップ５．３において、図６ｃに示すとおり、バルクシリコン上において第一フィン２０と第二フィン４０が形成されている部位以外に一層の第一絶縁層６０を形成する。
ステップ５．４において、図６ｄに示すとおり、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。
ステップ５．５において、図６ｅに示すとおり、ゲート誘電体層９０上にゲート電極材料を堆積させるとともにエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ５．６において、図６ｆに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例六＞
図７を参照すると、図７は本発明の実施例に係るＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつＳＯＩ上に製造されるＦｉｎＦＥＴ ＣＭＯＳ構造を更に提供する。すなわち、本実施例の半導体基板１０はＳＯＩである。前記ＦｉｎＦＥＴ ＣＭＯＳのｎＭＯＳはＳＯＩ上に形成される複数の第一フィン２０を含み、ｐＭＯＳはＳＯＩ上に形成される複数の第二フィン４０を含む。ＳＯＩは、順に堆積している基板層１０３、第二絶縁層１０４及び表面シリコンを含み、前記表面シリコンはｎ型材料であり、第一フィン２０と第二フィン４０の材料は表面シリコンで製造され、第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｎ型半導体材料である。ｎＭＯＳの第一ゲート電極３０とｐＭＯＳの第二ゲート電極５０は仕事関数が同様の導電材料で形成され、ゲート電極とフィンとの間にはゲート誘電体層が更に形成されている。
図８ａ～図８ｅを参照すると、図８ａ～図８ｅは本発明の実施例のＳＯＩ基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、ＳＯＩ上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ６．１において、ＳＯＩを提供する。
図８ａを参照すると、前記ＳＯＩは、順に堆積している基板層１０３、第二絶縁層１０４及び表面シリコン１０５を含み、前記表面シリコン１０５はｎ型材料である。
ステップ６．２において、図８ｂに示すとおり、ＳＯＩの表面シリコン１０５をエッチングすることにより第一フィン２０と第二フィン４０を形成し、かつｐＭＯＳのすべての第二フィン４０の下方にｎ型半導体層７０を形成する。
ステップ６．３において、図８ｃに示すとおり、ｎ型半導体層７０上において第二フィン４０が形成されている部位以外に一層の第一絶縁層６０を形成する。
ステップ６．４において、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。
ステップ６．５において、図８ｄに示すとおり、ゲート誘電体層９０上にゲート電極の材料を堆積させるとともにエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ６．６において、図８ｅに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例七＞
図９を参照すると、図９は本発明の実施例に係るＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつＳＯＩ上に製造される他のＦｉｎＦＥＴ ＣＭＯＳ構造を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造のｎＭＯＳはＳＯＩ上に形成される複数の第一フィン２０を含み、ｐＭＯＳはＳＯＩ上に形成される複数の第二フィン４０を含む。ＳＯＩの表面シリコンはｐ型材料であり、第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｐ型半導体材料である。ｎＭＯＳの第一ゲート電極３０とｐＭＯＳの第二ゲート電極５０は仕事関数が同様の導電材料で形成され、ゲート電極とフィンとの間にはゲート誘電体層が更に形成されている。
ｎＭＯＳの第一フィン２０の下方にドーピング濃度が第一フィン２０のドーピング濃度と同様である一層のｐ型半導体層１００を形成し、ｐ型半導体層１００上において第一フィン２０が形成されている部位以外には一層の第一絶縁層６０を形成する。
図１０ａ～図１０ｅを参照すると、図１０ａ～図１０ｅは本発明の実施例のＳＯＩ基板に基づく他のＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、ＳＯＩ上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ７．１において、ＳＯＩを提供する。
図１０ａを参照すると、前記ＳＯＩの表面シリコン１０５はｐ型材料である。
ステップ７．２において、図１０ｂに示すとおり、表面シリコン１０５をエッチングすることにより第一フィン２０と第二フィン４０を形成し、かつｎＭＯＳのすべての第一フィン２０の下方にｐ型半導体層１００を形成する。
ステップ７．３において、図１０ｃに示すとおり、ｐ型半導体層１００上において第一フィン２０が形成されている部位以外に一層の第一絶縁層６０を形成する。
ステップ７．４において、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。
ステップ７．５において、図１０ｄに示すとおり、ゲート誘電体層９０上にゲート電極の材料を堆積させるとともにエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ７．６において、図１０ｅに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例八＞
図１１を参照すると、図１１は本発明の実施例に係るｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつｐ型半導体基板上に製造されるＦｉｎＦＥＴ ＣＭＯＳ構造を提供する。本実施例の半導体基板１０はｐ型半導体基板であり、ｐ型半導体基板内にはｎ型領域１０６が形成されている。前記ＦｉｎＦＥＴ ＣＭＯＳ構造のｎＭＯＳはｐ型半導体基板上に形成される複数の第一フィン２０を含み、ｐＭＯＳはｎ型領域１０６上に形成される複数の第二フィン４０を含む。ｐ型半導体基板上にはｎ型エピタキシャル層が形成され、第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｎ型半導体材料である。ｎＭＯＳの第一ゲート電極３０とｐＭＯＳの第二ゲート電極５０は仕事関数が同様の導電材料で形成され、ゲート電極とフィンとの間にはゲート誘電体層が更に形成されている。
図１２ａ～図１２ｇを参照すると、図１２ａ～図１２ｇは本発明の実施例のｐ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、ｐ型半導体基板上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ８．１において、ｐ型半導体基板を提供する。
図１２ａを参照すると、半導体基板１０はｐ型半導体基板であり、ｐ型半導体基板内にはｎ型領域１０６が形成されている。例えば、ｐ型半導体基板はｐ型Ｓｉ基板であることができる。
ステップ８．２において、図１２ｂに示すとおり、ｐ型半導体基板とｎ型領域１０６上にｎ型エピタキシャル層１２０を形成する。例えばｎ型エピタキシャル層１２０はｎ型Ｓｉ層であることができる。
ステップ８．３において、図１２ｃに示すとおり、ｎ型エピタキシャル層１２０をエッチングすることにより第一フィン２０と第二フィン４０を形成する。ｐＭＯＳの第二フィン４０をエッチングするとき、ｎ型領域１０６の表面の下部までエッチングし、かつ各第二フィン４０の下部にｎ型領域１０６を保留することができる。第一フィン２０をエッチングするとき、ｐ型半導体基板内までエッチングすることによりｎＭＯＳの各第一フィン２０の下部に第一トランジション構造８０を保留する。第一トランジション構造８０の横方向断面の形状及び寸法は第一フィン２０の横方向断面の形状及び寸法と同様であるか或いは類似している。第一トランジション構造８０の材料はｐ型半導体材料であり、第一トランジション構造８０の横方向断面は図１２ｃの水平方向に沿う横方向断面である。
ステップ８．４において、図１２ｄに示すとおり、第一フィン２０と第二フィン４０が形成されている部位以外に一層の第一絶縁層６０を形成する。
ステップ８．５において、図１２ｅに示すとおり、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。
ステップ８．６において、図１２ｆに示すとおり、ゲート誘電体層９０上にゲート電極の材料を堆積させるとともにエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ８．７において、図１２ｇに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例九＞
図１３を参照すると、図１３は本発明の実施例に係るｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳの構造を示す図である。本実施例において実施例二と実施例三に基づきかつｎ型半導体基板上に製造されるＦｉｎＦＥＴ ＣＭＯＳ構造を提供する。本実施例の半導体基板１０はｎ型半導体基板であり、ｎ型半導体基板内にはｐ型領域１０７が形成されている。前記ＦｉｎＦＥＴ ＣＭＯＳ構造のｎＭＯＳはｐ型領域１０７上に形成される複数の第一フィン２０を含み、ｐＭＯＳはｎ型半導体基板１０上に形成される複数の第二フィン４０を含む。ｎ型半導体基板上にはｐ型エピタキシャル層が形成され、第一フィン２０と第二フィン４０の材料はドーピング濃度が同様のｐ型半導体材料である。ｎＭＯＳの第一ゲート電極３０とｐＭＯＳの第二ゲート電極５０は仕事関数が同様の導電材料で形成され、ゲート電極とフィンとの間にはゲート誘電体層が形成されている。
図１４ａ～図１４ｇを参照すると、図１４ａ～図１４ｇは本発明の実施例のｎ型半導体基板に基づくＦｉｎＦＥＴ ＣＭＯＳ構造の製造過程を示す図である。本実施例において、ｎ型半導体基板上に形成されるＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法は下記ステップを含む。
ステップ９．１において、ｎ型半導体基板を提供する。
図１４ａを参照すると、半導体基板１０はｎ型半導体基板であり、ｎ型半導体基板内にはｐ型領域１０７が形成されている。例えば、ｎ型半導体基板はｎ型Ｓｉ基板であることができる。
ステップ９．２において、図１４ｂに示すとおり、ｎ型半導体基板とｐ型領域１０７上にｐ型エピタキシャル層１３０を形成する。例えばｐ型エピタキシャル層１３０はｐ型Ｓｉ層であることができる。
ステップ９．３において、図１４ｃに示すとおり、ｐ型エピタキシャル層１３０をエッチングすることにより第一フィン２０と第二フィン４０を形成する。ｎＭＯＳの第一フィン２０をエッチングするとき、ｐ型領域１０７の表面の下部までエッチングし、かつ各第一フィン２０の下部にｐ型領域１０７を保留することができる。第二フィン４０をエッチングするとき、ｎ型半導体基板内までエッチングすることによりｐＭＯＳの各第二フィン４０の下部に第二トランジション構造１１０を保留する。第二トランジション構造１１０の横方向断面の形状及び寸法は第二フィン４０の横方向断面の形状及び寸法と同様であるか或いは類似している。第二トランジション構造１１０の材料はｎ型半導体材料であり、第二トランジション構造１１０の横方向断面は図１４ｃの水平方向に沿う横方向断面である。
ステップ９．４において、図１４ｄに示すとおり、第一フィン２０と第二フィン４０が形成されている部位以外に一層の第一絶縁層６０を形成する。
ステップ９．５において、図１４ｅに示すとおり、各第一フィン２０と第二フィン４０の頂部と側壁の表面にゲート誘電体層９０を形成する。
ステップ９．６において、図１４ｆに示すとおり、ゲート誘電体層９０上にゲート電極の材料を堆積させるとともにエッチングすることにより第一ゲート電極３０と第二ゲート電極５０を形成する。
ステップ９．７において、図１４ｇに示すとおり、ｎＭＯＳの第一チェンネル領域の両側にｎ型のドーピングまたはエピタキシャルを実施することにより第一ソース領域と第一ドレイン領域を形成し、ｐＭＯＳの第二チェンネル領域の両側にｐ型のドーピングまたはエピタキシャルを実施することにより第二ソース領域と第二ドレイン領域を形成し、最後に金属化接続を実現する。
＜実施例十＞
図１５を参照すると、図１５は本発明の実施例に係るＦＤ ＣＭＯＳの構造を示す図である。本実施例において実施例一に基づくＦＤ ＣＭＯＳ構造を提供する。ＦＤ ＣＭＯＳ構造の半導体基板１０は、順に堆積している基板層、絶縁層及び最上層の半導体層を含み、前記ＦＤ ＣＭＯＳ構造のｎＭＯＳは半導体基板１０の最上層の半導体層に形成される複数の第一チャンネル領域１４０と第一チャンネル領域１４０上に形成される第一ゲート電極３０を含み、ｐＭＯＳは半導体基板１０の最上層の半導体層に形成される複数の第二チャンネル領域１５０と第二チャンネル領域１５０上に形成される第二ゲート電極５０を含む。第一チャンネル領域１４０と第二チャンネル領域１５０は導電タイプが同様の最上層の半導体層の材料で形成され、第一ゲート電極３０と第二ゲート電極５０は仕事関数が同様の導電材料で形成される。注意すべきことは、最上層の半導体層の厚さとドーピング濃度は仕事関数によりゲート電極が完全空乏状態にされることを満たす必要がある。
第一チャンネル領域１４０と第二チャンネル領域１５０の材料はドーピング濃度が同様のｎ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．６～５．１ｅＶであることが好ましい。第一チャンネル領域１４０と第二チャンネル領域１５０の材料はドーピング濃度が同様のｐ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．１～４．５ｅＶであることが好ましい。ゲート電極の仕事関数の具体的な数値は最上層の半導体層の厚さとドーピング濃度等のパラメーターにより確定されるが、本発明はそれを限定しない。
本実施例において、半導体基板１０としてＳＯＩを採用することが最適である。最上層の半導体層の材料は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＩＩＩ－ＩＶのうちいずれか一種であることができる。
本実施例のｎＭＯＳとｐＭＯＳのチャンネル領域は導電タイプが同様の最上層の半導体層上に形成され、そのドーピング濃度は同じであるか或いは類似していることにより、ｎ型領域とｐ型領域をそれぞれ製造することを省くことができる。ｎ型領域とｐ型領域をそれぞれ製造することを省くことにより、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させ、部品と回路の性能及び安定性を向上させることができる。また、本実施例のｎＭＯＳとｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用する。最適は１つの導電材料を採用する。１つの導電材料でゲート電極を製造することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ製造することを省き、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させることができる。また、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ形成することを省き、ＦＤ ＣＭＯＳ回路の性能と安定性向上させることができる。
以上のとおり、本実施例において、ＦＤ ＣＭＯＳの２つの特徴を実現する技術を簡単にし、ＦＤ ＣＭＯＳの製造ステップを減少させることにより、製造過程、製造難度を減少させ、製造のコストを低減し、ＦＤ ＣＭＯＳ及びその集積回路の良品率、性能及び安定性を向上させることができる。また、本実施例のＦＤ ＣＭＯＳ構造により、しきい値電圧を調節する次元性を増加させ、スイッチングスピードを向上させることができる。
注意すべきことは、本実施例のＦＤ ＣＭＯＳは基板層に１つの電極を更に形成することができる。前記電極とその上のゲート電極は、部品の導電状態とオフ状態を制御し、最上層の半導体層が空乏状態にされることを充分に確保することができる。
＜実施例十一＞
本実施例において、実施例十に基づくＦＤ ＣＭＯＳ構造の製造方法を更に提供する。前記ＦＤ ＣＭＯＳ構造の製造方法は、
半導体基板１０を選択するステップであって、半導体基板１０は絶縁層と絶縁層上に位置している最上層の半導体層を含み、最上層の半導体層はｐ型ドーピングであるか或いはｎ型ドーピングであるステップ１０．１と、
最上層の半導体層上にゲート誘電体層９０と仕事関数が同様の第一ゲート電極３０及び第二ゲート電極５０とを形成するステップ１０．２と、
最上層の半導体層上に第一ソース領域１９０と第一ドレイン領域２００を形成することによりｎＭＯＳを形成するステップ１０．３と、
最上層の半導体層上に第二ソース領域２１０と第二ドレイン領域２２０を形成することによりｐＭＯＳを形成するステップ１０．４とを含む。
具体的な実施例において、前記ステップ１０．２は具体的に、最上層の半導体層上に誘電体材料層を生長させることと、誘電体材料層の表面に同一のゲート金属材料を生長させることにより、ゲート誘電体層９０、ゲート誘電体層９０上に位置している第一ゲート電極３０及び第二ゲート電極５０を形成することとを含む。
具体的に、まず、最上層の半導体層上に一層の誘電体材料層を生長させる。前記誘電体材料層はゲート誘電体層９０の形成に用いられる。つぎに、前記誘電体材料層上に第一ゲート電極３０及び第二ゲート電極５０の形成に用いられる一層の導電材料を形成する。最後に、誘電体材料層上の導電材料と誘電体材料層をエッチングすることにより、ゲート誘電体層９０、ゲート誘電体層９０上に位置している第一ゲート電極３０及び第二ゲート電極５０を形成する。
具体的な実施例において、前記ステップ１０．３は具体的に、イオン注入方法または拡散方法によりｎＭＯＳ領域の最上層の半導体層に対してｎ型ドーピングを実施することにより第一ソース領域１９０と第一ドレイン領域２００を形成することを含むことができる。
具体的な実施例において、前記ステップ１０．４は具体的に、イオン注入方法または拡散方法によりｐＭＯＳ領域の最上層の半導体層に対してｐ型ドーピングを実施することにより第二ソース領域２１０と第二ドレイン領域２２０を形成することを含むことができる。
注意すべきことは、前記製造方法の各ステップの実施順番は前記実施例のＦＤ ＣＭＯＳ構造の製造方法にのみ限定されるものでない。前記実施例は本発明を説明する好適な実施例に過ぎない。例えば、ＦＤ ＣＭＯＳ構造の製造方法において、第二ソース領域と第二ドレイン領域を形成した後、第一ソース領域と第一ドレイン領域を形成することができる。すなわち、前記製造方法の各ステップの実施順番は前記実施例の実施順番にのみ限定されるものでない。
注意すべきことは、本実施例のＦＤ ＣＭＯＳを製造する他の技術的手段として従来の技術を採用ことができるが、本発明はそれを説明しない。
本発明の製造技術と従来のＣＭＯＳの製造技術を一緒に採用することができる。本実施例はすべての製造方法を１つずつ説明せず、各製造工程の各ステップの実施順番を変えることができる。
＜実施例十二＞
図１６ａ～図１６ｆを参照すると、図１６ａ～図１６ｆは本発明の実施例に係るＦＤ ＣＭＯＳの製造過程を示す図である。本実施例において、前記実施例十一に基づくＦＤ ＣＭＯＳの製造方法を提供する。前記ＦＤ ＣＭＯＳの製造方法は下記ステップを含む。
ステップ１１．１において、図１６ａに示すとおり、半導体基板１０を提供する。
具体的に、半導体基板１０はＳＯＩであり、ＳＯＩの最上層Ｓｉはｎ型半導体であるか或いはｐ型半導体であることができる。ＳＯＩの最上層Ｓｉはｎ型Ｓｉであるか或いはｐ型Ｓｉであるとき、その製造過程はＣＭＯＳの製造ステップ及び過程と同じであり、製造工程の差異はゲート電極を形成するとき異なる導電材料を採用することにある。最上層Ｓｉの厚さ、ドーピング濃度は設計の要求により確定される。
ステップ１１．２において、図１６ｂに示すとおり、シャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）１６０を形成する。図１６ｂは正面図である。
具体的に、ｎＭＯＳとｐＭＯＳが１つの平面に配置される場合、エッチングにより分離トレンチ（ｉｓｏｌａｔｉｏｎ ｔｒｅｎｃｈｅｓ）を形成し、分離トレンチ内に誘電体を堆積させ、誘電体と最上層Ｓｉの表面を１つの表面に揃えることによりシャロー・トレンチ・アイソレーション１６０を形成する。シャロー・トレンチ・アイソレーション１６０はｎＭＯＳとｐＭＯＳを電気的に隔離する役割をする。
ステップ１１．３において、ゲート誘電体層を堆積させるとともにゲート電極を製造する。
具体的に、図１６ｃに示すとおり、まず、最上層Ｓｉ上に誘電体材料層を生長させる。つぎに、前記誘電体材料層上にゲート金属層を堆積させる。ゲート金属層の仕事関数はＳＯＩ最上層Ｓｉの導電タイプにより確定される。ゲート金属層の仕事関数の具体的な数値は電気的パラメーターと最上層Ｓｉの物理的パラメーターにより確定される。最後に、ゲート金属層と誘電体材料層をエッチングすることにより、ｎＭＯＳ及びｐＭＯＳのゲート誘電体層９０と、ゲート誘電体層９０上に位置している第一ゲート電極３０及び第二ゲート電極５０とを形成する。
ステップ１１．４において、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｉｍｐｌａｎｔｓ ｐｒｏｃｅｓｓ、）を形成する。
具体的に、隔離区域内の部品の構造は完全に同様であるので、まず、どれをｎＭＯＳにし、どれをｎＭＯＳにするかを確定する。つぎに、最上層Ｓｉの導電タイプによりＬＤＤを実施する必要がある部品を確定する。図１６ｄに示すとおり、最上層Ｓｉがｎ型半導体であるとき、ｐＭＯＳにのみｐ型ＬＤＤ１７０を形成する。最上層Ｓｉがｐ型半導体であるとき、ｎＭＯＳにのみｎ型ＬＤＤを形成する。
ステップ１１．５において、側壁誘電体を形成するとともにソース領域及びドレイン領域を形成する。
具体的に、図１６ｅに示すとおり、まず、第一ゲート電極３０及び第二ゲート電極５０の側壁に側壁誘電体１８０を形成する。つぎに、イオン注入方法または拡散方法によりｎＭＯＳ領域の最上層の半導体層に対してｎ型ドーピングを実施することにより、ｎ型ドーピングの第一ソース領域１９０と第一ドレイン領域２００を形成する。ｐＭＯＳ領域の最上層の半導体層に対してｐ型ドーピングを実施することにより、ｐ型ドーピングの第二ソース領域２１０と第二ドレイン領域２２０を形成する。第一チャンネル領域１４０は第一ソース領域１９０と第一ドレイン領域２００との間に位置し、第二チャンネル領域１５０は第二ソース領域２１０と第二ドレイン領域２２０との間に位置している。
ステップ１１．６において、金属電極を形成する。
具体的に、図１６ｆに示すとおり、ｎＭＯＳとｐＭＯＳのソース領域、ドレイン領域及びゲート領域に誘電体と金属を堆積させた後それをエッチングすることによりオーミック接触の金属電極２３０を形成する。
ステップ１１．７において、ＦＤ ＳＯＩ ＣＭＯＳの金属化を実施する。
具体的に、金属化接続を実施することによりＦＤ ＳＯＩ ＣＭＯＳを獲得する。ＣＭＯＳの金属化を実施する過程及び方法は平常のＣＭＯＳの製造方法と類似しているので、再び説明しない。
＜実施例十三＞
図１７を参照すると、図１７は本発明の実施例に係るＧＡＡ ＣＭＯＳ構造を示す図である。図１７において、図１７（１）と図１７（３）は側面図の断面図であり、図１７（２）は正面図の局部断面図である。本実施例において実施例一に基づくＧＡＡ ＣＭＯＳ構造を提供する。前記ＧＡＡ ＣＭＯＳ構造のｎＭＯＳは半導体基板１０上に形成される第一ナノ体構造２４０と第一ナノ体構造２４０を囲む第一ゲート電極３０とを含み、ｐＭＯＳは半導体基板１０上に形成される第二ナノ体構造２５０と第二ナノ体構造２５０を囲む第二ゲート電極５０とを含む。第一ナノ体構造２４０と第二ナノ体構造２５０は導電タイプが同様の半導体材料で形成され、第一ゲート電極３０と第二ゲート電極５０は仕事関数が同様の導電材料で形成される。注意すべきことは、第一ナノ体構造２４０と第二ナノ体構造２５０の厚さとドーピング濃度は仕事関数により第一と第二ナノ構造体が完全空乏状態にされることを満たす必要がある。
第一ナノ体構造２４０と第二ナノ体構造２５０の材料はドーピング濃度が同様のｎ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．６～５．１ｅＶが最適である。第一ナノ体構造２４０と第二ナノ体構造２５０の材料はドーピング濃度が同様のｐ型半導体材料である場合、第一ゲート電極３０と第二ゲート電極５０の仕事関数の範囲は４．１～４．５ｅＶであることが好ましい。ゲート電極の仕事関数の具体的な数値はナノ体構造の厚さとドーピング濃度等のパラメーターにより確定されるが、本発明はそれを限定しない。
本実施例において、第一ナノ体構造２４０は少なくとも１つの第一ナノ体を含み、第二ナノ体構造２５０は少なくとも１つの第二ナノ体を含む。第一ナノ体と第二ナノ体の数量が２つより大きいか或いは等しいとき、第一ナノ体と第二ナノ体は２つの配列方式に配列されることができる。１つの配列方式は複数の第一ナノ体または複数の第二ナノ体が垂直方向の堆積方向に配列されることである。垂直方向は図１７に示すとおりである。他の１つの配列方式は複数の第一ナノ体または複数の第二ナノ体が水平方向の同一層に配列されることである。
第一ナノ体と第二ナノ体は同一層に配列されるか或いは隣接している層にそれぞれ配列されることができる。第一ナノ体と第二ナノ体が同一層に配列されるとき、第一ナノ体と第二ナノ体を構成する半導体材料は同じであることができる。例えば、第一ナノ体と第二ナノ体の半導体材料はいずれも、Ｓｉ、ＧｅまたはＳｉＧｅ等であることができる。第一ナノ体と第二ナノ体が隣接している層にそれぞれ配列されるとき、第一ナノ体と第二ナノ体を構成する半導体材料は異なることができる。例えば、第一ナノ体の半導体材料はＳｉであり、第二ナノ体の半導体材料はＧｅまたはＳｉＧｅであることができる。図１７と図１８を参照すると、図１７は第一ナノ体と第二ナノ体が同一層に配列されている構造を示す図であり、図１８は第一ナノ体と第二ナノ体が隣接している層にそれぞれ配列されている構造を示す図である。図１８において、図１８（１）と図１８（３）は側面図の断面図であり、図１８（２）は正面図の局部断面図である。
第一ナノ体と第二ナノ体はナノシートであるか或いはナノワイアであることができる。ナノシートとナノワイアの材料としてＳｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＩＩＩ－ＩＶ族等の半導体材料を採用することができる。
本実施例において、半導体基板１０はバルクシリコン基板であるか或いはＳＯＩ基板である。半導体基板１０の材料は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＩＩＩ－ＩＶ族等の半導体材料である。
本実施例のｎＭＯＳの第一ナノ体構造とｐＭＯＳの第二ナノ体構造は導電タイプが同様の半導体材料を採用し、そのドーピング濃度は同じであるか或いは類似している。最適はドーピング濃度が同じである。本実施例のＧＡＡ ＣＭＯＳは導電タイプが異なっている半導体材料をそれぞれ製造する過程を省くことができる。それにより、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させ、部品と回路の性能及び安定性を向上させることができる。また、本実施例のｎＭＯＳとｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ製造することを省くことができる。ゲート電極を製造する重要な特徴を減少させることによっても、複数の工程を減少させ、製造の周期を短縮し、製造の誤差を低減し、チップの製造コストを減少させることができる。また、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の材料として仕事関数が同様の導電材料を採用することにより、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極をそれぞれ形成することを省き、ＧＡＡ ＣＭＯＳ回路の性能と安定性向上させることができる。
以上のとおり、本実施例において、ＧＡＡ ＣＭＯＳの２つの特徴を実現する技術を簡単にし、ＧＡＡ ＣＭＯＳの製造ステップを減少させることにより、製造過程、製造難度を減少させ、製造のコストを低減し、ＧＡＡ ＣＭＯＳ及びその集積回路の良品率、性能及び安定性を向上させることができる。また、本実施例のＧＡＡ ＣＭＯＳ構造により、しきい値電圧を調節する次元性を増加させ、スイッチングスピードを向上させることができる。
＜実施例十四＞
図１７と図１８に示すとおり、本実施例において、実施例十三のＧＡＡ ＣＭＯＳ構造に対応するＧＡＡ ＣＭＯＳ構造の製造方法を更に提供する。前記ＧＡＡ ＣＭＯＳ構造の製造方法は、
半導体基板１０を選択するステップ１２．１と、
半導体基板１０上に第一材料堆積層と第二材料堆積層を形成するステップ１２．２と、
第一材料堆積層の除去層（ｓａｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）と第二材料堆積層の除去層をエッチングすることにより、両端に第一ソース領域１９０と第一ドレイン領域２００が形成されている第一ナノ体構造２４０と、両端に第二ソース領域２１０と第二ドレイン領域２２０が形成されている第二ナノ体構造２５０とを形成するステップ１２．３と、
第一ナノ体構造２４０と第二ナノ体構造２５０を包囲するゲート誘電体層と仕事関数が同様の第一ゲート電極３０及び第二ゲート電極５０とを形成することによりｎＭＯＳとｐＭＯＳを形成するステップであって、第一ナノ体構造２４０と第二ナノ体構造２５０は同様の導電タイプを有しているステップ１２．４と、
金属化を実施するステップ１２．５を含む。
図１７と図１８に示すとおり、金属を堆積させることにより、金属化接続を実現し、ＧＡＡ ＣＭＯＳを形成することができる。
具体的な実施例において、ステップ１２．２は、
半導体基板１０上に交替に堆積している第一材料層と第二材料層を形成するステップ１２．２１と、
交替に堆積している第一材料層と第二材料層をエッチングすることにより第一材料堆積層と第二材料堆積層を形成するステップ１２．２２とを含むことができる。
具体的に、まず、半導体基板１０上に交替に堆積している第一材料層と第二材料層をそれぞれ形成する。つぎに、交替に堆積している第一材料層と第二材料層をエッチングすることにより、第一ナノ体構造２４０を形成するための第一材料堆積層と第二ナノ体構造２５０を形成するための第二材料堆積層を形成する。
具体的な実施例において、ステップ１２．２１は、半導体基板１０上に第一材料層と第二材料層を生長させるとき、最初位置のドーピング方法により導電タイプが同様でありかつ交替に堆積している第一材料層と第二材料層を形成することを含むことができる。
具体的な実施例において、ステップ１２．３は、
第一材料堆積層の両端に第一ソース領域１９０と第一ドレイン領域２００を形成し、第二材料堆積層の両端に第二ソース領域２１０と第二ドレイン領域２２０を形成する１２．３１と、
第一材料堆積層の除去層をエッチングすることにより第一ナノ体構造２４０を形成し、第二材料堆積層の除去層をエッチングすることにより第二ナノ体構造２５０を形成する１２．３２を含むことができる。
除去層は除去する必要がある材料層を意味する。第一材料堆積層の第一材料層と第二材料堆積層の第一材料層をエッチングすることにより、ナノシートまたはナノワイアが同一層に位置している第一ナノ体構造２４０と第二ナノ体構造２５０を形成することができる。第一材料堆積層の第一材料層と第二材料堆積層の第二材料層をエッチングすることにより、ナノシートまたはナノワイアが隣接の二層にそれぞれ位置している第一ナノ体構造２４０と第二ナノ体構造２５０を形成することができる。
具体的な実施例において、ステップ１２．４は、
第一ナノ体構造２４０と第二ナノ体構造２５０を包囲する誘電体材料を生長させることによりゲート誘電体層を形成するステップ１２．４１と、
ゲート誘電体層の表面に同一のゲート電極材料を生長させることにより仕事関数が同様の第一ゲート電極３０と第二ゲート電極５０を形成するステップ１２．４２とを含むことができる。
注意すべきことは、前記製造方法の各ステップの実施順番は前記実施例のＧＡＡ ＣＭＯＳ構造の製造方法にのみ限定されるものでない。前記実施例は本発明を説明する好適な実施例に過ぎない。例えば、ＧＡＡ ＣＭＯＳ構造の製造方法において、第一ソース領域と第一ドレイン領域を製造した後第二ソース領域と第二ドレイン領域を製造するか或いは、第二ソース領域と第二ドレイン領域を製造した後第一ソース領域と第一ドレイン領域を製造することができる。
注意すべきことは、本実施例のＧＡＡ ＣＭＯＳを製造する他の技術的手段として従来の技術を採用ことができるが、本発明はそれを説明しない。
本発明の製造技術と従来のＣＭＯＳの製造技術を一緒に採用することができる。本実施例はすべての製造方法を１つずつ説明せず、各製造工程の各ステップの実施順番を変えることができる。
本発明の明細書において、「第一」、「第二」との用語は、本発明の事項を説明するものであり、事項の重要性を明示または暗示するか或いは技術的事項の数量を表すものでない。「第一」、「第二」との用語がついている特徴は１つまたは複数のその特徴が含まれていることを明示するか或いは暗示する。本発明の明細書において、特別な説明がない限り、「複数」との用語は事項が２つまたは２つ以上含まれていることを意味する。
本発明の明細書において、「１つの実施例」、「一部の実施例」、「例示」、「具体的な例示」、「一部の例示」等の用語は、該実施例または例示中の具体的な特徴、構造、材料またはデータが本発明の少なくとも１つの実施例または例示に含まれていることを意味する。本実施例において、前記用語は１つの実施例または例示にのみ含まれている事項を表すものでない。いずれか１つまたは複数の実施例または例示に記載されている具体的な特徴、構造、材料またはデータを適当に組み合わせることができる。この技術分野の技術者はこの明細書中の複数の実施例または例示を組み合わせることができる。
以上、本発明の好適な実施例を詳述してきたが、前記実施例は本発明の例示にしか過ぎないものであるため、本発明は前記実施例の構成にのみ限定されるものでない。この技術分野の技術者は本発明の要旨を逸脱しない範囲内において設計の変更、代替等をすることができ、それらがあっても本発明の特許請求の範囲が定めた範囲に含まれることは勿論である。

Claims (11)

  1. ｎＭＯＳとｐＭＯＳを含むＣＭＯＳ構造であって、前記ｎＭＯＳは半導体基板上に形成される第一チャンネル領域と第一ゲート電極を含み、前記ｐＭＯＳは半導体基板上に形成される第二チャンネル領域と第二ゲート電極を含み、
    前記第一チャンネル領域と前記第二チャンネル領域は導電タイプが同様の半導体材料で形成され、
    前記第一ゲート電極と前記第二ゲート電極は同じ仕事関数の導電材料で形成されることを特徴とするＣＭＯＳ構造。
  2. 前記ＣＭＯＳ構造はＦｉｎＦＥＴ ＣＭＯＳ構造であり、
    前記第一チャンネル領域は第一フィン内に形成され、前記第二チャンネル領域は第二フィン内に形成され、前記第一フィンと前記第二フィンは導電タイプが同様の半導体材料で形成され、
    前記第一ゲート電極は前記第一フィン上に位置し、前記第二ゲート電極は前記第二フィン上に位置することを特徴とする請求項１に記載のＣＭＯＳ構造。
  3. 前記ＣＭＯＳ構造はＦＤ ＣＭＯＳ構造であり、
    前記第一チャンネル領域と前記第二チャンネル領域は半導体基板の最上層の半導体層に形成され、前記半導体基板は絶縁層と当該絶縁層上に位置している最上層の半導体層を含み、
    前記第一ゲート電極は前記第一チャンネル領域上に位置し、前記第二ゲート電極は前記第二チャンネル領域上に位置することを特徴とする請求項１に記載のＣＭＯＳ構造。
  4. 前記ＣＭＯＳ構造はＧＡＡ ＣＭＯＳ構造であり、
    前記第一チャンネル領域は第一ナノ体構造内に形成され、前記第二チャンネル領域は第二ナノ体構造内に形成され、前記第一ナノ体構造と前記第二ナノ体構造は導電タイプが同様の半導体材料で形成され、
    前記第一ゲート電極は前記第一ナノ体構造を包囲し、前記第二ゲート電極は前記第二ナノ体構造を包囲することを特徴とする請求項１に記載のＣＭＯＳ構造。
  5. 前記第一チャンネル領域と前記第二チャンネル領域の材料はドーピング濃度が同様のｎ型半導体材料であり、前記ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、前記ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングであることを特徴とする請求項１～４のうちいずれか一項に記載のＣＭＯＳ構造。
  6. 前記第一ゲート電極と前記第二ゲート電極の仕事関数の範囲は４．６～５．１ｅＶであることを特徴とする請求項５に記載のＣＭＯＳ構造。
  7. 前記第一チャンネル領域と前記第二チャンネル領域の材料はドーピング濃度が同様のｐ型半導体材料であり、前記ｎＭＯＳの第一ソース領域と第一ドレイン領域はｎ型ドーピングであり、前記ｐＭＯＳの第二ソース領域と第二ドレイン領域はｐ型ドーピングであることを特徴とする請求項１～４のうちいずれか一項に記載のＣＭＯＳ構造。
  8. 前記第一ゲート電極と前記第二ゲート電極の仕事関数の範囲は４．１～４．５ｅＶであることを特徴とする請求項７に記載のＣＭＯＳ構造。
  9. ＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法であって、前記製造方法は、
    半導体基板を選択するステップと、
    前記半導体基板上に導電タイプが同様の材料で構成される第一フィンと第二フィンを形成するステップと、
    前記第一フィンと前記第二フィンの頂部と側壁の表面にゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップと、
    前記第一フィンに第一ソース領域と第一ドレイン領域を製造することによりｎＭＯＳを形成するステップと、
    前記第二フィンに第二ソース領域と第二ドレイン領域を製造することによりｐＭＯＳを形成するステップとを含むことを特徴とするＦｉｎＦＥＴ ＣＭＯＳ構造の製造方法。
  10. ＦＤ ＣＭＯＳ構造の製造方法であって、前記製造方法は、
    半導体基板を選択するステップであって、前記半導体基板は絶縁層と当該絶縁層上に位置している最上層の半導体層を含み、前記最上層の半導体層はｐ型ドーピングであるか或いはｎ型ドーピングであるステップと、
    前記最上層の半導体層上にゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップと、
    前記最上層の半導体層上に第一ソース領域と第一ドレイン領域を形成することによりｎＭＯＳを形成するステップと、
    前記最上層の半導体層上に第二ソース領域と第二ドレイン領域を形成することによりｐＭＯＳを形成するステップとを含むことを特徴とするＦＤ ＣＭＯＳ構造の製造方法。
  11. ＧＡＡ ＣＭＯＳ構造の製造方法であって、前記製造方法は、
    半導体基板を選択するステップと、
    前記半導体基板上に第一材料堆積層と第二材料堆積層を形成するステップと、
    前記第一材料堆積層と前記第二材料堆積層をエッチングすることにより第一ナノ体構造と第二ナノ体構造を形成するステップであって、前記第一ナノ体構造と前記第二ナノ体構造は導電タイプが同様の材料を採用するステップと、
    前記第一ナノ体構造と前記第二ナノ体構造を囲むことによりゲート誘電体層と仕事関数が同様の第一ゲート電極及び第二ゲート電極とを形成するステップとを含むことを特徴とするＧＡＡ ＣＭＯＳ構造の製造方法。
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