KR20230056744A - CMOS 구조 및 FinFET CMOS, FD CMOS, GAA CMOS 제조방법 - Google Patents

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빈 수
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지엔 장
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모우룽 양
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Abstract

본 발명은 CMOS 구조 및 FinFET CMOS, FD CMOS, GAA CMOS의 제조방법을 공개한다. 상기 CMOS 구조는 nMOS와 pMOS를 포함하고, 상기 nMOS는 반도체 서브스트레이트 위에 형성되는 제1 채널 영역과 제1 게이트 전극을 포함하며, 상기 pMOS는 반도체 서브스트레이트 위에 형성되는 제2 채널 영역과 제2 게이트 전극을 포함한다. 상기 제1 채널 영역과 상기 제2 채널 영역은 도전 타입이 동일한 반도체 재료로 형성되고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 워크 함수가 동일한 도전 재료로 형성된다. 본 발명은 CMOS의 제조공정을 실현하는 기술을 간단하게 하고 CMOS의 제조 과정을 감소시키는 것에 의해 제조 과정과 제조 난도를 감소시키며 CMOS 및 그 집적회로의 전기적 성능 및 안정성을 향상시킬 수 있다.

Description

CMOS 구조 및 FinFET CMOS, FD CMOS, GAA CMOS 제조방법
본 발명은 반도체의 기술 분야에 속하며, 구체적으로 CMOS 구조 및 FinFET CMOS, FD CMOS, GAA CMOS 제조 방법에 관한 것이다.
집적회로를 여러 분야에 사용하기 위해 집적회로의 기능을 증강시킬 필요가 있다. 특히 집적회로의 여러가지 성능을 증강시킬 필요가 있다. 집적회로의 기본적 단위인 상보형 금속산화막 반도체(Complementary Metal Oxide Semiconductor, 이하 CMOS라고 약칭) 부품의 구조를 개선함으로써 그 성능 및 기술의 레벨을 증강시킬 필요가 있다. 연구자들은 여러 신형 CMOS 구조 및 그에 대응하는 기술을 제안해 왔지만 CMOS가 nMOS와 pMOS로 구성된 기본적 구조는 여전히 바뀌지 않았다.
집적회로의 집적도는 증가하지만 그 크기는 감소되고 있다. CMOS의 구조는 평상의 평면 CMOS, FinFET CMOS, FD-SOI CMOS에서 현재의 GAA CMOS 등 구조로 발전하고 있다.
어떠한 CMOS구조를 사용하더라도 nMOS의 채널 영역과 pMOS의 채널 영역을 형성하기 위해 도전 타입이 상이한 반도체 재료를 사용하고, 또한 nMOS의 게이트 전극과 pMOS의 게이트 전극을 형성하기 위해 워크 함수가 상이한 도전 재료를 각각 사용할 필요가 있다.
상기 2가지 특징을 실현하기 위해 복잡한 제조방법 및 공정을 사용할 필요가 있다. 이것에 의해, 공정의 스텝, 공정의 비용, 부품과 회로의 성능에 영향을 줄 우려가 있다.
종래 기술의 문제를 해결하기 위해 본 발명은 CMOS 구조 및 FinFET CMOS, FD CMOS, GAA CMOS의 제조 방법을 제공한다. 본 발명은 하기 기술적 사항을 통하여 종래 기술의 과제를 해결하려고 한다.
본 발명의 CMOS 구조는 nMOS와 pMOS를 포함하고, 상기 nMOS는 반도체 서브스트레이트 위에 형성되는 제1 채널 영역과 제1 게이트 전극을 포함하며, 상기 pMOS는 반도체 서브스트레이트 위에 형성되는 제2 채널 영역과 제2 게이트 전극을 포함한다.
상기 제1 채널 영역과 상기 제2 채널 영역은 도전 타입이 동일한 반도체 재료로 형성되며,
상기 제1 게이트 전극과 상기 제2 게이트 전극은 워크 함수가 동일한 도전 재료로 형성된다.
본 발명의 실시예에 있어서, 상기 CMOS 구조는 FinFET CMOS 구조이며,
상기 제1 채널 영역은 제1 핀 내에 형성되고, 상기 제2 채널 영역은 제2 핀 내에 형성되며, 상기 제1 핀과 상기 제2 핀은 도전 타입이 동일한 반도체 재료로 형성되며,
상기 제1 게이트 전극은 상기 제1 핀 위에 위치하고, 상기 제2 게이트 전극은 상기 제2 핀 위에 위치한다.
본 발명의 실시예에 있어서, 상기 CMOS 구조는 FD CMOS 구조이며,
상기 제1 채널 영역과 상기 제2 채널 영역은 반도체 서브스트레이트 최상층 반도체층에 형성되고, 상기 반도체 서브스트레이트는 절연층과 절연층 위에 위치하는 최상층 반도체층을 포함하며,
상기 제1 게이트 전극은 상기 제1 채널 영역 위에 위치하고, 상기 제2 게이트 전극은 상기 제2 채널 영역 위에 위치한다.
본 발명의 실시예에 있어서, 상기 CMOS 구조는 GAA CMOS 구조이며,
상기 제1 채널 영역은 제1 나노체 구조 내에 형성되고, 상기 제2 채널 영역은 제2 나노체 구조 내에 형성되며, 상기 제1 나노체 구조와 상기 제2 나노체 구조는 도전 타입이 동일한 반도체 재료로 형성되고,
상기 제1 게이트 전극은 상기 제1 나노체 구조를 포위하고, 상기 제2 게이트 전극은 상기 제2 나노체 구조를 포위한다.
본 발명의 실시예에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역의 재료는 도핑 농도가 동일한 n형 반도체 재료이고, 상기 nMOS의 제1 소스 영역과 제1 드레인 영역은 n형 도핑이고, 상기 pMOS의 제2 소스 영역과 제2 드레인 영역은 p형 도핑이다.
본 발명의 실시예에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 워크 함수의 범위는 4.6 ~ 5.1 eV이다.
본 발명의 실시예에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역의 재료는 도핑 농도가 동일한 p형 반도체 재료이고, 상기 nMOS의 제1 소스 영역과 제1 드레인 영역은 n형 도핑이고, 상기 pMOS의 제2 소스 영역과 제2 드레인 영역은 p형 도핑이다.
본 발명의 실시예에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 워크 함수의 범위는 4.1 ~ 4.5 eV이다.
본 발명의 실시예에 있어서, FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 제조 방법은,
반도체 서브스트레이트를 선택하는 스텝과,
상기 반도체 서브스트레이트 위에 도전 타입이 동일한 재료로 구성된 제1 핀과 제2 핀을 형성하는 스텝과;
상기 제1 핀과 상기 제2 핀의 상부와 측벽 표면에 게이트 유전체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝과,
상기 제1 핀에 제1 소스 영역과 제1 드레인 영역을 제조하는 것에 의해 nMOS를 형성하는 스텝과,
상기 제2 핀에 제2 소스 영역과 제2 드레인 영역을 제조하는 것에 의해 pMOS를 형성하는 스텝을 포함한다.
본 발명의 실시예에 있어서, FD CMOS 구조의 제조 방법을 더 제공한다. 상기 제조 방법은,
반도체 서브스트레이트를 선택하는 스텝이며, 상기 반도체 서브스트레이트는 절연층과 상기 절연층 위에 위치한 최상층 반도체층을 포함하고, 상기 최상층 반도체층은 p형 도핑이거나 n형 도핑인 스텝과,
상기 최상층 반도체층 위에 게이트 유전체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝과,
상기 최상층 반도체층 위에 제1 소스 영역과 제1 드레인 영역을 형성하는 것에 의해 nMOS를 형성하는 스텝과,
상기 최상층 반도체층 위에 제2 소스 영역과 제2 드레인 영역을 형성하여 pMOS를 형성하는 스텝을 포함한다.
본 발명의 실시예에 있어서, GAA CMOS 구조의 제조 방법을 더 제공한다. 상기 제조 방법은,
반도체 서브스트레이트를 선택하는 스텝과,
상기 반도체 서브스트레이트 위에 제1 재료 퇴적층과 제2 재료 퇴적층을 형성하는 스텝과,
상기 제1 재료 퇴적층과 상기 제2 재료 퇴적층을 식각하는 것에 의해, 상기 제1 나노체 구조와 상기 제2 나노체 구조를 형성하는 스텝이며, 상기 제1 나노체 구조와 상기 제2 나노체 구조는 도전 타입이 동일한 재료를 사용하는 스텝과,
상기 제1 나노체 구조와 상기 제2 나노체 구조를 둘러싸는 것에 의해 게이트 유도체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝을 포함한다.
본 발명의 nMOS와 pMOS는 도전 타입이 동일한 반도체 재료로 제조되므로 nMOS와 pMOS를 각각 제조할 필요가 없다. 바람직하게는 도핑 농도도 같은 재로로 제조된다. 또한, 본 실시예의 nMOS와 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용한다. 바람직하게는 한 도전 재료를 사용한다. 한 도전 재료로 게이트 전극을 제조하는 것에 의해, nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 제조하는 것을 생략할 수 있다. 본 발명은 CMOS의 제조공정을 실현하는 기술을 간단하게 하고 CMOS의 제조 과정을 감소시키는 것에 의해 제조 과정과 제조 난도를 감소시키고, CMOS 및 그 집적회로의 전기적 성능 및 안정성을 향상시킬 수 있다.
이하 도면과 실시예를 통하여 본 발명의 사항을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예와 관련된 CMOS의 원리를 나타내는 도면이다.
도 2는 본 발명의 실시예에 관한 FinFET CMOS의 구조를 나타내는 도면이다.
도 3은 본 발명의 실시예에 관련된 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다.
도 4a는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 4b는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 4c는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 4d는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 4e는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 4f는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 5는 본 발명의 실시예와 관련된 벌크 실리콘 서브스트레이트에 기반한 다른 FinFET CMOS의 구조를 나타내는 도면이다.
도 6a는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 6b는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 6c는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 6d는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 6e는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 6f는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 7은 본 발명의 실시예에 관한 SOI 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다.
도 8a는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 8b는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 8c는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 8d는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 8e는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 9는 본 발명의 실시예에 관한 SOI 서브스트레이트에 기반한 다른 FinFET CMOS의 구조를 나타내는 도면이다.
도 10a는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 10b는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 10c는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 10d는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 10e는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 11은 본 발명의 실시예에 관한 p형 반도체 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다.
도 12a는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12b는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12c는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12d는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12e는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12f는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 12g는 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 13은 본 발명의 실시예에 관한 n형 반도체 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다.
도 14a는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14b는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14c는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14d는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14e는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14f는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 14g는 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다.
도 15는 본 발명의 실시예에 관한 FD CMOS의 구조를 나타내는 도면이다.
도 16a는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 16b는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 16c는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 16d는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 16e는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 16f는 본 발명의 실시예에 관한 FD CMOS의 제조 과정을 나타내는 도면이다.
도 17은 본 발명의 실시예에 관한 GAA CMOS 구조를 나타내는 도면이다.
도 18은 본 발명의 실시예와 관련된 다른 GAA CMOS 구조를 나타내는 도면이다.
이하 구체적인 실시예를 통하여 본 발명의 사항을 보다 상세하게 설명하되, 본 발명은 하기 실시예에만 한정되는 것은 아니다.
본 발명의 사항을 보다 상세하게 설명하기 위해 본 발명의 CMOS 구조를 설명하기 전에 FinFET CMOS (Fin Field-Effect Transistor CMOS, 핀 전계효과 트랜지스터 CMOS), FD-SOI CMOS (Fully Depleted Silicon-on-Insulator CMOS, 완전 공핍형 실리콘 온 절연체 CMOS) 및 GAA CMOS (Gate-All-Around, 게이트 올어라운드 CMOS)를 먼저 설명한다.
CMOS는 nMOS의 드레인과 pMOS의 드레인이 일체로 접속되고 nMOS의 게이트와 pMOS의 게이트가 일체로 접속되는 구조이다. nMOS와 pMOS는 모두 소스 영역 (Source region), 드레인 영역 (Drain region) 및 게이트 영역 (Gate region)으로 구성되거나 또는 채널 영역 (Channel region)이라는 3개 영역으로 구성된다. 소스 영역, 드레인 영역 및 게이트 영역에 전극을 하나씩 설치하는 것에 의해 소스(전극) 영역, 드레인(전극) 영역 및 게이트(전극) 영역이 각각 형성된다. nMOS의 채널 영역은 p형 반도체 재료로 구성되고, 소스 영역과 드레인 영역은 n형 반도체 재료로 구성된다. pMOS의 채널 영역은 n형 반도체 재료로 구성되고, 소스 영역과 드레인 영역은 p형 반도체 재료로 구성된다. nMOS와 pMOS의 게이트 전극은 워크 함수 (work function)이 상이한 도전 재료로 구성된다. CMOS는 하기 2가지 특징을 가지고 있다.
1, nMOS의 채널 영역과 pMOS의 채널 영역을 형성하기 위해 도전 타입이 상이한 반도체 재료를 각각 사용할 필요가 있다.
2, nMOS의 게이트 전극과 pMOS의 게이트 전극을 형성하기 위해 워크 함수가 상이한 도전 재료를 각각 사용할 필요가 있다.
FinFET CMOS의 서브스트레이트는 벌크 실리콘 (bulk silicon)이거나 또는 SOI이다. 평상의 CMOS와 비교해 보면 FinFET CMOS의 차이점은 nMOS와 pMOS가 3D (three-dimensional) 구조로 형성되고 nMOS와 pMOS의 3D 구조가 핀(Fin)형인 데 있다. 따라서, FinFET CMOS를 핀 전계 효과 트랜지스터 CMOS라고 한다. FinFET CMOS의 다른 구조는 평상의 CMOS와 같다. FinFET CMOS는 하기 2가지 특징을 가지고 있다.
1, FinFET CMOS에 있어서, nMOS의 핀과 pMOS의 핀을 형성하기 위해 도전 타입이 상이한 반도체 재료를 각각 사용할 필요가 있다.
2, FinFET CMOS에 있어서, nMOS의 게이트 전극과 pMOS의 게이트 전극을 형성하기 위해 워크 함수가 상이한 도전 재료를 각각 사용할 필요가 있다.
FD CMOS의 서브스트레이트는 SOI이다. 평상의 CMOS와 비교해 보면 FD CMOS의 차이점은 nMOS와 pMOS가 SOI 최상층 반도체 박막재료 위에 형성되고, 바이어스 전압 (Bias Voltage)이 없을 때 nMOS와 pMOS의 채널 영역은 완전 공핍 (Fully Depleted) 상태로 되는 것에 있다. 평상의 CMOS와 같이 FD CMOS는 하기 2가지 특징을 가지고 있다.
1, FD CMOS에 있어서, nMOS의 채널 영역과 pMOS의 채널 영역을 형성하기 위해 도전 타입이 상이한 반도체 재료를 각각 사용할 필요가 있다.
2, FD CMOS에 있어서, nMOS의 게이트 전극과 pMOS의 게이트 전극을 형성하기 위해 워크 함수가 상이한 도전 재료를 각각 사용할 필요가 있다.
GAA CMOS의 서브스트레이트는 벌크 실리콘이거나 또는 SOI이다. 금속 게이트가 MOS의 채널 영역을 둘러싸는 것에 의해 GAA (gate-all-around)를 게이트 올 어라운드라고 한다. GAA 채널 영역의 재료는 나노 와이어 (nanowire)이거나 나노 시트 (nano-sheets)일 수 있다. GAA 채널 영역의 재료가 나노 와이어인 CMOS를 게이트 올어라운드 나노 와이어 CMOS라고 하며, GAA 채널 영역의 재료가 나노 시트인 CMOS를 게이트 올어라운드 나노 시트 CMOS라고 한다. 게이트 올어라운드 나노 와이어 CMOS / 게이트 올어라운드 나노 시트 CMOS는 수평면에 형성된 단층이거나 또는 3D 상태의 다층일 수 있다. 다층일 때, 게이트 올어라운드 나노 와이어 CMOS / 게이트 올어라운드 나노 시트 CMOS를 퇴적형 게이트 올어라운드 나노 와이어 CMOS / 퇴적형 게이트 올어라운드 나노 시트 CMOS라고 할 수 있다. 단층형 게이트 올어라운드 나노 와이어 CMOS / 단층형 게이트 올어라운드 나노 시트 CMOS와, 퇴적형 게이트 올어라운드 나노 와이어 CMOS / 퇴적형 게이트 올어라운드 나노 시트 CMOS는 평상의 CMOS와 같이 하기 2가지 특징을 가지고 있다.
1, 게이트 올어라운드 nMOS의 나노 와이어 / 나노 시트와 게이트 올어라운드 pMOS의 나노 와이어 / 나노 시트를 형성하기 위해 도전 타입이 상이한 반도체 재료를 각각 사용할 필요가 있다.
2, 게이트 올어라운드 나노 와이어 nMOS / 게이트 올어라운드 나노 시트 nMOS의 게이트 전극과 게이트 올어라운드 나노 와이어 pMOS / 게이트 올어라운드 나노 시트 pMOS의 게이트 전극을 형성하기 위해 워크 함수가 상이한 도전 재료를 각각 사용할 필요가 있다.
상술한 바와 같이, 평상의 CMOS, FinFET CMOS, FD-SOI CMOS, GAA CMOS는 모두 상기 2가지 특징을 가지고 있다. 상기 두 가지 특징을 실현하기 위해 상기 부품을 제조할 때 복잡한 공정 및 방법을 사용할 필요가 있다. 이것에 의해, 제조 난도 및 비용이 증가되며, 부품과 회로의 성능 및 안정성에 영향을 줄 우려가 있다.
실시예 1
따라서, 본 발명의 실시예에서 CMOS 구조를 제공한다. 상기 CMOS 구조는 nMOS와 pMOS를 포함하고, nMOS는 반도체 서브스트레이트 (Semiconductor Substrate) 위에 형성된 제1 채널 영역과 제1 게이트 전극을 포함하며, pMOS는 반도체 서브스트레이트 위에 형성된 제2 채널 영역과 제2 게이트 전극을 포함한다. 제1 채널 영역과 제2 채널 영역은 도전 타입이 동일한 반도체 재료로 형성되고, 제1 게이트 전극과 제2 게이트 전극은 워크 함수가 동일한 도전 재료로 형성된다.
본 발명의 구체적인 실시예에 있어서, 제1 채널 영역과 제2 채널 영역의 재료는 도핑 농도 (Doping concentration)가 동일한 n형 반도체 재료이고, nMOS의 제1소스 영역과 제1드레인 영역은 n형 도핑이고, pMOS의 제2소스 영역과 제2드레인 영역은 p형 도핑이다.
제1 채널 영역과 제2 채널 영역은 모두 도핑 농도가 동일한 n형 반도체 재료로 제조된다. 이 경우, 제1 게이트 전극과 제2 게이트 전극은 워크 함수가 n형 반도체 재료의 원자가 대역 최대치 (valence band maximum)의 부근에 위치하고 있는 동일한 도전 재료를 사용하고, 선택된 제1 게이트 전극과 제2 게이트 전극의 워크 함수에 의해 상기 채널 영역의 n형 반도체 재료는 완전 공핍 상태로 된다. 제1 게이트 전극과 제2 게이트 전극의 워크 함수의 범위는 4.6 ~ 5.1eV인 것이 바람직하다. 워크 함수의 구체적인 수치는 n형 반도체 재료의 두께와 도핑 농도 등과 같은 파라미터에 의해 확정되지만, 본 발명은 이것을 한정하지 않는다.
본 발명의 구체적인 실시예에 있어서, 제1 채널 영역과 제2 채널 영역의 재료는 도핑 농도가 동일한 p형 반도체 재료이고, nMOS의 제1 소스 영역과 제1 드레인 영역은 n형 도핑이고, pMOS의 제2 소스 영역과 제2 드레인 영역은 p형 도핑이다.
제1 채널 영역과 제2 채널 영역은 모두 도핑 농도가 동일한 p형 반도체 재료로 제조된다. 이 경우, 제1 게이트 전극과 제2 게이트 전극은 워크 함수가 p형 반도체 재료의 밴드갭 전도 (Conduction bandedge)의 부근에 위치하고 있는 동일한 도전 재료를 사용하고, 선택된 제1 게이트 전극과 제2 게이트 전극의 워크 함수에 의해 상기 채널 영역의 p형 반도체 재료는 완전 공핍 상태로 된다. 제1 게이트 전극과 제2 게이트 전극의 워크 함수의 범위는 4.1 ~ 4.5eV인 것이 바람직하다. 워크 함수의 구체적인 수치는 p형 반도체 재료의 두께와 도핑 농도 등과 같은 파라미터에 의해 확정되지만, 본 발명은 이것을 한정하지 않는다.
도 1을 참조하면, 도 1은 본 발명의 실시예와 관련된 CMOS의 원리를 나타내는 도면이다. 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 CMOS 구조에서 전원에 의해 정전압 VD를 인가하고 입력단에 전압을 인가하지 않을 때 nMOS와 pMOS는 모두 오프 상태로 되고 CMOS는 작동을 하지 않는다. 입력단에 0V를 인가할 때 pMOS는 도전상태 (Conductive state)로 되고 출력단은 하이레벨 (High level)로 된다. 다음으로 입력전압을 0V으로부터 서서히 증가시키면 pMOS는 도전상태로부터 오프상태로 서서히 변환되고 nMOS는 오프상태로쿠부 도전상태로 서서히 변환되다. pMOS는 오프상태로 되고 nMOS는 도전상태로 될 때 로우레벨 (Low level)을 출력한다.
본 실시예의 nMOS와 pMOS의 채널 영역은 도전 타입이 동일한 반도체 재료로 제조되고, 그 도핑 농도는 같거나 유사하다. 바람직하게는 도핑 농도가 같다. 즉, nMOS의 제1 채널 영역과 pMOS의 제2 채널 영역을 동일한 도핑 농도를 가지고 있는 p형 반도체 위에 제조하거나 또는 동일한 도핑 농도를 가지고 있는 n형 반도체 위에 제조하는 것에 의해 n형 영역과 p형 영역을 각각 제조하는 것을 생략할 수 있다. 본 실시예의 CMOS 구조에 의해 n형 영역과 p형 영역을 각각 제조하는 것을 생략할 수 있다. n형 영역과 p형 영역을 각각 제조하는 것을 생략하는 것에 의해, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩 제조 비용을 감소시키며, 부품과 회로의 성능 및 안정성을 향상시킬 수 있다. 이 문제들은 업계 연구자들이 해결하려고 하는 몇 가지 문제 중의 하나이다. 또한, 본 실시예의 nMOS와 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용한다. 바람직하게는 한 도전 재료를 사용한다. 한 도전 재료로 게이트 전극을 제조하는 것에 의해, nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 제조하는 것을 생략할 수 있다.
게이트 전극을 제조하는 중요한 특징을 감소시키는 것을 통하여서도, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩 제조 비용을 감소시킬 수 있다. 또한 CMOS의 게이트 전극 영역은 민감한 영역이므로 게이트 전극에 의해 CMOS의 성능이 확정되고 게이트 전극의 제조 과정은 CMOS의 성능에 영향을 줄 수 있다. 따라서, nMOS의 게이트 전극과 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용하는 것에 의해 nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 형성하는 것을 생략하고, CMOS회로의 성능과 안정성 향상시킬 수 있다.
상술한 바와 같이, 본 실시예에서 CMOS의 2가지 특징을 실현하는 기술을 간단하게 하고 CMOS의 제조 스텝을 감소시키는 것에 의해 제조 과정, 제조 난도를 감소시키고 제조 비용을 절감하고 CMOS 및 그 집적회로의 양품률, 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 CMOS 구조에 의해, 슬레쇼르드 전압 (Threshold Voltage)을 조절하는 차원성 (dimensionality)을 증가시키고, 스위칭 스피드 (Switching Speed)를 향상시킬 수 있다.
주의할 것은, 본 실시예의 CMOS 구조는 FinFET CMOS 구조, FD CMOS 구조 및 GAA CMOS 구조 중의 임의의 하나이거나 유사한 특성을 가지고 있는 다른 CMOS 구조일 수 있다.
실시예 2
도 2를 참조하면, 도 2는 본 발명의 실시예와 관련된 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에서 실시예 1에 기반한 FinFET CMOS 구조를 제공한다. 상기 FinFET CMOS 구조는 nMOS와 pMOS를 포함하고, nMOS는 반도체 서브스트레이트 10 위에 형성되는 복수의 제1 핀 20과 제1 게이트 전극 30을 포함하며, pMOS는 반도체 서브스트레이트 위에 형성되는 복수의 제2 핀 40과 제2 게이트 전극 50을 포함한다. 제1 핀 20과 제2 핀 40은 도전 타입이 동일한 반도체 재료로 형성된다. 즉, nMOS의 제1 채널 영역과 pMOS의 제1 채널 영역은 도전 타입이 동일한 제1 핀 20과 제2 핀 40으로 형성된다. 제1 게이트 전극 30과 제2 게이트 전극 50은 제1 핀 20과 제2 핀 40 위에 각각 위치한다.
주의해야 할 것은, 제1 핀 20과 제2 핀 40의 두께와 도핑 농도는 워크 함수에 의해 게이트 전극이 완전 공핍 상태로 되는 조건을 만족시킬 필요가 있다. 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수은 핀의 첸넬 영역이 완전 공핍 상태로 되는 조건을 만족시킬 필요가 있다.
제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 비슷한 n형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.6 ~ 5.1eV인 것이 바람직하다. 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 비슷한 p형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.1 ~ 4.5eV인 것이 바람직하다. 게이트 전극의 워크 함수의 구체적인 수치는 핀 두께와 도핑 농도 등과 같은 파라미터에 의해 확정되지만, 본 발명은 이것을 한정하지 않는다.
본 실시예에 있어서, 반도체 서브스트레이트 10는 벌크 실리콘 서브스트레이트이거나 또는 SOI 서브스트레이트이다. 이 경우, 벌크 실리콘 또는 SOI의 표면 실리콘 재료를 직접 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성할 수 있다. 제1 핀 20과 제2 핀 40의 재료는 Ge, SiGe, III-V족 또는 SiC 등일 수 있다. 이 경우, 실리콘 재료의 표면에 상기 재료를 성장시킨 후, 이것들을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성할 수 있다.
본 실시예의 nMOS와 pMOS의 핀은 도전 타입이 동일한 반도체 재료 위에 형성되며, 그 도핑 농도는 같거나 유사하다. 바람직하게는 도핑 농도가 같다. 이것에 의해, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩의 제조 비용을 감소시키며, 부품과 회로의 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 nMOS와 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용한다. 바람직하게는 한 도전 재료를 사용한다. 이것에 의해, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩 제조 비용을 감소시킬 수 있다. 또한, nMOS의 게이트 전극과 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용하고, 또한 하나의 제조에 의해 nMOS의 게이트 전극과 pMOS의 게이트 전극을 제조할 수 있다. 이것에 의해 FinFET CMOS 회로의 성능 및 안정성을 향상시킬 수 있다.
상술한 바와 같이, 본 실시예에서 FinFET CMOS의 2가지 특징을 실현하는 기술을 간단하게 하고, FinFET CMOS의 제조 과정을 감소시키는 것에 의해 제조 과정, 제조 난도를 감소시키고, 제조 비용을 절감하고, FinFET 및 그 집적회로의 양품률, 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 FinFET CMOS 구조에 의해 슬레숄드 전압을 조절하는 자포니즘을 증가시키고, 스위칭 속도를 향상시킬 수 있다.
실시예 3
본 실시예에 있어서, 실시예 2의 FinFET CMOS에 대응하는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은,
반도체 서브스트레이트 10를 선택하는 스텝 3.1과,
도전 타입이 동일한 재료로 구성된 제1 핀 20과 제2 핀 40을 반도체 서브스트레이트 10 위에 형성하는 스텝 3.2과,
제1 핀 20과 제2 핀 40의 상부와 측벽 표면에 게이트 유전체층 (Gate dielectric layer)과 워크 함수가 동일한 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성하는 스텝 3.3과,
제1 핀 20에 제1 소스 영역과 제1 드레인 영역을 제조하는 것에 의해 nMOS를 형성하는 스텝 3.4과,
제2 핀 40에 제2 소스 영역과 제2 드레인 영역을 제조하는 것에 의해 pMOS를 형성하는 스텝 3.5을 포함한다.
본 발명의 구체적인 실시예에 있어서, 상기 스텝 3.2은 반도체 서브스트레이트 10를 식각하는 스텝과, 도전 타입이 동일한 재료로 구성된 제1 핀 20과 제2 핀 40을 반도체 서브스트레이트 10 위에 형성하는 스텝을 포함한다.
구체적으로, 반도체 서브스트레이트 10를 직접 식각하는 것에 의해 도핑 농도가 같거나 유사하고, 도전 타입이 동일한 반도체 재료 위에 제1 핀 20과 제2 핀 40을 형성할 수 있다. 반도체 서브스트레이트 10는 벌크 실리콘 서브스트레이트이거나 또는 SOI 서브스트레이트이다.
본 발명의 다른 구체적인 실시예에 있어서, 상기 스텝 3.2은 반도체 서브스트레이트 10 위에 핀 재료층을 형성하는 것과, 상기 핀 재료층을 식각하여 반도체 서브스트레이트 10 위에 제1 핀 20 및 제2 핀 40을 형성하는 것을 포함한다.
구체적으로, 반도체 서브스트레이트 10 위에 제1 핀 20과 제2 핀 40을 형성하는 핀 재료층을 형성한다. 다음으로, 제1 핀 20과 제2 핀 40의 구조에 의해 핀재료층을 식각하는 것에 의해 반도체 서브스트레이트 10 위에 제1 핀 20과 제2 핀 40을 형성한다. 핀 재료층의 재료는 Si, Ge, SiGe, III-V족 또는 SiC 등일 수 있다.
본 발명의 구체적인 실시예에 있어서, 상기 스텝 3.3은 제1 핀 20과 제2 핀 40의 상부와 측벽 표면에 유전체 재료 (dielectric material)를 성장시키는 것에 의해 게이트 유전체층을 형성하는 것과, 게이트 유전체층 표면에 동일한 게이트 전극 재료를 성장시키는 것에 의해 워크 함수가 동일한 제1 게이트 전극 30과 제2 게이트 전극 50을 형성하는 것을 포함한다.
구체적으로, 제1 핀 20과 제2 핀 40을 형성한 후, 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층을 형성한다. 다음으로, 제1 게이트 전극 30과 제2 게이트 전극 50을 형성하기 위해 한층의 도전 재료를 게이트 유전체층 위에 형성한다. 제1 핀 20에 대응하는 것은 제1 게이트 전극 30이고, 제2 핀 40에 대응하는 것은 제2 게이트 전극 50이다.
주의해야 할 것은, 상기 제조방법의 각 스텝의 실시 순서는 상기 실시예의 FinFET CMOS 구조의 제조방법에만 한정되는 것은 아니다. 상기 실시예는 본 발명을 설명하는 바람직한 실시예일 뿐이다. 예를 들면, FinFET CMOS 구조의 제조 방법에 있어서, 제1 소스 영역, 제1 드레인 영역, 제2 소스 영역 및 제2 드레인 영역을 제조한 후 게이트 유전체층, 제1 게이트 전극 및 제2 게이트 전극을 제조할 수 있다. 즉, 상기 제조방법의 각 스텝의 실시 순서는 상기 실시예의 실시 순서에만 한정되는 것은 아니다.
주의할 것은, 본 실시예의 FinFET CMOS를 제조하는 다른 기술적 수단으로서 종래의 기술을 사용할 수 있지만, 본 발명은 이것을 설명하지 않는다.
본 발명의 제조 기술과 종래의 CMOS 제조 기술을 함께 사용할 수 있다. 본 실시예는 모든 제조방법을 하나씩 설명하지 않고, 각 제조공정의 각 스텝의 실시 순서를 변환시킬 수 있다.
실시예 4
도 3을 참조하면, 도 3은 본 발명의 실시예와 관련된 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에서 실시예 2와 실시예 3에 기반한 벌크 실리콘 서브스트레이트 위에 제조되는 FinFET CMOS 구조를 더 제공한다. 본 실시예의 반도체 서브스트레이트 10는 벌크 실리콘이고, FinFET CMOS 구조의 nMOS는 벌크 실리콘 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 벌크 실리콘 위에 형성되는 복수의 제2 핀 40을 포함한다. 상기 벌크 실리콘은 Si 서브스트레이트층 101과 Si 서브스트레이트층 위에 위치하고 있는 Si 에피택셜층 (Epitaxial Layer)을 포함하고, Si 서브스트레이트층 101의 재료는 p형 재료이고, Si 에피택셜층의 재료는 n형 재료이다. 제1 핀 20과 제2 핀 40은 표면층에 위치하고 있는 Si 서브스트레이트층에 의해 형성된 것에 의해, 제1 핀 20과 제2 핀 40은 모두 도핑 농도가 동일한 n형 반도체 재료이다. 다음으로 벌크실리콘 위에 있어서, 제1 핀 20과 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60이 형성되고, 제1 핀 20 위에는 제1 게이트 전극 30이 형성되고, 제2 핀 40 위에는 제2 게이트 전극 50이 형성되며, 제1 게이트 전극 30과 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성된다. 게이트 전극과 핀 사이에는 게이트 유전체층이 형성되고, 게이트 유전체층과 접촉하고 있는 핀 영역은 첸넬 영역이며, 소스 영역과 드레인 영역은 첸넬 영역의 양단에 위치하고 있다. nMOS의 제1 소스 영역과 제1 드레인 영역 사이의 핀 영역은 제1 첸넬 영역이고, pMOS의 제2 소스 영역과 제2 드레인 영역 사이의 핀 영역은 제2 첸넬 영역이다.
핀이 n형 반도체 재료로 형성되는 FinFET CMOS 구조에 있어서, pMOS의 제2 핀 40 하방에 도핑 농도가 제2 핀 40과 동일한 n형 반도체층 70을 형성하는 것에 의해, FinFET CMOS의 설계와 성능을 향상시킬 수 있다.
pMOS의 제2 핀 40과 nMOS의 제1 핀 20은 (100) 크리스탈페이스 (crystal face) 또는 (110) 크리스탈페이스를 사용하거나 또는 pMOS의 제2 핀 40과 nMOS의 제1 핀 20은 (110) 크리스탈페이스와 (100) 크리스탈페이스를 각각 선택할 수 있다.
도 4a ~ 도 4f를 참조하면, 도 4a ~ 도 4f는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, 벌크 실리콘 서브스트레이트 위에 형성되는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 4.1에서 벌크 실리콘을 제공한다.
도 4a를 참조하면, 벌크 실리콘은 Si 서브스트레이트층 101과 Si 서브스트레이트층 101 위에 위치하고 있는 Si 에피택셜층 102을 포함하고, Si 서브스트레이트층 101의 재료는 p형 재료이고, Si 에피택셜층의 재료는 n형 재료이다.
스텝 4.2에 있어서, 도 4b에 표시된 바와 같이, 벌크 실리콘의 Si 에피택셜층 102을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성하고, 또한 pMOS의 모든 제2 핀 40의 하방에 일정한 두께를 가지고 있는 Si 에피택셜층 102을 보류하고, 보류된 Si 에피택셜층 102을 n형 반도체층 70으로 한다. 제1 핀 20을 식각할 때 Si 서브스트레이트층 101까지 식각하는 것에 의해 nMOS의 각 제1 핀 20 하부에 제1 과도 구조 80를 보류한다. 제1 과도 구조 80의 횡방향 단면의 형상 및 치수는 제1 핀 20의 횡방향 단면의 형상 및 치수와 같거나 유사하다. 제1 과도 구조 80의 재료는 p형 반도체 재료이고, 제1 과도 구조 80의 횡방향 단면은 도 4b의 수평방향을 따르는 횡방향 단면이다. 이것에 의해 FinFET CMOS의 설계와 성능을 향상시킬 수 있다.
스텝 4.3에 있어서, 도 4c에 표시된 바와 같이, 벌크 실리콘 위에서 제1 핀 20과 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다. 제1 절연층 60은 SiO2 또는 SiN 등의 절연 재료로 형성된다.
스텝 4.4에 있어서, 도 4d에 표시된 바와 같이, 각 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층 90을 형성한다. 게이트 유전체층 90의 재료는 예를 들면, k가 높은 유전체 (High-k Dielectric)이거나 또는 SiO2 등일 수 있다.
스텝 4.5에 있어서, 도 4e에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극의 재료를 침전 (sedimentation)시킴과 동시에 게이트 전극을 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 4.6에 있어서, 도 4f에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예 5
도 5를 참조하면, 도 5는 본 발명의 실시예와 관련된 벌크 실리콘 서브스트레이트에 기반한 다른 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에서 실시예 2와 실시예 3에 기반한 벌크 실리콘 서브스트레이트 위에 제조된 다른 FinFET CMOS 구조를 더 제공한다. 상기 FinFET CMOS 구조의 nMOS는 벌크 실리콘 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 벌크 실리콘 위에 형성되는 복수의 제2 핀 40을 포함한다. 상기 벌크 실리콘의 Si 서브스트레이트층 101의 재료는 n형 재료이고, Si 에피택셜층의 재료는 p형 재료이며, 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 동일한 p형 반도체 재료이다. 벌크 실리콘 위에는 한층의 제1 절연층 60이 형성되고, nMOS의 제1 게이트 전극 30과 pMOS의 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성되며, 게이트 전극과 핀 사이에는 게이트 유전체층이 형성되어 있다.
nMOS의 제1 핀 20 하방에는 도핑 농도가 제1 핀 20의 도핑 농도와 동일한 한층의 p형 반도체층100이 형성되어 있음으로써, FinFET CMOS의 설계와 성능을 향상시킬 수 있다.
도 6a ~ 도 6f를 참조하면, 도 6a ~ 도 6f는 본 발명의 실시예의 벌크 실리콘 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에서 벌크 실리콘 서브스트레이트 위에 형성되는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 5.1에서 벌크 실리콘을 제공한다.
도 6a를 참조하면 벌크 실리콘의 Si 서브스트레이트층 101은 n형 재료이고 Si 에피택셜층은 p형 재료이다.
스텝 5.2에 있어서, 도 6b에 표시된 바와 같이, 벌크 실리콘의 Si 에피택셜층 102을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성하고, 또한 nMOS의 모든 제1 핀 20의 하방에 일정한 두께를 가지고 있는 Si 에피택셜층 102을 보류하고, 보류된 Si 에피택셜층 102을 p형 반도체층 100으로 한다. 제2 핀 40을 식각할 때 Si 서브스트레이트층 101까지 식각하는 것에 의해 pMOS의 각 제2 핀 40 하부에 제2 과도 구조 110을 보류한다. 제2 과도 구조 110의 횡방향 단면의 형상 및 치수는 제2 핀 40의 횡방향 단면의 형상 및 치수와 같거나 유사하다. 제2 과도 구조 110의 재료는 n형 반도체 재료이고, 제2 과도 구조 110의 횡방향 단면은 도6b의 수평방향을 따르는 횡방향 단면이다. 이것에 의해 FinFET CMOS의 설계와 성능을 향상시킬 수 있다.
스텝 5.3에 있어서, 도 6c에 표시된 바와 같이, 벌크 실리콘 위에 있어서, 제1 핀 20과 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
스텝 5.4에 있어서, 도 6d에 표시된 바와 같이, 각 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층 90을 형성한다.
스텝 5.5에 있어서, 도 6e에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극 재료를 침전시킴과 동시에 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 5.6에 있어서, 도 6f에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예 6
도 7을 참조하면, 도 7은 본 발명의 실시예와 관련된 SOI 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에 있어서 실시예 2와 실시예 3에 기반하고, SOI 위에 제조된 FinFET CMOS 구조를 더 제공한다. 즉, 본 실시예의 반도체 서브스트레이트 10는 SOI이다. 상기 FinFET CMOS의 nMOS는 SOI 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 SOI 위에 형성되는 복수의 제2 핀 40을 포함한다. SOI는 순서대로 퇴적되어 있는 서브스트레이트층 103, 제2 절연층 104 및 표면 실리콘을 포함하며, 상기 표면 실리콘은 n형 재료이고, 제1 핀 20과 제2 핀 40의 재료는 표면 실리콘으로 제조되며, 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 동일한 n형 반도체 재료이다. nMOS의 제1 게이트 전극 30과 pMOS의 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성되고 게이트 전극과 핀사이에는 게이트 유전체층이 더 형성되어 있다.
도 8a ~ 도 8e를 참조하면, 도 8a ~ 도 8e는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, SOI 위에 형성되는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 6.1에서 SOI를 제공한다.
도 8a를 참조하면, 상기 SOI는 순차적으로 증착된 서브스트레이트층 103, 제2 절연층 104 및 표면 실리콘 105을 포함하고, 상기 표면 실리콘 105은 n형 재료이다.
스텝 6.2에 있어서, 도 8b에 표시된 바와 같이, SOI의 표면 실리콘 105을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성하고, 또한 pMOS의 모든 제2 핀 40의 하방에 n형 반도체층 70을 형성한다.
스텝 6.3에 있어서, 도 8c에 표시된 바와 같이, n형 반도체층 70 위에 있어서 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
스텝 6.4에 있어서, 각 제1 핀 20과 제2 핀 40의 상부와 측벽 표면에 게이트 유전체층90을 형성한다.
스텝 6.5에 있어서, 도 8d에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극의 재료를 침전시킴과 동시에 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 6.6에 있어서, 도 8e에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예7
도 9를 참조하면, 도 9는 본 발명의 실시예와 관련된 SOI 서브스트레이트에 기반한 다른 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에서 실시예 2와 실시예 3에 기반한 SOI 위에 제조된 다른 FinFET CMOS 구조를 더 제공한다. 상기 FinFET CMOS 구조의 nMOS는 SOI 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 SOI 위에 형성되는 복수의 제2 핀 40을 포함한다. SOI의 표면 실리콘은 p형 재료이고, 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 비슷한 p형 반도체 재료이다. nMOS의 제1 게이트 전극 30과 pMOS의 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성되고 게이트 전극과 핀사이에는 게이트 유전체층이 더 형성되어 있다.
nMOS의 제1 핀 20의 하방에 도핑 농도가 제1 핀 20의 도핑 농도와 동일한 한층의 p형 반도체층100을 형성하고, p형 반도체층100 위에 있어서 제1 핀 20이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
도 10a ~ 도 10e를 참조하면, 도 10a~도 10e는 본 발명의 실시예의 SOI 서브스트레이트에 기반한 다른 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, SOI 위에 형성된 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 7.1에서 SOI를 제공한다.
도 10a를 참조하면, 상기 SOI의 표면 실리콘 105은 p형 재료이다.
스텝 7.2에 있어서, 도 10b에 표시된 바와 같이, 표면 실리콘 105을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성하고, 또한 nMOS의 모든 제1 핀 20의 하방에 p형 반도체층 100을 형성한다.
스텝 7.3에 있어서, 도 10c에 표시된 바와 같이, p형 반도체층 100 위에 있어서 제1 핀 20이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
스텝 7.4에 있어서, 각 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층 90을 형성한다.
스텝 7.5에 있어서, 도 10 d에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극의 재료를 침전시킴과 동시에 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 7.6에 있어서, 도 10e에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예8
도 11을 참조하면, 도 11은 본 발명의 실시예와 관련된 p형 반도체 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에 있어서 실시예 2와 실시예 3에 기반한 p형 반도체 서브스트레이트 위에 제조된 FinFET CMOS 구조를 제공한다. 본 실시예의 반도체 서브스트레이트 10는 p형 반도체 서브스트레이트이고, p형 반도체 서브스트레이트 내에는 n형 영역 106이 형성되어 있다. 상기 FinFET CMOS 구조의 nMOS는 p형 반도체 서브스트레이트 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 n형 영역 106 위에 형성되는 복수의 제2 핀 40을 포함한다. p형 반도체 서브스트레이트 위에는 n형 에피택셜층이 형성되고, 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 비슷한 n형 반도체 재료이다. nMOS의 제1 게이트 전극 30과 pMOS의 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성되고, 게이트 전극과 핀사이에는 게이트 유전체층이 더 형성되어 있다.
도 12a ~ 도 12g을 참조하면, 도 12a~도 12g은 본 발명의 실시예의 p형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, p형 반도체 서브스트레이트 위에 형성되는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 8.1에 있어서, p형 반도체 서브스트레이트를 제공한다.
도 12a를 참조하면, 반도체 서브스트레이트 10는 p형 반도체 서브스트레이트이고, p형 반도체 서브스트레이트 내에는 n형 영역 106이 형성되어 있다. 예를 들면, p형 반도체 서브스트레이트는 p형 Si 서브스트레이트일 수 있다.
스텝 8.2에 있어서, 도 12b에 표시된 바와 같이, p형 반도체 서브스트레이트와 n형 영역 106 위에 n형 에피택셜층 120을 형성한다. 예를 들면, n형 에피택셜층 120은 n형 Si층일 수 있다.
스텝 8.3에 있어서, 도 12c에 표시된 바와 같이, n형 에피택셜층 120을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성한다. pMOS의 제2 핀 40을 식각할 때, n형 영역106의 표면 하부까지 식각하고, 또한 각 제2 핀 40의 하부에 n형 영역106을 보류할 수 있다. 제1 핀 20을 식각할 때, p형 반도체 서브스트레이트 내까지 식각하는 것에 의해 nMOS의 각 제1 핀 20 하부에 제1 과도 구조 80를 보류한다. 제1 과도 구조 80의 횡방향 단면의 형상 및 치수는 제1 핀 20의 횡방향 단면의 형상 및 치수와 같거나 유사하다. 제1 과도 구조 80의 재료는 p형 반도체 재료이고, 제1 과도 구조 80의 횡방향 단면은 도12c의 수평방향을 따르는 횡방향 단면이다.
스텝 8.4에 있어서, 도 12d에 표시된 바와 같이, 제1 핀 20과 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
스텝 8.5에 있어서, 도 12e에 표시된 바와 같이, 각 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층 90을 형성한다.
스텝 8.6에 있어서, 도 12f에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극의 재료를 침전시킴과 동시에 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 8.7에 있어서, 도 12g에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예 9
도 13을 참조하면, 도 13은 본 발명의 실시예와 관련된 n형 반도체 서브스트레이트에 기반한 FinFET CMOS의 구조를 나타내는 도면이다. 본 실시예에 있어서 실시예 2와 실시예 3에 기반한 n형 반도체 서브스트레이트 위에 제조된 FinFET CMOS 구조를 제공한다. 본 실시예의 반도체 서브스트레이트 10는 n형 반도체 서브스트레이트이고, n형 반도체 서브스트레이트 내에는 p형 영역 107이 형성되어 있다. 상기 FinFET CMOS 구조의 nMOS는 p형 영역 107 위에 형성되는 복수의 제1 핀 20을 포함하고, pMOS는 n형 반도체 서브스트레이트 10 위에 형성되는 복수의 제2 핀 40을 포함한다. n형 반도체 서브스트레이트 위에는 p형 에피택셜층이 형성되고, 제1 핀 20과 제2 핀 40의 재료는 도핑 농도가 비슷한 p형 반도체 재료이다. nMOS의 제1 게이트 전극 30과 pMOS의 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성되고 게이트 전극과 핀사이에는 게이트 유전체층이 형성되어 있다.
도 14a ~ 도 14g을 참조하면, 도 14a ~ 도 14g은 본 발명의 실시예의 n형 반도체 서브스트레이트에 기반한 FinFET CMOS 구조의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, n형 반도체 서브스트레이트 위에 형성되는 FinFET CMOS 구조의 제조 방법을 더 제공한다. 상기 FinFET CMOS 구조의 제조 방법은 하기 스텝을 포함한다.
스텝 9.1에 있어서, n형 반도체 서브스트레이트를 제공한다.
도 14a를 참조하면, 반도체 서브스트레이트 10는 n형 반도체 서브스트레이트이고, n형 반도체 서브스트레이트 내에는 p형 영역 107이 형성되어 있다. 예를 들면, n형 반도체 서브스트레이트는 n형 Si 서브스트레이트일 수 있다.
스텝 9.2에 있어서, 도 14b에 표시된 바와 같이, n형 반도체 서브스트레이트와 p형 영역 107 위에 p형 에피택셜층 130을 형성한다. 예를 들면, p형 에피택셜층 130은 p형 Si층일 수 있다.
스텝 9.3에 있어서, 도 14c에 표시된 바와 같이, p형 에피택셜층 130을 식각하는 것에 의해 제1 핀 20과 제2 핀 40을 형성한다. nMOS의 제1 핀 20을 식각할 때, p형 영역107의 표면의 하부까지 식각하고, 각 제1 핀 20의 하부에 p형 영역107을 보류할 수 있다. 제2 핀 40을 식각할 때, n형 반도체 서브스트레이트 내까지 식각하는 것에 의해 pMOS의 각 제2 핀 40 하부에 제2 과도 구조 110을 보류한다. 제2 과도 구조 110의 횡방향 단면의 형상 및 치수는 제2 핀 40의 횡방향 단면의 형상 및 치수와 같거나 유사하다. 제2 과도 구조 110의 재료는 n형 반도체 재료이고, 제2 과도 구조 110의 횡방향 단면은 도14c의 수평방향을 따르는 횡방향 단면이다.
스텝 9.4에 있어서, 도 14d에 표시된 바와 같이, 제1 핀 20과 제2 핀 40이 형성되어 있는 부위 이외에는 한층의 제1 절연층 60을 형성한다.
스텝 9.5에 있어서, 도 14e에 표시된 바와 같이, 각 제1 핀 20과 제2 핀 40의 꼭대기와 측벽 표면에 게이트 유전체층 90을 형성한다.
스텝 9.6에 있어서, 도 14f에 표시된 바와 같이, 게이트 유전체층 90 위에 게이트 전극의 재료를 침전시킴과 동시에 식각하는 것에 의해 제1 게이트 전극 30과 제2 게이트 전극 50을 형성한다.
스텝 9.7에 있어서, 도 14g에 표시된 바와 같이, nMOS의 제1 첸넬 영역의 양측에 n형 도핑 또는 에피택셜을 실시하는 것에 의해 제1 소스 영역과 제1 드레인 영역을 형성하고, pMOS의 제2 첸넬 영역의 양측에 p형 도핑 또는 에피택셜을 실시하는 것에 의해 제2 소스 영역과 제2 드레인 영역을 형성하고, 이것에 의해 금속화 접속을 실현한다.
실시예 10
도 15를 참조하면, 도 15는 본 발명의 실시예와 관련된 FD CMOS의 구조를 나타내는 도면이다. 본 실시예에 있어서 실시예 1에 기반한 FD CMOS 구조를 제공한다. FD CMOS 구조의 반도체 서브스트레이트 10는 순서대로 퇴적되어 있는 서브스트레이트층, 절연층 및 최상층 반도체층을 포함하고, 상기 FD CMOS 구조의 nMOS는 반도체 서브스트레이트 10의 최상층 반도체층에 형성되는 복수의 제1 채널 영역 140과 제1 채널 영역 140 위에 형성되는 제1 게이트 전극 30을 포함하며, pMOS는 반도체 서브스트레이트 10의 최상층 반도체층에 형성되는 복수의 제2 채널 영역 150과 제2 채널 영역 150 위에 형성되는 제2 게이트 전극 50을 포함한다. 제1 채널 영역 140과 제2 채널 영역 150은 도전 타입이 동일한 최상층 반도체층의 재료로 형성되고, 제1 게이트 전극 30과 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성된다. 주의해야 할 것은 최상층 반도체층의 두께와 도핑 농도는 워크 함수에 의해 게이트 전극이 완전 공핍 상태로 되는 조건을 만족시킬 필요가 있다.
제1 채널 영역 140과 제2 채널 영역 150의 재료는 도핑 농도가 비슷한 n형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.6 ~ 5.1eV인 것이 바람직하다. 제1 채널 영역 140과 제2 채널 영역 150의 재료는 도핑 농도가 비슷한 p형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.1 ~ 4.5eV인 것이 바람직하다. 게이트 전극의 워크 함수의 구체적인 수치는 최상층 반도체층의 두께와 도핑 농도 등과 같은 파라미터에 의해 확정되지만, 본 발명은 이것을 한정하지 않는다.
본 실시예에 있어서, 반도체 서브스트레이트 10으로서 SOI를 사용하는 것이 바람직하다. 최상층 반도체층의 재료는 Si, SiGe, Ge, SiC, III-Ⅳ족 중의 임의의 하나일 수 있다.
본 실시예의 nMOS와 pMOS의 채널 영역은 도전 타입이 동일한 최상층 반도체층 위에 형성되고, 그 도핑 농도는 같거나 유사하는 것에 의해 n형 영역과 p형 영역을 각각 제조하는 것을 생략할 수 있다. 본 실시예의 FD CMOS 구조에 의해 n형 영역과 p형 영역을 각각 제조하는 것을 생략할 수 있다. n형 영역과 p형 영역을 각각 제조하는 것을 생략하는 것에 의해, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩 제조 비용을 감소시키며, 부품과 회로의 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 nMOS와 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용한다. 바람직하게는 한 도전 재료를 사용한다. 한 도전 재료로 게이트 전극을 제조하는 것에 의해, nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 제조하는 것을 생략하고, 복수의 공정을 감소시키고, 제조주기를 단축하고, 제조오차를 저감하고, 칩의 제조 비용을 감소시킬 수 있다. 또한, nMOS의 게이트 전극과 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용하는 것에 의해 nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 형성하는 것을 생략하고, FD CMOS회로의 성능과 안정성 향상시킬 수 있다.
상술한 바와 같이, 본 실시예에서 FD CMOS의 2가지 특징을 실현하는 기술을 간단하게 하고 FD CMOS의 제조 과정을 감소시키는 것에 의해 제조 과정, 제조 난도를 감소시키고, 제조 비용을 절감하며 FD CMOS 및 그 집적회로의 양품률, 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 FD CMOS 구조에 의해, 슬레숄드 전압을 조절하는 자포니즘을 증가시키고, 스위칭 속도를 향상시킬 수 있다.
주의해야 할 것은, 본 실시예의 FD CMOS는 서브스트레이트층에 전극을 하나 더 형성할 수 있다. 상기 전극과 그 위의 게이트 전극은 부품의 도전 상태와 오프 상태를 제어하고, 최상층의 반도체층이 공핍 상태로 되는 것을 충분히 확보할 수 있다.
실시예 11
본 실시예에 있어서, 실시예 10에 기반한 FD CMOS 구조의 제조 방법을 더 제공한다. 상기 FD CMOS 구조의 제조 방법은,
반도체 서브스트레이트 10를 선택하는 스텝이며, 반도체 서브스트레이트 10는 절연층과 절연층 위에 위치하고 있는 최상층 반도체층을 포함하고, 최상층 반도체층은 p형 도핑이거나 n형 도핑인 스텝 10.1과,
최상층 반도체층 위에 게이트 유전체층 90과 워크 함수가 동일한 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성하는 스텝 10.2과,
최상층 반도체층 위에 제1 소스 영역 190과 제1 드레인 영역 200을 형성하는 것에 의해 nMOS를 형성하는 스텝 10.3과,
최상층 반도체층 위에 제2 소스 영역 210과 제2 드레인 영역 220을 형성하는 것에 의해 pMOS를 형성하는 스텝 10.4을 포함한다.
구체적인 실시예에 있어서, 상기 스텝 10.2은 구체적으로 최상층 반도체층 위에 유전체 재료층을 성장시키는 것과, 유전체 재료층 표면에 동일한 게이트 금속 재료를 성장시키는 것에 의해, 게이트 유전체층 90, 게이트 유전체층 90 위에 위치한 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성하는 것을 포함한다.
구체적으로, 우선 최상층의 반도체층 위에는 한층의 유전체 재료층을 성장시킨다. 상기 유전체 재료층은 게이트 유전체층 90의 형성에 사용된다. 다음으로, 상기 유전체 재료층 위에 제1 게이트 전극 30 및 제2 게이트 전극 50의 형성에 사용되는 한층의 도전 재료를 형성한다. 마지막으로, 유전체 재료층 위의 도전 재료와 유전체 재료층을 식각하는 것에 의해, 게이트 유전체층 90, 게이트 유전체층 90 위에 위치하고 있는 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성한다.
구체적인 실시예에 있어서, 상기 스텝 10.3은 구체적으로 이온 주입 방법 또는 확산 방법에 의해 nMOS 영역의 최상층 반도체층에 대해 n형 도핑을 실시하는 것에 의해 제1 소스 영역 190과 제1 드레인 영역 200을 형성하는 것을 포함할 수 있다.
구체적인 실시예에 있어서, 상기 스텝 10.4은 구체적으로 이온 주입 방법 또는 확산 방법에 의해 pMOS 영역의 최상층 반도체층에 대해 p형 도핑을 실시하는 것에 의해 제2 소스 영역 210과 제2 드레인 영역 220을 형성하는 것을 포함할 수 있다.
주의해야 할 것은, 상기 제조 방법의 각 스텝의 실시 순서는 상기 실시예의 FD CMOS 구조의 제조 방법에만 한정되는 것은 아니다. 상기 실시예는 본 발명을 설명하는 바람직한 실시예일 뿐이다. 예를 들면, FD CMOS 구조의 제조 방법에 있어서, 제2 소스 영역과 제2 드레인 영역을 형성한 후, 제1 소스 영역과 제1 드레인 영역을 형성할 수 있다. 즉, 상기 제조방법의 각 스텝의 실시 순서는 상기 실시예의 실시 순서에만 한정되는 것은 아니다.
주의할 것은, 본 실시예의 FD CMOS를 제조하는 다른 기술적 수단으로서 종래의 기술을 사용할 수 있지만, 본 발명은 이것을 설명하지 않는다.
본 발명의 제조 기술과 종래의 CMOS 제조 기술을 함께 사용할 수 있다. 본 실시예는 모든 제조방법을 하나씩 설명하지 않고, 각 제조공정의 각 스텝의 실시 순서를 변환시킬 수 있다.
실시예 12
도 16a ~ 도 16f를 참조하면, 도 16a ~ 도 16f는 본 발명의 실시예와 관련된 FD CMOS의 제조 과정을 나타내는 도면이다. 본 실시예에 있어서, 상기 실시예 11에 기반한 FD CMOS의 제조방법을 제공한다. 상기 FD CMOS의 제조 방법은 하기 스텝을 포함한다.
스텝 11.1에 있어서, 도 16a에 표시된 바와 같이, 반도체 서브스트레이트 10를 제공한다.
구체적으로, 반도체 서브스트레이트 10는 SOI이고 SOI의 최상층 Si는 n형 반도체이거나 또는 p형 반도체일 수 있다. SOI의 최상층 Si는 n형 Si이거나 또는 p형 Si일 때 그 제조 과정은 CMOS의 제조 과정 및 과정과 같고, 제조공정의 차이는 게이트 전극을 형성할 때 서로 다른 도전 재료를 사용하는데 있다. 최상층 Si의 두께, 도핑 농도는 설계 요구에 의해 확정된다.
스텝 11.2에 있어서, 도 16b에 표시된 바와 같이, 샬로우 트렌치 아이솔레이션 (Shallow trench isolation, STI) 160을 형성한다. 도 16b는 정면도이다.
구체적으로, nMOS와 pMOS가 하나의 평면에 배치될 경우 식각에 의해 격리 그루브 (isolation trenches)를 형성하고 격리 그루브 내에 유전체를 침전시키고 유전체와 최상층 Si의 표면을 하나의 표면에 가지런히 하여 샬로우 트렌치 아이솔레이션 160을 형성한다. 샬로우 트렌치 아이솔레이션 160은 nMOS와 pMOS를 전기적으로 격리하는 역할을 한다.
스텝 11.3에 있어서, 게이트 유전체층을 침전시킴과 동시에 게이트 전극을 제조한다.
구체적으로, 도 16c에 표시된 바와 같이, 우선 최상층 Si 위에 유전체 재료층을 성장시킨다. 다음으로, 상기 유전체 재료층 위에 게이트 금속층을 침전시킨다. 게이트 금속층의 워크 함수은 SOI 최상층 Si의 도전 타입에 의해 확정된다. 게이트 금속층의 워크 함수의 구체적인 수치는 전기적 파라미터와 최상층 Si의 물리적 파라미터에 의해 확정된다. 마지막으로, 게이트 금속층과 유전체 재료층을 식각하는 것에 의해, nMOS 및 pMOS의 게이트 유전체층 90과, 게이트 유전체층 90 위에 위치하고 있는 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성한다.
스텝 11.4에 있어서 LDD (Lightly doped drain implants process, 가볍게 도핑된 드레인 임플란트 프로세스)를 형성한다.
구체적으로 격리구역 내 부품의 구조는 완전히 동일하므로 먼저 어떤 것을 nMOS로 하고 어떤 것을 nMOS로 할지 확정한다. 다음으로, 최상층 Si의 도전 타입에 의해 LDD를 실시할 필요가 있는 부품을 확정한다. 도 16d에 표시된 바와 같이, 최상층 Si가 n형 반도체일 때, pMOS에만 p형 LDD 170을 형성한다. 최상층 Si가 p형 반도체일 때 nMOS에만 n형 LDD를 형성한다.
스텝 11.5에 있어서 측벽 유도체를 형성함과 동시에 소스 영역 및 드레인 영역을 형성한다.
구체적으로, 도 16e에 도시된 바와 같이, 우선, 제1 게이트 전극 30 및 제2 게이트 전극 50의 측벽에 측벽 유도체 180을 형성한다. 다음으로 이온주입방법 또는 확산방법에 의해 nMOS영역 최상층 반도체층에 대하여 n형 도핑을 실시하는 것에 의해 n형 도핑의 제1 소스 영역 190과 제1 드레인 영역 200을 형성하고, 이온주입방법 또는 확산방법에 의해 pMOS영역 최상층 반도체층에 대하여 p형 도핑을 실시하는 것에 의해 p형 도핑의 제2 소스 영역 210과 제2 드레인 영역 220을 형성한다. 제1 채널 영역 140은 제1 소스 영역 190과 제1 드레인 영역 200 사이에 위치하고, 제2 채널 영역 150은 제2 소스 영역 210과 제2 드레인 영역 220 사이에 위치하고 있다.
스텝 11.6에 있어서, 금속 전극을 형성한다.
구체적으로, 도 16f에 표시된 바와 같이, nMOS와 pMOS의 소스영역, 드레인영역 및 게이트영역에 유도체와 금속을 침전시킨 후 이것을 식각하는 것에 의해 저항에 접속되는 금속전극 230을 형성한다.
스텝 11.7에 있어서, FDSOI CMOS의 금속화를 실시한다.
구체적으로, 금속화 접속을 실시하는 것에 의해 FDSOI CMOS를 획득한다. CMOS의 금속화를 실시하는 과정 및 방법은 평상의 CMOS의 제조방법과 유사하므로 여기서 다시 설명하지 않는다.
실시예 13
도 17을 참조하면, 도 17은 본 발명의 실시예와 관련된 GAA CMOS 구조를 나타내는 도면이다. 도 17에서, 도 17(1)과 도 17(3)은 측면도의 단면도이고, 도 17(2)은 정면도의 국부 단면도이다. 본 실시예에서 실시예 1에 기반한 GAA CMOS 구조를 제공한다. 상기 GAA CMOS 구조의 nMOS는 반도체 서브스트레이트 10 위에 형성되는 제1 나노체 구조 240와 제1 나노체 구조 240를 둘러싸는 제1 게이트 전극 30을 포함하고, pMOS는 반도체 서브스트레이트 10 위에 형성되는 제2 나노체 구조 250과 제2 나노체 구조 250를 둘러싸는 제2 게이트 전극 50을 포함한다. 제1 나노체 구조 240와 제2 나노체 구조 250는 도전 타입이 동일한 반도체 재료로 형성되고, 제1 게이트 전극 30과 제2 게이트 전극 50은 워크 함수가 동일한 도전 재료로 형성된다. 주의할 것은, 제1 나노체 구조 240와 제2 나노체 구조 250의 두께와 도핑 농도는 워크 함수에 의해 게이트 전극이 완전 공핍 상태로 되는 조건을 만족시킬 필요가 있다.
제1 나노체 구조 240와 제2 나노체 구조 250의 재료는 도핑 농도가 비슷한 n형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.6~5.1eV인 것이 바람직하다. 제1 나노체 구조 240와 제2 나노체 구조 250의 재료는 도핑 농도가 비슷한 p형 반도체 재료인 경우, 제1 게이트 전극 30과 제2 게이트 전극 50의 워크 함수의 범위는 4.1 ~ 4.5 eV인 것이 바람직하다. 게이트 전극의 워크 함수의 구체적인 수치는 나노체 구조의 두께와 도핑 농도 등과 같은 파라미터에 의해 확정되지만, 본 발명은 이것을 한정하지 않는다.
본 실시예에 있어서, 제1 나노체 구조 240는 적어도 하나의 제1 나노체를 포함하고, 제2 나노체 구조 250는 적어도 하나의 제2 나노체를 포함한다. 제1 나노체와 제2 나노체의 수량이 2개보다 크거나 같을 때, 제1 나노체와 제2 나노체는 두가지 배열 방식으로 배열될 수 있다. 한 배열 방식은 복수의 제1 나노체 또는 복수의 제2 나노체가 수직 방향의 퇴적 방향으로 배열되는 것이다. 수직방향은 도 17에 나타낸 바와 같다. 다른 하나의 배열 방식은 복수의 제1 나노체 또는 복수의 제2 나노체가 수평 방향의 동일층으로 배열되는 것이다.
제1 나노체와 제2 나노체는 동일층에 배열되거나 또는 인접되어 있는 두층에 각각 배열될 수 있다. 제1 나노체와 제2 나노체가 동일층에 배열될 때, 제1 나노체와 제2 나노체를 구성하는 반도체 재료는 같을 수 있다. 예를 들면, 제1 나노체와 제2 나노체의 반도체 재료는 모두 Si, Ge 또는 Si Ge 등일 수 있다. 제1 나노체와 제2 나노체가 인접한 두층에 각각 배열될 때, 제1 나노체와 제2 나노체를 구성하는 반도체 재료는 다를 수 있다. 예를 들면, 제1 나노체의 반도체 재료는 Si이고, 제2 나노체의 반도체 재료는 Ge 또는 Si Ge일 수 있다. 도 17과 도 18을 참조하면, 도 17은 제 1 나노체와 제 2 나노체가 동일층으로 배열되어 있는 구조를 나타내는 도이고, 도 18은 제 1 나노체와 제 2 나노체가 인접되어 있는 두층에 각각 배열되어 있는 구조를 나타내는 도면이다. 도 18에서, 도 18(1)과 도 18(3)은 측면도의 단면도이고, 도 18(2)은 정면도의 국부 단면도이다.
제1 나노체와 제2 나노체는 나노 시트이거나 나노 와이어일 수 있다. 나노 시트와 나노 와이어의 재료로서 Si, SiGe, Ge, SiC, III-Ⅳ족 등의 반도체 재료를 사용할 수 있다.
본 실시예에서 반도체 서브스트레이트 10는 벌크 실리콘 서브스트레이트이거나 SOI 서브스트레이트이다. 반도체 서브스트레이트 10의 재료는 Si, SiGe, Ge, SiC, III-Ⅳ족 등의 반도체 재료이다.
본 실시예의 nMOS의 제1 나노체 구조와 pMOS의 제2 나노체 구조는 도전 타입이 동일한 반도체 재료를 사용하고, 그 도핑 농도는 같거나 유사하다. 바람직하게는 도핑 농도가 같다. 본 실시예의 GAA CMOS는 도전 타입이 상이한 반도체 재료를 각각 제조하는 과정을 생략할 수 있다. 이것에 의해, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩의 제조 비용을 감소시키고, 부품과 회로의 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 nMOS와 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용하는 것에 의해, nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 제조하는 것을 생략할 수 있다. 게이트 전극을 제조하는 중요한 특징을 감소시키는 것에 의해도, 복수의 공정을 감소시키고, 제조 주기를 단축하고, 제조 오차를 저감하고, 칩 제조 비용을 감소시킬 수 있다. 또한, nMOS의 게이트 전극과 pMOS의 게이트 전극의 재료로서 워크 함수가 동일한 도전 재료를 사용하는 것에 의해 nMOS의 게이트 전극과 pMOS의 게이트 전극을 각각 형성하는 것을 생략하고, GAA CMOS 회로의 성능과 안정성 향상시킬 수 있다.
상술한 바와 같이, 본 실시예에서 GAA CMOS의 2가지 특징을 실현하는 기술을 간단하게 하고 GAA CMOS의 제조 과정을 감소시키는 것에 의해, 제조 과정, 제조 난도를 감소시키고, 제조 비용을 절감하며, GAA CMOS 및 그 집적회로의 양품률, 성능 및 안정성을 향상시킬 수 있다. 또한, 본 실시예의 GAA CMOS 구조에 의해 슬레숄드 전압을 조절하는 자포니즘을 증가시키고, 스위칭 속도를 향상시킬 수 있다.
실시예 14
도 17과 도 18에 표시된 바와 같이, 본 실시예에서 실시예 13의 GAA CMOS 구조에 대응하는 GAA CMOS 구조의 제조 방법을 더 제공한다. 상기 GAA CMOS 구조의 제조 방법은,
반도체 서브스트레이트 10를 선택하는 스텝 12.1과,
반도체 서브스트레이트 10 위에 제1 재료 퇴적층과 제2 재료 퇴적층을 형성하는 스텝 12.2과,
제1 재료 퇴적층 제거층 (sacrificial layer)과 제2 재료 퇴적층 제거층을 식각하는 것에 의해 양단에 제1 소스 영역 190과 제1 드레인 영역 200이 형성되어 있는 제1 나노체 구조 240와 양단에 제2 소스 영역 210과 제2 드레인 영역 220이 형성되어 있는 제2 나노체 구조 250를 형성하는 스텝 12.3과,
제1 나노체 구조 240와 제2 나노체 구조 250를 포위하는 게이트 유도체층과 워크 함수가 동일한 제1 게이트 전극 30 및 제2 게이트 전극 50을 형성하는 것에 의해 nMOS와 pMOS를 형성하는 스텝이며, 제1 나노체 구조 240와 제2 나노체 구조 250는 동일한 도전 타입을 가지고 있는 스텝 12.4과,
금속화를 실시하는 스텝 12.5을 포함한다.
도 17과 도 18에 도시된 바와 같이, 금속을 침전시킴으로써 금속화 접속을 실현하고 GAA CMOS를 형성할 수 있다.
구체적인 실시예에서 스텝 12.2은,
반도체 서브스트레이트 10 위에 교대로 퇴적되어 있는 제1 재료층과 제2 재료층을 형성하는 스텝 12.21과,
교대로 퇴적되어 있는 제1 재료층과 제2 재료층을 식각하는 것에 의해 제1 재료 퇴적층과 제2 재료 퇴적층을 형성하는 스텝 12.22을 포함할 수 있다.
구체적으로, 우선 반도체 서브스트레이트 10 위에 교대로 퇴적되어 있는 제1 재료층과 제2 재료층을 각각 형성한다. 다음으로, 교대로 퇴적되어 있는 제1 재료층과 제2 재료층을 식각하는 것에 의해, 제1 나노체 구조 240를 형성하기 위한 제1 재료 퇴적층과 제2 나노체 구조 250를 형성하기 위한 제2 재료 퇴적층을 형성한다.
구체적인 실시예에 있어서, 스텝 12.21은 반도체 서브스트레이트 10 위에 제1 재료층과 제2 재료층을 성장시킬 때, 원 위치 도핑 방법에 의해 도전 타입이 같으면서도 교대로 퇴적되어 있는 제1 재료층과 제2 재료층을 형성하는 것을 포함할 수 있다.
구체적인 실시예에서 스텝 12.3은,
제1 재료 퇴적층의 양단에 제1 소스 영역 190과 제1 드레인 영역 200을 형성하고, 제2 재료 퇴적층의 양단에 제2 소스 영역 210과 제2 드레인 영역 220을 형성하는 12.31과,
제1 재료 퇴적층 제거층을 식각하는 것에 의해 제1 나노체 구조 240를 형성하고, 제2 재료 퇴적층 제거층을 식각하는 것에 의해 제2 나노체 구조 250를 형성하는 12.32를 포함할 수 있다.
제거층은 제거할 필요가 있는 재료층을 의미한다. 제1 재료 퇴적층의 제1 재료층과 제2재료 퇴적층의 제1 재료층을 식각하는 것에 의해 나노 시트 또는 나노 와이어가 동일층에 위치하고 있는 제1 나노체 구조 240와 제2 나노체 구조 250를 형성할 수 있다. 제1 재료 퇴적층의 제1 재료층과 제2재료 퇴적층의 제2재료층을 식각하는 것에 의해 나노 시트 또는 나노 와이어가 인접된 두층에 각각 위치하고 있는 제1 나노체 구조 240와 제2 나노체 구조 250를 형성할 수 있다.
구체적인 실시예에서 스텝 12.4은,
제1 나노체 구조 240와 제2 나노체 구조 250를 포위하는 유도체 재료를 성장시키는 것에 의해 게이트 유도체층을 형성하는 스텝 12.41과,
게이트 유도체층 표면에 동일한 게이트 전극 재료를 성장시키는 것에 의해 워크 함수가 동일한 제1 게이트 전극 30과 제2 게이트 전극 50을 형성하는 스텝 12.42를 포함할 수 있다.
주의해야 할 것은, 상기 제조 방법의 각 스텝의 실시 순서는 상기 실시예의 GAA CMOS 구조의 제조 방법에만 한정되는 것은 아니다. 상기 실시예는 본 발명을 설명하는 바람직한 실시예일 뿐이다. 예를 들면, GAA CMOS 구조의 제조방법에 있어서, 제1 소스 영역과 제1 드레인 영역을 제조한 후 제2 소스 영역과 제2 드레인 영역을 제조하거나, 또는 제2 소스 영역과 제2 드레인 영역을 제조한 후 제1 소스 영역과 제1 드레인 영역을 제조할 수 있다.
주의할 것은, 본 실시예의 GAA CMOS를 제조하는 다른 기술적 수단으로서 종래의 기술을 사용할 수 있지만, 본 발명은 이것을 설명하지 않는다.
본 발명의 제조 기술과 종래의 CMOS 제조 기술을 함께 사용할 수 있다. 본 실시예는 모든 제조방법을 하나씩 설명하지 않고, 각 제조공정의 각 스텝의 실시 순서를 변환시킬 수 있다.
본 발명의 명세서에서 “제1”, “제2”라는 용어는 본 발명의 사항을 설명하는 것이지, 사항의 중요성을 명시 또는 암시하거나 또는 기술적 사항의 수량을 나타내는 것은 아니다. ‘첫 번째’, ‘두 번째’라는 용어가 붙어 있는 특징은 하나 또는 복수의 그 특징이 포함되어 있음을 명시하거나 암시한다. 본 발명의 명세서에서 특별한 설명이 없는 한, “복수”라는 용어는 사항이 2개 또는 2개 이상 포함되어 있음을 의미한다.
본 발명의 명세서에서 “하나의 실시예”, “일부 실시예”, “예시”, “구체적인 예시”, “일부 예시” 등의 용어는 해당 실시예 또는 예시 중의 구체적인 특징, 구조, 재료 또는 데이터가 본 발명의 적어도 하나의 실시예 또는 예시에 포함되어 있음을 의미한다. 본 실시예에서 상기 용어는 하나의 실시예 또는 예시에만 포함되어 있는 사항을 나타내는 것은 아니다. 어느 하나 또는 복수의 실시예 또는 예시에 기재되어 있는 구체적인 특징, 구조, 재료 또는 데이터를 적당히 조합시킬 수 있다. 이 기술분야의 기술자는 이 명세서 내의 복수의 실시예 또는 예시를 조합시킬 수 있다.
이상 본 발명의 바람직한 실시예를 상술해 왔으나, 상기 실시예는 본 발명의 예시일 뿐이므로, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니다. 이 기술분야의 기술자는 본 발명의 요지를 벗어나지 않는 범위 내에서 설계의 변경, 대체 등을 할 수 있으며, 이러한 것들이 있더라도 본 발명의 특허청구범위가 정한 범위에 포함됨은 물론이다.

Claims (11)

  1. nMOS와 pMOS를 포함하는 CMOS 구조이며, 상기 nMOS는 반도체 서브스트레이트 위에 형성되는 제1 채널 영역과 제1 게이트 전극을 포함하고, 상기 pMOS는 반도체 서브스트레이트 위에 형성되는 제2 채널 영역과 제2 게이트 전극을 포함하고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 도전 타입이 동일한 반도체 재료로 형성되고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 워크 함수가 동일한 도전 재료로 형성되는 것을 특징으로 하는 CMOS 구조.
  2. 제 1 항에 있어서,
    상기 CMOS 구조는 FinFET CMOS 구조이며,
    상기 제1 채널 영역은 제1 핀 내에 형성되고, 상기 제2 채널 영역은 제2 핀 내에 형성되며, 상기 제1 핀과 상기 제2 핀은 도전 타입이 동일한 반도체 재료로 형성되고,
    상기 제1 게이트 전극은 상기 제1 핀 위에 위치하고, 상기 제2 게이트 전극은 상기 제2 핀 위에 위치하는 것을 특징으로 하는 CMOS 구조.
  3. 제 1 항에 있어서,
    상기 CMOS 구조는 FD CMOS 구조이며,
    상기 제1 채널 영역과 상기 제2 채널 영역은 반도체 서브스트레이트 최상층 반도체층에 형성되고, 상기 반도체 서브스트레이트는 절연층과 해당 절연층 위에 위치한 최상층 반도체층을 포함하며,
    상기 제1 게이트 전극은 상기 제 1 채널 영역 위에 위치하고, 상기 제2 게이트 전극은 상기 제 2 채널 영역 위에 위치하는 것을 특징으로 하는 CMOS 구조.
  4. 제 1 항에 있어서,
    상기 CMOS 구조는 GAA CMOS 구조이며,
    상기 제1 채널 영역은 제1 나노체 구조 내에 형성되고, 상기 제2 채널 영역은 제2 나노체 구조 내에 형성되며, 상기 제1 나노체 구조와 상기 제2 나노체 구조는 도전 타입이 동일한 반도체 재료로 형성되고,
    상기 제1 게이트 전극은 상기 제1 나노체 구조를 포위하고, 상기 제2 게이트 전극은 상기 제2 나노체 구조를 포위하는 것을 특징으로 하는 CMOS 구조.
  5. 제 1 항 내지 제 4 항의 임의의 한 항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역의 재료는 도핑 농도가 동일한 n형 반도체 재료이고, 상기 nMOS의 제1 소스 영역과 상기 제1 드레인 영역은 n형 도핑이고, 상기 pMOS의 제2 소스 영역과 상기 제2 드레인 영역은 p형 도핑인 것을 특징으로 하는 CMOS 구조.
  6. 제 5 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 워크 함수의 범위는 4.6 ~ 5.1 eV인 것을 특징으로 하는 CMOS 구조.
  7. 제 1 항 내지 제 4 항의 임의의 한 항에 있어서
    상기 제1 채널 영역과 상기 제2 채널 영역의 재료는 도핑 농도가 동일한 p형 반도체 재료이고, 상기 nMOS의 제1 소스 영역과 상기 제1 드레인 영역은 n형 도핑이고, 상기 pMOS의 제2 소스 영역과 상기 제2 드레인 영역은 p형 도핑인 것을 특징으로 하는 CMOS 구조.
  8. 제 7 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극의 워크 함수의 범위는 4.1 ~ 4.5 eV인 것을 특징으로 하는 CMOS 구조.
  9. FinFET CMOS 구조의 제조 방법이며, 상기 제조 방법은,
    반도체 서브스트레이트를 선택하는 스텝과,
    상기 반도체 서브스트레이트 위에 도전 타입이 동일한 재료로 구성되는 제1 핀과 제2 핀을 형성하는 스텝과,
    상기 제1 핀과 상기 제2 핀의 상부와 측벽 표면에 게이트 유전체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝과,
    상기 제1 핀에 제1 소스 영역과 제1 드레인 영역을 제조하는 것에 의해 nMOS를 형성하는 스텝과,
    상기 제2 핀에 제2 소스 영역과 제2 드레인 영역을 제조하는 것에 의해 pMOS를 형성하는 스텝을 포함하는 것을 특징으로 하는 FinFET CMOS구조의 제조방법.
  10. FD CMOS 구조의 제조 방법이며, 상기 제조 방법은,
    반도체 서브스트레이트를 선택하는 스텝이며, 상기 반도체 서브스트레이트는 절연층과 해당 절연층 위에 위치하고 있는 최상층 반도체층을 포함하고, 상기 최상층 반도체층은 p형 도핑이거나 n형 도핑인 스텝과,
    상기 최상층 반도체층 위에 게이트 유전체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝과,
    상기 최상층 반도체층 위에 제1 소스 영역과 제1 드레인 영역을 형성하는 것에 의해 nMOS를 형성하는 스텝과,
    상기 최상층 반도체층 위에 제2 소스 영역과 제2 드레인 영역을 형성하여 pMOS를 형성하는 스텝을 포함하는 것을 특징으로 하는 FD CMOS 구조의 제조 방법.
  11. GAA CMOS 구조의 제조 방법이며, 상기 제조 방법은,
    반도체 서브스트레이트를 선택하는 스텝과,
    상기 반도체 서브스트레이트 위에 제1 재료 퇴적층과 제2 재료 퇴적층을 형성하는 스텝과,
    상기 제1 재료 퇴적층과 상기 제2 재료 퇴적층을 식각하여 상기 제1 나노체 구조와 상기 제2 나노체 구조를 형성하는 스텝이며, 상기 제1 나노체 구조와 상기 제2 나노체 구조는 도전 타입이 동일한 재료를 사용하는 스텝과,
    상기 제1 나노체 구조와 상기 제2 나노체 구조를 둘러싸서 게이트 유도체층과 워크 함수가 동일한 제1 게이트 전극 및 제2 게이트 전극을 형성하는 스텝을 포함하는 것을 특징으로 하는 GAA CMOS 구조의 제조 방법.
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