TWI506787B - 在鍺主動層下方有擴散障壁層之半導體裝置 - Google Patents

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Jack T Kavalieros
Robert S Chau
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Description

在鍺主動層下方有擴散障壁層之半導體裝置
本發明的實施例是在半導體裝置的領域，特別地，具有設有下方擴散障壁層的鍺主動層的半導體裝置。
在過去數十年，積體電路的特徵尺寸比例一直是成長的半導體產業背後的推力。愈來愈小的特徵比例能夠在半導體晶片的有限不動產上增加功能單元的密度。舉例而言，縮小的電晶體尺寸允許將增加數目的記憶體裝置併入於晶片上，導致以增加容量製造產品。但是，對於愈來愈多的容量之推動一直是議題。使各裝置的性能最佳化的需求愈來愈重要。
在製造積體電路裝置時，隨著裝置尺寸持續縮小，例如三閘極電晶體等多閘極電晶體變得愈來愈重要。在習知的製程中，三閘極電晶體一般製於塊體矽基底或是絕緣體上矽基底上。在某些情形中，塊體矽基底由於較低成本且因為它們能夠使三閘極製程較不複雜，所以是較佳的。在其它情形中，絕緣體上矽基底由於能夠提供縮減的洩漏，所以是較佳的。
在塊體矽基底上，當使金屬閘極電極的底部與在電晶體本體底部(亦即，「鰭部」)之源極和汲極延伸尖端相對齊時，三閘極電晶體的製程通常會遇到問題。當三閘極電晶體形成於塊體基底上時，為了最佳化閘極控制及降低 短通道效應，需要適當的對齊。舉例而言，假使源極和汲極延伸尖端比金屬閘極電極更深時，發生穿透。或者，假使金屬閘極電極比源極和汲極延伸尖端更深時，結果是不必要的寄生閘極電容。
已嘗試很多不同的技術以降低電晶體的接面洩漏。但是，在接面洩漏抑制的領域仍然需要顯著改善。
本發明的實施例包含具有設有下方擴散障壁層的鍺主動層的半導體裝置。
在實施例中，半導體裝置包含配置在基底上方的閘極電極堆疊。鍺主動層配置在位於閘極電極堆疊下方的基底上方。擴散障壁層配置在位於鍺主動層下方的基底上方。接面洩漏抑制層配置在位於擴散障壁層下方的基底上方。源極和汲極區配置在閘極電極堆疊的任一側上之接面洩漏抑制層上方。
在另一實施例中，半導體裝置包含配置在基底上方的閘極電極堆疊。三維鍺主動體配置在位於閘極電極堆疊下方的基底上方且與位於閘極電極堆疊下方的基底耦合。隔離區配置在基底上方以及曝露三維鍺主動體。擴散障壁層配置在位於三維鍺主動體下方的基底上方。接面洩漏抑制層配置在位於擴散障壁層下方的基底上方。源極和汲極區配置在閘極電極堆疊的任一側上之接面洩漏抑制層上方。
在另一實施例中，半導體裝置包含配置在基底上方的 一或更多鍺奈米佈線。接面洩漏抑制層配置在位於一或更多鍺奈米佈線下方的基底上方。閘極電極堆疊配置在洩漏抑制層上以及完全圍繞一或更多鍺奈米佈線中的各鍺奈米佈線的至少部份。間隔器配置成相鄰閘極電極堆疊。擴散障壁層配置在間隔器下方的洩漏抑制層上。源極和汲極區配置在閘極電極堆疊的間隔器的任一側上之接面洩漏抑制層上。
說明具有設有下方擴散障壁層的鍺主動層之半導體裝置。在下述說明中，揭示眾多具體細節，例如特定集成及材料系，以助於完整瞭解本發明的實施例。習於此技藝者將瞭解，不同這些特定細節，仍可實施本發明的實施例。在其它情形中，未詳述例如積體電路設計佈局等習知特點，以免不必要地模糊本發明的實施例。此外，須瞭解，圖式中所示的各實施例是說明表示且不一定依比例繪製。
此處所述的一或更多實施例以設有N型摻雜劑擴散障壁層的矽上鍺(Ge-On-Si)基底配置為目標。可以包含這些配置以形成鍺為基礎的電晶體，例如平面裝置、鰭或三閘極為基礎的裝置及閘極全圍繞裝置，包含奈米佈線為基礎的裝置。在奈米佈線為基礎的裝置中，N型摻雜劑擴散障壁層可以在製造中使用，但是，不包含於最後的結構中(或是，僅較低程度的被包含，例如執行某些區域之不完全蝕刻的情形中)。此處所述的實施例對於金屬氧化物半 導體場效電晶體(MOSFET)的接面隔離是有效的。
一或更多實施例關於矽上鍺基底設計，用以控制經過緩衝層的寄生洩漏。以此處所述的概念為例，圖1A及1B顯示習知的半導體裝置的剖面視圖。參考圖1A，習知的裝置100包含經由鬆弛的矽鍺(SiGe)緩衝層106(例如，70%的SiGe緩衝器)而生長於矽(Si)基底104(例如，矽晶圓的一部份)上的鍺(Ge)通道區102，用以管理Ge與Si之間的晶格失配。但是，這些SiGe緩衝層106相當導電的，它們在通道區102下方的區域內，至少是在SiGe緩衝層106之內，允許平行傳導。如同箭頭108所示般，平行傳導在裝置100中造成從源極區110至汲極區112的寄生洩漏。注意，圖1A也顯示隔離區114和閘極電極堆疊116，例如氮化鈦(TiN)閘極電極堆疊。
參考圖1B，洩漏抑制的一方式涉及例如裝置150等裝置的形成。裝置150包含鍺(Ge)通道區152，鍺通道區152經由鬆弛的矽鍺(SiGe)緩衝層156(例如，70%的SiGe緩衝器)而生長於矽(Si)基底154上(例如矽晶圓的一部份)，以管理Ge與Si之間的晶格失配。摻雜磷的SiGe層170併入於上緩衝層156部份之內，以使平行傳導最小並藉以截斷主動鍺層152之下如粗黑箭頭158所示之從源極區160至汲極區162的洩漏路徑。注意，圖1B也顯示隔離區164以及閘極電極堆疊166，例如氮化鈦(TiN)閘極電極堆疊。
慮及關於圖1A和1B之上述，磷及例如砷等其它N 型摻雜在SiGe及Ge中不幸地快速擴散，且其擴散力隨著SiGe中增加的Ge含量而增加。典型地，然後，磷摻雜的SiGe層良好地設置Ge層下方，以防止N型摻雜劑擴散至Ge通道層內。目前，此磷摻雜層設於Ge通道層下方約100奈米處以使裝置能夠操作。但是，此配置仍在Ge通道下方提供顯著量的傳導SiGe材料，以致於具有小閘極長度的裝置仍然呈現不良的短通道效應，例如當裝置關閉時仍洩漏。
根據本發明的實施例，藉由將薄矽或相對低濃度的鍺SiGe層併入於磷摻雜的SiGe層與Ge主動層之間，而解決上述議題。在一實施例中，由於在較低的鍺含量層中擴散較慢，所以，薄矽或是相對低濃度的鍺SiGe層作為磷(或砷)的擴散障壁。此外，在一實施例中，擴散障壁層由於被較大晶格常數材料夾於其間，所以，其被拉伸地施壓。在特定的此實施例中，拉伸應變層使得結果的多層Ge結構能夠生長，並仍然在膜中維持高應變，例如提供壓縮應力給鍺通道層。此外，在實施例中，強化鍺奈米佈線/奈線條紋裝置製造時所需的蝕刻選擇性。
比較習知的矽上鍺基底設計與根據本發明的實施例的設計，圖2A顯示習知的半導體層堆疊之剖面視圖。圖2B顯示根據本發明的實施例之另一半導體層堆疊之剖面視圖。
參考圖2A，習知的堆疊200包含經由矽鍺(SiGe)緩衝層206(例如由約0.5-1微米的Si0.7 Ge0.3 構成的層 206A、由約0.3-1微米的Si0.3 Ge0.7 構成的層206B、以及由鬆弛本質Si0.3 Ge0.7 構成的層206D組成)而生長於矽(Si)基底204(例如矽晶圓的一部份)上方的鍺(Ge)主動層202(例如壓縮應變鍺層)，以管理鍺與矽之間的晶格失配。摻雜磷的SiGe層206C(例如鬆弛磷摻雜Si0.3 Ge0.7 層)被包涵於層206B及206D之間。
參考圖2B，根據本發明的一或更多實施例，堆疊250包含經由矽鍺(SiGe)緩衝層256(例如由約0.5-1微米的Si0.7 Ge0.3 構成的層256A、以及由約0.3-1微米的Si0.3 Ge0.7 構成的層256B)而生長於矽(Si)基底254(例如矽晶圓的一部份)上方的鍺(Ge)主動層252(例如壓縮應變鍺層)，以管理鍺與矽之間的晶格失配。摻雜磷的SiGe層256C(例如鬆弛磷摻雜Si0.3 Ge0.7 層)被包含於層256B上方。但是，取代圖2A的層206D，如圖2B所示，擴散障壁層270包含在磷摻雜SiGe層256C與Ge主動層252之間。
在實施例中，再參考圖2B，擴散障壁層270由具有的鍺含量低於層256C的鍺含量之矽鍺構成。在一此實施例中，擴散障壁層270由具有的鍺含量比層256C的鍺含量至少低數量級的矽鍺構成。在另一此實施例中，擴散障壁層270基本上完全由矽構成。在實施例中，擴散障壁層270被拉伸施壓，而鍺主動層252被壓縮施壓。
此處所述的一或更多實施例利用一或更多下述特點：(1)磷或其它N型摻雜劑接面層以抑制次鰭洩漏，(2) 磷接面的比例倒退至鍺通道層，使得閘極長度(Lg)能夠比例化，(3)低鍺含量SiGe或矽層以抑制或阻礙N型摻雜劑擴散，或者(4)低鍺含量SiGe或矽層以增強鍺奈米佈線釋放處理(例如，藉由電流耦合效應)的濕蝕刻選擇性。在實施例中，低鍺含量SiGe或矽層可以與習知的平面或三閘極裝置相集成。此處所述的實施例也發現與奈米佈線及奈米條紋裝置的應用。
舉例而言，圖3A顯示根據本發明的實施例之具有設有下方擴散障壁層的鍺主動層之半導體裝置的剖面視圖。參考圖3A，半導體裝置300包含配置在基底302上方的閘極電極堆疊304。鍺主動層306配置在位於閘極電極堆疊304下方的基底302上方。擴散障壁層308配置在位於鍺主動層306之下的基底302上方。接面洩漏抑制層310配置在位於擴散障壁層308之下的基底302上方。源極312和汲極314區配置在閘極電極堆疊304的任一側上之接面洩漏抑制層310上方。
在實施例中，如圖3A中所示，閘極電極堆疊304直接配置在鍺主動層306上，鍺主動層306直接配置在擴散障壁層308上，擴散障壁層308直接配置在接面洩漏抑制層310上，以及源極312和汲極314區直接配置在接面洩漏抑制層310上。在一此實施例中，鍺主動層306的厚度約在10-500埃的範圍，以及，擴散障壁層308的厚度約在5-500埃的範圍。在實施例中，半導體裝置300又包含直接配置在基底302與接面洩漏抑制層310之間的分階堆 疊316。在一此實施例中，分階堆疊316由二層316A和316B(如圖3A所示)構成，例如約0.5-1微米的Si0.7 Ge0.3 構成的層316A以及約0.3-1微米的Si0.3 Ge0.7 構成的層316B。
在實施例中，鍺主動層306基本上由鍺構成，以及，接面洩漏抑制層310由鍺對矽比例Si1-y Gey 之磷摻雜的矽鍺構成。在一此實施例中，磷濃度約在1e17-1e19原子/cm3 範圍中。在一實施例中，y是約0.7。在一實施例中，使用砷摻雜劑原子、或是某些其它N型摻雜劑原子以取代磷摻雜劑原子。在實施例中，裝置300是PMOS裝置。
在實施例中，擴散障壁層308由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x小於y。在一此實施例中，擴散障壁層由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x是至少比y低數量級。在另一實施例中，擴散障壁層308基本上由矽構成。在實施例中，擴散障壁層308未經摻雜或是低度摻雜，但一般未直接摻雜。
在實施例中，擴散障壁層308阻礙磷從接面洩漏抑制層310擴散至鍺主動層306。在實施例中，由於擴散障壁層308的成分由矽更重度加權，所以，更薄的層用於抑制摻雜劑從接面洩漏抑制層310擴散。在實施例中，擴散障壁層308被拉伸地施壓，以及，鍺主動層306被壓縮地施壓。
半導體裝置300可以是包含閘極、通道區以及成對的 源極/汲極區之任何半導體裝置。在實施例中，半導體裝置300是例如但不限於MOS-FET或是微機電系統(MEMS)。在一實施例中，半導體裝置309是平面或三維MOS-FET且是隔離裝置或是眾多巢式裝置中的一裝置。如同從典型的積體電路中所瞭解般，N型和P型通道電晶體都可以製於單一基底上以形成CMOS積體電路。
基底302由能夠耐受製造製程且電荷可以於其中遷移的半導體材料構成。在實施例中，基底302是塊體基底，例如半導體產業中通常使用的P型矽基底。在實施例中，基底302由摻雜有例如但不限於磷、砷、硼、或是其組合之電荷載子的晶體矽、矽/鍺或鍺層。在一實施例中，在基底302中的矽原子的濃度大於97%，或者，替代地，摻雜劑原子的濃度小於1%。在另一實施例中，基底302由生長於區別的結晶基底上方的磊晶層構成，例如生長於摻雜硼的塊體矽單晶基底上方的矽磊晶層。
基底302也包含配置於塊體晶體基底與磊晶層之間中的絕緣層，以形成例如絕緣體上矽基底。在實施例中，絕緣層由例如但不限於二氧化矽、氮化矽、氧氮化矽或是高k介電層等材料構成。基底302替代地可由III-V族材料構成。在實施例中，基底102由例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、銦鎵砷化物、鋁鎵砷化物、銦鎵磷化物、或是其組合之III-V族材料構成。在另一實施例中，基底302由III-V族材料以及例如但不限於碳、矽、鍺、氧、硫、硒或碲等電荷載子摻雜劑雜質原子 構成。
在實施例中，半導體裝置300是平面裝置，以及，閘極電極堆疊304僅配置於鍺主動層306的單一表面上。但是，在另一實施例中，半導體裝置300是非平面裝置，例如但不限於鰭FET或是三閘極裝置。在此實施例中，鍺主動層306由三維體構成或是形成在三維體中。在一此實施例中，如同下述更詳細說明般，閘極電極堆疊304圍繞至少三維體的上表面及成對的側壁。在另一實施例中，也如同下述中將更詳細說明般，在例如奈米佈線裝置中，鍺主動層306製成為離散的三維體。在一此實施例中，閘極電極堆疊304完全地圍繞鍺主動層306。
如圖3A中所示般，閘極電極堆疊304包含閘極電極304A以及下方閘極介電層304B。在實施例中，閘極電極堆疊304的閘極電極由金屬閘極構成以及閘極介電層由高K材料構成。舉例而言，在一實施例中，閘極介電層由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅等材料、或其組合所構成。此外，一部份的閘極介電層包含由鍺主動層306的頂部數層形成的本地氧化物層。在實施例中，閘極介電層包括頂部高k部份及由半導體材料的氧化物構成的下部。在一實施例中，閘極介電層由氧化鉿的頂部以及二氧化矽或氧氮化矽的底部構成。
在實施例中，閘極電極由例如但不限於金屬氮化物、 金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬氧化物等金屬層構成。在特定實施例中，閘極電極由形成於金屬功函數設定層上方的非功函數設定填充材料構成。在實施例中，閘極電極包括P型材料。如圖3A中所示般，閘極電極堆疊304也包括介電間隔器318。
在實施例中，藉由摻雜部份鍺主動層306以及可能部份擴散障壁層308，形成源極312和汲極314區。舉例而言，可以添加例如硼等P型摻雜劑以形成源極312和汲極314區。但是，在另一實施例中，源極和汲極區是嵌入的源極和汲極區。舉例而言，圖3B及3C顯示根據本發明的另一實施例之具有設有下方擴散障壁層的鍺主動層之另一半導體裝置製造剖面視圖。
參考圖3B，部份鍺主動層306及可能是部份擴散障壁層308被移除，以在閘極電極堆疊304的任一側上提供凹陷區320。以能移除部份鍺主動層306及可能是部份擴散障壁層308而不會不利地影響其它存在的半導體特點之任何適當的技術，例如乾蝕刻或濕蝕刻製程，形成凹陷區320。在一實施例中，以使用NF3 、HBr、SF6 /Cl或Cl2 之乾電漿蝕刻、或是使用NH4 OH或氫氧化四鉀銨的濕蝕刻，形成凹陷區320。在一實施例中，閘極電極堆疊304引導凹陷區320的形成，形成自行對準的凹陷區320。在一實施例中，如圖3B中所示般，凹陷區320形成有圓化角落。但是，在另一實施例中，凹陷區320形成有分面角 落。在實施例中，部份鍺主動層306及部份擴散障壁層308使用層310作為蝕刻停止層。
參考圖3C，在凹陷區320中形成成對的嵌入式半傳導區322，例如，磊晶地形成於閘極電極堆疊304之任一側上。在實施例中，成對的半傳導區322對鍺主動層306單軸地壓縮施壓以及由例如具有比鍺還大的晶格常數之III-V族材料等具有大於鍺的晶格常數之材料構成。在一此實施例中，最終形成的半導體裝置350是P型半導體裝置。在實施例中，如圖3C所示般，成對的半傳導區322直接形成於層310上。
如上所述，本發明的實施例可以應用至非平面MOS-FET。舉例而言，例如三閘極裝置等設有三維架構的裝置可從上述製程得利。圖4A-4C顯示有角度視圖，表示根據本發明的實施例之設有三維體的半導體裝置的製造方法中的各種操作。
參考圖4A，半導體裝置400包含配置在基底402上方的閘極電極堆疊404。三維鍺主動體406配置在位於閘極電極堆疊404下方的基底402上方並與其耦合。隔離區408配置在基底402上方且曝露三維鍺主動體406。擴散障壁層410配置在位於三維鍺主動體406下方的基底402上方。接面洩漏抑制層412配置在位於擴散障壁層410下方的基底402上方。源極414和汲極區416配置在位於閘極電極堆疊404的任一側上之接面洩漏抑制層上方。根據本發明的實施例，如圖4A中所示般，隔離區408設在三 維鍺主動體406及擴散障壁層410的介面處。但是，其它實施例包含設定三維鍺主動體406與擴散障壁層410的介面上方或下方的隔離區408的高度。在實施例中，如圖4A中所示般，閘極電極堆疊也包含閘極隔離間隔器418。
在實施例中，如圖4A所示，閘極電極堆疊404直接配置於三維鍺主動體406上，三維鍺主動體406直接配置於擴散障壁層410上，擴散障壁層410直接配置於接面洩漏抑制層412上，以及，源極414和汲極416區直接配置於接面洩漏抑制層412上。在實施例中，如圖4A所示，半導體裝置400又包含由例如二分層形成的分階堆疊420，分階堆疊420直接配置在基底402與接面洩漏抑制層412之間。在實施例中，裝置400是PMOS裝置。材料成分及尺寸與上述用於半導體裝置300的材料成分及尺寸相同或類似。
在實施例中，三維鍺主動層406基本上由鍺構成，以及，接面洩漏抑制層412由具有鍺對矽比例為Si1-y Gey 之磷摻雜的矽鍺構成。在一此實施例中，擴散障壁層410由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x小於y。在特定的此實施例中，擴散障壁層410由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x是至少比y低數量級。在另一實施例中，擴散障壁層410基本上由矽構成。
在實施例中，擴散障壁層410阻礙磷從接面洩漏抑制層412擴散至三維鍺主動體406。在實施例中，擴散障壁層410被拉伸地施壓，以及，三維鍺主動體406被壓縮地 施壓。
在實施例中，藉由摻雜部份三維鍺主動體406和可能部份擴散障壁層410，形成源極414和汲極416區。舉例而言，可以添加例如硼等P型摻雜劑以形成源極414和汲極416區。但是，在另一實施例中，源極和汲極區是嵌入的源極和汲極區。舉例而言，圖4B及4C顯示根據本發明的另一實施例之具有設有下方擴散障壁層的鍺主動層之另一半導體裝置製造剖面視圖。
參考圖4B，部份三維鍺主動體406及可能是部份擴散障壁層410被移除，以在閘極電極堆疊404的任一側上提供凹陷區422。以能移除部份三維鍺主動體406及可能是部份擴散障壁層410而不會不利地影響其它存在的半導體特點之任何適當的技術，例如乾蝕刻或濕蝕刻製程，形成凹陷區422。在一實施例中，以使用NF3 、HBr、SF6 /Cl或Cl2 之乾電漿蝕刻、或是使用NH4 OH或氫氧化四鉀銨的濕蝕刻，形成凹陷區422。在一實施例中，閘極電極堆疊404引導凹陷區422的形成，形成自行對準的凹陷區422。在一實施例中，部份三維鍺主動體406及部份擴散障壁層410使用層412作為蝕刻停止層。
參考圖4C，在凹陷區422中形成成對的嵌入式半傳導區424，例如，磊晶地形成於閘極電極堆疊404之任一側上。在實施例中，成對的半傳導區424對鍺主動層406單軸地壓縮施壓以及由例如具有比鍺還大的晶格常數之III-V族材料等具有大於鍺的晶格常數之材料構成。在一 此實施例中，最終形成的半導體裝置450是P型半導體裝置。在實施例中，如圖4C所示般，成對的半傳導區424直接形成於層412上。
在另一態樣中，圖5A顯示根據本發明的實施例之奈米佈線為基礎的半導體結構的三維剖面視圖。圖5B顯示圖5A的奈米佈線為基礎的半導體結構之a-a’剖面視圖。圖5C顯示圖5A的奈米佈線為基礎的半導體結構之b-b’剖面視圖。
參考圖5A，半導體裝置500包含配置在基底502上方的一或更多垂直堆疊鍺奈米佈線(504集合)。此處實施例以單佈線裝置及多佈線裝置為目標。舉例而言，為了說明目的而顯示具有奈米佈線504A、504B、及504C的三奈米佈線為基礎的裝置。為了便於說明，以奈米佈線504A為例說明，其中，說明聚焦於這些奈米佈線中的僅一奈米佈線。要瞭解，在說明一奈米佈線的屬性之情形中，以眾多奈米佈線為基礎的實施例，對於各奈米佈線具有相同的屬性。
各鍺奈米佈線504包含配置在奈米佈線中的通道區506。通道區506具有長度(L)。參考圖5B，通道區也具有垂直於長度(L)的周邊。參考圖5A及5B，閘極電極堆疊508圍繞各通道區506的整個周邊。閘極電極堆疊508包含閘極電極以及設於通道區506與閘極電極(未各別地顯示)之間的閘極介電層。通道區506是分離的，其由閘極電極堆疊508完全圍繞而無例如下方基底材料或上 方通道製造材料等任何中介材料。因此，如圖5B所示，在具有眾多奈米佈線504的實施例中，眾多奈米佈線的通道區506也是彼此分離的。接面洩漏抑制層550配置在位於一或更多鍺奈米佈線504下方的基底502上方。閘極電極堆疊508配置在洩漏抑制層550上。雖然未顯示，但是，在實施例中，分階堆疊直接配置在基底502與接面洩漏抑制層550之間。
再參考圖5A，各奈米佈線504也包含配置在位於通道區104的任一側上的奈米佈線中的源極和汲極區510和512。源極和汲極區510/512配置在接面洩漏抑制層550上。在實施例中，源極和汲極區510/512是嵌入的源極和汲極區，例如，至少部份奈米佈線被移除以及由源極/汲極材料區替代。但是，在另一實施例中，源極和汲極區510/512由一或更多鍺奈米佈線504的部份構成。
成對的接點514配置在源極/汲極區510/512上。在實施例中，半導體裝置500又包含成對的間隔器516。間隔器516配置在閘極電極堆疊508與成對接點514之間。如上所述，在至少數個實施例中，通道區及源極/汲極區製成為分離的。但是，並非奈米佈線504的所有區域需要或甚至製成為分離的。舉例而言，參考圖5C，奈米佈線504A-504C在間隔器516之下的區域處不是分離的。在一實施例中，奈米佈線504A-504C的堆疊在它們之間具有中介半導體材料518，例如介於鍺奈米佈線之間的矽或矽鍺。在一實施例中，底部奈米佈線504A仍然接觸擴散障 壁層的部份560，例如如下所述的製造中所使用般。因此，在實施例中，在一或二間隔器516之下的眾多垂直堆疊奈米佈線504的部份是非分離的。如同參考圖6A-6D所述般，擴散障壁層原始地配置在洩漏抑制層550上。
在實施例中，一或更多鍺奈米佈線504基本上由鍺構成，以及，接面洩漏抑制層550由具有鍺對矽比例為Si1-y Gey 之磷摻雜的矽鍺構成。在一此實施例中，無論是全部地或部份地犠牲的或永久的，擴散障壁層由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x小於y。在特定的此實施例中，擴散障壁層由具有鍺對矽比例為Si1-x Gex 之矽鍺構成，其中，x是至少比y低數量級。在另一實施例中，擴散障壁層基本上由矽構成。在實施例中，擴散障壁層被拉伸地施壓，以及，一或更多鍺奈米佈線504被壓縮地施壓。
雖然上述裝置500是用於例如PMOS裝置等單一裝置，但是，CMOS架構也可形成為包含配置在相同基底上或上方的NMOS及PMOS奈米佈線為基礎的裝置。在實施例中，奈米佈線504可以尺寸化為佈線或條紋，以及具有非方形或圓化角落。材料成分及尺寸可以與說明用於半導體裝置300或400之材料成分及尺寸相同或類似。
在另一態樣中，提供奈米佈線半導體結構的製造方法。舉例而言，圖6A-6D顯示三維剖面視圖，表示根據本發明的實施例之在製程中的至少一點時具有設有下方擴散障壁層的鍺主動層之奈米佈線半導體裝置的製造方法中的 不同操作。
參考圖6A，鰭部612形成在基底602上方。鰭部包含鍺佈線形成層604和608以及例如矽或矽鍺層等中介材料層606。鰭部也包含例如上述擴散障壁層等擴散障壁層610的圖型化部份。鰭部配置在洩漏抑制層650上。雖然未顯示，但是，在實施例中，分階堆疊直接配置在基底602與接面洩漏抑制層650之間。
在顯示三閘極結構的形成之特定實例中，圖6B顯示鰭型結構612，鰭型結構612設有配置於其上的三犠牲閘極614A、614B、及614C。在一此實施例中，三犠牲閘極614A、614B、及614C由例如藉由電漿蝕刻製程而覆蓋地沉積及圖型化之犠牲閘極氧化物層616和犠牲多晶矽閘極層618構成。
在圖形化以形成三犠牲閘極614A、614B、及614C之後，間隔器形成在三犠牲閘極614A、614B、及614C的側壁上，在圖6B中所示的鰭型結構612的區域620中執行摻雜(例如，尖端及/或源極和汲極型摻雜)，以及，形成層間介電層以遮蓋及接著再曝露三犠牲閘極614A、614B、及614C。然後，層間介電層被拋光以曝露三犠牲閘極614A、614B、及614C，以用於更換閘極、或閘極最終製程。參考圖6C，三犠牲閘極614A、614B及614C、與間隔器622及層間介電層624被曝露。
然後，在例如更換閘極或閘極最終製程流程中，移除犠牲閘極614A、614B及614C，以曝露鰭型結構612的通 道部份。參考圖6D，移除犠牲閘極614A、614B及614C以提供溝槽626，因而露出奈米佈線的通道部份。由溝槽626曝露的中介層606的部份被移除，以留下鍺層604和608的分離部份。
在實施例中，以選擇性地移除矽但不蝕刻鍺奈米佈線結構604和608的濕蝕刻，選擇性地蝕刻含矽層606。在實施例中，雖然未顯示，但是，在中介層606移除時、之前、或之後，也移除擴散障壁層610。而且，擴散障壁層可以被完全地或僅部份地被移除，例如在間隔器下留下餘留部份，或者替代地原封不動地留下。在一實施例中，藉由在擴散障壁層610中使用較低的鍺含量，例如經由電流耦合效應，以增強鍺奈米佈線/奈米條紋裝置製造所需的蝕刻選擇性。例如含水的氫氧化物化學品等蝕刻化學品，包含氫氧化銨及氫氧化鉀，可以用以選擇性地蝕刻層606和/或610。後續地，完成裝置製造。在一實施例中，如同配合圖5A之上述所述般，圍繞鍺奈米佈線604和608以及在抑制層650上，形成圍繞閘極電極。
因此，在一實施例中，鍺層604和608的分離部份將最後變成奈米佈線為基礎的結構中的通道區。因此，在圖6D中所示的製程階段，執行通道工程化或調諧。舉例而言，在一實施例中，使用氧化及蝕刻製程，薄化鍺層604和608的分離部份。與佈線被分離或各別化同時地執行此蝕刻製程。因此，與裝置的源極和汲極區的尺寸化相獨立地，由鍺層604和608形成的初始佈線開始較厚且被薄化 至適合奈米佈線裝置中通道區的尺寸。
在如圖6D中所示的分離的通道區的形成之後，執行高K閘極介電質及金屬閘極處理以及增加源極和汲極接點。可以形成接點以取代餘留在圖6D中的層間介電層624部份。
與上述一般概念有關地，圖7以根據本發明的實施例的跟隨高溫退火後之磷濃度深度輪廓圖700來顯示模擬結果。參考圖700，相對於富含鍺的Si0.3 Ge0.7 之擴散特徵，矽及Si0.7 Ge0.3 (例如富含矽的層)顯示有效作為磷擴散的障壁。
圖8顯示根據本發明的一實施之計算裝置800。計算裝置800容納主機板802。板802包含多個組件，多個組件包括但不限於處理器804及至少一通訊晶片806。處理器804實體地及電耦合至板802。在某些實施中，至少一通訊晶片806也實體地及電耦合至板802。在另外的實施中，通訊晶片806是處理器804的一部份。
取決於其應用，計算裝置800包含可以或不可以實體地及電耦合至板802的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼、視頻編解碼、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、 光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片806能夠無線通訊以用於對計算裝置800傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片806可以實施任何無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算裝置800包含眾多通訊晶片806。舉例而言，第一通訊晶片806可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片806可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置800的處理器804包含封裝在處理器804之內的積體電路晶粒。在本發明的某些實施中，處理器的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片806也包含封裝於通訊晶片806之內的積體電路晶粒。根據本發明的另一實施，通訊晶片的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在其它實施中，容納於計算裝置800之內的另一組件含有積體電路晶粒，積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在各式各樣的實施中，計算裝置800可以是膝上型電腦、筆記型電腦、超薄筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。在又其它實施中，計算裝置800可為處理資料的任何其它電子裝置。
因此，已揭示具有設有下方擴散障壁層之鍺主動層的半導體裝置。在實施例中，半導體裝置包含配置在基底上方的閘極電極堆疊。鍺主動層配置在位於閘極電極堆疊下方的基底上方。擴散障壁層配置在位於鍺主動層下方的基底上方。接面洩漏抑制層配置在位於擴散障壁層下方的基底上方。源極和汲極區配置在閘極電極堆疊的任一側上的接面洩漏抑制層上方。在一此實施例中，閘極電極堆疊直接配置在鍺主動層上，鍺主動層直接配置在擴散障壁層上，擴散障壁層直接配置在接面洩漏抑制層上，以及，源極和汲極區直接配置在接面洩漏抑制層上。
100‧‧‧裝置
102‧‧‧鍺通道區
104‧‧‧矽基底
106‧‧‧矽鍺緩衝層
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧隔離區
116‧‧‧閘極電極堆疊
150‧‧‧裝置
152‧‧‧鍺通道區
154‧‧‧矽基底
156‧‧‧矽鍺緩衝層
160‧‧‧源極區
162‧‧‧汲極區
164‧‧‧隔離區
166‧‧‧閘極電極堆疊
170‧‧‧磷摻雜矽鍺層
200‧‧‧堆疊
202‧‧‧鍺主動層
204‧‧‧矽基底
206‧‧‧矽鍺緩衝層
206A‧‧‧層
206B‧‧‧層
206C‧‧‧磷摻雜矽鍺層
206D‧‧‧層
250‧‧‧堆疊
252‧‧‧鍺主動層
254‧‧‧矽基底
256‧‧‧矽鍺緩衝層
256A‧‧‧層
256B‧‧‧層
256C‧‧‧磷摻雜矽鍺層
270‧‧‧擴散障壁層
300‧‧‧半導體裝置
302‧‧‧基底
304‧‧‧閘極電極堆疊
304A‧‧‧閘極電極
306‧‧‧鍺主動層
308‧‧‧擴散障壁層
310‧‧‧接面洩漏抑制層
312‧‧‧源極
314‧‧‧汲極
316‧‧‧分階堆疊
316A‧‧‧層
316B‧‧‧層
318‧‧‧介電間隔器
320‧‧‧凹陷區
322‧‧‧半傳導區
350‧‧‧半導體裝置
400‧‧‧半導體裝置
402‧‧‧基底
404‧‧‧閘極電極堆疊
406‧‧‧三維鍺主動體
408‧‧‧隔離區
410‧‧‧擴散障壁層
412‧‧‧接面洩漏抑制層
414‧‧‧源極
416‧‧‧汲極
418‧‧‧閘極隔離間隔器
420‧‧‧分階堆疊
422‧‧‧凹陷區
424‧‧‧半傳導區
450‧‧‧半導體裝置
500‧‧‧半導體裝置
502‧‧‧基底
504‧‧‧堆疊的奈米佈線
504A‧‧‧奈米佈線
504B‧‧‧奈米佈線
504C‧‧‧奈米佈線
506‧‧‧通道區
508‧‧‧閘極電極堆疊
510‧‧‧源極區
512‧‧‧汲極區
514‧‧‧接點
516‧‧‧間隔器
518‧‧‧半導體材料
550‧‧‧接面洩漏抑制層
560‧‧‧擴散層的部份
602‧‧‧基底
604‧‧‧鍺佈線形成層
606‧‧‧中介材料層
608‧‧‧鍺佈線形成層
610‧‧‧擴散障壁層
612‧‧‧鰭型結構
614A‧‧‧犠牲閘極
614B‧‧‧犠牲閘極
614C‧‧‧犠牲閘極
616‧‧‧犠牲閘極氧化物層
618‧‧‧犠牲多晶矽閘極層
620‧‧‧區域
622‧‧‧間隔器
624‧‧‧層間介電層
626‧‧‧溝槽
650‧‧‧接面洩漏抑制層
800‧‧‧計算裝置
802‧‧‧主機板
804‧‧‧處理器
806‧‧‧通訊晶片
圖1A及1B顯示習知的半導體裝置之剖面視圖。
圖2A顯示習知的半導體層堆疊之剖面視圖。
圖2B顯示根據本發明的實施例之另一半導體層堆疊之剖面視圖。
圖3A顯示根據本發明的實施例之具有設有下方擴散障壁層的鍺主動層之半導體裝置的剖面視圖。
圖3B和3C顯示根據本發明的另一實施例之具有設有下方擴散障壁層的鍺主動層之另一半導體裝置的製造之剖面視圖。
圖4A-4C顯示有角度視圖，顯示根據本發明的實施例之設有三維體的各種半導體裝置的製造方法中的不同操作。
圖5A顯示根據本發明的實施例之奈米佈線為基礎的半導體結構的三維剖面視圖。
圖5B顯示根據本發明的實施例之圖5A的奈米佈線為基礎的半導體結構之a-a’剖面通道視圖。
圖5C顯示根據本發明的實施例之圖5A的奈米佈線為基礎的半導體結構之b-b’剖面間隔器視圖。
圖6A-6D顯示三維剖面視圖，顯示根據本發明的實施例之在製程中的至少一點時具有設有下方擴散障壁層的鍺主動層之奈米佈線半導體裝置的製造方法中的不同操作。
圖7以根據本發明的實施例的跟隨高溫退火後之磷濃 度深度輪廓圖顯示模擬結果。
圖8顯示根據本發明的一實施之計算裝置。
250‧‧‧堆疊
252‧‧‧鍺主動層
254‧‧‧矽基底
256‧‧‧矽鍺緩衝層
256A‧‧‧層
256B‧‧‧層
256C‧‧‧磷摻雜矽鍺層
270‧‧‧擴散障壁層

Claims (28)

  1. 一種半導體裝置，包含：配置在基底上方的閘極電極堆疊；鍺主動層，配置在位於該閘極電極堆疊下方的該基底上方，擴散障壁層，配置在位於該鍺主動層下方的該基底上方；接面洩漏抑制層，配置在位於該擴散障壁層下方的該基底上方；以及源極和汲極區，配置在該閘極電極堆疊的任一側上之該接面洩漏抑制層上方，其中，該擴散障壁層被拉伸地施壓，以及，該鍺主動層被壓縮地施壓。
  2. 如申請專利範圍第1項之半導體裝置，其中，該閘極電極堆疊直接配置在該鍺主動層上，該鍺主動層直接配置在該擴散障壁層上，該擴散障壁層直接配置在該接面洩漏抑制層上，以及，該源極和汲極區直接配置在該接面洩漏抑制層上。
  3. 如申請專利範圍第2項之半導體裝置，又包括：分階堆疊，直接配置在該基底與該接面洩漏抑制層之間。
  4. 如申請專利範圍第1項之半導體裝置，其中，該鍺主動層主要由鍺組成，以及，該接面洩漏抑制層包括具有鍺對矽比例為Si1-y Gey 之磷摻雜的矽鍺。
  5. 如申請專利範圍第4項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其中，x小於y。
  6. 如申請專利範圍第5項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其中，x比y還小至少數量級。
  7. 如申請專利範圍第4項之半導體裝置，其中，該擴散障壁層主要由矽組成。
  8. 如申請專利範圍第4項之半導體裝置，其中，該擴散障壁層阻礙磷從該接面洩漏抑制層擴散至該鍺主動層。
  9. 如申請專利範圍第1項之半導體裝置，其中，該源極和汲極區是嵌入的源極和汲極區。
  10. 一種半導體裝置，包含：配置在基底上方的閘極電極堆疊；三維鍺主動體，配置在位於該閘極電極堆疊下方的該基底上方以及耦合該閘極電極堆疊下方的該基底，隔離區，配置在該基底上方以及曝露該三維鍺主動體；擴散障壁層，配置在位於該三維鍺主動體下方的該基底上方；接面洩漏抑制層，配置在位於該擴散障壁層下方的該基底上方；以及源極和汲極區，配置在該閘極電極堆疊的任一側上之該接面洩漏抑制層上方， 其中，該擴散障壁層被拉伸地施壓，以及，該三維鍺主動體被壓縮地施壓。
  11. 如申請專利範圍第10項之半導體裝置，其中，該閘極電極堆疊直接配置在該三維鍺主動體上，該三維鍺主動體直接配置在該擴散障壁層上，該擴散障壁層直接配置在該接面洩漏抑制層上，以及，該源極和汲極區直接配置在該接面洩漏抑制層上。
  12. 如申請專利範圍第11項之半導體裝置，又包括：分階堆疊，直接配置在該基底與該接面洩漏抑制層之間。
  13. 如申請專利範圍第10項之半導體裝置，其中，該三維鍺主動體主要由鍺組成，以及，該接面洩漏抑制層包括具有鍺對矽比例為Si1-y Gey 之磷摻雜的矽鍺。
  14. 如申請專利範圍第13項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其中，x小於y。
  15. 如申請專利範圍第14項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其中，x比y還小至少數量級。
  16. 如申請專利範圍第13項之半導體裝置，其中，該擴散障壁層主要由矽組成。
  17. 如申請專利範圍第13項之半導體裝置，其中，該擴散障壁層阻礙磷從該接面洩漏抑制層擴散至該三維鍺主動體。
  18. 如申請專利範圍第10項之半導體裝置，其中，該源極和汲極區是嵌入的源極和汲極區。
  19. 一種半導體裝置，包含：配置在基底上方的一或更多鍺奈米佈線；接面洩漏抑制層，配置在位於該一或更多鍺奈米佈線下方的該基底上方；閘極電極堆疊，配置在該洩漏抑制層上以及完全圍繞該一或更多鍺奈米佈線中各鍺奈米佈線的至少一部份；間隔器，配置成相鄰該閘極電極堆疊；擴散障壁層，配置在該間隔器下方的該洩漏抑制層上；以及源極和汲極區，配置在該閘極電極堆疊的該間隔器的任一側上之該接面洩漏抑制層上。
  20. 如申請專利範圍第19項之半導體裝置，其中，該一或更多鍺奈米佈線包含二或更多鍺奈米佈線，該二或更多鍺奈米佈線以垂直對齊堆疊配置。
  21. 如申請專利範圍第19項之半導體裝置，又包括：分階堆疊，直接配置在該基底與該接面洩漏抑制層之間。
  22. 如申請專利範圍第19項之半導體裝置，其中，該一或更多鍺奈米佈線主要由鍺組成，以及，該接面洩漏抑制層包括具有鍺對矽比例為Si1-y Gey 之磷摻雜的矽鍺。
  23. 如申請專利範圍第22項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其 中，x小於y。
  24. 如申請專利範圍第23項之半導體裝置，其中，該擴散障壁層包括具有鍺對矽比例為Si1-x Gex 之矽鍺，其中，x比y還小至少數量級。
  25. 如申請專利範圍第22項之半導體裝置，其中，該擴散障壁層主要由矽組成。
  26. 如申請專利範圍第19項之半導體裝置，其中，該擴散障壁層被拉伸地施壓，以及，該一或更多鍺奈米佈線被壓縮地施壓。
  27. 如申請專利範圍第19項之半導體裝置，其中，該源極和汲極區是嵌入的源極和汲極區。
  28. 如申請專利範圍第19項之半導體裝置，其中，該源極和汲極區包括該一或更多鍺奈米佈線的部份。
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