KR100755367B1 - 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 - Google Patents
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Abstract
실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그 제조방법을 제공한다. 이 방법은 기판 상에 희생 물질막을 형성하는 것을 구비한다. 상기 희생 물질막을 갖는 기판 상에 반도체 특성을 갖는 적어도 하나의 나노 라인을 형성한다. 상기 나노 라인을 갖는 기판 상에 상기 나노 라인을 가로지르며 상기 희생 물질막 상부로 연장된 마스크 패턴을 형성한다. 상기 마스크 패턴을 갖는 기판 상에 상기 마스크 패턴을 사이에 두고 서로 이격되며 상기 마스크 패턴 양옆의 상기 나노 라인과 접촉하는 소스 및 드레인 전극들을 형성한다. 상기 마스크 패턴 및 상기 마스크 패턴 하부의 상기 희생 물질막을 차례로 제거하여 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 기판 상에 상기 나노 라인의 채널 영역을 둘러싸는 게이트 전극을 형성한다.
Description
도 1 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 나타낸 사시도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그 제조방법에 관한 것이다.
반도체소자는 모스 전계 효과 트랜지스터(MOSFET)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 최근, 반도체 소자의 고집적화 및 고성능화 경향에 따라 모스 전계효과 트랜지스터를 소형화(scaling down)시키는 연구들을 진행하고 있다. 이러한, 모스 전계효과 트랜지스터의 소형화는 반도체 소자의 집적도를 향상시키고, 소자의 크기를 줄여 스위칭 동작 속도를 줄이며, 소자와 소자 사이의 거리를 줄여서 신호전달 속도를 향상시킬 수 있다. 그러나, 종래의 모스 트랜지스터의 소형화는 평면형 트랜지스터를 기초로 하여 트랜 지스터의 크기를 나노 영역으로 확장할 수 있는 탑-다운 접근법(top-down approach method)에 기초하고 있다. 그러나, 이와 같은 탑-다운 접근법에 의한 모스 트랜지스터의 소형화에 따라 게이트 길이, 게이트 절연막의 두께, 동작전압, 불순물 접합의 깊이 등에서 문제가 발생하고 있다.
한편, 모스 트랜지스터의 크기를 줄이기 위한 방안으로써, 미국 공개특허 제 2005/0121706 Al 호에 "반도체 나노-로드 소자들(SEMICONUCTOR NANO-ROD DEVICES)"이라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 의하면, SOI(silicon on insulator) 기판을 이용하여 실린더형의 게이트를 갖는 반도체 나노-로드 소자를 제조할 수 있다. 구체적으로, 절연막 상에 형성된 반도체막을 패터닝할 수 있다. 여기서, 패티닝된 상기 반도체막은 소스/드레인 영역 및 채널 영역을 갖도록 형성되는데, 소스/드레인 영역의 평면적은 채널 영역의 평면적보다 넓도록 형성될 수 있다. 패터닝된 상기 반도체막 하부에 있는 절연막을 등방성 식각하되, 적어도 패터닝된 반도체막의 채널 영역의 하부가 노출되도록 식각할 수 있다. 그 결과, 패터닝된 반도체막의 채널 영역은 전부 노출될 수 있다. 이어서, 패터닝된 반도체막의 채널영역을 둘러싸는 실리더형의 게이트 구조를 형성할 수 있다. 그러나, 탑-다운 접근법(top-down approach method)을 이용하여, 종래의 SOI 기판을 사용하여 나노-로드 소자를 구현함에 따라, 모스 트랜지스터의 소형화에 어려움이 있을 수 있다. 즉, 종래의 탑-다운 접근법을 이용하여 나노-로드를 형성함에 따라, 나노-로드 자체의 크기를 줄이는데 한계가 있을 수 있다.
한편, 모스 전계효과 트랜지스터를 소형화(scaling down)시킬 수 있는 대안 으로, 탄소 나노 튜브를 이용하여 트랜지스터를 구현할 수 있는 방안이 연구되고 있다. 탄소 나노 튜브는 금속 특성뿐만 아니라 탄소 나노튜브의 직경 및 감긴 형태에 따라서 반도체 특성을 나타낼 수 있다. 반도체 특성을 갖는 탄소 나노 튜브를 이용하여 트랜지스터와 같은 반도체 소자를 개발하기 위한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 실린더형 게이트를 갖는 나노-라인 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실린더형 게이트를 갖는 나노-라인 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 일 태양은 실린더형 게이트를 갖는 나노-라인 반도체 소자를 제공한다. 이 소자는 기판 상에 제공된 게이트 전극을 구비한다. 상기 게이트 전극 양옆에 소스 및 드레인 전극들이 배치된다. 상기 게이트 전극 내부를 관통하며 상기 소스 및 상기 드레인 전극들 내부로 연장된 반도체 특성의 나노 라인(nano-line)이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 나노 라인은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)일 수 있다. 상기 나노 와이어는 Si 와이어, Ge 와이어, GaN 와이어, GaP 와이어, SiC 와이어, 또는 ZnO 와이어이고, 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브일 수 있다.
다른 실시예들에서, 상기 나노 라인과 상기 게이트 전극 사이에 개재된 게이 트 절연막을 더 포함할 수 있다. 여기서, 상기 게이트 전극은 서로 대향하는 측벽들을 갖도록 제공되고, 상기 소스 및 드레인 전극들은 상기 게이트 전극의 서로 대향하는 측벽들과 인접하고, 상기 게이트 절연막은 상기 소스 및 드레인 전극들과 상기 게이트 전극 사이에 개재되도록 연장될 수 있다.
본 발명의 다른 태양은 실린더형 게이트를 갖는 나노-라인 반도체 소자의 제조방법을 제공한다. 이 방법은 기판 상에 희생 물질막을 형성하는 것을 구비한다. 상기 희생 물질막을 갖는 기판 상에 반도체 특성을 갖는 적어도 하나의 나노 라인을 형성한다. 상기 나노 라인을 갖는 기판 상에 상기 나노 라인을 가로지르며 상기 희생 물질막 상부로 연장된 마스크 패턴을 형성한다. 상기 마스크 패턴을 갖는 기판 상에 상기 마스크 패턴을 사이에 두고 서로 이격되며 상기 마스크 패턴 양옆의 상기 나노 라인과 접촉하는 소스 및 드레인 전극들을 형성한다. 상기 마스크 패턴 및 상기 마스크 패턴 하부의 상기 희생 물질막을 차례로 제거하여 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 기판 상에 상기 나노 라인의 채널 영역을 둘러싸는 게이트 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 희생 물질막은 유기 물질막 또는 절연막으로 형성될 수 있다. 이 경우에, 상기 유기 물질막은 헥사메틸다이실라제인(HexaMethylDiSilazane; HMDS)으로 형성될 수 있다.
다른 실시예들에서, 상기 나노 라인은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)로 형성될 수 있다. 이 경우에, 상기 나노 와이어는 Si 와이어, Ge 와이어, GaN 와이어, GaP 와이어, SiC 와이어, 또는 ZnO 와이어로 형성되고, 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브로 형성될 수 있다.
또 다른 실시예들에서, 상기 마스크 패턴을 형성한 후에, 상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막을 제거하여 상기 마스크 패턴 양옆에 위치하는 상기 나노 라인을 상기 기판으로부터 상기 희생 물질막의 두께만큼 이격시키는 것을 더 포함할 수 있다.
더 나아가서, 상기 소스 및 드레인 전극들을 형성하는 것은 상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막이 제거된 기판 상에 도전막을 형성하고, 상기 마스크 패턴의 상부면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이와는 달리, 상기 소스 및 드레인 전극들을 형성하는 것은 상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막이 제거된 기판 상에 상기 마스크 패턴 상부 영역의 측벽들이 노출되도록 도전막을 형성하는 것을 포함하되, 상기 마스크 패턴 양옆에 위치하는 도전막은 소스 및 드레인 전극들로 정의되고, 상기 마스크 패턴 상부에 위치하는 도전막은 상기 마스크 패턴을 제거하는 동안에 같이 제거될 수 있다. 이 경우에, 상기 도전막은 물리 기상 증착법을 사용하여 형성될 수 있다.
또 다른 실시예들에서, 상기 나노 라인은 내부가 나노 와이어로 이루어지고 표면이 표면 절연막으로 이루어진 코어-셸 구조체(core-shell structure)로 형성될 수 있다. 상기 나노 라인이 코어-셸 구조체로 형성되는 경우에, 상기 마스크 패턴을 형성한 후에, 상기 마스크 패턴 양옆에 위치하는 상기 나노 라인의 표면 절연막을 제거하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극을 형성하기 전에, 상기 개구부를 갖는 기판 상에 게이트 절연막을 형성하는 것을 더 포함하되, 상기 게이트 절연막은 적어도 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 둘러싸도록 형성될 수 있다. 이 경우에, 상기 게이트 절연막은 원자층 증착법 또는 화학 기상 증착법을 사용하여 형성될 수 있다.
더 나아가서, 상기 게이트 전극을 형성하는 것은 상기 게이트 절연막을 갖는 기판 상에 도전성 물질막을 형성하고, 상기 소스 및 드레인 전극들 상부면을 덮는 게이트 절연막이 노출될 때까지 상기 도전성 물질막을 평탄화 하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극을 형성하는 것은 상기 개구부를 갖는 기판 상에 도전성 물질막을 형성하고, 상기 도전성 물질막을 사진 및 식각 공정을 사용하여 패터닝하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극을 형성하는 것은 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 게이트 개구부를 갖는 게이트 마스크 패턴을 형성하고, 상기 게이트 마스크 패턴을 갖는 기판 상에 상기 게이트 마스크 패턴 상부 영역의 측벽을 노출시키는 도전성 물질막을 형성하고, 상기 게이트 마스크 패턴을 제거하는 것을 포함하되, 상기 게이트 마스크 패턴을 제거하는 동안에 상기 게이트 마스크 패턴 상부의 도전성 물질막이 같이 제거될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설 명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 나타낸 사시도들이다.
우선, 도 5를 참조하여 본 발명의 실시예들에 따른 반도체 소자를 설명하기로 한다.
도 5를 참조하면, 기판(100) 상에 하지막(105)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 이와는 달리, 상기 기판(100)은 표면이 절연막으로 이루어진 기판일 수 있다. 상기 하지막(105)은 실리콘 산화막과 같은 절연막일 수 있다. 상기 하지막(105)을 갖는 기판 상에 게이트 전극(140)이 제공된다. 상기 게이트 전극(140)은 서로 마주보는 측벽들을 갖도록 제공될 수 있다. 상기 게이트 전극(140)은 도전성 물질막으로 이루어질 수 있다. 상기 도전성 물질막은 금속막, 금속 실리사이드막, 및 실리콘막으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(140) 양옆에 위치하는 소스 전극(125a) 및 드레인 전극(125b)이 제공된다. 이 경우에, 상기 소스 전극(125a) 및 상기 드레인 전극(125b)은 상기 게이트 전극(140)의 서로 마주보는 측벽들과 인접할 수 있다. 상기 소스 전극(125a) 및 상기 드레인 전극(125b)은 금속 물질막으로 이루어질 수 있다. 예를 들어, 상기 금속 물질막은 Ti 막, Ni 막, Co 막, W 막, Pt 막과 같은 금속막 또는 TiSi 막, NiSi 막, CoSi 막, WSi 막, PtSi 막과 같은 금속 실리사이드막을 포함할 수 있다.
상기 게이트 전극(140) 내부를 관통하며 상기 소스 전극(125a) 및 상기 드레인 전극(125b) 내부로 연장된 반도체 특성의 나노 라인(nano-line; 115)이 제공된다. 본 발명에서, 상기 게이트 전극(140)에 의해 둘러싸인 상기 나노 라인(115)의 영역은 채널 영역으로 정의될 수 있다. 즉, 상기 나노 라인(115)의 채널 영역은 상기 게이트 전극(140)에 의해 둘러싸일 수 있다. 또한, 상기 소스 전극(125a) 및 상기 드레인 전극(125b) 내부로 연장된 상기 나노 라인(115)은 상기 소스 및 드레인 전극들(125a, 125b)에 둘러싸일 수 있다. 상기 나노 라인(115)은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)일 수 있다. 상기 나노 와이어(115)는 Si 와이어, Ge 와이어, GaN 와이어, GaP 와이어, SiC 와이어, 또는 ZnO 와이어 일 수 있고, 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브 일 수 있다.
상기 나노 라인(115)과 상기 게이트 전극(140) 사이에 게이트 절연막(130)이 개재될 수 있다. 더 나아가서, 상기 나노 라인(115)을 감싸는 상기 게이트 절연막(130)은 상기 게이트 전극(140)의 서로 마주보는 측벽들과 이에 인접하는 소스 및 드레인 전극들(125a, 125b)의 측벽들 사이에 개재되도록 연장될 수 있다. 상기 게이트 절연막(130)은 Al2O3막, TiO2막, HfO2막, ZrO2막, Si3N4막, Ta2O3막, SiO2막, 및 Ta2O3막으로 이루어진 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 소스 및 드레인 전극들(125a, 125b)의 각각은 상기 게이트 전극(140)의 서로 마주보는 측벽들로부터 소정 거리 이격될 수 있다. 구체적으로, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 게이트 전극(140) 사이에 상기 게이트 절연막(130)이 개재되는 경우, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 게이트 전극(140)은 상기 게이트 절연막(130)의 두께만큼 이격될 수 있다. 그 결과, 도 5에 도시된 바와 같은 실린더형 게이트를 갖는 트랜지스터가 제공될 수 있다. 따라서, 전류 구동 능력이 향상된 트랜지스터를 제공할 수 있다.
한편, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 게이트 전극(140)은상기 게이트 절연막(130)의 두께보다 큰 거리만큼 이격될 수도 있다. 그 결과, 도 6에 도시된 바와 같은 실린더형 게이트를 갖는 트랜지스터가 제공될 수도 있다.
결과적으로, 상기 나노 라인(115)의 채널 영역은 상기 게이트 절연막(130) 및 상기 게이트 전극(140)에 의해 둘러싸일 수 있다. 따라서, 실린더형 게이트를 갖는 트랜지스터가 제공될 수 있다. 이와 같은 실린더형 게이트는 평면형 트랜지스터의 게이트에 비해 채널을 이동하는 전자의 표면 산란을 현저히 억제할 수 있다. 그 결과, 반도체 소자의 동작 속도를 향상시킬 수 있다.
또한, 상기 나노 라인(115)의 소정 영역은 상기 소스 및 드레인 전극들(125a, 125b)에 의해 둘러싸일 수 있다. 그 결과, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 나노 라인(115) 사이의 접촉 면적을 증가시킬 수 있기 때문 에, 소스/드레인 접촉저항 특성을 향상시킬 수 있다. 더 나아가서, 상기 소스 및 드레인 전극들(125a, 125b)과 접촉하는 상기 나노 라인(115)과 상기 게이트 전극(140)에 의해 둘러싸인 상기 나노 라인(115) 사이에 위치하는 상기 나노 라인(115)의 길이를 최소화 할 수 있기 때문에, 반도체 소자의 전류 구동 특성을 향상시킬 수 있다.
한편, 상기 나노 라인(115)과 접촉하는 상기 소스 및 드레인 전극들(125a, 125b)은 쇼트키 배리어를 형성할 수 있다. 그 결과, 상기 나노 라인(115)을 이용한 쇼트키 배리어 터널 트랜지스터를 제공할 수 있다.
따라서, 실린더형 게이트를 갖고 상기 나노 라인(115)을 채널로 이용하는 트랜지스터를 제공할 수 있다. 그 결과, 반도체 소자의 동작속도를 향상시킬 수 있을 뿐만 아니라, 반도체 소자의 성능을 향상시킬 수 있다. 또한, 트랜지스터를 소형화(scale down)시킬 수 있기 때문에, 고집적화된 반도체 소자를 구현할 수 있다.
다음으로, 도 1 내지 도 6을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 1을 참조하면, 기판(100)을 준비한다. 상기 기판(100)은 반도체 기판일 수 있다. 이와는 달리, 상기 기판(100)은 표면에 절연막이 형성된 반도체 기판일 수 있다. 상기 기판(100) 상에 하지막(105)을 형성할 수 있다. 상기 하지막(105)은 실리콘 산화막과 같은 절연막으로 형성될 수 있다. 상기 하지막(105)을 갖는 기판 상에 희생 물질막(110)을 형성한다. 상기 희생 물질막(110)은 유기 물질막 또는 희 생 절연막으로 형성될 수 있다. 상기 유기 물질막은 헥사메틸다이실라제인(HexaMethylDiSilazane; HMDS)으로 형성될 수 있다. 상기 희생 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 희생 물질막(110)을 갖는 기판 상에 반도체 특성을 갖는 적어도 하나의 나노 라인(nano-line; 115)을 형성한다. 상기 나노 라인(115)은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)로 형성될 수 있다. 상기 나노 와이어는 Si 와이어, Ge 와이어, GaN 와이어, GaP 와이어, SiC 와이어, 또는 ZnO 와이어로 형성될 수 있다. 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브로 형성될 수 있다.
한편, 상기 나노 라인은 내부가 나노 와이어로 이루어지고 표면이 표면 절연막으로 이루어진 코어-셸 구조체(core-shell structure)로 형성될 수 있다. 예를 들어, 코어-셸 구조체의 상기 나노 라인(115)은 Si 와이어 및 Si 와이어의 표면에 형성된 Si3N4막 또는 SiO2막을 포함할 수 있다. 또는 코어-셸 구조체의 상기 나노 라인(115)은 GaN 와이어 및 GaN 와이어의 표면에 형성된 Ga2O3막을 포함할 수 있다.
상기 나노 라인(115)을 형성하는 것은 나노 라인들을 전기로(electric furnace) 또는 화학 기상 증착 장치 등과 같은 반도체 장치들을 이용하여 형성하고, 상기 나노 라인들을 솔벤트(solvent)와 혼합시키고, 상기 나노 라인들이 혼합된 솔벤트를 상기 희생 물질막(110) 상에 스핀 코팅 방법을 이용하여 상기 나노 라인들이 포함된 솔벤트 층(film)으로 형성하는 것을 포함할 수 있다. 그러나, 상기 나노 라인(115)을 형성하는 방법은 이에 한정되지 않는다. 한편, 상기 솔벤트는 증발하여 제거되거나, 또는 후속 공정들이 진행되는 동안에 제거될 수 있다.
한편, 반도체 특성의 상기 나노 라인(115)은 제1 도전형을 갖도록 형성될 수 있다. 예를 들어, 상기 제1 도전형은 p형 또는 n형 일 수 있다. 이와는 달리, 상기 나노 라인(115)은 중앙부가 상기 제1 도전형이고, 상기 중앙부에 인접한 양단부가 상기 제1 도전형과는 다른 제2 도전형을 갖도록 형성될 수 있다.
도 2를 참조하면, 상기 나노 라인(115)을 갖는 기판 상에 상기 나노 라인(115)을 가로지르며 상기 희생 물질막(110) 상부로 연장된 마스크 패턴(120)을 형성한다. 상기 마스크 패턴(120)은 포토레지스트 패턴 또는 절연 패턴으로 형성될 수 있다. 상기 절연 패턴은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
이하에서, 참조부호 "C"로 표시된 부분은 상기 마스크 패턴(120)에 의해 덮인 상기 나노 라인(115)의 중앙부를 나타내고, 참조부호 "E"로 표시된 부분은 상기 마스크 패턴(120) 양옆에 위치하는 상기 나노 라인(115)의 양단부를 나타낼 것이다.
따라서, 상기 나노 라인(115)의 중앙부(C)는 상기 마스크 패턴(120)에 의해 덮이고, 상기 나노 라인(115)의 양 단부(E)는 노출될 수 있다. 구체적으로, 상기 마스크 패턴(120)을 형성하는 것은 상기 나노 라인(115)을 갖는 기판 상에 마스크 물질막을 형성하고, 상기 마스크 물질막을 패터닝하는 것을 포함할 수 있다. 여기서, 상기 마스크 물질막은 포토레지스트막으로 형성되거나, 실리콘 산화막 또는 실 리콘 질화막과 같은 마스크 절연막으로 형성될 수 있다. 상기 마스크 물질막이 포토레지스트막으로 형성되는 경우에, 상기 마스크 패턴(120)은 사진 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다. 이와는 달리, 상기 마스크 물질막이 마스크 절연막으로 형성되는 경우에, 상기 마스크 패턴(120)은 사진 및 식각 공정을 이용하여 형성된 절연 패턴일 수 있다.
한편, 상기 희생 물질막(110)이 헥사메틸다이실라제인(HMDS)과 같은 유기 물질막으로 형성되는 경우에, 상기 마스크 패턴(120)은 포토레지스트 패턴으로 형성될 수 있다. 이 경우에, 상기 마스크 패턴(120), 즉 포토레지스트 패턴을 형성하는 동안에 상기 마스크 패턴(120) 양옆에 위치하는 상기 희생 물질막(110), 즉 헥사메틸다이실라제인(HMDS)이 제거될 수 있다. 그 결과, 상기 나노 라인(115)의 양 단부(E)가 노출되며, 상기 희생 물질막(110)이 상기 마스크 패턴(120) 하부에 잔존하여 희생 패턴(110a)이 형성될 수 있다.
한편, 상기 희생 물질막(110)이 희생 절연막으로 형성되는 경우에, 상기 마스크 패턴(120)은 포토레지스트 패턴 또는 절연 패턴으로 형성될 수 있다. 이 경우에, 상기 마스크 패턴(120)을 형성하고, 상기 마스크 패턴(120)을 식각마스크로 이용하여 상기 희생 물질막(110)을 식각하여 상기 나노 라인(115)의 양 단부(E)를 노출시키며 상기 마스크 패턴(120) 하부에 잔존하는 희생 패턴(110a)을 형성할 수 있다.
한편, 도 1을 참조하여 설명한 상기 솔벤트가 잔존하는 경우에, 상기 마스크 패턴(120) 양옆에 위치하는 상기 솔벤트는 상기 희생 패턴(110a)을 형성하는 공정 에 의해 제거될 수 있다.
따라서, 상기 마스크 패턴(120) 양옆에 위치하는 상기 나노 라인(115)의 양 단부(E)는 상기 하지막(105)의 상부면으로부터 상기 희생 물질막(110)의 두께만큼 이격될 수 있다.
한편, 상기 나노 라인(115)이 코어-셸 구조체(core-shell structure)로 형성되는 경우에, 상기 노출된 상기 나노 라인(115) 양 단부(E)의 표면 절연막을 선택적으로 제거할 수 있다.
한편, 상기 나노 라인(115)은 상기 중앙부(C)가 상기 제1 도전형이고, 상기 양 단부(E)가 상기 제1 도전형과 다른 제2 도전형일 수 있다. 이와는 달리, 상기 나노 라인(115)의 중앙부(C) 및 양 단부(E) 모두 상기 제1 도전형일 수 있다. 여기서, 상기 나노 라인(115)의 중앙부(C) 및 양 단부(E)가 상기 제1 도전형으로 형성되는 경우에, 상기 마스크 패턴(120)을 마스크로 이용하여 상기 나노 라인(115)의 양 단부(E)에 상기 제1 도전형과는 다른 상기 제2 도전형의 불순물 이온들을 주입할 수 있다. 예를 들어, 상기 나노 라인(115)의 양 단부(E)에 플라즈마 도핑법 또는 열확산 도핑법을 사용하여 상기 제2 도전형의 불순물 이온들을 주입할 수 있다.
도 3a를 참조하면, 상기 마스크 패턴(120)을 갖는 기판 상에 상기 마스크 패턴(120) 측벽의 상부영역을 노출시키며 상기 마스크 패턴(120)의 상부면 및 상기 마스크 패턴(120) 양옆의 기판을 덮는 도전막을 형성한다. 이 경우에, 상기 마스크 패턴(120) 양옆에 위치하는 도전막은 소스 전극(125a) 및 드레인 전극(125b)으로 정의되고, 상기 마스크 패턴(120)의 상부면을 덮는 도전막은 희생 도전막(125c)으 로 정의될 수 있다. 상기 도전막(125)은 상기 물리 기상 증착(physical vapor deposition; PVD)법에 의해 형성될 수 있다. 상기 도전막(125)은 금속물질막으로 형성될 수 있다. 상기 소스 및 드레인 전극(125a, 125b)은 상기 마스크 패턴(120) 양옆에 위치하는 상기 나노 라인(115)의 양 단부(E)를 둘러싸도록 형성될 수 있다.
이와는 달리, 도 3b에 도시된 바와 같이 상기 마스크 패턴(120)을 갖는 기판 상에 도전막(225)을 형성할 수도 있다. 상기 도전막(225)은 상기 마스크 패턴(120) 양옆에 위치하는 상기 나노 라인(115)의 양 단부(E)를 둘러싸도록 형성될 수 있다. 이 경우에, 상기 도전막(225)은 화학 기상 증착법 또는 물리 기상 증착법을 이용하여 형성할 수 있다. 여기서, 상기 도전막(225)은 금속물질막 또는 폴리 실리콘막으로 형성될 수 있다.
도 4를 참조하면, 도 3a에 도시된 바와 같이 상기 소스 및 드레인 전극들(125a, 125b) 및 상기 희생 도전막(125c)이 형성된 경우에, 상기 마스크 패턴(120)을 식각 공정으로 제거한다. 따라서, 상기 마스크 패턴(120)의 상부면을 덮는 상기 도전막(125)은 상기 마스크 패턴(120)이 제거됨과 동시에 같이 제거될 수 있다. 그 결과, 상기 소스 전극(125a) 및 드레인 전극(125b)이 잔존할 수 있다. 이어서, 상기 희생 패턴(110a)을 제거한다. 그 결과, 상기 소스 전극(125a) 및 상기 드레인 전극(125b) 사이에 개구부(126)가 형성될 수 있다. 따라서, 상기 나노 라인(115)의 중앙부(C)는 상기 희생 패턴(110a)의 두께만큼 상기 하지막(105) 표면으로부터 이격될 수 있다. 그 결과, 상기 나노 라인(115)의 중앙부(C)는 노출될 수 있다.
한편, 상기 희생 패턴(110a)이 헥사메틸다이실라제인(HMDS)과 같은 유기 물 질막으로 형성되고, 상기 마스크 패턴(120)이 포토레지스트 패턴으로 형성된 경우에, 상기 희생 패턴(110a)은 상기 마스크 패턴(120), 즉 포토레지스트 패턴을 제거하는 공정에 의해 같이 제거할 수 있다. 이와는 달리, 상기 희생 패턴(110a)이 절연 패턴으로 형성되는 경우에는 상기 희생 패턴(110a)을 제거하기 위한 식각 공정을 진행할 수 있다.
한편, 도 3b에 도시된 바와 같이 상기 도전막(225)이 형성되는 경우에, 상기 마스크 패턴(120)의 상부면이 노출될 때까지 상기 도전막(225)을 평탄화시킬 수 있다. 그 결과, 상기 마스크 패턴(120) 양옆에 소스 및 드레인 전극들(125a, 125b)이 형성될 수 있다. 이어서, 상기 마스크 패턴(120) 및 상기 마스크 패턴(120) 하부의 상기 희생 패턴(110a)을 차례로 제거할 수 있다. 이 경우에, 상기 마스크 패턴(120)은 절연 패턴일 수 있다. 따라서, 상기 소스 전극(125a) 및 상기 드레인 전극(125b) 사이에 개구부(126)가 형성될 수 있다.
한편, 도 1을 참조하여 설명한 상기 솔벤트가 잔존하는 경우에, 상기 마스크 패턴(120) 하부에 위치하는 솔벤트는 상기 희생 패턴(110a)을 제거하는 공정에 의해 제거될 수 있다.
따라서, 상기 나노 라인(115)의 양 단부(E)는 상기 소스 및 드레인 전극들(125a, 125b)에 의해 지지되고 상기 나노 라인(115)의 중앙부(C)는 노출될 수 있다. 여기서, 상기 나노 라인(115)의 중앙부(C)는 상기 희생 패턴(110a)의 두께 만큼 상기 하지막(105)으로부터 이격될 수 있다.
한편, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 나노 라인(115)의 양 단부(E)의 저항 특성을 개선시키기 위하여 상기 소스 및 드레인 전극들(125a, 125b)을 갖는 기판에 대하여 열처리 공정을 진행할 수 있다. 그 결과, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 나노 라인(115)의 양 단부(E)가 서로 반응하여 금속 실리사이드막이 형성될 수도 있다.
상기 개구부(126)를 갖는 기판 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 적어도 상기 소스 및 드레인 전극들(125a, 125b) 사이에 위치하는 상기 나노 라인(115)의 중앙부(C)를 둘러싸도록 형성될 수 있다. 상기 게이트 절연막(130)은 원자층 증착법 또는 화학 기상 증착법에 의해 형성될 수 있다. 예를 들어, 상기 게이트 절연막(130)은 Al2O3막, TiO2막, HfO2막, ZrO2막, Si3N4막, Ta2O3막, SiO2막, 및 Ga2O3막으로 이루어진 그룹 중에서 선택된 적어도 하나의 막을 포함하도록 형성할 수 있다. 따라서, 상기 게이트 절연막(130)은 상기 나노 라인(115)의 중앙부(C) 뿐만 아니라, 상기 소스 및 드레인 전극들(125a, 125b)의 노출된 표면들을 덮도록 형성될 수 있다. 또한, 상기 게이트 절연막(130)은 상기 개구부(126)에 의해 노출된 상기 하지막(105)을 덮도록 형성될 수 있다.
한편, 상기 나노 라인(115)의 중앙부(C)를 둘러싸는 상기 게이트 절연막(130)과 상기 개구부(126)에 의해 노출된 상기 하지막(105) 상에 형성되는 상기 게이트 절연막(130)은 서로 이격되도록 형성될 수 있다.
한편, 상기 나노 라인(115)이 코어-셸 구조체로 형성되는 경우에, 상기 게이트 절연막(130)을 형성하는 공정은 생략될 수도 있다. 따라서, 상기 나노 라인 (115)이 코어-셸 구조체로 형성되는 경우에, 상기 나노 라인(115) 중앙부의 표면 절연막이 상기 게이트 절연막(130) 역할을 할 수 있다.
도 5를 참조하면, 상기 게이트 절연막(130)을 갖는 기판 상에 상기 나노 라인(115)의 중앙부(C)를 둘러싸는 게이트 전극(140)을 형성한다. 여기서, 상기 나노 라인(115)의 중앙부(C)가 상기 게이트 절연막(130)에 의해 둘러싸여 있는 경우에, 상기 게이트 전극(140)은 상기 나노 라인(115) 중앙부(C)를 감싸는 상기 게이트 절연막(130)을 둘러싸도록 형성될 수 있다. 상기 게이트 전극(140)에 둘러싸인 상기 나노 라인(115)의 영역은 채널 영역으로 정의될 수 있다.
구체적으로, 상기 게이트 전극(140)을 형성하는 것은 상기 나노 라인(115)의 중앙부(C)를 감싸며 상기 소스 및 드레인 전극들(125a, 125b)의 노출된 표면들을 덮는 상기 게이트 절연막(130)을 형성한 후에, 상기 게이트 절연막(130)을 갖는 기판 상에 도전성 물질막을 형성하고, 상기 소스 및 드레인 전극들(125a, 125b) 상부면을 덮는 상기 게이트 절연막(130)이 노출될 때까지 상기 도전성 물질막을 평탄화시키는 것을 포함할 수 있다. 더 나아가서, 도면에 도시되지는 않았지만 평탄화된 도전성 물질막의 게이트 콘택 영역을 정의하기 위한 사진 및 식각 공정을 진행할 수 있다. 상기 게이트 전극(140)은 금속막, 금속 실리사이드막, 또는 실리콘막 중에서 선택된 적어도 하나의 막을 포함하도록 형성될 수 있다.
이와는 달리, 상기 게이트 전극(140)을 사진 및 식각 공정을 이용하는 패터닝 기술을 사용하여 형성하거나, 또는 상기 게이트 전극(140)이 형성될 영역을 노출시키는 게이트 개구부를 갖는 게이트 마스크 패턴을 이용하는 리프트 오프 기술 을 사용하여 형성할 수 있다.
한편, 패터닝 기술 또는 리프트 오프 기술을 이용하여 도 6에 도시된 바와 같이 상기 게이트 절연막(130)을 갖는 기판 상에 상기 나노 라인(115)의 중앙부(C)의 소정 영역을 둘러싸는 게이트 전극(240)을 형성할 수 있다. 여기서, 상기 게이트 전극(240)에 의해 둘러싸인 상기 나노 라인(115)의 소정 영역은 채널 영역일 수 있다.
구체적으로, 상기 게이트 전극(240)을 패터닝 기술을 사용하여 형성하는 것은 상기 게이트 절연막(130)을 갖는 기판 상에 도전성 물질막을 물리 기상 증착법 또는 화학 기상 증착법으로 형성하고, 상기 도전성 물질막을 사진 및 식각 공정을 사용하여 패터닝하는 것을 포함할 수 있다. 그 결과, 상기 게이트 전극(240)은 상기 나노 라인(115)의 채널영역을 감싸는 상기 게이트 절연막(130)을 둘러싸도록 형성될 수 있다. 여기서, 상기 도전성 물질막을 사진 및 식각 공정을 사용하여 패터닝하는 공정에 의해 상기 게이트 전극(240)의 폭이 결정될 수 있다. 따라서, 도 6에 도시된 바와 같이 상기 게이트 전극(240)을 상기 소스 및 드레인 전극들(125a, 125b)로부터 소정 거리 이격되도록 형성할 수 있다. 이와는 달리, 상기 리프트 오프 기술을 사용하여 상기 게이트 전극(240)을 형성하는 것은 상기 게이트 절연막(130)을 갖는 기판 상에 상기 나노 라인(115)의 중앙부(C)의 소정 영역을 노출시키는 게이트 개구부를 갖는 게이트 마스크 패턴을 형성하고, 상기 게이트 마스크 패턴을 갖는 기판 상에 상기 게이트 마스크 패턴 상부 영역의 측벽들을 노출시키는 도전성 물질막을 형성하고, 상기 게이트 마스크 패턴을 제거함과 아울러 상기 게이 트 마스크 패턴 상부의 도전성 물질막을 제거하는 것을 포함할 수 있다. 이 경우에, 상기 게이트 마스크 패턴은 포토레지스트 패턴으로 형성할 수 있고, 상기 도전성 물질막은 물리 기상 증착법을 사용하여 형성할 수 있다. 그 결과, 상기 소스 및 드레인 전극들(125a, 125b) 사이에 상기 게이트 전극(240)이 형성될 수 있다.
따라서, 상기 나노 라인(115)의 채널영역을 둘러싸는 상기 게이트 절연막(130) 및 상기 게이트 전극(140, 240)을 형성할 수 있다.
상술한 바와 같이, 상기 나노 라인(115)의 채널 영역은 상기 게이트 절연막(130) 및 상기 게이트 전극(140, 240)에 의해 둘러싸일 수 있다. 따라서, 실린더형 게이트를 갖는 트랜지스터를 형성할 수 있다. 이와 같은 실린더형 게이트는 평면형 트랜지스터의 게이트에 비해 채널을 이동하는 전자의 표면 산란을 현저히 억제할 수 있다. 그 결과, 반도체 소자의 동작 속도를 향상시킬 수 있다.
또한, 상기 소스 및 드레인 전극들(125a, 125b)은 상기 나노 라인(115)을 접촉하면서 둘러싸도록 형성할 수 있다. 그 결과, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 나노 라인(115) 사이의 접촉 면적을 증가시킬 수 있기 때문에, 소스/드레인 접촉저항 특성을 향상시킬 수 있다.
한편, 상기 나노 라인(115)이 상기 제1 도전형으로 형성되는 경우에, 상기 소스 및 드레인 전극들(125a, 125b)과 상기 나노 라인(115)은 쇼트키 배리어를 형성할 수 있다. 그 결과, 상기 나노 라인(115)을 이용한 쇼트키 배리어 터널 트랜지스터가 형성될 수 있다.
따라서, 실린더형 게이트를 갖고 상기 나노 라인(115)을 채널로 이용하는 트 랜지스터를 형성할 수 있다. 그 결과, 반도체 소자의 동작속도를 향상시킬 수 있다. 이에 따라, 반도체 소자의 성능은 향상될 수 있다. 또한, 트랜지스터를 소형화(scale down)시킬 수 있기 때문에, 고집적화된 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명에 따르면, 실린더형 게이트를 갖고 나노 라인을 채널로 이용하는 트랜지스터를 제공할 수 있다. 또한, 트랜지스터를 소형화시킬 수 있다. 더 나아가서, 소스 및 드레인 전극들이 상기 나노 라인을 둘러싸도록 형성할 수 있기 때문에 소스 및 드레인 전극들과 나노 라인 사이의 접촉 면적을 증가시킬 수 있다. 그 결과, 트랜지스터의 소스/드레인 접촉저항 특성을 개선시킬 수 있다. 따라서, 이와 같은 트랜지스터들로 이루어진 반도체 소자의 성능을 향상시킬 수 있다. 또한, 고집적화된 반도체소자를 제조할 수 있다.
Claims (21)
- 기판;상기 기판 상에 제공된 게이트 전극;상기 게이트 전극 양옆에 배치된 소스 및 드레인 전극들; 및상기 게이트 전극 내부를 관통하며 상기 소스 및 드레인 전극들에 의해 둘러싸이도록 상기 소스 및 상기 드레인 전극들 내부로 연장된 반도체 특성의 나노 라인(nano-line)을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 나노 라인은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)인 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 나노 와이어는 Si와이어, Ge와이어, GaN와이어, GaP와이어, SiC와이어, 또는 ZnO와이어이고, 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 나노 라인과 상기 게이트 전극 사이에 개재된 게이트 절연막을 더 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 전극은 서로 대향하는 측벽들을 갖도록 제공되고, 상기 소스 및 드레인 전극들은 상기 게이트 전극의 서로 대향하는 측벽들과 인접하고, 상기 게이트 절연막은 상기 소스 및 드레인 전극들과 상기 게이트 전극 사이에 개재되도록 연장된 것을 특징으로 하는 반도체 소자.
- 기판 상에 희생 물질막을 형성하고,상기 희생 물질막을 갖는 기판 상에 반도체 특성을 갖는 적어도 하나의 나노 라인을 형성하고,상기 나노 라인을 갖는 기판 상에 상기 나노 라인을 가로지르며 상기 희생 물질막 상부로 연장된 마스크 패턴을 형성하고,상기 마스크 패턴을 갖는 기판 상에 상기 마스크 패턴을 사이에 두고 서로 이격되며 상기 마스크 패턴 양옆의 상기 나노 라인과 접촉하는 소스 및 드레인 전극들을 형성하고,상기 마스크 패턴 및 상기 마스크 패턴 하부의 상기 희생 물질막을 차례로 제거하여 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 개구부를 형성하고,상기 개구부를 갖는 기판 상에 상기 나노 라인의 채널 영역을 둘러싸는 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 희생 물질막은 유기 물질막 또는 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 유기 물질막은 헥사메틸다이실라제인(HexaMethylDiSilazane; HMDS)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 나노 라인은 나노 와이어(nano-wire) 또는 나노 튜브(nano-tube)로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 나노 와이어는 Si 와이어, Ge 와이어, GaN 와이어, GaP 와이어, SiC 와이어, 또는 ZnO 와이어로 형성되고, 상기 나노 튜브는 탄소 나노 튜브 또는 유기 나노 튜브로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 마스크 패턴을 형성한 후에,상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막을 제거하여 상기 마스크 패턴 양옆에 위치하는 상기 나노 라인을 상기 기판으로부터 상기 희생 물질막의 두께만큼 이격시키는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 소스 및 드레인 전극들을 형성하는 것은상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막이 제거된 기판 상에 도전막을 형성하고,상기 마스크 패턴의 상부면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 소스 및 드레인 전극들을 형성하는 것은상기 마스크 패턴 양옆에 위치하는 상기 희생 물질막이 제거된 기판 상에 상기 마스크 패턴 상부 영역의 측벽들이 노출되도록 도전막을 형성하는 것을 포함하되,상기 마스크 패턴 양옆에 위치하는 도전막은 소스 및 드레인 전극들로 정의되고, 상기 마스크 패턴 상부에 위치하는 도전막은 상기 마스크 패턴을 제거하는 동안에 같이 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 도전막은 물리 기상 증착법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 나노 라인은 내부가 나노 와이어로 이루어지고 표면이 표면 절연막으로 이루어진 코어-셸 구조체(core-shell structure)로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 나노 라인이 코어-셸 구조체로 형성되는 경우에,상기 마스크 패턴을 형성한 후에,상기 마스크 패턴 양옆에 위치하는 상기 나노 라인의 표면 절연막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 게이트 전극을 형성하기 전에,상기 개구부를 갖는 기판 상에 게이트 절연막을 형성하는 것을 더 포함하되, 상기 게이트 절연막은 적어도 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 게이트 절연막은 원자층 증착법 또는 화학 기상 증착법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 게이트 전극을 형성하는 것은상기 게이트 절연막을 갖는 기판 상에 도전성 물질막을 형성하고,상기 소스 및 드레인 전극들 상부면을 덮는 게이트 절연막이 노출될 때까지 상기 도전성 물질막을 평탄화 하는 것을 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 게이트 전극을 형성하는 것은상기 개구부를 갖는 기판 상에 도전성 물질막을 형성하고,상기 도전성 물질막을 사진 및 식각 공정을 사용하여 패터닝하는 것을 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 게이트 전극을 형성하는 것은상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 게이트 개구부를 갖는 게이트 마스크 패턴을 형성하고,상기 게이트 마스크 패턴을 갖는 기판 상에 상기 게이트 마스크 패턴 상부 영역의 측벽을 노출시키는 도전성 물질막을 형성하고,상기 게이트 마스크 패턴을 제거하는 것을 포함하되, 상기 게이트 마스크 패턴을 제거하는 동안에 상기 게이트 마스크 패턴 상부의 도전성 물질막이 같이 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101010856B1 (ko) * | 2009-03-02 | 2011-01-26 | 고려대학교 산학협력단 | 광전자 소자 및 그 제조 방법 |
| KR101406224B1 (ko) * | 2007-10-26 | 2014-06-12 | 삼성전자주식회사 | 나노 와이어 트랜지스터 및 그 제조 방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598134B2 (en) * | 2004-07-28 | 2009-10-06 | Micron Technology, Inc. | Memory device forming methods |
| JP4891550B2 (ja) | 2005-02-10 | 2012-03-07 | 独立行政法人科学技術振興機構 | ｎ型トランジスタ、ｎ型トランジスタセンサ及びｎ型トランジスタ用チャネルの製造方法 |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| KR100801063B1 (ko) * | 2006-10-02 | 2008-02-04 | 삼성전자주식회사 | 게이트 올 어라운드형 반도체 장치 및 그 제조 방법 |
| US20080128760A1 (en) * | 2006-12-04 | 2008-06-05 | Electronics And Telecommunications Research Institute | Schottky barrier nanowire field effect transistor and method for fabricating the same |
| KR101377597B1 (ko) * | 2007-03-21 | 2014-03-27 | 삼성디스플레이 주식회사 | 트랜지스터 및 그 제조방법 |
| US8268720B2 (en) * | 2007-04-30 | 2012-09-18 | Hewlett-Packard Development Company, L.P. | Method of positioning catalyst nanoparticle and nanowire-based device employing same |
| US8492231B2 (en) * | 2007-06-27 | 2013-07-23 | Arizona Board Of Regents On Behalf Of The University Of Arizona | Nanoscale variable resistor/electromechanical transistor |
| US7923310B2 (en) * | 2007-07-17 | 2011-04-12 | Sharp Laboratories Of America, Inc. | Core-shell-shell nanowire transistor and fabrication method |
| KR100949038B1 (ko) * | 2007-09-14 | 2010-03-24 | 충북대학교 산학협력단 | 상온에서 동작하는 단전자 논리 소자 제조방법 |
| KR20090089108A (ko) * | 2008-02-18 | 2009-08-21 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 |
| KR101547326B1 (ko) * | 2008-12-04 | 2015-08-26 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
| KR101539669B1 (ko) | 2008-12-16 | 2015-07-27 | 삼성전자주식회사 | 코어-쉘 타입 구조물 형성방법 및 이를 이용한 트랜지스터 제조방법 |
| FR2980918B1 (fr) * | 2011-10-04 | 2014-03-07 | Univ Granada | Point memoire ram a un transistor |
| US8772782B2 (en) * | 2011-11-23 | 2014-07-08 | International Business Machines Corporation | Transistor employing vertically stacked self-aligned carbon nanotubes |
| DE112011106031B4 (de) | 2011-12-23 | 2018-12-06 | Intel Corporation | Einaxial gespannte Nanodrahtstrukturen |
| US9608055B2 (en) | 2011-12-23 | 2017-03-28 | Intel Corporation | Semiconductor device having germanium active layer with underlying diffusion barrier layer |
| KR101631778B1 (ko) * | 2011-12-23 | 2016-06-24 | 인텔 코포레이션 | 랩-어라운드 컨택트들을 가진 나노와이어 구조들 |
| CN102569410B (zh) * | 2012-02-28 | 2014-06-11 | 上海华力微电子有限公司 | 双层隔离半导体纳米线mosfet |
| CN102569409B (zh) * | 2012-02-28 | 2014-07-16 | 上海华力微电子有限公司 | 双层隔离纵向堆叠式半导体纳米线mosfet |
| US9006810B2 (en) * | 2012-06-07 | 2015-04-14 | International Business Machines Corporation | DRAM with a nanowire access transistor |
| US8890264B2 (en) * | 2012-09-26 | 2014-11-18 | Intel Corporation | Non-planar III-V field effect transistors with conformal metal gate electrode and nitrogen doping of gate dielectric interface |
| US9041106B2 (en) * | 2012-09-27 | 2015-05-26 | Intel Corporation | Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates |
| US8823059B2 (en) | 2012-09-27 | 2014-09-02 | Intel Corporation | Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack |
| US9048301B2 (en) | 2013-10-16 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company Limited | Nanowire MOSFET with support structures for source and drain |
| US10553718B2 (en) * | 2014-03-14 | 2020-02-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices with core-shell structures |
| US10217819B2 (en) * | 2015-05-20 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-2 dimensional material-semiconductor contact |
| DE112017007816T5 (de) * | 2017-09-15 | 2020-04-30 | Intel Corporation | Dünnfilm-tunnelfeldeffekttransistoren mit relativ erhöhter breite |
| CN114628523B (zh) * | 2022-01-25 | 2023-03-21 | 深圳大学 | 一种基于氮化镓的cmos场效应晶体管及制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017508A (ja) | 2001-07-05 | 2003-01-17 | Nec Corp | 電界効果トランジスタ |
| JP2003264249A (ja) | 2002-02-09 | 2003-09-19 | Samsung Electronics Co Ltd | 炭素ナノチューブを用いるメモリ素子及びその製造方法 |
| JP2005064452A (ja) | 2003-08-19 | 2005-03-10 | Hitachi Ltd | ナノチューブトランジスタデバイスおよびその製造方法 |
| JP2005285822A (ja) | 2004-03-26 | 2005-10-13 | Fujitsu Ltd | 半導体装置および半導体センサ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| US6858089B2 (en) * | 1999-10-29 | 2005-02-22 | Paul P. Castrucci | Apparatus and method for semiconductor wafer cleaning |
| JP2001196581A (ja) * | 2000-01-17 | 2001-07-19 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| CA2403276C (en) | 2000-05-04 | 2009-10-20 | Oregon Health Sciences University | Endovascular stent graft |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| KR100482751B1 (ko) * | 2002-12-27 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| KR100958055B1 (ko) | 2003-05-02 | 2010-05-13 | 삼성전자주식회사 | 게이트에 의해 둘러싸인 카본나노튜브 전계효과트랜지스터및 그 제조방법 |
| KR100544324B1 (ko) | 2003-07-09 | 2006-01-23 | 학교법인고려중앙학원 | 실린더 형태의 게이트를 갖는 나노 전자소자의 제조 방법및 나노 전자소자 |
| US6949481B1 (en) * | 2003-12-09 | 2005-09-27 | Fasl, Llc | Process for fabrication of spacer layer with reduced hydrogen content in semiconductor device |
| US7049200B2 (en) * | 2004-05-25 | 2006-05-23 | Applied Materials Inc. | Method for forming a low thermal budget spacer |
| JP4375619B2 (ja) * | 2004-05-26 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-03-08 KR KR1020060021692A patent/KR100755367B1/ko active IP Right Grant
- 2006-06-07 US US11/422,663 patent/US7482206B2/en active Active
-
2008
- 2008-12-31 US US12/347,591 patent/US20090114904A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017508A (ja) | 2001-07-05 | 2003-01-17 | Nec Corp | 電界効果トランジスタ |
| JP2003264249A (ja) | 2002-02-09 | 2003-09-19 | Samsung Electronics Co Ltd | 炭素ナノチューブを用いるメモリ素子及びその製造方法 |
| JP2005064452A (ja) | 2003-08-19 | 2005-03-10 | Hitachi Ltd | ナノチューブトランジスタデバイスおよびその製造方法 |
| JP2005285822A (ja) | 2004-03-26 | 2005-10-13 | Fujitsu Ltd | 半導体装置および半導体センサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101406224B1 (ko) * | 2007-10-26 | 2014-06-12 | 삼성전자주식회사 | 나노 와이어 트랜지스터 및 그 제조 방법 |
| KR101010856B1 (ko) * | 2009-03-02 | 2011-01-26 | 고려대학교 산학협력단 | 광전자 소자 및 그 제조 방법 |
Also Published As
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|---|---|
| US20090114904A1 (en) | 2009-05-07 |
| KR20060128620A (ko) | 2006-12-14 |
| US7482206B2 (en) | 2009-01-27 |
| US20070072335A1 (en) | 2007-03-29 |
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|---|---|---|
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