JP2004281761A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】高い駆動能力を有する微細な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置100は、支持基板10と、支持基板10の上方に形成された絶縁層12と、絶縁層12の上方に形成された半導体層13と、半導体層13内に設けられたチャネル領域16と、チャネル領域16の両側に形成されたソース領域20及びドレイン領域30と、チャネル領域16の上方にゲート絶縁層18を介して形成されたゲート電極40と、を含む。ゲート絶縁層18とチャネル領域16との界面は、角部を有さない、なだらかな傾斜で構成された波型形状である。
【選択図】 図1
【解決手段】半導体装置100は、支持基板10と、支持基板10の上方に形成された絶縁層12と、絶縁層12の上方に形成された半導体層13と、半導体層13内に設けられたチャネル領域16と、チャネル領域16の両側に形成されたソース領域20及びドレイン領域30と、チャネル領域16の上方にゲート絶縁層18を介して形成されたゲート電極40と、を含む。ゲート絶縁層18とチャネル領域16との界面は、角部を有さない、なだらかな傾斜で構成された波型形状である。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置、特にSOI(Silicon On Insulator)構造に適用できる半導体装置およびその製造方法に関する。
【0002】
【背景技術】
微細であって高い駆動能力が期待できるトランジスタとして、複数の導通経路を有するものが知られている。例えば、特開2001−298194号公報には、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列されたトランジスタが記載されている。このトランジスタにおいては、伝導経路(チャネル形成領域)となる複数の半導体層が一定方向に離れた状態で配列されている。そして、各半導体層は、矩形の断面形状を有する。このトランジスタによれば、各半導体層の両側面にゲート電極を設けることによりダブルゲート構造を実現することができ、高い駆動能力が期待される。しかしながら、このトランジスタにおいては、伝導経路となる半導体層の断面形状が矩形であるため、コーナー部での局所的なゲート絶縁層の薄膜化に起因する電界集中によりゲート絶縁破壊を生じやすい傾向がある。また、このトランジスタにおいては、コーナー部を境にチャネル面が変わるためゲート絶縁層の特性に急激な変動があり、トランジスタの信頼性に大きな影響を及ぼす可能性がある。
【0003】
【特許文献1】
特開2001−298194号公報
【特許文献2】
特開平9−23011号公報
【特許文献3】
特開2002−118255号公報
【特許文献4】
特開2001−77364号公報
【0004】
【発明が解決しようとする課題】
本発明の目的は、高い駆動能力を有する微細な半導体装置およびその製造方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、なだらかな傾斜で構成された波型形状である。
【0006】
また、本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、波型形状であり、角部を有していない。
【0007】
本発明にかかる半導体装置によれば、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状で構成される。
【0008】
波型形状とは、Sinカーブ(サインカーブ)のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【0009】
ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、波型形状であることにより、ゲート電極の構造が擬似的にダブルゲート(Fin−FET)構造となる。そのため、本発明にかかる半導体装置は、短チャネル効果を充分に抑制しながらゲート長を充分に短くでき、駆動能力が高く超微細なMOSトランジスタを提供できる。
【0010】
さらに、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、角部を有していないことにより、ゲート絶縁層は電界集中により破壊されることが無い。また、チャネル面が急激に変動することがないため、ゲート絶縁層の特性のバラツキを小さくできる。
【0011】
さらに、本発明にかかる半導体装置は、チャネル領域が形成される半導体層の表面を、波型形状としている。従って、電界集中の緩和を考慮して、ゲート絶縁層を特別な形状に加工する必要が無い。
【0012】
本発明にかかる半導体装置の製造方法は、
支持基板の上方に絶縁層を介して形成された半導体層を有する基板を準備する工程と、
前記半導体層の上方に、所定間隔で複数の開口部を有するマスク層を形成する工程と、
酸素雰囲気中で熱処理を行い、前記半導体層を選択的に酸化し、なだらかな傾斜で構成された波型形状の酸化物層を形成する工程と、
前記マスク層を除去する工程と、
前記酸化物層を除去する工程と、
前記半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層内に不純物を導入することにより、ソース領域とドレイン領域とを形成する工程と、を含む。
【0013】
この製造方法によれば、比較的簡易なプロセスである選択酸化によって、ゲート絶縁層とチャネル領域との界面を、波型形状にすることができる。
【0014】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【0015】
1.半導体装置
図1は、本実施の形態にかかる半導体装置100を示す斜視図、図2は半導体装置100の平面図、図3は図2におけるA−A線に沿った断面図、図4は図2におけるB−B線に沿った断面図、図5は図2におけるC−C線に沿った断面図である。
【0016】
図1および図2に示すように、半導体装置100は、SOI基板を有する。SOI基板は、支持基板10と、支持基板10の上方に形成された埋込み絶縁層12と、埋込み絶縁層12の上方に形成された半導体層13と、を含む。埋込み絶縁層12は、酸化シリコン層である。半導体層13はシリコン層である。半導体層13には、チャネル領域16と、チャネル領域16を挟んで形成されたソース領域20及びドレイン領域30と、が形成されている。
【0017】
図3に示すように、チャネル領域16が形成される半導体層13の上面は、波型形状である。それ故、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状となる。
【0018】
ここで、「波型形状」とは、Sinカーブ(サインカーブ)のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【0019】
また、チャネル領域16において、互いに隣り合う波型形状の上端部(波型形状の頂部)と波型形状の下端部(波型形状の底部)とのピッチは、50nm以下である。
【0020】
チャネル領域16には不純物が導入されないか、あるいは不純物がソース領域20及びドレイン領域30より低い濃度で導入される。そして、チャネル領域16に所定のゲート電圧が印加されることにより、チャネル領域16内にチャネルが形成される。
【0021】
図4および図5に示すように、チャネル領域16の両側には、ソース領域20とドレイン領域30とが形成されている。ソース領域20及びドレイン領域30内には、N型またはP型の不純物がドープされている。
【0022】
ソース領域20は、チャネル領域16と連続する領域22と、この領域22の外側に連続する領域24とを有する。領域22の上面は、チャネル領域16が形成される半導体層13の上面を加工する工程と同一工程で加工される。その結果、領域22の上面は、チャネル領域16の上面と同様に波状形状となる。従って、領域22の上面は、図2のB−B線に沿ってみると、図4に示すように、チャネル領域16の最も高い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の上端部(波型形状の頂部)と同じ高さを有する。また、領域22の上面は、図2のC−C線に沿ってみると、図5に示すように、チャネル領域16の最も低い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の下端部(波型形状の底部)と同じ高さを有する。従って、チャネル領域16の下端近傍は、図5で示されている通り、非常に半導体層の薄いSOI構造とみなすことができる。一方、領域24は、上面が平坦である。従って、領域24の上面において、ソース領域20とソース配線とのコンタクトを取りやすくなる。
【0023】
同様に、ドレイン領域30は、チャネル領域16と連続する領域32と、この領域32の外側に連続する領域34とを有する。領域32の上面は、チャネル領域16が形成される半導体層13の上面を加工する工程と同一工程で加工される。その結果、領域32の上面は、チャネル領域16の上面と同様に波状形状となる。従って、領域32の上面は、図2のB−B線に沿ってみると、図4に示すように、チャネル領域16の最も高い部分と同じ高さを有する。言い換えると、領域32の上面は、波型形状の上端部(波型形状の頂部)と同じ高さを有する。また、領域32の上面は、図2のC−C線に沿ってみると、図5に示すように、チャネル領域16の最も低い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の下端部(波型形状の底部)と同じ高さを有する。従って、チャネル領域16の下端近傍は、図5で示されている通り、非常に半導体層の薄いSOI構造とみなすことができる。一方、領域34は、上面が平坦である。従って、領域34の上面において、ドレイン領域30とドレイン配線とのコンタクトを取りやすくなる。
【0024】
ゲート絶縁層18は、チャネル領域16の上方に形成される。すなわち、ゲート絶縁層は、チャネル領域16が形成される半導体層13の上方に形成される。ゲート絶縁層18はチャネル領域16の上面に沿って形成されるため、ゲート絶縁層18は波型形状となる。従って、ゲート絶縁層18とチャネル領域16との界面は、波型形状となる。ゲート絶縁層18は、ハフニウム,ジルコニウム,アルミニウムなどの金属の酸化物、あるいは酸化シリコンなどによって形成できる。
【0025】
ゲート電極40は、ゲート絶縁層18の上方に形成される。従って、ゲート電極40の下面は、波型形状となる。その結果、本実施の形態における半導体装置において、チャネル領域16の上端近傍は、図3で示されている通り、擬似的にダブルゲート(Fin−FET)構造とみなすことができる。
【0026】
ゲート電極40は、その端部にコンタクトのための端子部42を有する。ゲート電極40としては、タンタル,タングステン,モリブデン,クロム,ジルコニウム,ハフニウムなどの遷移金属から選択される金属あるいは多結晶シリコンを用いることができる。ゲート電極40は、例えば、窒化タンタル層、タンタル層(好ましくは体心立方格子相のタンタル層)およびキャップ層としての窒化タンタル層が順次積層された構造であってもよい。
【0027】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【0028】
本実施の形態では、チャネル領域16の上面が波型形状であることにより、この形状に沿ってチャネルが形成される。従って、実効的なチャネル幅はチャネル領域16の幅(図3の符号Lchで示す幅)より大きくなる。それ故、短チャネル効果を充分に抑制しながら電流駆動能力を増大させることができる。また、このような構成によれば、チャネル領域16を完全に空乏化することができ、ゲート長が10nm程度の微細なMOSトランジスタの実現が可能となる。このように、本実施の形態にかかる半導体装置によれば、駆動能力が高い超微細なMOSトランジスタを提供できる。
【0029】
また、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、なだらかな傾斜で構成された波型形状である。仮に、チャネル領域が形成される半導体層の断面形状が、矩形、三角形およびV字型などの場合には、ゲート絶縁層の局所的な薄膜化に起因する電界集中が発生しやすい。一方、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、角部を有していないため、ゲート絶縁破壊を生じることがない。
【0030】
さらに、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、波型形状であることから、矩形の断面形状を有するチャネル領域の場合のように、コーナー部を境にゲート絶縁層の特性が急激に変動することが無い。
【0031】
さらに、本実施の形態にかかる半導体装置は、チャネル領域16の上面、それ自体を、波型形状にする。仮に、チャネル領域の上方に形成するゲート絶縁層をラウンド構造にすることにより電界集中を緩和させようとすると、ゲート絶縁層の形成工程が複雑化する。実際、ゲート絶縁層の膜厚をシリコン層の面ごとに制御することは容易でない。一方、本実施の形態にかかる半導体装置は、シリコン層の表面をラウンド形状とするために、シリコンの面方位の変動が緩やかになる。それ故、シリコン層の上方に形成されるゲート絶縁層を、単純な形成工程で最適化できる。
【0032】
2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図6から図10を参照しながら説明する。各図は、主にチャネル領域(図2のA−A線に対応する領域)を示す。
【0033】
(a)まず、図6に示すように、支持基板10上に、埋込み絶縁層12および所定の厚さ、例えば20nmのシリコン層(以下、「半導体層」という)13を有するSOI基板を準備する。そして、半導体層13上に熱酸化によって酸化シリコン層および窒化シリコン層を形成する。ついで、図示しないレジスト層を形成し、リソグラフィーおよび異方性ドライエッチングを行って窒化シリコン層および酸化シリコン層をパターニングする。これにより、酸化シリコン層からなるパッド層50および窒化シリコン層からなるマスク層52を形成する。これによって、所定の間隔、例えば20nmピッチで半導体層13が露出する開口部54が形成される。ついで、レジスト層を除去する。
【0034】
(b)図7に示すように、酸素雰囲気中で熱処理を施し、半導体層13の表面を選択酸化することによって、酸化シリコン層56を形成する。酸化シリコン層56は、マスク層52が存在する部分では膜厚が小さく、マスク層52が存在しない部分では膜厚が大きく形成される。これにより、酸化シリコン層56の表面は波型形状となる。マスク層52のピッチおよび幅を選択することで、酸化シリコン層56の表面の曲率および波形のピッチをコントロールできる。
【0035】
(c)図8に示すように、マスク層52および酸化シリコン層56を例えばウエットエッチングで除去する。この工程を経て、半導体層13の上面は、角部を有していない、なだらかな傾斜で構成された波型形状となる。
【0036】
(d)図9に示すように、半導体層13をリソグラフィーおよびエッチングでパターニングし、チャネル領域16、ソース領域20及びドレイン領域30となる領域を形成する。チャネル領域16に不純物を導入する場合には、パターニングの前にイオン注入によって所定量の不純物をドープする。
【0037】
ついで、パターニングされた半導体層13の表面に絶縁層を形成する。この工程によって、図9に示すように、チャネル領域16の表面にゲート絶縁層18が形成される。ゲート絶縁層18の材質としては前述したものを用いることができる。例えば、ゲート絶縁層18は、ハフニウム,ジルコニウム,アルミニウムなどの金属の酸化物を用いる場合にはCVD法によって、あるいは酸化シリコンを用いる場合には熱酸化法などによって形成できる。
【0038】
(e)図10に示すように、パターニングされた半導体層を覆うように導電層44を形成する。次に、導電層44をリソグラフィーおよびエッチングによってパターニングしてゲート電極40を形成する。ゲート電極40としては、前述した金属あるいは多結晶シリコンなどを用いることができる。
【0039】
(f)図1および図2に示すように、ゲート電極40をマスクとして半導体層13に不純物をイオン注入で導入することにより、ソース領域20及びドレイン領域30を形成する。
【0040】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【0041】
本実施の形態にかかる製造方法によれば、チャネル領域16の上面を比較的簡易な選択酸化によって波型形状にすることができる。
【図面の簡単な説明】
【図1】本実施の形態にかかる半導体装置を示す斜視図。
【図2】本実施の形態にかかる半導体装置を示す平面図。
【図3】図2におけるA−A線に沿った断面図。
【図4】図2におけるB−B線に沿った断面図。
【図5】図2におけるC−C線に沿った断面図。
【図6】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図7】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図8】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図9】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図10】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
10 支持基板、12 埋込み絶縁層、13 半導体層、16 チャネル領域、18 ゲート絶縁層、20 ソース領域、30 ドレイン領域、40 ゲート電極、100 半導体装置
【発明の属する技術分野】
本発明は、半導体装置、特にSOI(Silicon On Insulator)構造に適用できる半導体装置およびその製造方法に関する。
【0002】
【背景技術】
微細であって高い駆動能力が期待できるトランジスタとして、複数の導通経路を有するものが知られている。例えば、特開2001−298194号公報には、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列されたトランジスタが記載されている。このトランジスタにおいては、伝導経路(チャネル形成領域)となる複数の半導体層が一定方向に離れた状態で配列されている。そして、各半導体層は、矩形の断面形状を有する。このトランジスタによれば、各半導体層の両側面にゲート電極を設けることによりダブルゲート構造を実現することができ、高い駆動能力が期待される。しかしながら、このトランジスタにおいては、伝導経路となる半導体層の断面形状が矩形であるため、コーナー部での局所的なゲート絶縁層の薄膜化に起因する電界集中によりゲート絶縁破壊を生じやすい傾向がある。また、このトランジスタにおいては、コーナー部を境にチャネル面が変わるためゲート絶縁層の特性に急激な変動があり、トランジスタの信頼性に大きな影響を及ぼす可能性がある。
【0003】
【特許文献1】
特開2001−298194号公報
【特許文献2】
特開平9−23011号公報
【特許文献3】
特開2002−118255号公報
【特許文献4】
特開2001−77364号公報
【0004】
【発明が解決しようとする課題】
本発明の目的は、高い駆動能力を有する微細な半導体装置およびその製造方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、なだらかな傾斜で構成された波型形状である。
【0006】
また、本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、波型形状であり、角部を有していない。
【0007】
本発明にかかる半導体装置によれば、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状で構成される。
【0008】
波型形状とは、Sinカーブ(サインカーブ)のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【0009】
ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、波型形状であることにより、ゲート電極の構造が擬似的にダブルゲート(Fin−FET)構造となる。そのため、本発明にかかる半導体装置は、短チャネル効果を充分に抑制しながらゲート長を充分に短くでき、駆動能力が高く超微細なMOSトランジスタを提供できる。
【0010】
さらに、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、角部を有していないことにより、ゲート絶縁層は電界集中により破壊されることが無い。また、チャネル面が急激に変動することがないため、ゲート絶縁層の特性のバラツキを小さくできる。
【0011】
さらに、本発明にかかる半導体装置は、チャネル領域が形成される半導体層の表面を、波型形状としている。従って、電界集中の緩和を考慮して、ゲート絶縁層を特別な形状に加工する必要が無い。
【0012】
本発明にかかる半導体装置の製造方法は、
支持基板の上方に絶縁層を介して形成された半導体層を有する基板を準備する工程と、
前記半導体層の上方に、所定間隔で複数の開口部を有するマスク層を形成する工程と、
酸素雰囲気中で熱処理を行い、前記半導体層を選択的に酸化し、なだらかな傾斜で構成された波型形状の酸化物層を形成する工程と、
前記マスク層を除去する工程と、
前記酸化物層を除去する工程と、
前記半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層内に不純物を導入することにより、ソース領域とドレイン領域とを形成する工程と、を含む。
【0013】
この製造方法によれば、比較的簡易なプロセスである選択酸化によって、ゲート絶縁層とチャネル領域との界面を、波型形状にすることができる。
【0014】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【0015】
1.半導体装置
図1は、本実施の形態にかかる半導体装置100を示す斜視図、図2は半導体装置100の平面図、図3は図2におけるA−A線に沿った断面図、図4は図2におけるB−B線に沿った断面図、図5は図2におけるC−C線に沿った断面図である。
【0016】
図1および図2に示すように、半導体装置100は、SOI基板を有する。SOI基板は、支持基板10と、支持基板10の上方に形成された埋込み絶縁層12と、埋込み絶縁層12の上方に形成された半導体層13と、を含む。埋込み絶縁層12は、酸化シリコン層である。半導体層13はシリコン層である。半導体層13には、チャネル領域16と、チャネル領域16を挟んで形成されたソース領域20及びドレイン領域30と、が形成されている。
【0017】
図3に示すように、チャネル領域16が形成される半導体層13の上面は、波型形状である。それ故、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状となる。
【0018】
ここで、「波型形状」とは、Sinカーブ(サインカーブ)のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【0019】
また、チャネル領域16において、互いに隣り合う波型形状の上端部(波型形状の頂部)と波型形状の下端部(波型形状の底部)とのピッチは、50nm以下である。
【0020】
チャネル領域16には不純物が導入されないか、あるいは不純物がソース領域20及びドレイン領域30より低い濃度で導入される。そして、チャネル領域16に所定のゲート電圧が印加されることにより、チャネル領域16内にチャネルが形成される。
【0021】
図4および図5に示すように、チャネル領域16の両側には、ソース領域20とドレイン領域30とが形成されている。ソース領域20及びドレイン領域30内には、N型またはP型の不純物がドープされている。
【0022】
ソース領域20は、チャネル領域16と連続する領域22と、この領域22の外側に連続する領域24とを有する。領域22の上面は、チャネル領域16が形成される半導体層13の上面を加工する工程と同一工程で加工される。その結果、領域22の上面は、チャネル領域16の上面と同様に波状形状となる。従って、領域22の上面は、図2のB−B線に沿ってみると、図4に示すように、チャネル領域16の最も高い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の上端部(波型形状の頂部)と同じ高さを有する。また、領域22の上面は、図2のC−C線に沿ってみると、図5に示すように、チャネル領域16の最も低い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の下端部(波型形状の底部)と同じ高さを有する。従って、チャネル領域16の下端近傍は、図5で示されている通り、非常に半導体層の薄いSOI構造とみなすことができる。一方、領域24は、上面が平坦である。従って、領域24の上面において、ソース領域20とソース配線とのコンタクトを取りやすくなる。
【0023】
同様に、ドレイン領域30は、チャネル領域16と連続する領域32と、この領域32の外側に連続する領域34とを有する。領域32の上面は、チャネル領域16が形成される半導体層13の上面を加工する工程と同一工程で加工される。その結果、領域32の上面は、チャネル領域16の上面と同様に波状形状となる。従って、領域32の上面は、図2のB−B線に沿ってみると、図4に示すように、チャネル領域16の最も高い部分と同じ高さを有する。言い換えると、領域32の上面は、波型形状の上端部(波型形状の頂部)と同じ高さを有する。また、領域32の上面は、図2のC−C線に沿ってみると、図5に示すように、チャネル領域16の最も低い部分と同じ高さを有する。言い換えると、領域22の上面は、波型形状の下端部(波型形状の底部)と同じ高さを有する。従って、チャネル領域16の下端近傍は、図5で示されている通り、非常に半導体層の薄いSOI構造とみなすことができる。一方、領域34は、上面が平坦である。従って、領域34の上面において、ドレイン領域30とドレイン配線とのコンタクトを取りやすくなる。
【0024】
ゲート絶縁層18は、チャネル領域16の上方に形成される。すなわち、ゲート絶縁層は、チャネル領域16が形成される半導体層13の上方に形成される。ゲート絶縁層18はチャネル領域16の上面に沿って形成されるため、ゲート絶縁層18は波型形状となる。従って、ゲート絶縁層18とチャネル領域16との界面は、波型形状となる。ゲート絶縁層18は、ハフニウム,ジルコニウム,アルミニウムなどの金属の酸化物、あるいは酸化シリコンなどによって形成できる。
【0025】
ゲート電極40は、ゲート絶縁層18の上方に形成される。従って、ゲート電極40の下面は、波型形状となる。その結果、本実施の形態における半導体装置において、チャネル領域16の上端近傍は、図3で示されている通り、擬似的にダブルゲート(Fin−FET)構造とみなすことができる。
【0026】
ゲート電極40は、その端部にコンタクトのための端子部42を有する。ゲート電極40としては、タンタル,タングステン,モリブデン,クロム,ジルコニウム,ハフニウムなどの遷移金属から選択される金属あるいは多結晶シリコンを用いることができる。ゲート電極40は、例えば、窒化タンタル層、タンタル層(好ましくは体心立方格子相のタンタル層)およびキャップ層としての窒化タンタル層が順次積層された構造であってもよい。
【0027】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【0028】
本実施の形態では、チャネル領域16の上面が波型形状であることにより、この形状に沿ってチャネルが形成される。従って、実効的なチャネル幅はチャネル領域16の幅(図3の符号Lchで示す幅)より大きくなる。それ故、短チャネル効果を充分に抑制しながら電流駆動能力を増大させることができる。また、このような構成によれば、チャネル領域16を完全に空乏化することができ、ゲート長が10nm程度の微細なMOSトランジスタの実現が可能となる。このように、本実施の形態にかかる半導体装置によれば、駆動能力が高い超微細なMOSトランジスタを提供できる。
【0029】
また、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、なだらかな傾斜で構成された波型形状である。仮に、チャネル領域が形成される半導体層の断面形状が、矩形、三角形およびV字型などの場合には、ゲート絶縁層の局所的な薄膜化に起因する電界集中が発生しやすい。一方、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、角部を有していないため、ゲート絶縁破壊を生じることがない。
【0030】
さらに、本実施の形態にかかる半導体装置は、ゲート絶縁層18とチャネル領域16との界面は、波型形状であることから、矩形の断面形状を有するチャネル領域の場合のように、コーナー部を境にゲート絶縁層の特性が急激に変動することが無い。
【0031】
さらに、本実施の形態にかかる半導体装置は、チャネル領域16の上面、それ自体を、波型形状にする。仮に、チャネル領域の上方に形成するゲート絶縁層をラウンド構造にすることにより電界集中を緩和させようとすると、ゲート絶縁層の形成工程が複雑化する。実際、ゲート絶縁層の膜厚をシリコン層の面ごとに制御することは容易でない。一方、本実施の形態にかかる半導体装置は、シリコン層の表面をラウンド形状とするために、シリコンの面方位の変動が緩やかになる。それ故、シリコン層の上方に形成されるゲート絶縁層を、単純な形成工程で最適化できる。
【0032】
2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図6から図10を参照しながら説明する。各図は、主にチャネル領域(図2のA−A線に対応する領域)を示す。
【0033】
(a)まず、図6に示すように、支持基板10上に、埋込み絶縁層12および所定の厚さ、例えば20nmのシリコン層(以下、「半導体層」という)13を有するSOI基板を準備する。そして、半導体層13上に熱酸化によって酸化シリコン層および窒化シリコン層を形成する。ついで、図示しないレジスト層を形成し、リソグラフィーおよび異方性ドライエッチングを行って窒化シリコン層および酸化シリコン層をパターニングする。これにより、酸化シリコン層からなるパッド層50および窒化シリコン層からなるマスク層52を形成する。これによって、所定の間隔、例えば20nmピッチで半導体層13が露出する開口部54が形成される。ついで、レジスト層を除去する。
【0034】
(b)図7に示すように、酸素雰囲気中で熱処理を施し、半導体層13の表面を選択酸化することによって、酸化シリコン層56を形成する。酸化シリコン層56は、マスク層52が存在する部分では膜厚が小さく、マスク層52が存在しない部分では膜厚が大きく形成される。これにより、酸化シリコン層56の表面は波型形状となる。マスク層52のピッチおよび幅を選択することで、酸化シリコン層56の表面の曲率および波形のピッチをコントロールできる。
【0035】
(c)図8に示すように、マスク層52および酸化シリコン層56を例えばウエットエッチングで除去する。この工程を経て、半導体層13の上面は、角部を有していない、なだらかな傾斜で構成された波型形状となる。
【0036】
(d)図9に示すように、半導体層13をリソグラフィーおよびエッチングでパターニングし、チャネル領域16、ソース領域20及びドレイン領域30となる領域を形成する。チャネル領域16に不純物を導入する場合には、パターニングの前にイオン注入によって所定量の不純物をドープする。
【0037】
ついで、パターニングされた半導体層13の表面に絶縁層を形成する。この工程によって、図9に示すように、チャネル領域16の表面にゲート絶縁層18が形成される。ゲート絶縁層18の材質としては前述したものを用いることができる。例えば、ゲート絶縁層18は、ハフニウム,ジルコニウム,アルミニウムなどの金属の酸化物を用いる場合にはCVD法によって、あるいは酸化シリコンを用いる場合には熱酸化法などによって形成できる。
【0038】
(e)図10に示すように、パターニングされた半導体層を覆うように導電層44を形成する。次に、導電層44をリソグラフィーおよびエッチングによってパターニングしてゲート電極40を形成する。ゲート電極40としては、前述した金属あるいは多結晶シリコンなどを用いることができる。
【0039】
(f)図1および図2に示すように、ゲート電極40をマスクとして半導体層13に不純物をイオン注入で導入することにより、ソース領域20及びドレイン領域30を形成する。
【0040】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【0041】
本実施の形態にかかる製造方法によれば、チャネル領域16の上面を比較的簡易な選択酸化によって波型形状にすることができる。
【図面の簡単な説明】
【図1】本実施の形態にかかる半導体装置を示す斜視図。
【図2】本実施の形態にかかる半導体装置を示す平面図。
【図3】図2におけるA−A線に沿った断面図。
【図4】図2におけるB−B線に沿った断面図。
【図5】図2におけるC−C線に沿った断面図。
【図6】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図7】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図8】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図9】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図10】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
10 支持基板、12 埋込み絶縁層、13 半導体層、16 チャネル領域、18 ゲート絶縁層、20 ソース領域、30 ドレイン領域、40 ゲート電極、100 半導体装置
Claims (7)
- 半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、なだらかな傾斜で構成された波型形状である、半導体装置。 - 半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、波型形状であり、角部を有していない、半導体装置。 - 請求項1、2のいずれかにおいて、
波型形状である前記界面において、互いに隣り合う上端部と下端部のピッチは、50nm以下である、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記ソース領域の上面の一部は平坦である、半導体装置。 - 請求項1ないし4のいずれかにおいて、
前記ドレイン領域の上面の一部は平坦である、半導体装置。 - 請求項1ないし5のいずれかにおいて、
前記半導体層は、支持基板の上方に絶縁層を介して形成されている、半導体装置。 - 支持基板の上方に絶縁層を介して形成された半導体層を有する基板を準備する工程と、
前記半導体層の上方に、所定間隔で複数の開口部を有するマスク層を形成する工程と、
酸素雰囲気中で熱処理を行い、前記半導体層を選択的に酸化し、なだらかな傾斜で構成された波型形状の酸化物層を形成する工程と、
前記マスク層を除去する工程と、
前記酸化物層を除去する工程と、
前記半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層内に不純物を導入することにより、ソース領域とドレイン領域とを形成する工程と、を含む、半導体装置の製造方法。
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