JP2006294995A - 電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタにおいて、ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積を、ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さくする。
【選択図】図4
Description
ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、
ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さいことを特徴とする電界効果トランジスタ。
前記半導体基体は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、ゲート長方向に垂直な断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、当該半導体層の相対する両側面の間隔がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
ソース領域およびドレイン領域は、前記半導体層において、基体平面に垂直な厚み方向の全域にわたって形成され、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面に垂直方向の厚みがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
前記高濃度不純物領域は、前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および前記絶縁基体を介して配置されている上記事項8又は9に記載の電界効果トランジスタ。
前記半導体鉛直部は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面方向に沿った断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。
絶縁基体上に、第1高濃度不純物層、低濃度不純物層および第2高濃度不純物層がこの順で積層配置された半導体層を形成する工程と、
前記半導体層をパターニングして、基体平面に垂直方向に延在する半導体鉛直部およびこの半導体鉛直部と一体の基体平面に平行方向に延在する半導体端子部を有する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第1絶縁膜を形成する工程と、
上層側の前記高濃度不純物層の全部および前記低濃度不純物層の全部が露出するように、第1絶縁膜をエッチバックして、前記半導体パターンの一部を露出させる工程と、
前記半導体パターンの露出部表面にゲート絶縁膜用の第2絶縁膜を形成する工程と、
前記半導体パターンの前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体パターンを埋め込むように層間絶縁膜として第3絶縁膜を形成する工程とを有する電界効果トランジスタの製造方法。
絶縁基体上の半導体層をパターニングして、基体平面に垂直方向に延在する半導体端子部に対応する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第1絶縁膜を形成する工程と、
第1絶縁膜に、前記半導体パターンに達する開口を形成する工程と、
この開口内に、第1高濃度不純物層、低濃度不純物層および第2高濃度不純物層をこの順で積層配置されるように半導体材料を埋め込み、前記開口内に半導体鉛直部を形成する工程と、
上層側の前記高濃度不純物層の全部および前記チャネル用不純物層の全部が露出するように、第1絶縁膜をエッチバックして、前記半導体鉛直部の一部を露出させる工程と、
前記半導体鉛直部の露出部表面にゲート絶縁膜用の第2絶縁膜を形成する工程と、
前記半導体鉛直部の前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体鉛直部を埋め込むように層間絶縁膜として第3絶縁膜を形成する工程を有する電界効果トランジスタの製造方法。
本発明WD(図2(a));Ws=18.2nm、Wd=21.8nm、Wd/Ws=1.20(ソース側のゲート端部での幅Wgs=18nm、ドレイン側のゲート端部でのWgd=22nm、Wgd/Wgs=1.22)、
比較例WS(図2(c));Ws=21.8nm、Wd=18.2nm、Ws/Wd=1.20(ソース側のゲート端部での幅Wgs=22nm、ドレイン側のゲート端部でのWgd=18nm、Wgs/Wgd=1.22)、
突起半導体層の高さH:40nm、
ゲート長L:40nm、
ソース・ドレイン間距離:36nm、
ゲート酸化膜厚:2nm、
チャネル領域の不純物濃度:1×1018cm-3、
ソース領域およびドレイン領域の不純物濃度:1×1020cm-3(ゲート端から2nmの範囲で減少してチャネル領域の濃度と一致)、
ドレイン電圧:1.2V。
突起半導体層の高さH:20〜200nm、
ゲート長L:10〜100nm、
ゲート絶縁膜の厚さ:1〜5nm(SiO2の場合)、
チャネル領域の不純物濃度:0〜1×1019cm-3、
ソース領域、ドレイン領域の不純物濃度:1×1019〜1×1021cm-3。
ゲート長L:10〜100nm、
ゲート絶縁膜の厚さ:1〜5nm(SiO2の場合)、
チャネル領域の不純物濃度:0〜1×1019cm-3、
ソース領域、ドレイン領域の不純物濃度:1×1019〜1×1021cm-3。
ゲート長L:10〜100nm、
ゲート絶縁膜の厚さ:1〜5nm(SiO2の場合)、
チャネル領域の不純物濃度:0〜1×1019cm-3、
ソース領域、ドレイン領域の不純物濃度:1×1019〜1×1021cm-3。
302 絶縁層
303 突起半導体層
304 ゲート電極
305 絶縁膜
306 ソース領域
307 ドレイン領域
401 支持基板
402 絶縁層
403 突起半導体層
404 ゲート電極
405 絶縁膜
405a ゲート絶縁膜
405b キャップ絶縁膜
406 ソース領域
407 ドレイン領域
408 チャネル領域
502 絶縁層
503 突起半導体層
504 ゲート電極層
505 絶縁膜
506 ソース電極層
507 ドレイン電極層
601 支持基板
602 絶縁層
603 半導体層
604 ゲート電極
605 ゲート絶縁膜
606 ソース領域
607 ドレイン領域
608 チャネル領域
611 耐酸化マスク
612 選択酸化膜
613 半導体層の厚みの変化領域
801 制御電極
901 支持基板
902 半導体層
903 絶縁層
1202 絶縁基板
1203 半導体鉛直部
1204 ゲート電極
1206 ソース領域
1206a 半導体端子部
1207 ドレイン領域
1207a 半導体端子部
1208 チャネル領域
1211、1212、1213 プラグ
1211a、1212a、1213a 上層配線
1401 半導体層
1401a 高濃度不純物領域
1401b 低濃度不純物領域
1401c 高濃度不純物領域
1402 絶縁層
1501 絶縁層
Claims (20)
- 半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積が、
ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さいことを特徴とする電界効果トランジスタ。 - トランジスタのオン時に、ソース領域およびドレイン領域の、チャネル形性領域を挟んで互いに対面する両部分が覆われるように空乏層が形成される請求項1に記載の電界効果トランジスタ。
- 半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体基体は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、ゲート長方向に垂直な断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。 - 前記半導体基体は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項3に記載の電界効果トランジスタ。
- 基体平面から上方に突起した半導体層と、この半導体層上に設けられたゲート絶縁膜と、この半導体層の相対する両側面上に前記ゲート絶縁膜を介して設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、当該半導体層の相対する両側面の間隔がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。 - 前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項5に記載の電界効果トランジスタ。
- 前記半導体層は、ソース領域が内側にドレイン領域が外側に位置するように、複数個環状に配置され、前記ゲート電極が、前記の各半導体層に共通の一体の導電層により構成されている請求項5又は6に記載の電界効果トランジスタ。
- 絶縁基体と、この絶縁基体上に設けられた半導体層と、この半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体層上に設けられたゲート電極と、この半導体層のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
ソース領域およびドレイン領域は、前記半導体層において、基体平面に垂直な厚み方向の全域にわたって形成され、
前記半導体層は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面に垂直方向の厚みがドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。 - 前記半導体層は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項8に記載の電界効果トランジスタ。
- 前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および絶縁体を介して制御電極を有する請求項8又は9に記載の電界効果トランジスタ。
- 前記半導体層と対向するように前記絶縁基体を介して、高濃度不純物領域を持つ下部半導体層を有し、
前記高濃度不純物領域は、前記ゲート電極と対向するように、前記ゲート絶縁膜、前記半導体層および前記絶縁基体を介して配置されている請求項8又は9に記載の電界効果トランジスタ。 - 基体平面に垂直方向に延在する半導体鉛直部と、この半導体鉛直部表面に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体鉛直部の周囲を取り囲むように設けられたゲート電極と、この半導体鉛直部のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタであって、
前記半導体鉛直部は、ゲート電極に覆われた、ソース領域とドレイン領域間の部分において、基体平面方向に沿った断面の面積がドレイン領域側からソース領域側へ向かって次第に小さくなる形状を有する電界効果トランジスタ。 - 前記半導体鉛直部は、トランジスタのオン時に、前記のソース領域とドレイン領域間の部分が完全に空乏化する請求項12に記載の電界効果トランジスタ。
- 前記半導体鉛直部は、基体平面に垂直方向に延在する柱状形状を有する請求項12又は13に記載の電界効果トランジスタ。
- 前記半導体鉛直部は、互いに導通するように複数設けられ、前記ゲート電極が、前記の各半導体鉛直部に共通の一体の導電層により構成されている請求項14に記載の電界効果トランジスタ。
- 前記半導体鉛直部は、基体平面に垂直方向に延在し且つ基体平面に平行方向に延在する壁状形状を有する請求項12又は13に記載の電界効果トランジスタ。
- 請求項12に記載の電界効果トランジスタの製造方法であって、
絶縁基体上に、第1高濃度不純物層、低濃度不純物層および第2高濃度不純物層がこの順で積層配置された半導体層を形成する工程と、
前記半導体層をパターニングして、基体平面に垂直方向に延在する半導体鉛直部およびこの半導体鉛直部と一体の基体平面に平行方向に延在する半導体端子部を有する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第1絶縁膜を形成する工程と、
上層側の前記高濃度不純物層の全部および前記低濃度不純物層の全部が露出するように、第1絶縁膜をエッチバックして、前記半導体パターンの一部を露出させる工程と、
前記半導体パターンの露出部表面にゲート絶縁膜用の第2絶縁膜を形成する工程と、
前記半導体パターンの前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体パターンを埋め込むように層間絶縁膜として第3絶縁膜を形成する工程とを有する電界効果トランジスタの製造方法。 - 前記半導体層は、前記半導体パターンの半導体鉛直部の形成に際し、少なくとも前記低濃度不純物層の部分において、基体平面方向の断面積が、上方に向かって次第に小さくなるようにエッチングにより加工される請求項17に記載の電界効果トランジスタの製造方法。
- 請求項12に記載の電界効果トランジスタの製造方法であって、
絶縁基体上の半導体層をパターニングして、基体平面に垂直方向に延在する半導体端子部に対応する半導体パターンを形成する工程と、
前記半導体パターンを埋め込むように第1絶縁膜を形成する工程と、
第1絶縁膜に、前記半導体パターンに達する開口を形成する工程と、
この開口内に、第1高濃度不純物層、低濃度不純物層および第2高濃度不純物層がこの順で積層配置されるように半導体材料を埋め込み、前記開口内に半導体鉛直部を形成する工程と、
上層側の前記高濃度不純物層の全部および前記チャネル用不純物層の全部が露出するように、第1絶縁膜をエッチバックして、前記半導体鉛直部の一部を露出させる工程と、
前記半導体鉛直部の露出部表面にゲート絶縁膜用の第2絶縁膜を形成する工程と、
前記半導体鉛直部の前記低濃度不純物層を埋め込むようにゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を加工して、前記低濃度不純物層の周囲を取り囲むゲート電極を形成する工程と、
前記ゲート電極及び前記半導体鉛直部を埋め込むように層間絶縁膜として第3絶縁膜を形成する工程を有する電界効果トランジスタの製造方法。 - 前記開口は、少なくとも前記低濃度不純物層が形成される部分において、基体平面方向の断面積が、下方に向かって次第に小さくなるように形成される請求項19に記載の電界効果トランジスタの製造方法。
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