JP2002353426A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 絶縁体層上にシリコン膜層を形成し，熱処理
工程を経てシリコン膜層上に形成する半導体装置の製造
方法において，熱処理工程でシリコン膜層が凝集するこ
とを防止する。 【解決手段】 シリコン膜層を形成した基板１１を非酸
化性雰囲気中においてシリコン膜層の凝集温度以上で熱
処理を行う前に，例えばシリコン膜層である高濃度拡散
層１８ａ，１８ｂなどのシリコン膜層表面に例えばＳｉ
Ｏ2の膜，Ｓｉ3Ｎ4の膜などの保護膜３０を形成させ
る。
工程を経てシリコン膜層上に形成する半導体装置の製造
方法において，熱処理工程でシリコン膜層が凝集するこ
とを防止する。 【解決手段】 シリコン膜層を形成した基板１１を非酸
化性雰囲気中においてシリコン膜層の凝集温度以上で熱
処理を行う前に，例えばシリコン膜層である高濃度拡散
層１８ａ，１８ｂなどのシリコン膜層表面に例えばＳｉ
Ｏ2の膜，Ｓｉ3Ｎ4の膜などの保護膜３０を形成させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は，シリコン膜層など
に形成する半導体装置の製造方法に関する。
に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年では，従来のバルク半導体基板に代
わり，ＳＯＩ(Silicon on insulator)基板上に電界効果
トランジスタ(ＦＥＴ)などの半導体装置を形成すること
が行われている。これは，ＳＯＩ基板（シリコン基板）
上に形成した絶縁体層である埋込み酸化膜（ＢＯＸ層）
の上に形成したシリコン膜層（ＳＯＩ層）にＦＥＴなど
を形成するものである。これによれば，接合容量の低減
による動作速度の高速化や素子分離の容易化などにメリ
ットがある。中でも，シリコン膜層である薄膜ＳＯＩ層
上に形成した完全空乏型のＳＯＩ−ＦＥＴは，前述した
寄生容量が小さくＳ係数(Subthreshold Swing)がバルク
基板に較べて小さい(急峻である)ため，低消費電力デバ
イスとして注目されている。
わり，ＳＯＩ(Silicon on insulator)基板上に電界効果
トランジスタ(ＦＥＴ)などの半導体装置を形成すること
が行われている。これは，ＳＯＩ基板（シリコン基板）
上に形成した絶縁体層である埋込み酸化膜（ＢＯＸ層）
の上に形成したシリコン膜層（ＳＯＩ層）にＦＥＴなど
を形成するものである。これによれば，接合容量の低減
による動作速度の高速化や素子分離の容易化などにメリ
ットがある。中でも，シリコン膜層である薄膜ＳＯＩ層
上に形成した完全空乏型のＳＯＩ−ＦＥＴは，前述した
寄生容量が小さくＳ係数(Subthreshold Swing)がバルク
基板に較べて小さい(急峻である)ため，低消費電力デバ
イスとして注目されている。
【０００３】この完全空乏型のＳＯＩ−ＦＥＴは，上記
シリコン薄膜層にドレイン領域及びソース領域を形成
し，ＬＯＣＯＳ（LOCal Oxidation of Silicon）法など
素子分離により各素子は島状の完全分離構造となる。ド
レインとソースに挟まれた領域はボディ領域と呼ばれ，
このボディ領域が常時空乏化された状態で動作する。
シリコン薄膜層にドレイン領域及びソース領域を形成
し，ＬＯＣＯＳ（LOCal Oxidation of Silicon）法など
素子分離により各素子は島状の完全分離構造となる。ド
レインとソースに挟まれた領域はボディ領域と呼ばれ，
このボディ領域が常時空乏化された状態で動作する。
【０００４】
【発明が解決しようとする課題】このような完全空乏型
のＳＯＩ−ＦＥＴでは，チャネル空乏層幅がＳＯＩ膜層
（シリコン膜層）の膜厚で決まるので，デバイスの微細
化に伴って，より一層ＳＯＩ層厚を薄膜化することが要
望されている。
のＳＯＩ−ＦＥＴでは，チャネル空乏層幅がＳＯＩ膜層
（シリコン膜層）の膜厚で決まるので，デバイスの微細
化に伴って，より一層ＳＯＩ層厚を薄膜化することが要
望されている。
【０００５】このような極めて薄いＳＯＩ層（シリコン
膜層）にＦＥＴを形成する場合，例えば第４７回応用物
理学関係連合講演会の講演予稿集(p884(30p‐YK‐9))に
よるように，製造工程に含まれる熱処理により，厚さ１
０ｎｍ程度のＳＯＩ層を超高真空中で９００℃以上の温
度で加熱すると熱凝集によりＳＯＩ層（シリコン膜層）
に穴が開き，埋込酸化膜層(ＢＯＸ層)表面が露出してし
まう問題があった。
膜層）にＦＥＴを形成する場合，例えば第４７回応用物
理学関係連合講演会の講演予稿集(p884(30p‐YK‐9))に
よるように，製造工程に含まれる熱処理により，厚さ１
０ｎｍ程度のＳＯＩ層を超高真空中で９００℃以上の温
度で加熱すると熱凝集によりＳＯＩ層（シリコン膜層）
に穴が開き，埋込酸化膜層(ＢＯＸ層)表面が露出してし
まう問題があった。
【０００６】この状態で例えばドライエッチングにより
コンタクトホールを開口するなどの処理が行われると，
露出している埋込酸化膜層(ＢＯＸ層)を貫通してしま
い，ＳＯＩ支持基板まで欠損(穴)が形成されるおそれが
ある。このような熱凝集による欠損がＦＥＴの端部に形
成されるとＦＥＴの電流駆動能力を劣化させるという問
題があった。
コンタクトホールを開口するなどの処理が行われると，
露出している埋込酸化膜層(ＢＯＸ層)を貫通してしま
い，ＳＯＩ支持基板まで欠損(穴)が形成されるおそれが
ある。このような熱凝集による欠損がＦＥＴの端部に形
成されるとＦＥＴの電流駆動能力を劣化させるという問
題があった。
【０００７】また，埋込酸化膜層(ＢＯＸ層)及びＳＯＩ
支持基板にまで欠損(穴)が形成されると，上述のコンタ
クトホールに金属を埋め込んで配線層を形成した際に，
その金属が上記欠損(穴)にまで入り込み，シリコン膜層
（ＳＯＩ層）とシリコン基板であるＳＯＩ支持基板が電
気的に短絡してしまう。
支持基板にまで欠損(穴)が形成されると，上述のコンタ
クトホールに金属を埋め込んで配線層を形成した際に，
その金属が上記欠損(穴)にまで入り込み，シリコン膜層
（ＳＯＩ層）とシリコン基板であるＳＯＩ支持基板が電
気的に短絡してしまう。
【０００８】そこで，本発明は，このような問題に鑑み
てなされたもので，その目的とするところは，熱処理を
行う際におけるシリコン膜層の凝集による不具合，例え
ばシリコン膜層や絶縁体層に欠損が生じるなどの不具合
を防止でき，ＦＥＴなどの半導体装置の端部や拡散層内
にシリコン欠損のない半導体装置の量産を可能とするこ
とができる半導体装置の製造方法を提供することにあ
る。
てなされたもので，その目的とするところは，熱処理を
行う際におけるシリコン膜層の凝集による不具合，例え
ばシリコン膜層や絶縁体層に欠損が生じるなどの不具合
を防止でき，ＦＥＴなどの半導体装置の端部や拡散層内
にシリコン欠損のない半導体装置の量産を可能とするこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，シリコン膜層を形成
した基板を非酸化性雰囲気中において熱処理する際に，
その熱処理温度をシリコン膜層の凝集温度未満にするこ
とを特徴とする半導体装置の製造方法が提供される。こ
れによれば，シリコン膜層（ＳＯＩ層）表面が露出した
状態での熱処理温度を凝集温度未満にすることができる
ので，極めて薄いシリコン膜層（ＳＯＩ層）の熱凝集が
加熱処理時間内に起こることを防止できる。
に，本発明の第１の観点によれば，シリコン膜層を形成
した基板を非酸化性雰囲気中において熱処理する際に，
その熱処理温度をシリコン膜層の凝集温度未満にするこ
とを特徴とする半導体装置の製造方法が提供される。こ
れによれば，シリコン膜層（ＳＯＩ層）表面が露出した
状態での熱処理温度を凝集温度未満にすることができる
ので，極めて薄いシリコン膜層（ＳＯＩ層）の熱凝集が
加熱処理時間内に起こることを防止できる。
【００１０】また，本発明の第２の観点によれば，シリ
コン膜層を形成した基板を非酸化性雰囲気中においてシ
リコン膜層の凝集温度以上で熱処理を行う前に，シリコ
ン膜層表面に保護膜を形成させることを特徴とする半導
体装置の製造方法が提供される。これによれば，熱処理
を行う前に，シリコン膜層表面に例えば１ｎｍ以上のＳ
ｉＯ2の膜又はＳｉ3Ｎ4の膜からなる保護膜を形成し，
非酸化性雰囲気中での熱処理時にシリコン膜層表面が露
出しないようにすることができる。このため，たとえそ
の後に凝集温度以上で熱処理を行っても，シリコン膜層
の熱凝集が起こることを防止できる。
コン膜層を形成した基板を非酸化性雰囲気中においてシ
リコン膜層の凝集温度以上で熱処理を行う前に，シリコ
ン膜層表面に保護膜を形成させることを特徴とする半導
体装置の製造方法が提供される。これによれば，熱処理
を行う前に，シリコン膜層表面に例えば１ｎｍ以上のＳ
ｉＯ2の膜又はＳｉ3Ｎ4の膜からなる保護膜を形成し，
非酸化性雰囲気中での熱処理時にシリコン膜層表面が露
出しないようにすることができる。このため，たとえそ
の後に凝集温度以上で熱処理を行っても，シリコン膜層
の熱凝集が起こることを防止できる。
【００１１】また，本発明の第３の観点によれば，シリ
コン膜層を形成した基板上にシリコン膜層を凝集させな
い非凝集領域とシリコン膜層を凝集させる凝集領域とを
予め設けておき，少なくとも非凝集領域に保護膜を形成
した後に，非酸化性雰囲気中においてシリコン膜層の凝
集温度以上で熱処理を行うことにより，非凝集領域と凝
集領域とにそれぞれ異なる半導体装置を同時に形成する
ことを特徴とする半導体装置の製造方法が提供される。
これによれば，シリコン膜層の熱凝集現象を同一チップ
内で選択的に起こさせることができるので，例えば熱凝
集を防止する必要のある薄膜電界効果トランジスタと熱
凝集によって形成する量子効果デバイスとを同一チップ
内に集積することができる。
コン膜層を形成した基板上にシリコン膜層を凝集させな
い非凝集領域とシリコン膜層を凝集させる凝集領域とを
予め設けておき，少なくとも非凝集領域に保護膜を形成
した後に，非酸化性雰囲気中においてシリコン膜層の凝
集温度以上で熱処理を行うことにより，非凝集領域と凝
集領域とにそれぞれ異なる半導体装置を同時に形成する
ことを特徴とする半導体装置の製造方法が提供される。
これによれば，シリコン膜層の熱凝集現象を同一チップ
内で選択的に起こさせることができるので，例えば熱凝
集を防止する必要のある薄膜電界効果トランジスタと熱
凝集によって形成する量子効果デバイスとを同一チップ
内に集積することができる。
【００１２】さらに，シリコン膜層の凝集温度はシリコ
ン膜の膜厚により異なるため，非凝集領域と凝集領域に
別々の半導体装置を同時に形成する場合には各領域のシ
リコン膜層の膜厚によって凝集温度を合わせる必要があ
るが，凝集領域に半導体装置を形成した後，非凝集領域
に別の半導体装置を形成することにより，各領域のシリ
コン膜層の膜厚によって凝集温度を合わせる手間を省く
ことができる。
ン膜の膜厚により異なるため，非凝集領域と凝集領域に
別々の半導体装置を同時に形成する場合には各領域のシ
リコン膜層の膜厚によって凝集温度を合わせる必要があ
るが，凝集領域に半導体装置を形成した後，非凝集領域
に別の半導体装置を形成することにより，各領域のシリ
コン膜層の膜厚によって凝集温度を合わせる手間を省く
ことができる。
【００１３】
【発明の実施の形態】以下，本発明の第１の実施の形態
を図１乃至図３を参照しながら説明する。ここでは，薄
膜電界効果トランジスタを製造する工程を例に挙げ，従
来との比較において説明する。
を図１乃至図３を参照しながら説明する。ここでは，薄
膜電界効果トランジスタを製造する工程を例に挙げ，従
来との比較において説明する。
【００１４】薄膜電界効果トランジスタ製造工程におい
ては，ＳＯＩ支持基板（シリコン基板）１０１ａ上に埋
込み酸化膜層（ＢＯＸ層）１０１ｂが形成されたＳＯＩ
基板１０１上に、フィールド酸化膜１０２を形成する。
このフィールド酸化膜１０２に形成したアクティブ領域
にＦＥＴを形成する。図１（ａ）は，ゲート電極１０５
ａ、１０５ｂ，サイドウオール１０７ａ、１０７ｂを形
成した後，イオン注入などによりシリコン膜層である高
濃度拡散層１０８ａ，１０８ｂを形成した状態である。
ては，ＳＯＩ支持基板（シリコン基板）１０１ａ上に埋
込み酸化膜層（ＢＯＸ層）１０１ｂが形成されたＳＯＩ
基板１０１上に、フィールド酸化膜１０２を形成する。
このフィールド酸化膜１０２に形成したアクティブ領域
にＦＥＴを形成する。図１（ａ）は，ゲート電極１０５
ａ、１０５ｂ，サイドウオール１０７ａ、１０７ｂを形
成した後，イオン注入などによりシリコン膜層である高
濃度拡散層１０８ａ，１０８ｂを形成した状態である。
【００１５】従来は，図１（ａ）の状態で，イオン注入
した不純物の活性化のために高温での熱処理を行ってい
た。従って，この熱処理においてＳＯＩ基板におけるシ
リコン膜層の凝集温度以上になると，図１（ｂ）に示す
ように高濃度拡散層１０８ａ，１０８ｂが次第に凝集
し，アクティブ領域１０３ａ，１０３ｂ内で埋込酸化膜
層(ＢＯＸ層)１０１ｂの表面が部分的に露出してしま
う。
した不純物の活性化のために高温での熱処理を行ってい
た。従って，この熱処理においてＳＯＩ基板におけるシ
リコン膜層の凝集温度以上になると，図１（ｂ）に示す
ように高濃度拡散層１０８ａ，１０８ｂが次第に凝集
し，アクティブ領域１０３ａ，１０３ｂ内で埋込酸化膜
層(ＢＯＸ層)１０１ｂの表面が部分的に露出してしま
う。
【００１６】この状態で，その後の処理，すなわち図１
（ｃ）に示すようにサリサイド法により高融点金属シリ
サイド１０９ａ、１０９ｂが形成され，図２に示すよう
に配線が行われると，以下のような不具合が生じる。例
えば図２（ａ）に示すようにコンタクト開口部以外をマ
スクして中間絶縁膜１１０を形成し，図２（ｂ）に示す
ようにドライエッチングによって異方性エッチングする
ことにより、拡散層及びゲート電極上にコンタクトホー
ル１１１ａ，１１１ｂを開口する際，埋込酸化膜層(Ｂ
ＯＸ層)１０１ｂが露出しているため，この埋込酸化膜
層(ＢＯＸ層)１０１ｂを貫通し，ＳＯＩ支持基板１０１
ａにまで欠損(穴)１１３が形成されるおそれがある。こ
のような熱凝集による欠損がＦＥＴの端部に形成される
とＦＥＴの電流駆動能力を劣化させるという問題があっ
た。
（ｃ）に示すようにサリサイド法により高融点金属シリ
サイド１０９ａ、１０９ｂが形成され，図２に示すよう
に配線が行われると，以下のような不具合が生じる。例
えば図２（ａ）に示すようにコンタクト開口部以外をマ
スクして中間絶縁膜１１０を形成し，図２（ｂ）に示す
ようにドライエッチングによって異方性エッチングする
ことにより、拡散層及びゲート電極上にコンタクトホー
ル１１１ａ，１１１ｂを開口する際，埋込酸化膜層(Ｂ
ＯＸ層)１０１ｂが露出しているため，この埋込酸化膜
層(ＢＯＸ層)１０１ｂを貫通し，ＳＯＩ支持基板１０１
ａにまで欠損(穴)１１３が形成されるおそれがある。こ
のような熱凝集による欠損がＦＥＴの端部に形成される
とＦＥＴの電流駆動能力を劣化させるという問題があっ
た。
【００１７】また，埋込酸化膜層(ＢＯＸ層)１０１ｂ及
びＳＯＩ支持基板１０１ａにまで欠損(穴)１１３が形成
されると，図２（ｃ）に示すようにコンタクトホール１
１１ａ，１１１ｂに金属を埋め込んで配線層１１２を形
成した際に，その金属が上記欠損(穴)１１３にまで入り
込み，シリコン膜層（ＳＯＩ層）１０８ａとシリコン基
板であるＳＯＩ支持基板１０１ａが電気的に短絡してし
まうという問題もあった。
びＳＯＩ支持基板１０１ａにまで欠損(穴)１１３が形成
されると，図２（ｃ）に示すようにコンタクトホール１
１１ａ，１１１ｂに金属を埋め込んで配線層１１２を形
成した際に，その金属が上記欠損(穴)１１３にまで入り
込み，シリコン膜層（ＳＯＩ層）１０８ａとシリコン基
板であるＳＯＩ支持基板１０１ａが電気的に短絡してし
まうという問題もあった。
【００１８】従って，このような熱凝集による問題を解
決するためには，上記熱処理をシリコン膜層の凝集が起
らない温度で行えばよいものと考えられる。そのために
は，先ず，シリコン膜層の凝集が起こり始める温度(以
下，凝集温度)を把握する必要がある。そこで，熱処理
温度とＳＯＩ膜厚を変えて凝集の有無を評価を行った。
図３は，水素雰囲気中２６６Ｐａの減圧下で熱処理を５
分間行った場合の実験結果を示す。横軸にはＳＯＩ膜厚
（ｎｍ）をとり，縦軸には温度（℃）をとっている。シ
リコン膜層が凝集した場合は白三角でプロットし，シリ
コン膜層が凝集しなかった場合は白丸でプロットした。
決するためには，上記熱処理をシリコン膜層の凝集が起
らない温度で行えばよいものと考えられる。そのために
は，先ず，シリコン膜層の凝集が起こり始める温度(以
下，凝集温度)を把握する必要がある。そこで，熱処理
温度とＳＯＩ膜厚を変えて凝集の有無を評価を行った。
図３は，水素雰囲気中２６６Ｐａの減圧下で熱処理を５
分間行った場合の実験結果を示す。横軸にはＳＯＩ膜厚
（ｎｍ）をとり，縦軸には温度（℃）をとっている。シ
リコン膜層が凝集した場合は白三角でプロットし，シリ
コン膜層が凝集しなかった場合は白丸でプロットした。
【００１９】ここで，シリコン膜層が凝集しなかった場
合は白丸を直線で結ぶと，Ｔ＝１０ｔ＋５３０の直線が
引ける。すなわち，凝集温度Ｔは，実験的にはＳＯＩ膜
厚ｔの関数として表されるので，ＳＯＩ膜厚ｔによって
変化することがわかる。例えばＳＯＩ膜厚ｔ＝３０ｎｍ
の場合にはシリコン膜層は８３０℃以上で凝集するの
で，この場合におけるシリコン膜層の凝集温度は８３０
℃となる。また，ＳＯＩ膜厚ｔ＝１０ｎｍの場合にはシ
リコン膜層は６３０℃以上で凝集するので，この場合に
おけるシリコン膜層の凝集温度は６３０℃となる。
合は白丸を直線で結ぶと，Ｔ＝１０ｔ＋５３０の直線が
引ける。すなわち，凝集温度Ｔは，実験的にはＳＯＩ膜
厚ｔの関数として表されるので，ＳＯＩ膜厚ｔによって
変化することがわかる。例えばＳＯＩ膜厚ｔ＝３０ｎｍ
の場合にはシリコン膜層は８３０℃以上で凝集するの
で，この場合におけるシリコン膜層の凝集温度は８３０
℃となる。また，ＳＯＩ膜厚ｔ＝１０ｎｍの場合にはシ
リコン膜層は６３０℃以上で凝集するので，この場合に
おけるシリコン膜層の凝集温度は６３０℃となる。
【００２０】そこで，第１の実施の形態においては，薄
膜電界効果トランジスタを製作する工程において，非酸
化性雰囲気中における熱処理を行う際，従来のように９
００℃以上の高温で行わず，上述した凝集温度未満で熱
処理を行う。これにより，シリコン膜層の凝集を防止す
ることができる。具体的には，例えばシリコン膜層であ
る高濃度拡散層１０８ａ，１０８ｂの凝集を防止できる
ので，例えばアクティブ領域１０３ａ，１０３ｂ内で埋
込酸化膜層(ＢＯＸ層)１０１ｂの表面が露出することを
防止できる。
膜電界効果トランジスタを製作する工程において，非酸
化性雰囲気中における熱処理を行う際，従来のように９
００℃以上の高温で行わず，上述した凝集温度未満で熱
処理を行う。これにより，シリコン膜層の凝集を防止す
ることができる。具体的には，例えばシリコン膜層であ
る高濃度拡散層１０８ａ，１０８ｂの凝集を防止できる
ので，例えばアクティブ領域１０３ａ，１０３ｂ内で埋
込酸化膜層(ＢＯＸ層)１０１ｂの表面が露出することを
防止できる。
【００２１】従って，上記熱処理終了後に，サリサイド
法により高融点金属シリサイドを形成し，ＣＶＤ法によ
り中間絶縁膜を形成し，ホトリソグラフィー技術によっ
てコンタクト開口部以外をマスクして中間絶縁膜を異方
性エッチングすることにより，拡散層及びゲート電極上
にコンタクトホールを開口しても，埋込酸化膜層(ＢＯ
Ｘ層)が露出していないため，従来の図２（ｂ）に示す
ような埋込酸化膜層(ＢＯＸ層)及びＳＯＩ支持基板の欠
損(穴)が形成される不具合を防止できる。よって，従来
の図２（ｃ）に示すようなシリコン膜層（ＳＯＩ層）と
シリコン基板であるＳＯＩ支持基板が電気的に短絡する
ことを防止できる。
法により高融点金属シリサイドを形成し，ＣＶＤ法によ
り中間絶縁膜を形成し，ホトリソグラフィー技術によっ
てコンタクト開口部以外をマスクして中間絶縁膜を異方
性エッチングすることにより，拡散層及びゲート電極上
にコンタクトホールを開口しても，埋込酸化膜層(ＢＯ
Ｘ層)が露出していないため，従来の図２（ｂ）に示す
ような埋込酸化膜層(ＢＯＸ層)及びＳＯＩ支持基板の欠
損(穴)が形成される不具合を防止できる。よって，従来
の図２（ｃ）に示すようなシリコン膜層（ＳＯＩ層）と
シリコン基板であるＳＯＩ支持基板が電気的に短絡する
ことを防止できる。
【００２２】このように，第１の実施の形態において
は，薄膜電界効果トランジスタを製作する工程におい
て，非酸化性雰囲気中における熱処理を行う際，凝集温
度未満で熱処理を行うことにより，シリコン膜層（ＳＯ
Ｉ層）表面が露出した状態での熱処理温度を凝集温度未
満にすることができるので，極めて薄いシリコン膜層
（ＳＯＩ層）の熱凝集が加熱処理時間内に起こることを
防止できる。このため，ＦＥＴの端部や拡散層内にシリ
コン欠損のないＦＥＴの量産が可能になる。
は，薄膜電界効果トランジスタを製作する工程におい
て，非酸化性雰囲気中における熱処理を行う際，凝集温
度未満で熱処理を行うことにより，シリコン膜層（ＳＯ
Ｉ層）表面が露出した状態での熱処理温度を凝集温度未
満にすることができるので，極めて薄いシリコン膜層
（ＳＯＩ層）の熱凝集が加熱処理時間内に起こることを
防止できる。このため，ＦＥＴの端部や拡散層内にシリ
コン欠損のないＦＥＴの量産が可能になる。
【００２３】次に，本発明の第２の実施の形態を図４乃
至図５を参照しながら説明する。第１の実施の形態で
は，熱処理の工程において凝集温度未満で熱処理を行う
ことによりシリコン膜層の凝集を防止するようにした
が，第２の実施の形態では熱処理の工程において非酸化
性雰囲気中で凝集温度以上の熱処理を行う場合であって
も，シリコン膜層の凝集を防止できる半導体装置の製造
方法を説明する。
至図５を参照しながら説明する。第１の実施の形態で
は，熱処理の工程において凝集温度未満で熱処理を行う
ことによりシリコン膜層の凝集を防止するようにした
が，第２の実施の形態では熱処理の工程において非酸化
性雰囲気中で凝集温度以上の熱処理を行う場合であって
も，シリコン膜層の凝集を防止できる半導体装置の製造
方法を説明する。
【００２４】ここでは，ＳＯＩ基板上に形成する完全空
乏型の薄膜電界効果トランジスタ（完全空乏型のＳＯＩ
−ＦＥＴ）の製造方法を説明する。図４（ａ）に示すよ
うに，ＳＯＩ支持基板（シリコン基板）１１ａ上に埋込
み酸化膜層（ＢＯＸ層）１１ｂが形成されたＳＯＩ基板
１１上に，例えばＬＯＣＯＳ法などを用いてフィールド
酸化膜１２を形成し素子分離酸化膜で囲まれたアクティ
ブ領域（ＦＥＴが形成される領域）１３ａ，１３ｂを形
成する。続いて，通常のＣＭＯＳ工程に従って，このア
クティブ領域１３ａ，１３ｂに形成するＦＥＴのしきい
値制御のために，Ｎ型，Ｐ型の不純物をイオン注入（ボ
ロン（Ｂ）イオン注入，リン（Ｐ）イオン注入）により
選択的に行い，熱処理によって活性化しておく。
乏型の薄膜電界効果トランジスタ（完全空乏型のＳＯＩ
−ＦＥＴ）の製造方法を説明する。図４（ａ）に示すよ
うに，ＳＯＩ支持基板（シリコン基板）１１ａ上に埋込
み酸化膜層（ＢＯＸ層）１１ｂが形成されたＳＯＩ基板
１１上に，例えばＬＯＣＯＳ法などを用いてフィールド
酸化膜１２を形成し素子分離酸化膜で囲まれたアクティ
ブ領域（ＦＥＴが形成される領域）１３ａ，１３ｂを形
成する。続いて，通常のＣＭＯＳ工程に従って，このア
クティブ領域１３ａ，１３ｂに形成するＦＥＴのしきい
値制御のために，Ｎ型，Ｐ型の不純物をイオン注入（ボ
ロン（Ｂ）イオン注入，リン（Ｐ）イオン注入）により
選択的に行い，熱処理によって活性化しておく。
【００２５】次いで，図４（ｂ）に示すように，電気炉
などでゲート酸化膜１４を形成し，ＣＶＤ装置などによ
り後述するゲート電極１５ａ，１５ｂとなる多結晶シリ
コン１６を形成する。さらに，図４（ｃ）に示すように
単一ドレイン構造のＦＥＴを形成する場合には，ホトリ
ソグラフィー技術によりゲート電極１５ａ，１５ｂを形
成する領域上をマスクし，多結晶シリコン１６をドライ
エッチング（ＲＩＥ：反応性イオンエッチング）によっ
て異方性エッチングすることによりゲート電極１５ａ，
１５ｂを形成する。
などでゲート酸化膜１４を形成し，ＣＶＤ装置などによ
り後述するゲート電極１５ａ，１５ｂとなる多結晶シリ
コン１６を形成する。さらに，図４（ｃ）に示すように
単一ドレイン構造のＦＥＴを形成する場合には，ホトリ
ソグラフィー技術によりゲート電極１５ａ，１５ｂを形
成する領域上をマスクし，多結晶シリコン１６をドライ
エッチング（ＲＩＥ：反応性イオンエッチング）によっ
て異方性エッチングすることによりゲート電極１５ａ，
１５ｂを形成する。
【００２６】引き続いて，Ｓi０2薄膜やＳi3Ｎ4薄膜を
ＣＶＤ法により堆積させ，異方性エッチングにより，サ
イドウオール１７ａ，１７ｂを形成する。続いて図４
（ｄ）に示すように，Ｐ型ＦＥＴを形成する領域のゲー
ト電極１５ｂをレジストによりマスクした状態で，Ｎ型
ＦＥＴを形成する領域のソース/ドレイン領域へＡ6イオ
ン注入を行うことにより，例えばシリコン膜層である高
濃度拡散層１８ａを形成し，マスクしたレジストを除去
する。同様にして，図４（ｅ）に示すようにＮ型ＦＥＴ
を形成する領域のゲート電極１５ａをレジストによりマ
スクした状態で，Ｐ型ＦＥＴを形成する領域のソース/
ドレイン領域へＢＦ2イオン注入を行うことにより，例
えばシリコン膜層である高濃度拡散層１８ｂを形成し，
マスクしたレジストを除去する。
ＣＶＤ法により堆積させ，異方性エッチングにより，サ
イドウオール１７ａ，１７ｂを形成する。続いて図４
（ｄ）に示すように，Ｐ型ＦＥＴを形成する領域のゲー
ト電極１５ｂをレジストによりマスクした状態で，Ｎ型
ＦＥＴを形成する領域のソース/ドレイン領域へＡ6イオ
ン注入を行うことにより，例えばシリコン膜層である高
濃度拡散層１８ａを形成し，マスクしたレジストを除去
する。同様にして，図４（ｅ）に示すようにＮ型ＦＥＴ
を形成する領域のゲート電極１５ａをレジストによりマ
スクした状態で，Ｐ型ＦＥＴを形成する領域のソース/
ドレイン領域へＢＦ2イオン注入を行うことにより，例
えばシリコン膜層である高濃度拡散層１８ｂを形成し，
マスクしたレジストを除去する。
【００２７】ここで，従来はイオン注入した不純物の活
性化するため，熱処理を電気炉やＲＴＡ（Rapid Therma
l Anneal）によりＮ2などの非酸化性雰囲気中で９００
℃以上で熱処理を行っていた。ところが，このまま高温
で熱処理を行うと，例えばシリコン膜層である高濃度拡
散層１８ａ，１８ｂの表面が露出した状態で熱処理が行
われるため，上記高濃度拡散層１８ａ，１８ｂが凝集し
てしまう。
性化するため，熱処理を電気炉やＲＴＡ（Rapid Therma
l Anneal）によりＮ2などの非酸化性雰囲気中で９００
℃以上で熱処理を行っていた。ところが，このまま高温
で熱処理を行うと，例えばシリコン膜層である高濃度拡
散層１８ａ，１８ｂの表面が露出した状態で熱処理が行
われるため，上記高濃度拡散層１８ａ，１８ｂが凝集し
てしまう。
【００２８】この点，一般にイオン注入した不純物の活
性化のために行う熱処理工程において，非酸化性雰囲気
中での高温熱処理時には，通常，シリコン膜層（ＳＯＩ
層）表面は洗浄工程で形成された１ｎｍよりも薄い化学
酸化膜などが付いた状態で処理されるため，シリコン膜
層（ＳＯＩ層）表面が露出した状態で熱処理されること
はないとも考えられる。
性化のために行う熱処理工程において，非酸化性雰囲気
中での高温熱処理時には，通常，シリコン膜層（ＳＯＩ
層）表面は洗浄工程で形成された１ｎｍよりも薄い化学
酸化膜などが付いた状態で処理されるため，シリコン膜
層（ＳＯＩ層）表面が露出した状態で熱処理されること
はないとも考えられる。
【００２９】しかし，JAPANESE.JOURNAL.OF.APPLIED.PH
YSICS(VOL.29,1004(1990))によるように，洗浄工程で形
成される化学酸化膜は８００℃以上でＳiにより還元さ
れ，ＳiＯとして昇華し，超高真空中で清浄なシリコン
膜層表面が露出してしまう。このため，上述した欠損な
どの不具合が生じる。
YSICS(VOL.29,1004(1990))によるように，洗浄工程で形
成される化学酸化膜は８００℃以上でＳiにより還元さ
れ，ＳiＯとして昇華し，超高真空中で清浄なシリコン
膜層表面が露出してしまう。このため，上述した欠損な
どの不具合が生じる。
【００３０】そこで，第２の実施の形態では，この熱処
理を行うのに先立って，図５（ａ）に示すようにＣＶＤ
法により保護膜３０として例えばＳｉＯ2の膜又はＳｉ3
Ｎ4の膜を１ｎｍ以上の膜厚まで堆積する。そして，こ
の状態で，ＲＴＡ法によりＮ2雰囲気中で１０００℃の
熱処理を行い，イオン注入した不純物の活性化を行う。
これにより，例えばシリコン膜層である高濃度拡散層１
８ａ，１８ｂの表面は保護膜３０により被覆された状態
で高温の熱処理が行われるため，例えばシリコン膜層で
ある高濃度拡散層１８ａ，１８ｂが凝集することはな
い。このため，例えばアクティブ領域１３ａ，１３ｂ内
で埋込酸化膜層(ＢＯＸ層)１１ｂの表面が露出すること
もない。
理を行うのに先立って，図５（ａ）に示すようにＣＶＤ
法により保護膜３０として例えばＳｉＯ2の膜又はＳｉ3
Ｎ4の膜を１ｎｍ以上の膜厚まで堆積する。そして，こ
の状態で，ＲＴＡ法によりＮ2雰囲気中で１０００℃の
熱処理を行い，イオン注入した不純物の活性化を行う。
これにより，例えばシリコン膜層である高濃度拡散層１
８ａ，１８ｂの表面は保護膜３０により被覆された状態
で高温の熱処理が行われるため，例えばシリコン膜層で
ある高濃度拡散層１８ａ，１８ｂが凝集することはな
い。このため，例えばアクティブ領域１３ａ，１３ｂ内
で埋込酸化膜層(ＢＯＸ層)１１ｂの表面が露出すること
もない。
【００３１】その後，上記保護膜３０を除去してから，
図５（ｂ）に示すようにサリサイド法により高融点金属
シリサイド１９ａ，１９ｂを形成し，ＣＶＤ法により中
間絶縁膜２０を形成する。そして，ホトリソグラフィー
技術によってコンタクト開口部以外をマスクして中間絶
縁膜２０をドライエッチング（ＲＩＥ：反応性イオンエ
ッチング）によって異方性エッチングすることにより，
拡散層及びゲート電極上にコンタクトホール２１ａ，２
１ｂを開口する。そして，コンタクトホール２１ａ，２
１ｂにＷ（タングステン）などの金属を埋め込んだ後，
配線層２２を形成する。これにより図５（ｃ）に示すよ
うな完全空乏型のＳＯＩ−ＦＥＴが形成される。
図５（ｂ）に示すようにサリサイド法により高融点金属
シリサイド１９ａ，１９ｂを形成し，ＣＶＤ法により中
間絶縁膜２０を形成する。そして，ホトリソグラフィー
技術によってコンタクト開口部以外をマスクして中間絶
縁膜２０をドライエッチング（ＲＩＥ：反応性イオンエ
ッチング）によって異方性エッチングすることにより，
拡散層及びゲート電極上にコンタクトホール２１ａ，２
１ｂを開口する。そして，コンタクトホール２１ａ，２
１ｂにＷ（タングステン）などの金属を埋め込んだ後，
配線層２２を形成する。これにより図５（ｃ）に示すよ
うな完全空乏型のＳＯＩ−ＦＥＴが形成される。
【００３２】このように，第２の実施の形態において
は，薄膜電界効果トランジスタを製作する工程におい
て，非酸化性雰囲気中における熱処理を行う前に，シリ
コン膜層表面に保護膜３０を形成し，非酸化性雰囲気中
での熱処理時にシリコン膜層表面が露出しないようにし
てあるため，たとえその後に凝集温度以上で熱処理を行
っても，シリコン膜層の熱凝集が起こらない。このた
め，埋込酸化膜層(ＢＯＸ層)が露出することもないた
め，この状態で拡散層及びゲート電極上にコンタクトホ
ールを開口しても，埋込酸化膜層(ＢＯＸ層)及びＳＯＩ
支持基板の欠損(穴)が形成されることはない。よって，
シリコン膜層（ＳＯＩ層）とシリコン基板であるＳＯＩ
支持基板が電気的に短絡することを防止できる。
は，薄膜電界効果トランジスタを製作する工程におい
て，非酸化性雰囲気中における熱処理を行う前に，シリ
コン膜層表面に保護膜３０を形成し，非酸化性雰囲気中
での熱処理時にシリコン膜層表面が露出しないようにし
てあるため，たとえその後に凝集温度以上で熱処理を行
っても，シリコン膜層の熱凝集が起こらない。このた
め，埋込酸化膜層(ＢＯＸ層)が露出することもないた
め，この状態で拡散層及びゲート電極上にコンタクトホ
ールを開口しても，埋込酸化膜層(ＢＯＸ層)及びＳＯＩ
支持基板の欠損(穴)が形成されることはない。よって，
シリコン膜層（ＳＯＩ層）とシリコン基板であるＳＯＩ
支持基板が電気的に短絡することを防止できる。
【００３３】第２の実施の形態によれば，図５（ｃ）に
示すようなＦＥＴの端部や拡散層内にシリコン欠損のな
いＦＥＴの量産が可能になることに加えて，イオン注入
残留結晶欠陥を回復させるために十分な温度の熱処理を
行うことが可能となる。これにより，接合リークのより
少ないＦＥＴなどの半導体装置の形成が可能となる。
示すようなＦＥＴの端部や拡散層内にシリコン欠損のな
いＦＥＴの量産が可能になることに加えて，イオン注入
残留結晶欠陥を回復させるために十分な温度の熱処理を
行うことが可能となる。これにより，接合リークのより
少ないＦＥＴなどの半導体装置の形成が可能となる。
【００３４】なお，本実施の形態において保護膜３０を
形成するのは，非酸化性雰囲気中における熱処理の工程
を行う前であってもよく，また熱処理工程中の初期段
階，すなわち昇温過程であって未だ凝集温度に至ってな
い段階であってもよい。後者の場合，熱処理工程中の初
期段階において徴量の酸素を導入することによってシリ
コン膜層表面に保護膜３０としての熱酸化膜を１ｍｍ以
上の厚みをもって形成させてもよい。これにより，熱処
理工程内で保護膜３０の形成も行ってしまうので，工程
が簡略される。また，例えばシリコン膜層である高濃度
拡散層１８ａ，１８ｂの表面に酸化膜が形成されると同
時にゲート電極１５ａ，１５ｂを構成する多結晶シリコ
ン膜層表面にも酸化膜が形成されるがその膜厚を薄くす
ることができ，サリサイド工程に先立って行う保護膜
（酸化膜）３０の除去時間を短く設定することができ，
全体の製造工程にかかる時間を短くすることができる。
形成するのは，非酸化性雰囲気中における熱処理の工程
を行う前であってもよく，また熱処理工程中の初期段
階，すなわち昇温過程であって未だ凝集温度に至ってな
い段階であってもよい。後者の場合，熱処理工程中の初
期段階において徴量の酸素を導入することによってシリ
コン膜層表面に保護膜３０としての熱酸化膜を１ｍｍ以
上の厚みをもって形成させてもよい。これにより，熱処
理工程内で保護膜３０の形成も行ってしまうので，工程
が簡略される。また，例えばシリコン膜層である高濃度
拡散層１８ａ，１８ｂの表面に酸化膜が形成されると同
時にゲート電極１５ａ，１５ｂを構成する多結晶シリコ
ン膜層表面にも酸化膜が形成されるがその膜厚を薄くす
ることができ，サリサイド工程に先立って行う保護膜
（酸化膜）３０の除去時間を短く設定することができ，
全体の製造工程にかかる時間を短くすることができる。
【００３５】次に，本発明の第３の実施の形態を図６を
参照しながら説明する。第２の実施の形態では，ＳＯＩ
基板上にシリコン膜層を凝集させないようにする必要の
ある薄膜電界効果トランジスタを形成する場合について
説明したが，第３の実施の形態においては同じＳＯＩ基
板上に，シリコン膜層を凝集させないようにする必要の
ある半導体装置の他に，別の半導体装置としてシリコン
膜層を凝集させて形成する量子効果デバイスを形成す
る。
参照しながら説明する。第２の実施の形態では，ＳＯＩ
基板上にシリコン膜層を凝集させないようにする必要の
ある薄膜電界効果トランジスタを形成する場合について
説明したが，第３の実施の形態においては同じＳＯＩ基
板上に，シリコン膜層を凝集させないようにする必要の
ある半導体装置の他に，別の半導体装置としてシリコン
膜層を凝集させて形成する量子効果デバイスを形成す
る。
【００３６】ここでは，同じＳＯＩ基板上に，薄膜電界
効果トランジスタと単電子メモリとを同時に形成する製
造方法を説明する。図６（ａ）に示すようにＳＯＩ基板
５１は，ＳＯＩ支持基板（シリコン基板）５１ａ上に埋
込み酸化膜層（ＢＯＸ層）５１ｂを形成してなる。この
ＳＯＩ基板５１上に，各処理工程を行うのに先立って，
先ずシリコン膜層を凝集させない領域（非凝集領域）と
凝集させる領域（凝集領域）を決めておく。第３の実施
の形態では例えば図６（ａ）において中央から左側を非
凝集領域Ａとし，中央から右側を凝集領域Ｂとする。こ
の非凝集領域Ａには薄膜電界効果トランジスタを形成
し，凝集領域Ｂには単電子メモリを形成する。
効果トランジスタと単電子メモリとを同時に形成する製
造方法を説明する。図６（ａ）に示すようにＳＯＩ基板
５１は，ＳＯＩ支持基板（シリコン基板）５１ａ上に埋
込み酸化膜層（ＢＯＸ層）５１ｂを形成してなる。この
ＳＯＩ基板５１上に，各処理工程を行うのに先立って，
先ずシリコン膜層を凝集させない領域（非凝集領域）と
凝集させる領域（凝集領域）を決めておく。第３の実施
の形態では例えば図６（ａ）において中央から左側を非
凝集領域Ａとし，中央から右側を凝集領域Ｂとする。こ
の非凝集領域Ａには薄膜電界効果トランジスタを形成
し，凝集領域Ｂには単電子メモリを形成する。
【００３７】このようなＳＯＩ基板５１上に，例えばＬ
ＯＣＯＳ法などを用いてフィールド酸化膜５２を形成し
素子分離酸化膜で囲まれたアクティブ領域５３ａ，５３
ｂを形成する。続いて，通常のＣＭＯＳ工程に従って，
このアクティブ領域５３ａに形成するＦＥＴのしきい値
制御のために，Ｎ型又はＰ型の不純物をイオン注入（ボ
ロン（Ｂ）イオン注入又はリン（Ｐ）イオン注入）によ
り行い，熱処理によって活性化しておく。
ＯＣＯＳ法などを用いてフィールド酸化膜５２を形成し
素子分離酸化膜で囲まれたアクティブ領域５３ａ，５３
ｂを形成する。続いて，通常のＣＭＯＳ工程に従って，
このアクティブ領域５３ａに形成するＦＥＴのしきい値
制御のために，Ｎ型又はＰ型の不純物をイオン注入（ボ
ロン（Ｂ）イオン注入又はリン（Ｐ）イオン注入）によ
り行い，熱処理によって活性化しておく。
【００３８】次いで，電気炉などでゲート酸化膜を形成
し，ＣＶＤ装置などにより後述するゲート電極５５とな
る多結晶シリコンを形成する。さらに，単一ドレイン構
造のＦＥＴを形成する場合には，ホトリソグラフィー技
術によりゲート電極５５を形成する領域上をマスクし，
多結晶シリコンをドライエッチング（ＲＩＥ：反応性イ
オンエッチング）によって異方性エッチングすることに
よりゲート電極５５を形成する。引き続いて，Ｓi０2薄
膜やＳi3Ｎ4薄膜をＣＶＤ法により堆積させ，異方性エ
ッチングにより，サイドウオール５７を形成する。
し，ＣＶＤ装置などにより後述するゲート電極５５とな
る多結晶シリコンを形成する。さらに，単一ドレイン構
造のＦＥＴを形成する場合には，ホトリソグラフィー技
術によりゲート電極５５を形成する領域上をマスクし，
多結晶シリコンをドライエッチング（ＲＩＥ：反応性イ
オンエッチング）によって異方性エッチングすることに
よりゲート電極５５を形成する。引き続いて，Ｓi０2薄
膜やＳi3Ｎ4薄膜をＣＶＤ法により堆積させ，異方性エ
ッチングにより，サイドウオール５７を形成する。
【００３９】続いて図６（ｂ）に示すように凝集領域Ｂ
をレジストによりマスクした状態で，ＦＥＴを形成する
領域のソース/ドレイン領域へ拡散層形成イオンの注入
を行うことにより，例えばシリコン膜層である高濃度拡
散層５８を形成し，マスクしたレジストを除去する。
をレジストによりマスクした状態で，ＦＥＴを形成する
領域のソース/ドレイン領域へ拡散層形成イオンの注入
を行うことにより，例えばシリコン膜層である高濃度拡
散層５８を形成し，マスクしたレジストを除去する。
【００４０】次に，熱処理を行うのに先立ってＣＶＤ法
により全体に例えばＳｉＯ2の膜又はＳｉ3Ｎ4の膜を１
ｎｍ以上の膜厚まで堆積する。そして，薄膜電界効果ト
ランジスタを形成する領域（非凝集領域Ａ）及びシリコ
ンの量子ドット７２を形成する領域以外の領域のＳｉＯ
2の膜又はＳｉ3Ｎ4の膜を除去する。これにより，図６
（ｃ）に示すように非凝集領域Ａには保護膜７０が形成
され，凝集領域Ｂには微細なシリコン島からなる量子ド
ット７２を形成するための膜７１が形成される。すなわ
ち，凝集領域ＢではＳｉＯ2の膜又はＳｉ3Ｎ4の膜が形
成された領域の下にシリコン膜層が凝集する性質を利用
する。
により全体に例えばＳｉＯ2の膜又はＳｉ3Ｎ4の膜を１
ｎｍ以上の膜厚まで堆積する。そして，薄膜電界効果ト
ランジスタを形成する領域（非凝集領域Ａ）及びシリコ
ンの量子ドット７２を形成する領域以外の領域のＳｉＯ
2の膜又はＳｉ3Ｎ4の膜を除去する。これにより，図６
（ｃ）に示すように非凝集領域Ａには保護膜７０が形成
され，凝集領域Ｂには微細なシリコン島からなる量子ド
ット７２を形成するための膜７１が形成される。すなわ
ち，凝集領域ＢではＳｉＯ2の膜又はＳｉ3Ｎ4の膜が形
成された領域の下にシリコン膜層が凝集する性質を利用
する。
【００４１】そして，この状態で，ＲＴＡ法によりＮ2
雰囲気中で８００℃以上の熱処理を行い，イオン注入し
た不純物の活性化を行う。これにより，薄膜電界効果ト
ランジスタを形成する非凝集領域Ａでは例えばシリコン
膜層である高濃度拡散層５８の表面は保護膜７０により
被覆された状態で高温の熱処理が行われるため，図６
（ｄ）に示すように例えばシリコン膜層である高濃度拡
散層５８が凝集することはない。このため，例えばアク
ティブ領域５３ａ内で埋込酸化膜層(ＢＯＸ層)５１ｂの
表面が露出することもない。
雰囲気中で８００℃以上の熱処理を行い，イオン注入し
た不純物の活性化を行う。これにより，薄膜電界効果ト
ランジスタを形成する非凝集領域Ａでは例えばシリコン
膜層である高濃度拡散層５８の表面は保護膜７０により
被覆された状態で高温の熱処理が行われるため，図６
（ｄ）に示すように例えばシリコン膜層である高濃度拡
散層５８が凝集することはない。このため，例えばアク
ティブ領域５３ａ内で埋込酸化膜層(ＢＯＸ層)５１ｂの
表面が露出することもない。
【００４２】また，このように非凝集領域ＡでＦＥＴの
ソース/ドレイン領域にイオン注入した不純物の活性化
が行われると同時に，図６（ｄ）に示すように量子効果
デバイスを形成する凝集領域Ｂでは熱凝集が起こり，膜
７１を形成した量子ドット領域のみに選択的に微細なシ
リコン島からなる量子ドット７２が形成される。
ソース/ドレイン領域にイオン注入した不純物の活性化
が行われると同時に，図６（ｄ）に示すように量子効果
デバイスを形成する凝集領域Ｂでは熱凝集が起こり，膜
７１を形成した量子ドット領域のみに選択的に微細なシ
リコン島からなる量子ドット７２が形成される。
【００４３】上記熱処理終了後，保護膜７０及び膜７１
を除去して，図６（ｅ）に示すようにサリサイド法によ
り高融点金属シリサイド５９を形成する。その後，図示
はしないが，薄膜電界効果トランジスタを形成する非凝
集領域Ａでは，ＣＶＤ法により中間絶縁膜を形成し，ホ
トリソグラフィー技術によってコンタクト開口部以外を
マスクして中間絶縁膜をドライエッチング（ＲＩＥ：反
応性イオンエッチング）によって異方性エッチングする
ことにより，拡散層及びゲート電極上にコンタクトホー
ルを開口してＷ（タングステン）などの金属を埋め込ん
だ後，配線層を形成する。これにより，薄膜電界効果ト
ランジスタを形成する非凝集領域Ａには，完全空乏型の
ＳＯＩ−ＦＥＴが形成される。
を除去して，図６（ｅ）に示すようにサリサイド法によ
り高融点金属シリサイド５９を形成する。その後，図示
はしないが，薄膜電界効果トランジスタを形成する非凝
集領域Ａでは，ＣＶＤ法により中間絶縁膜を形成し，ホ
トリソグラフィー技術によってコンタクト開口部以外を
マスクして中間絶縁膜をドライエッチング（ＲＩＥ：反
応性イオンエッチング）によって異方性エッチングする
ことにより，拡散層及びゲート電極上にコンタクトホー
ルを開口してＷ（タングステン）などの金属を埋め込ん
だ後，配線層を形成する。これにより，薄膜電界効果ト
ランジスタを形成する非凝集領域Ａには，完全空乏型の
ＳＯＩ−ＦＥＴが形成される。
【００４４】このように，第３の実施の形態において
は，ＳＯＩ基板５１上に予め薄膜電界効果トランジスタ
を形成する非凝集領域Ａと量子効果デバイスを形成する
凝集領域Ｂとを決めておき（パターンニングしてお
き），熱処理を行う前に少なくとも非凝集領域Ａに保護
膜を形成し，その後にシリコン膜層の凝集温度以上の熱
処理を行うようにしたため，シリコン膜層の熱凝集現象
を同一チップ内で選択的に起こさせることができる。
は，ＳＯＩ基板５１上に予め薄膜電界効果トランジスタ
を形成する非凝集領域Ａと量子効果デバイスを形成する
凝集領域Ｂとを決めておき（パターンニングしてお
き），熱処理を行う前に少なくとも非凝集領域Ａに保護
膜を形成し，その後にシリコン膜層の凝集温度以上の熱
処理を行うようにしたため，シリコン膜層の熱凝集現象
を同一チップ内で選択的に起こさせることができる。
【００４５】すなわち，非凝集領域Ａにおいてはシリコ
ン膜層の凝集を防止することができ，上記第１の実施の
形態と同様の効果を奏することができる。また，凝集領
域Ｂでは保護膜が形成された領域の下にシリコン膜層が
凝集して微細なシリコン島からなる量子ドット７２を形
成することができるので，量子効果デバイスと薄膜電界
効果トランジスタを同一チップ内に集積することができ
る。
ン膜層の凝集を防止することができ，上記第１の実施の
形態と同様の効果を奏することができる。また，凝集領
域Ｂでは保護膜が形成された領域の下にシリコン膜層が
凝集して微細なシリコン島からなる量子ドット７２を形
成することができるので，量子効果デバイスと薄膜電界
効果トランジスタを同一チップ内に集積することができ
る。
【００４６】しかも，熱凝集から保護するためでなく，
熱凝集させて量子ドット７２を形成させるために形成す
る膜（ＳｉＯ2の膜又はＳｉ3Ｎ4の膜）を保護膜７０と
同様の膜質にするとともに，これらの膜７０，７１を同
時に形成するため，薄膜電界効果トランジスタを形成す
る領域と量子効果デバイスとを同時に形成することがで
きる。
熱凝集させて量子ドット７２を形成させるために形成す
る膜（ＳｉＯ2の膜又はＳｉ3Ｎ4の膜）を保護膜７０と
同様の膜質にするとともに，これらの膜７０，７１を同
時に形成するため，薄膜電界効果トランジスタを形成す
る領域と量子効果デバイスとを同時に形成することがで
きる。
【００４７】また，第３の実施の形態では，薄膜電界効
果トランジスタと量子効果デバイスとを同時に形成する
場合について説明したが，必ずしもこれに限定されるも
のではなく，凝集領域に例えば量子効果デバイスのよう
な半導体装置を形成した後，非凝集領域に例えば薄膜電
界効果トランジスタのような別の半導体装置を形成する
ようにしてもよい。シリコン膜層の凝集温度はシリコン
膜の膜厚により異なるため，非凝集領域と凝集領域に別
々の半導体装置を同時に形成する場合には各領域のシリ
コン膜層の膜厚によって凝集温度を合わせる必要がある
が，このように凝集領域に半導体装置を形成した後，非
凝集領域に別の半導体装置を形成することにより，各領
域のシリコン膜層の膜厚によって凝集温度を合わせる手
間を省くことができる。各領域において異なる膜厚のシ
リコン膜層を形成する場合には特に本発明を適用する効
果が大きい。また，例えば量子効果デバイスと薄膜電界
効果トランジスタという異なるデバイスの製造工程にお
ける温度設定が容易になり，製造工程における自由度も
増加する。
果トランジスタと量子効果デバイスとを同時に形成する
場合について説明したが，必ずしもこれに限定されるも
のではなく，凝集領域に例えば量子効果デバイスのよう
な半導体装置を形成した後，非凝集領域に例えば薄膜電
界効果トランジスタのような別の半導体装置を形成する
ようにしてもよい。シリコン膜層の凝集温度はシリコン
膜の膜厚により異なるため，非凝集領域と凝集領域に別
々の半導体装置を同時に形成する場合には各領域のシリ
コン膜層の膜厚によって凝集温度を合わせる必要がある
が，このように凝集領域に半導体装置を形成した後，非
凝集領域に別の半導体装置を形成することにより，各領
域のシリコン膜層の膜厚によって凝集温度を合わせる手
間を省くことができる。各領域において異なる膜厚のシ
リコン膜層を形成する場合には特に本発明を適用する効
果が大きい。また，例えば量子効果デバイスと薄膜電界
効果トランジスタという異なるデバイスの製造工程にお
ける温度設定が容易になり，製造工程における自由度も
増加する。
【００４８】また，第３の実施の形態において，絶縁体
層上にシリコン膜層を形成する際，量子効果デバイスな
どを形成する凝集領域Ｂにおけるシリコン膜層を，薄膜
電界効果トランジスタなどを形成する非凝集領域Ａにお
けるシリコン膜層よりも薄く形成するようにしてもよ
い。これにより，前者が後者より，より低温で凝集する
ため，熱凝集工程の低温化が可能になる。このため，不
純物の拡散が抑えられ微細なＦＥＴなどの製造が容易に
なり，さらにスループットを向上させることもできる。
層上にシリコン膜層を形成する際，量子効果デバイスな
どを形成する凝集領域Ｂにおけるシリコン膜層を，薄膜
電界効果トランジスタなどを形成する非凝集領域Ａにお
けるシリコン膜層よりも薄く形成するようにしてもよ
い。これにより，前者が後者より，より低温で凝集する
ため，熱凝集工程の低温化が可能になる。このため，不
純物の拡散が抑えられ微細なＦＥＴなどの製造が容易に
なり，さらにスループットを向上させることもできる。
【００４９】また，第３の実施の形態において，第１の
領域としての非凝集領域Ａは絶縁体層上に単結晶シリコ
ン膜層を形成し，第２の領域としての凝集領域Ｂは工程
内で形成できる非晶質シリコン膜層又は多結晶シリコン
膜層を形成してもよい。これにより，量子ドットや量子
細線などの量子効果デバイスを単結晶シリコン膜層から
形成しないため，集積回路を形成したバルク基板上やガ
ラス基板上にも量子効果デバイスを形成できる。さら
に，量子効果デバイスをチップの任意の場所に設けるな
どレイアウト上並びにデバイスの製造工程における自由
度を増加させることができる。
領域としての非凝集領域Ａは絶縁体層上に単結晶シリコ
ン膜層を形成し，第２の領域としての凝集領域Ｂは工程
内で形成できる非晶質シリコン膜層又は多結晶シリコン
膜層を形成してもよい。これにより，量子ドットや量子
細線などの量子効果デバイスを単結晶シリコン膜層から
形成しないため，集積回路を形成したバルク基板上やガ
ラス基板上にも量子効果デバイスを形成できる。さら
に，量子効果デバイスをチップの任意の場所に設けるな
どレイアウト上並びにデバイスの製造工程における自由
度を増加させることができる。
【００５０】また，第３の実施の形態において量子ドッ
トや量子細線などの量子効果デバイスを形成する領域を
シリコン膜層に変わってシリコン膜層よりも低温で熱凝
集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲル
マニウムなどの半導体膜層又はアルミニウム（Ａｌ），
銅（Ｃｕ）などの金属膜層を用いてもよい。これによ
り，量子デバイスを形成する領域の凝集温度を低温にす
ることができる。従って，デバイスの製造工程における
温度設定が容易になり，製造工程における自由度も増加
する。
トや量子細線などの量子効果デバイスを形成する領域を
シリコン膜層に変わってシリコン膜層よりも低温で熱凝
集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲル
マニウムなどの半導体膜層又はアルミニウム（Ａｌ），
銅（Ｃｕ）などの金属膜層を用いてもよい。これによ
り，量子デバイスを形成する領域の凝集温度を低温にす
ることができる。従って，デバイスの製造工程における
温度設定が容易になり，製造工程における自由度も増加
する。
【００５１】また，第３の実施の形態において，非酸化
性雰囲気として例えばアルゴン（Ａｒ）などの希ガス雰
囲気中においてシリコン膜層の凝集温度以上で熱処理を
行うようにしてもよい。例えば，Ｎ2雰囲気などで高温
熱処理を行うとシリコン膜層表面のシリコンや保護膜と
して用いられるＳi０2などとの境界面表面に室化Ｓiが
形成されてしまうため，これを除去する工程が必要とな
るが，アルゴン（Ａｒ）ガスなどの希ガス雰囲気中にお
いて上記熱処理を行うことにより，シリコン膜層表面の
シリコンや保護膜として用いられるＳi０2などとの境界
面での反応を回避することが可能になり，清浄なシリコ
ン膜層表面を化学処理だけで形成できる。
性雰囲気として例えばアルゴン（Ａｒ）などの希ガス雰
囲気中においてシリコン膜層の凝集温度以上で熱処理を
行うようにしてもよい。例えば，Ｎ2雰囲気などで高温
熱処理を行うとシリコン膜層表面のシリコンや保護膜と
して用いられるＳi０2などとの境界面表面に室化Ｓiが
形成されてしまうため，これを除去する工程が必要とな
るが，アルゴン（Ａｒ）ガスなどの希ガス雰囲気中にお
いて上記熱処理を行うことにより，シリコン膜層表面の
シリコンや保護膜として用いられるＳi０2などとの境界
面での反応を回避することが可能になり，清浄なシリコ
ン膜層表面を化学処理だけで形成できる。
【００５２】また，第３の実施の形態において，非酸化
性雰囲気として水素（Ｈ2）ガスなどの還元性ガス雰囲
気中においてシリコン膜層の凝集温度以上で熱処理を行
うようにしてもよい。これにより，電子効果デバイスを
形成する領域のシリコン膜層の凝集を起りやすくするこ
とができる。
性雰囲気として水素（Ｈ2）ガスなどの還元性ガス雰囲
気中においてシリコン膜層の凝集温度以上で熱処理を行
うようにしてもよい。これにより，電子効果デバイスを
形成する領域のシリコン膜層の凝集を起りやすくするこ
とができる。
【００５３】なお，第３の実施の形態において，凝集領
域Ｂにおけるシリコン膜層を凝集させるための膜７１を
線状に微細加工しておけば，量子効果デバイスとして量
子細線の形成も可能となる。その他，量子効果デバイス
として単電子メモリ，共鳴トンネルデバイスなども形成
できる。
域Ｂにおけるシリコン膜層を凝集させるための膜７１を
線状に微細加工しておけば，量子効果デバイスとして量
子細線の形成も可能となる。その他，量子効果デバイス
として単電子メモリ，共鳴トンネルデバイスなども形成
できる。
【００５４】また，以上記載してきた第１〜第３の実施
の形態では，シリコン膜層を凝集させない領域に形成す
る半導体装置として完全空乏型のＳＯＩ−ＦＥＴに適用
した場合について説明したが，必ずしもこれに限定され
るものではなく，いずれの実施の形態においても半導体
装置としてシリコンボディを薄くするDouble Gateのデ
バイス構造や絶縁膜基板上に形成した薄膜ＦＥＴなどの
製造方法に適用してもよい。
の形態では，シリコン膜層を凝集させない領域に形成す
る半導体装置として完全空乏型のＳＯＩ−ＦＥＴに適用
した場合について説明したが，必ずしもこれに限定され
るものではなく，いずれの実施の形態においても半導体
装置としてシリコンボディを薄くするDouble Gateのデ
バイス構造や絶縁膜基板上に形成した薄膜ＦＥＴなどの
製造方法に適用してもよい。
【００５５】以上，添付図面を参照しながら本発明に係
る好適な実施形態について説明したが，本発明は係る例
に限定されないことは言うまでもない。当業者であれ
ば，特許請求の範囲に記載された範疇内において，各種
の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
る好適な実施形態について説明したが，本発明は係る例
に限定されないことは言うまでもない。当業者であれ
ば，特許請求の範囲に記載された範疇内において，各種
の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
【００５６】
【発明の効果】以上詳述したように本発明によれば，シ
リコン膜層（ＳＯＩ層）表面が露出した状態での熱処理
温度を凝集温度未満にすることにより，極めて薄いシリ
コン膜層（ＳＯＩ層）の熱凝集が加熱処理時間内に起こ
ることを防止できる。このため，ＦＥＴの端部や拡散層
内にシリコン欠損のないＦＥＴの量産が可能になる。
リコン膜層（ＳＯＩ層）表面が露出した状態での熱処理
温度を凝集温度未満にすることにより，極めて薄いシリ
コン膜層（ＳＯＩ層）の熱凝集が加熱処理時間内に起こ
ることを防止できる。このため，ＦＥＴの端部や拡散層
内にシリコン欠損のないＦＥＴの量産が可能になる。
【００５７】また，非酸化性雰囲気中における熱処理を
行う前に，シリコン膜層表面に保護膜を形成することに
より，非酸化性雰囲気中での熱処理時にシリコン膜層表
面が露出しないようにすることができるので，たとえそ
の後に凝集温度以上で熱処理を行っても，シリコン膜層
の熱凝集が起こることを防止でき，ＦＥＴの端部や拡散
層内にシリコン欠損のないＦＥＴの量産が可能になる。
行う前に，シリコン膜層表面に保護膜を形成することに
より，非酸化性雰囲気中での熱処理時にシリコン膜層表
面が露出しないようにすることができるので，たとえそ
の後に凝集温度以上で熱処理を行っても，シリコン膜層
の熱凝集が起こることを防止でき，ＦＥＴの端部や拡散
層内にシリコン欠損のないＦＥＴの量産が可能になる。
【００５８】さらに，熱処理初期の昇温過程で徴量の酸
素を導入してシリコン膜層表面に保護膜として熱酸化膜
を形成させることにより，熱処理工程内で保護膜の形成
も行ってしまうので，工程を簡略することができる。
素を導入してシリコン膜層表面に保護膜として熱酸化膜
を形成させることにより，熱処理工程内で保護膜の形成
も行ってしまうので，工程を簡略することができる。
【００５９】また，非凝集領域に保護膜を形成した後
に，非酸化性雰囲気中においてシリコン膜層の凝集温度
以上で熱処理を行うことにより，例えば熱凝集を防止す
る必要のある薄膜電界効果トランジスタと熱凝集によっ
て形成する量子効果デバイスとを同一チップ内に集積す
ることができる。
に，非酸化性雰囲気中においてシリコン膜層の凝集温度
以上で熱処理を行うことにより，例えば熱凝集を防止す
る必要のある薄膜電界効果トランジスタと熱凝集によっ
て形成する量子効果デバイスとを同一チップ内に集積す
ることができる。
【００６０】さらに，凝集領域に半導体装置を形成した
後，非凝集領域に別の半導体装置を形成することによ
り，各領域のシリコン膜層の膜厚によって凝集温度を合
わせる手間を省くことができる。また，異なるデバイス
の製造工程における温度設定が容易になり，製造工程に
おける自由度も増加する。
後，非凝集領域に別の半導体装置を形成することによ
り，各領域のシリコン膜層の膜厚によって凝集温度を合
わせる手間を省くことができる。また，異なるデバイス
の製造工程における温度設定が容易になり，製造工程に
おける自由度も増加する。
【００６１】また，絶縁体層上の凝集領域におけるシリ
コン膜層を，非凝集領域におけるシリコン膜層よりも薄
く形成することにより，前者が後者より，より低温で凝
集するため，熱凝集工程の低温化が可能になる。これに
より，不純物の拡散が抑えられ微細なＦＥＴなどの製造
が容易になるとともに，スループットを向上させること
もできる。
コン膜層を，非凝集領域におけるシリコン膜層よりも薄
く形成することにより，前者が後者より，より低温で凝
集するため，熱凝集工程の低温化が可能になる。これに
より，不純物の拡散が抑えられ微細なＦＥＴなどの製造
が容易になるとともに，スループットを向上させること
もできる。
【００６２】また，シリコン膜層を形成する際，第２の
領域におけるシリコン膜層を，第１の領域におけるシリ
コン膜層よりも薄く形成することにより，量子ドットや
量子細線などの量子効果デバイスを単結晶シリコン膜層
から形成しないため，集積回路を形成したバルク基板上
やガラス基板上にも量子効果デバイスを形成できる。さ
らに，量子効果デバイスをチップの任意の場所に設ける
などレイアウト上並びにデバイスの製造工程における自
由度を増加させることができる。
領域におけるシリコン膜層を，第１の領域におけるシリ
コン膜層よりも薄く形成することにより，量子ドットや
量子細線などの量子効果デバイスを単結晶シリコン膜層
から形成しないため，集積回路を形成したバルク基板上
やガラス基板上にも量子効果デバイスを形成できる。さ
らに，量子効果デバイスをチップの任意の場所に設ける
などレイアウト上並びにデバイスの製造工程における自
由度を増加させることができる。
【００６３】また，量子効果デバイスを形成する領域を
シリコン膜層に変わってシリコン膜層よりも低温で熱凝
集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲル
マニウムなどの半導体膜層又はアルミニウム（Ａｌ），
銅（Ｃｕ）などの金属膜層で構成する。これにより，量
子デバイスを形成する領域の凝集温度を低温にすること
ができる。従って，デバイスの製造工程における温度設
定が容易になり，製造工程における自由度も増加する。
シリコン膜層に変わってシリコン膜層よりも低温で熱凝
集する例えば非結晶ゲルマニウム（Ｇｅ），多結晶ゲル
マニウムなどの半導体膜層又はアルミニウム（Ａｌ），
銅（Ｃｕ）などの金属膜層で構成する。これにより，量
子デバイスを形成する領域の凝集温度を低温にすること
ができる。従って，デバイスの製造工程における温度設
定が容易になり，製造工程における自由度も増加する。
【００６４】また，上記非酸化性雰囲気として例えばア
ルゴン（Ａｒ）などの希ガス雰囲気中においてシリコン
膜層の凝集温度以上で熱処理を行うことにより，シリコ
ン膜層表面のシリコンや保護膜として用いられるＳi０2
などとの境界面での反応を回避することが可能になり，
清浄なシリコン膜層表面を化学処理だけで形成できる。
ルゴン（Ａｒ）などの希ガス雰囲気中においてシリコン
膜層の凝集温度以上で熱処理を行うことにより，シリコ
ン膜層表面のシリコンや保護膜として用いられるＳi０2
などとの境界面での反応を回避することが可能になり，
清浄なシリコン膜層表面を化学処理だけで形成できる。
【００６５】また，上記非酸化性雰囲気として水素ガス
などの還元性ガス雰囲気中においてシリコン膜層の凝集
温度以上で熱処理を行うことにより，電子効果デバイス
を形成する領域のシリコン膜層の凝集を起りやすくする
ことができる。
などの還元性ガス雰囲気中においてシリコン膜層の凝集
温度以上で熱処理を行うことにより，電子効果デバイス
を形成する領域のシリコン膜層の凝集を起りやすくする
ことができる。
【図１】従来の半導体装置の製造工程中における要部断
面図。
面図。
【図２】図１に続く半導体装置の製造工程中における要
部断面図。
部断面図。
【図３】本発明の第１の実施の形態にかかるシリコン膜
層の膜厚と凝集温度との関係を示す図。
層の膜厚と凝集温度との関係を示す図。
【図４】本発明の第２の実施の形態における半導体装置
の製造工程中における要部断面図。
の製造工程中における要部断面図。
【図５】図４に続く半導体装置の製造工程中における要
部断面図。
部断面図。
【図６】本発明の第３の実施の形態にかかる半導体装置
の製造工程中における要部断面図。
の製造工程中における要部断面図。
１１…ＳＯＩ基板 １１ａ…ＳＯＩ支持基板 １１ｂ…埋込み酸化膜層（ＢＯＸ層） １２…フィールド酸化膜 １８ａ，１８ｂ…例えばシリコン膜層である高濃度拡散
層 ５１…ＳＯＩ基板 ５１ａ…ＳＯＩ支持基板 ５１ｂ…埋込み酸化膜層（ＢＯＸ層） ５２…フィールド酸化膜 ５８ａ，５８ｂ…例えばシリコン膜層である高濃度拡散
層 ３０，７０…保護膜
層 ５１…ＳＯＩ基板 ５１ａ…ＳＯＩ支持基板 ５１ｂ…埋込み酸化膜層（ＢＯＸ層） ５２…フィールド酸化膜 ５８ａ，５８ｂ…例えばシリコン膜層である高濃度拡散
層 ３０，７０…保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ Ｈ０１Ｌ 27/08 ３２１Ｅ 29/786 (72)発明者 中村 稔之 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 5F048 AA08 AA09 AB01 AC03 BA16 BB05 BC00 BD04 BF07 BG05 DA25 DA27 5F083 FZ01 HA02 HA10 JA35 JA39 JA53 PR34 PR42 PR52 ZA01 5F110 AA06 AA17 AA26 AA30 BB04 BB05 BB20 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE45 FF02 GG02 GG12 GG32 GG52 GG58 HJ01 HJ13 HJ22 HJ23 HK05 HK40 HL04 NN02 NN35 NN62 NN66 NN71 QQ04 QQ11
Claims (15)
- 【請求項１】 絶縁体層上にシリコン膜層を形成し，熱
処理工程を経て前記シリコン膜層上に形成する半導体装
置の製造方法において，シリコン膜層を形成した基板を
非酸化性雰囲気中において熱処理する際に，その熱処理
温度を前記シリコン膜層の凝集温度未満にすることを特
徴とする半導体装置の製造方法。 - 【請求項２】 絶縁体層上にシリコン膜層を形成し，熱
処理工程を経て前記シリコン膜層上に形成する半導体装
置の製造方法において，シリコン膜層を形成した基板を
非酸化性雰囲気中において前記シリコン膜層の凝集温度
以上で熱処理を行う前に，シリコン膜層表面に保護膜を
形成させることを特徴とする半導体装置の製造方法。 - 【請求項３】 絶縁体層上にシリコン膜層を形成し，熱
処理工程を経て前記シリコン膜層上に形成する半導体装
置の製造方法において，シリコン膜層を形成した基板の
熱処理を行う際に，熱処理初期の昇温過程で徴量の酸素
を導入し，前記シリコン膜層表面に保護膜として熱酸化
膜を形成させた後に，非酸化性雰囲気にし，前記シリコ
ン膜層の凝集温度以上で熱処理することを特徴とする半
導体装置の製造方法。 - 【請求項４】 絶縁体層上にシリコン膜層を形成し，熱
処理工程を経て前記シリコン膜層上に形成する半導体装
置の製造方法において，前記シリコン膜層を形成した基
板上に前記シリコン膜層を凝集させない非凝集領域と前
記シリコン膜層を凝集させる凝集領域とを予め設けてお
き，前記少なくとも非凝集領域に保護膜を形成した後
に，非酸化性雰囲気中において前記シリコン膜層の凝集
温度以上で熱処理を行うことにより，前記非凝集領域と
前記凝集領域とにそれぞれ異なる半導体装置を同時に形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】 絶縁体層上にシリコン膜層を形成し，熱
処理工程を経て前記シリコン膜層上に形成する半導体装
置の製造方法において，前記シリコン膜層を形成した基
板上に前記シリコン膜層を凝集させない非凝集領域と前
記シリコン膜層を凝集させる凝集領域とを予め設けてお
き，少なくとも前記非凝集領域に保護膜を形成した後
に，非酸化性雰囲気中において前記シリコン膜層の凝集
温度以上で熱処理を行うことにより，前記凝集領域に半
導体装置を形成した後，前記非凝集領域に別の半導体装
置を形成することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４又は請求項５記載の半導体装置
の製造方法であって，絶縁体層上にシリコン膜層を形成
する際，前記凝集領域におけるシリコン膜層を，前記非
凝集領域におけるシリコン膜層よりも薄く形成すること
を特徴とする半導体装置の製造方法。 - 【請求項７】 シリコン膜層を形成した基板における前
記シリコン膜層上に形成する半導体装置の製造方法にお
いて，絶縁体層上に単結晶シリコン膜層を形成してなる
第１の領域と非晶質シリコン膜層又は多結晶シリコン膜
層を形成してなる第２の領域とを有する基板を形成し，
少なくとも前記第１の領域に保護膜を形成した後に，非
酸化性雰囲気中において前記単結晶シリコン膜層の凝集
温度以上で熱処理を行うことにより，前記第１の領域と
前記第２の領域とにそれぞれ異なる半導体装置を同時に
形成することを特徴とする半導体装置の製造方法。 - 【請求項８】 シリコン膜層を形成した基板における前
記シリコン膜層上に形成する半導体装置の製造方法にお
いて，絶縁体層上に単結晶シリコン膜層を形成してなる
第１の領域と非晶質シリコン膜層又は多結晶シリコン膜
層を形成してなる第２の領域とを有する基板を形成し，
少なくとも前記第１の領域に保護膜を形成した後に，非
酸化性雰囲気中において前記単結晶シリコン膜層の凝集
温度以上で熱処理を行うことにより，前記第２の領域に
半導体装置を形成した後，前記第１の領域に別の半導体
装置を形成することを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項７又は請求項８記載の半導体装置
の製造方法であって，シリコン膜層を形成する際，前記
第２の領域におけるシリコン膜層を，前記第１の領域に
おけるシリコン膜層よりも薄く形成することを特徴とす
る半導体装置の製造方法。 - 【請求項１０】 少なくともシリコン膜層を形成した基
板上に形成する半導体装置の製造方法において，絶縁体
層上にシリコン膜層を形成してなるシリコン膜層領域と
前記シリコン膜層よりも低温で凝集する半導体膜層から
なる半導体膜層領域とを有する基板を形成し，少なくと
も前記シリコン膜層領域に保護膜を形成した後に，非酸
化性雰囲気中において前記シリコン膜層の凝集温度以上
で熱処理を行うことにより，前記シリコン膜層領域と前
記半導体膜層領域とにそれぞれ異なる半導体装置を同時
に形成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 少なくともシリコン膜層を形成した基
板上に形成する半導体装置の製造方法において，絶縁体
層上にシリコン膜層を形成してなるシリコン膜層領域と
前記シリコン膜層よりも低温で凝集する半導体膜層から
なる半導体膜層領域とを有する基板を形成し，少なくと
も前記シリコン膜層領域に保護膜を形成した後に，非酸
化性雰囲気中において前記シリコン膜層の凝集温度以上
で熱処理を行うことにより，前記半導体膜層領域に半導
体装置を形成した後，前記シリコン膜層領域に別の半導
体装置を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１２】 少なくともシリコン膜層を形成した基
板上に形成する半導体装置の製造方法において，絶縁体
層上にシリコン膜層を形成してなるシリコン膜層領域と
金属膜層からなる金属膜層領域とを有する基板を形成
し，少なくとも前記シリコン膜層領域に保護膜を形成し
た後に，非酸化性雰囲気中において前記シリコン膜層の
凝集温度以上で熱処理を行うことにより，前記シリコン
膜層領域と前記金属膜層領域とにそれぞれ異なる半導体
装置を同時に形成することを特徴とする半導体装置の製
造方法。 - 【請求項１３】 少なくともシリコン膜層を形成した基
板上に形成する半導体装置の製造方法において，絶縁体
層上にシリコン膜層を形成してなるシリコン膜層領域と
金属膜層からなる金属膜層領域とを有する基板を形成
し，少なくとも前記シリコン膜層領域に保護膜を形成し
た後に，非酸化性雰囲気中において前記シリコン膜層の
凝集温度以上で熱処理を行うことにより，前記金属膜層
領域に半導体装置を形成した後，前記シリコン膜層領域
に別の半導体装置を形成することを特徴とする半導体装
置の製造方法。 - 【請求項１４】 請求項４乃至請求項１３のいずれかに
記載の半導体装置の製造方法であって，非酸化性雰囲気
として希ガス雰囲気中において前記シリコン膜層の凝集
温度以上で熱処理を行うことを特徴とする半導体装置の
製造方法。 - 【請求項１５】 請求項４乃至請求項１３のいずれかに
記載の半導体装置の製造方法であって，非酸化性雰囲気
として還元性ガス雰囲気中において前記シリコン膜層の
凝集温度以上で熱処理を行うことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160597A JP5312718B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
| US10/154,825 US6861322B2 (en) | 2001-05-29 | 2002-05-28 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160597A JP5312718B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353426A true JP2002353426A (ja) | 2002-12-06 |
| JP5312718B2 JP5312718B2 (ja) | 2013-10-09 |
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ID=19003984
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160597A Expired - Fee Related JP5312718B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
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| JP (1) | JP5312718B2 (ja) |
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| WO2009011303A1 (ja) * | 2007-07-13 | 2009-01-22 | Canon Anelva Corporation | Ｓｉ層凝集抑制方法、半導体装置の製造方法及び真空処理装置 |
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- 2001-05-29 JP JP2001160597A patent/JP5312718B2/ja not_active Expired - Fee Related
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- 2002-05-28 US US10/154,825 patent/US6861322B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US6861322B2 (en) | 2005-03-01 |
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