JP3163996B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にゲートとソース・ドレイン間でのリーク
防止を図った半導体装置の製造方法に関する。
法に関し、特にゲートとソース・ドレイン間でのリーク
防止を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタ集積回路は高集積
化が可能なためメモリやマイクロコンピュータなど広く
用いられているが、ＣＭＯＳトランジスタ集積回路の集
積度が向上するに従ってデバイスそのものが微細化され
るため、拡散層抵抗やゲート電極の抵抗成分がデバイス
機能上無視できなくなる。この抵抗を低減するため、拡
散層の金属シリサイド化およびゲート電極のシリサイド
化を用いる技術が提案さている。その一例として特開昭
６０−５２０４４号公報に提案されていたものがある。
この技術を図３を用いて説明する。
化が可能なためメモリやマイクロコンピュータなど広く
用いられているが、ＣＭＯＳトランジスタ集積回路の集
積度が向上するに従ってデバイスそのものが微細化され
るため、拡散層抵抗やゲート電極の抵抗成分がデバイス
機能上無視できなくなる。この抵抗を低減するため、拡
散層の金属シリサイド化およびゲート電極のシリサイド
化を用いる技術が提案さている。その一例として特開昭
６０−５２０４４号公報に提案されていたものがある。
この技術を図３を用いて説明する。
【０００３】まず、図３（ａ）に示すように、シリコン
基板１に対して公知の選択酸化法を用いて、５００ｎｍ
程度のフィールド酸化膜２を形成した後に、通常のＭＯ
Ｓトランジスタの形成工程に従ってゲート酸化膜３、ポ
リシリコンゲート電極４、酸化膜からなるサイドウォー
ル側壁５で構成されるゲート構造を形成する。次いでイ
オン注入法を用いて所定の不純物を導入してＭＯＳトラ
ンジスタのソース／ドレイン領域６を形成する。
基板１に対して公知の選択酸化法を用いて、５００ｎｍ
程度のフィールド酸化膜２を形成した後に、通常のＭＯ
Ｓトランジスタの形成工程に従ってゲート酸化膜３、ポ
リシリコンゲート電極４、酸化膜からなるサイドウォー
ル側壁５で構成されるゲート構造を形成する。次いでイ
オン注入法を用いて所定の不純物を導入してＭＯＳトラ
ンジスタのソース／ドレイン領域６を形成する。
【０００４】次に、図３（ｂ）に示すように、シリサイ
ド化可能な金属１０（例えばＴｉ）を２００ｎｍ程度成
膜する。さらに、図３（ｃ）に示すように、窒素雰囲気
での７００℃，３０分程度の熱処理により、ゲート電極
４及びソース／ドレイン領域６の表面をシリサイド化反
応させ、金属シリサイド膜７を形成する。この時シリサ
イド化反応しないフィールド酸化膜２等の上部の金属膜
１０は窒化金属（ＴｉＮ）となり、あるいは未反応金属
のまま（Ｔｉ）残る。次に、図３（ｄ）に示すように、
フィールド酸化膜２上部の窒化金属および未反応金属膜
１０をウェットエッチング、例えばＨ2 ＳＯ4 ＋Ｈ2 Ｏ
2 により取り除いた後に、８００℃，１５分程度の窒素
もしくはアルゴンの不活性雰囲気中または真空中での熱
処理により金属シリサイド膜７を低抵抗層として形成す
る。
ド化可能な金属１０（例えばＴｉ）を２００ｎｍ程度成
膜する。さらに、図３（ｃ）に示すように、窒素雰囲気
での７００℃，３０分程度の熱処理により、ゲート電極
４及びソース／ドレイン領域６の表面をシリサイド化反
応させ、金属シリサイド膜７を形成する。この時シリサ
イド化反応しないフィールド酸化膜２等の上部の金属膜
１０は窒化金属（ＴｉＮ）となり、あるいは未反応金属
のまま（Ｔｉ）残る。次に、図３（ｄ）に示すように、
フィールド酸化膜２上部の窒化金属および未反応金属膜
１０をウェットエッチング、例えばＨ2 ＳＯ4 ＋Ｈ2 Ｏ
2 により取り除いた後に、８００℃，１５分程度の窒素
もしくはアルゴンの不活性雰囲気中または真空中での熱
処理により金属シリサイド膜７を低抵抗層として形成す
る。
【０００５】しかしながら、この技術では、図３（ｃ）
で示したフィールド酸化膜２上部の窒化金属と未反応金
属膜１０を取り除く工程をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 溶液に
よるエッチングで行っているため、エッチング不足によ
り未反応金属膜１０の除去が充分ではないと、この未反
応金属膜１０を介してソース・ゲート問あるいはドレイ
ン・ゲート間の短絡現象が生じる場合がある。
で示したフィールド酸化膜２上部の窒化金属と未反応金
属膜１０を取り除く工程をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 溶液に
よるエッチングで行っているため、エッチング不足によ
り未反応金属膜１０の除去が充分ではないと、この未反
応金属膜１０を介してソース・ゲート問あるいはドレイ
ン・ゲート間の短絡現象が生じる場合がある。
【０００６】このような問題を解決する技術として、特
開平５−４７７８５号公報に提案された技術がある。こ
の技術を図４を用いて説明する。まず、図４（ａ）に示
すようにシリコン基板１に対して公知の選釈酸化法を用
いて、５００ｎｍ程度のフィールド酸化膜２を形成した
後に、通常のＭＯＳトランジスタの形成工程に従ってゲ
ート酸化膜３、ポリシリコンゲート電極４からなるゲー
ト構造を形成する。次いでポリシリコンゲート電極４の
側壁に沿って熱酸化による断面略Ｌ字状の熱酸化膜１１
を形成する。
開平５−４７７８５号公報に提案された技術がある。こ
の技術を図４を用いて説明する。まず、図４（ａ）に示
すようにシリコン基板１に対して公知の選釈酸化法を用
いて、５００ｎｍ程度のフィールド酸化膜２を形成した
後に、通常のＭＯＳトランジスタの形成工程に従ってゲ
ート酸化膜３、ポリシリコンゲート電極４からなるゲー
ト構造を形成する。次いでポリシリコンゲート電極４の
側壁に沿って熱酸化による断面略Ｌ字状の熱酸化膜１１
を形成する。
【０００７】次に、図４（ｂ）に示すように前記熱酸化
膜１１上にＳｉ3 Ｎ4 膜によるサイドウォール１２を形
成した後、シリサイド化可能な金属１０を全面に形成
し、これをマスクに利用してシリコン基板１に不純物を
注入してソース／ドレイン領域６を形成する。その後、
図４（ｃ）に示すように全面にＳｉ3 Ｎ4 膜１３を形成
し、更に熱処理を行ってゲート電極４及びソース／ドレ
イン領域６上をシリサイド化反応させ、金属シリサイド
膜７を形成する。その後、図４（ｄ）に示すように上層
のＳｉ3 Ｎ4 膜１３、未反応金属膜１０、およびＳｉ3
Ｎ4 膜によるサイドウォール１２をエッチングする。
膜１１上にＳｉ3 Ｎ4 膜によるサイドウォール１２を形
成した後、シリサイド化可能な金属１０を全面に形成
し、これをマスクに利用してシリコン基板１に不純物を
注入してソース／ドレイン領域６を形成する。その後、
図４（ｃ）に示すように全面にＳｉ3 Ｎ4 膜１３を形成
し、更に熱処理を行ってゲート電極４及びソース／ドレ
イン領域６上をシリサイド化反応させ、金属シリサイド
膜７を形成する。その後、図４（ｄ）に示すように上層
のＳｉ3 Ｎ4 膜１３、未反応金属膜１０、およびＳｉ3
Ｎ4 膜によるサイドウォール１２をエッチングする。
【０００８】
【発明が解決しようとする課題】この図４に示した改善
された技術では、サイドウォール１２をエッチングして
いるために、図３の技術で説明した場合のようにサイド
ウォール１２上に未反応金属膜１０が残されていても、
サイドウォール１２と共に除去されるためソース・ゲー
ト問およびドレイン・ゲート問の短絡現象を防止するこ
とは可能である。しかしながら、Ｓｉ3 Ｎ4 膜によるサ
イドウォール１２をエッチングする際に、そのエッチン
グ選択比やその他のエッチング条件管理の誤差等が原因
となって金属シリサイド膜をオーバエッチングすること
があり、このオーバエッチングによって金属シリサイド
膜７の抵抗が増加される。このため、金属シリサイド膜
が本来目的としている低抵抗化の効果が低減され、ある
いは抵抗のバラツキが生じることになり、ＭＯＳトラン
ジスタを用いた集積回路の特性劣化や信頼性の低下が生
じることになる。
された技術では、サイドウォール１２をエッチングして
いるために、図３の技術で説明した場合のようにサイド
ウォール１２上に未反応金属膜１０が残されていても、
サイドウォール１２と共に除去されるためソース・ゲー
ト問およびドレイン・ゲート問の短絡現象を防止するこ
とは可能である。しかしながら、Ｓｉ3 Ｎ4 膜によるサ
イドウォール１２をエッチングする際に、そのエッチン
グ選択比やその他のエッチング条件管理の誤差等が原因
となって金属シリサイド膜をオーバエッチングすること
があり、このオーバエッチングによって金属シリサイド
膜７の抵抗が増加される。このため、金属シリサイド膜
が本来目的としている低抵抗化の効果が低減され、ある
いは抵抗のバラツキが生じることになり、ＭＯＳトラン
ジスタを用いた集積回路の特性劣化や信頼性の低下が生
じることになる。
【０００９】本発明の目的は、シリサイド膜のオーバエ
ッチングを防止することで、抵抗の増大やバラツキを防
止してＭＯＳトランジスタを用いた集積回路の特性や信
頼性の向上を可能にした半導体装置の製造方法を提供す
ることにある。
ッチングを防止することで、抵抗の増大やバラツキを防
止してＭＯＳトランジスタを用いた集積回路の特性や信
頼性の向上を可能にした半導体装置の製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明は、半導体基板上
にゲート電極を形成する工程と、前記半導体基板の表面
にソース・ドレイン領域を形成する工程と、前記ゲート
電極の側面にサイドウォール側壁を形成する工程と、全
面に金属膜を形成し、熱処理して少なくとも前記ソース
・ドレイン領域に金属シリサイド膜を形成する工程と、
未反応の前記金属シリサイド膜を除去する工程と、全面
に前記サイドウォール側壁の表面には成膜し難い条件で
ＥＣＲＣＶＤ法によるプラズマ酸化膜からなる絶縁膜、
又は、バイアスＥＣＲＣＶＤ法による酸化膜からなる絶
縁膜を形成する工程と、前記絶縁膜に対してドライエッ
チングを行い、前記サイドウォール側壁の表面の一部が
エッチングされるまでこのエッチングを行う工程とを含
むことを特徴とする。また、バイアスＥＣＲＣＶＤ法に
よる酸化膜で絶縁膜を形成する場合には、酸化膜のドラ
イエッチングが、バイアスＥＣＲＣＶＤ装置におけるＡ
ｒスパッタ法で行うことが好ましい。
にゲート電極を形成する工程と、前記半導体基板の表面
にソース・ドレイン領域を形成する工程と、前記ゲート
電極の側面にサイドウォール側壁を形成する工程と、全
面に金属膜を形成し、熱処理して少なくとも前記ソース
・ドレイン領域に金属シリサイド膜を形成する工程と、
未反応の前記金属シリサイド膜を除去する工程と、全面
に前記サイドウォール側壁の表面には成膜し難い条件で
ＥＣＲＣＶＤ法によるプラズマ酸化膜からなる絶縁膜、
又は、バイアスＥＣＲＣＶＤ法による酸化膜からなる絶
縁膜を形成する工程と、前記絶縁膜に対してドライエッ
チングを行い、前記サイドウォール側壁の表面の一部が
エッチングされるまでこのエッチングを行う工程とを含
むことを特徴とする。また、バイアスＥＣＲＣＶＤ法に
よる酸化膜で絶縁膜を形成する場合には、酸化膜のドラ
イエッチングが、バイアスＥＣＲＣＶＤ装置におけるＡ
ｒスパッタ法で行うことが好ましい。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第一の実施形態を説
明するための工程順縦断面図である。まず、図１（ａ）
に示すように、シリコン基板１に対して公知の選択酸化
法を用いて、５００ｎｍ程度のフィールド酸化膜２を形
成した後に、通常のＭＯＳトランジスタの形成工程に従
ってゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成する。次い
でイオン注入法を用いて所定の不純物を導入してＭＯＳ
トランジスタのソース／ドレイン領域６を形成する。さ
らに、図には表れないが、シリサイド化可能な金属（例
えばＴｉ）を２００ｎｍ程度成膜し、窒素雰囲気での７
００℃，３０分程度の熱処理により、ゲート電極４及び
ソース／ドレイン領域６の表面をシリサイド化反応さ
せ、金属シリサイド膜７を形成する。その後、フィール
ド酸化膜２及びサイドウォール側壁５上部の窒化物およ
び未反応金属膜をウェットエッチング、例えばＨ2 ＳＯ
4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５分
程度の窒素もしくはアルゴンの不活性雰囲気中または真
空中での熱処理により金属シリサイド膜７を低抵抗層と
して形成する。
参照して説明する。図１は本発明の第一の実施形態を説
明するための工程順縦断面図である。まず、図１（ａ）
に示すように、シリコン基板１に対して公知の選択酸化
法を用いて、５００ｎｍ程度のフィールド酸化膜２を形
成した後に、通常のＭＯＳトランジスタの形成工程に従
ってゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成する。次い
でイオン注入法を用いて所定の不純物を導入してＭＯＳ
トランジスタのソース／ドレイン領域６を形成する。さ
らに、図には表れないが、シリサイド化可能な金属（例
えばＴｉ）を２００ｎｍ程度成膜し、窒素雰囲気での７
００℃，３０分程度の熱処理により、ゲート電極４及び
ソース／ドレイン領域６の表面をシリサイド化反応さ
せ、金属シリサイド膜７を形成する。その後、フィール
ド酸化膜２及びサイドウォール側壁５上部の窒化物およ
び未反応金属膜をウェットエッチング、例えばＨ2 ＳＯ
4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５分
程度の窒素もしくはアルゴンの不活性雰囲気中または真
空中での熱処理により金属シリサイド膜７を低抵抗層と
して形成する。
【００１２】次に、図１（ｂ）に示すようにサイドウォ
ール側壁５の表面上に酸化膜が成長しない条件で、１０
０ｎｍ程度のプラズマ酸化膜８を成長させる。このプラ
ズマ酸化膜の成長法としては、公知の方法であるバイア
スＥＣＲＣＶＤ法（J.Vac.Sci.Technol.,15(3),May/Jun
e 1978 p1105) を採用することができる。しかる上で、
図１（ｃ）のように、等方性ＳｉＯ2 ドライエッチング
法により前記プラズマ酸化膜８を５０ｎｍ程度エッチン
グ除去する。このエッチングでは、前記プラズマ酸化膜
８が前記した条件のＥＣＲＣＶＤ法により形成されてい
るために、サイドウォール側壁５の傾斜の急峻な面、こ
こではサイドウォール側壁５の肩部では膜形成が殆ど行
われることがなく、このサイドウォール側壁５の肩部分
ではプラズマ酸化膜８のエッチングと共にサイドウォー
ル側壁５の表面の一部がエッチングされることになる。
ール側壁５の表面上に酸化膜が成長しない条件で、１０
０ｎｍ程度のプラズマ酸化膜８を成長させる。このプラ
ズマ酸化膜の成長法としては、公知の方法であるバイア
スＥＣＲＣＶＤ法（J.Vac.Sci.Technol.,15(3),May/Jun
e 1978 p1105) を採用することができる。しかる上で、
図１（ｃ）のように、等方性ＳｉＯ2 ドライエッチング
法により前記プラズマ酸化膜８を５０ｎｍ程度エッチン
グ除去する。このエッチングでは、前記プラズマ酸化膜
８が前記した条件のＥＣＲＣＶＤ法により形成されてい
るために、サイドウォール側壁５の傾斜の急峻な面、こ
こではサイドウォール側壁５の肩部では膜形成が殆ど行
われることがなく、このサイドウォール側壁５の肩部分
ではプラズマ酸化膜８のエッチングと共にサイドウォー
ル側壁５の表面の一部がエッチングされることになる。
【００１３】したがって、サイドウォール側壁５の表面
にソース・ゲート間およびドレイン・ゲート間の短絡
（リーク）原因となるシリサイド工程で生じた金属が残
留されている場合でも、この金属残留物は完全に除去さ
れることになり、それぞれにおける短絡現象は完全に防
止されることになる。また、このエッチングでは金属シ
リサイド膜７の表面にはプラズマ酸化膜８が残存される
状態でエッチングを終了させることが可能とされるた
め、金属シリサイド膜７は前記ドライエッチングに曝さ
れることがなく、電気的に安定な特性が保持される。
にソース・ゲート間およびドレイン・ゲート間の短絡
（リーク）原因となるシリサイド工程で生じた金属が残
留されている場合でも、この金属残留物は完全に除去さ
れることになり、それぞれにおける短絡現象は完全に防
止されることになる。また、このエッチングでは金属シ
リサイド膜７の表面にはプラズマ酸化膜８が残存される
状態でエッチングを終了させることが可能とされるた
め、金属シリサイド膜７は前記ドライエッチングに曝さ
れることがなく、電気的に安定な特性が保持される。
【００１４】図２は本発明の第２の実施形態を説明する
ための工程一部を示す縦断面図である。同図において、
第１の実施形態と等価な部分には同一符号を付してあ
る。この実施形態では、図１（ａ），（ｂ）に示したよ
うに、シリコン基板１に対して公知の選択酸化法を用い
て、５００ｎｍ程度のフィールド酸化膜２を形成し、さ
らにゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成し、次いで
イオン注入法を用いて所定の不純物を導入してソース／
ドレイン領域６を形成し、その上でシリサイド化可能な
金属（例えばＴｉ）を形成し、熱処理してゲート電極４
及びソース／ドレイン領域６の表面をシリサイド化反応
させ、金属シリサイド膜７を形成する。その後、フィー
ルド酸化膜２及びサイドウォール側壁５上部の窒化物お
よび未反応金属膜をウェットエッチング、例えばＨ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５
分程度の窒素もしくはアルゴンの不活性雰囲気中または
真空中での熱処理により金属シリサイド膜７を低抵抗層
として形成する。
ための工程一部を示す縦断面図である。同図において、
第１の実施形態と等価な部分には同一符号を付してあ
る。この実施形態では、図１（ａ），（ｂ）に示したよ
うに、シリコン基板１に対して公知の選択酸化法を用い
て、５００ｎｍ程度のフィールド酸化膜２を形成し、さ
らにゲート酸化膜３、ポリシリコンゲート電極４、サイ
ドウォール側壁５からなるゲート構造を形成し、次いで
イオン注入法を用いて所定の不純物を導入してソース／
ドレイン領域６を形成し、その上でシリサイド化可能な
金属（例えばＴｉ）を形成し、熱処理してゲート電極４
及びソース／ドレイン領域６の表面をシリサイド化反応
させ、金属シリサイド膜７を形成する。その後、フィー
ルド酸化膜２及びサイドウォール側壁５上部の窒化物お
よび未反応金属膜をウェットエッチング、例えばＨ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 により取り除いた後に、８００℃，１５
分程度の窒素もしくはアルゴンの不活性雰囲気中または
真空中での熱処理により金属シリサイド膜７を低抵抗層
として形成する。
【００１５】その上で、バイアスＥＣＲＣＶＤ法により
酸化膜８を成長させるが、この際に、成膜中のＡｒガス
の流量、圧力、またＲＦパワーを制御する事によりサイ
ドウォール側壁５をエッチングしながら酸化膜９を成長
させる事が可能となる。この場合でも、サイドウォール
側壁５の肩部分には酸化膜９が殆ど形成されない状態と
なる。したがって、第１の実施形態と同様に金属シリサ
イド膜７に対してエッチングのダメージを与えることな
くサイドウォール側壁５上に存在する未反応金属膜を除
去することができ、ソース・ゲート間およびドレイン・
ゲート間の短絡現象が防止できる。また、第１の実施形
態の製造工程で行っていた等方性ドライエッチング工程
が不要となり、工程数が低減できる。
酸化膜８を成長させるが、この際に、成膜中のＡｒガス
の流量、圧力、またＲＦパワーを制御する事によりサイ
ドウォール側壁５をエッチングしながら酸化膜９を成長
させる事が可能となる。この場合でも、サイドウォール
側壁５の肩部分には酸化膜９が殆ど形成されない状態と
なる。したがって、第１の実施形態と同様に金属シリサ
イド膜７に対してエッチングのダメージを与えることな
くサイドウォール側壁５上に存在する未反応金属膜を除
去することができ、ソース・ゲート間およびドレイン・
ゲート間の短絡現象が防止できる。また、第１の実施形
態の製造工程で行っていた等方性ドライエッチング工程
が不要となり、工程数が低減できる。
【００１６】なお、本発明の製造方法は、ＬＤＤ構造の
ソース・ドレインを有するＭＯＳ半導体装置においても
同様に適用することが可能である。また、金属シリサイ
ド膜を形成するための金属は、前記したＴｉに限定され
るものでないことは言うまでもない。
ソース・ドレインを有するＭＯＳ半導体装置においても
同様に適用することが可能である。また、金属シリサイ
ド膜を形成するための金属は、前記したＴｉに限定され
るものでないことは言うまでもない。
【００１７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ゲート電極の側面に形成したサイドウォ
ール側壁を含む全面に前記サイドウォール側壁の表面に
は成膜し難い条件でＥＣＲＣＶＤ法によるプラズマ酸化
膜からなる絶縁膜、又は、バイアスＥＣＲＣＶＤ法によ
る酸化膜からなる絶縁膜を形成し、その上でこの絶縁膜
をドライエッチングしているので、金属シリサイド膜を
エッチングすることなくサイドウォール側壁の一部をエ
ッチングすることができる。これにより、サイドウォー
ル側壁の表面に金属が残存されている場合でも、この金
属膜を除去することが可能となり、ソース・ゲート間お
よびドレイン・ゲート間での短絡現象を効果的に改善す
る一方で、金属シリサイド膜に対するダメージを防止
し、特性の改善と信頼性の向上が可能となり、従来の製
造方法よりも高歩留まりな半導体装置の製造が実現でき
る。また、バイアスＥＣＲＣＶＤ法により酸化膜を形成
することで、独立したエッチング工程が不要であり、工
程数を削減することも可能となる。
の製造方法は、ゲート電極の側面に形成したサイドウォ
ール側壁を含む全面に前記サイドウォール側壁の表面に
は成膜し難い条件でＥＣＲＣＶＤ法によるプラズマ酸化
膜からなる絶縁膜、又は、バイアスＥＣＲＣＶＤ法によ
る酸化膜からなる絶縁膜を形成し、その上でこの絶縁膜
をドライエッチングしているので、金属シリサイド膜を
エッチングすることなくサイドウォール側壁の一部をエ
ッチングすることができる。これにより、サイドウォー
ル側壁の表面に金属が残存されている場合でも、この金
属膜を除去することが可能となり、ソース・ゲート間お
よびドレイン・ゲート間での短絡現象を効果的に改善す
る一方で、金属シリサイド膜に対するダメージを防止
し、特性の改善と信頼性の向上が可能となり、従来の製
造方法よりも高歩留まりな半導体装置の製造が実現でき
る。また、バイアスＥＣＲＣＶＤ法により酸化膜を形成
することで、独立したエッチング工程が不要であり、工
程数を削減することも可能となる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明の第２の実施形態の製造工程の一部を示
す断面図である。
す断面図である。
【図３】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図４】従来の製造方法の他の例を工程順に示す断面図
である。
である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコンゲート電極 ５ サイドウォール側壁 ６ ソース／ドレイン領域 ７ 金属シリサイド膜 ８ ＥＣＲＣＶＤプラズマ酸化膜 ９ バイアスＥＣＲＣＶＤ酸化膜
Claims (3)
- 【請求項１】 半導体基板上にゲート電極を形成する工
程と、前記半導体基板の表面にソース・ドレイン領域を
形成する工程と、前記ゲート電極の側面にサイドウォー
ル側壁を形成する工程と、全面に金属膜を形成し、熱処
理して少なくとも前記ソース・ドレイン領域に金属シリ
サイド膜を形成する工程と、未反応の前記金属シリサイ
ド膜を除去する工程と、全面に前記サイドウォール側壁
の表面には成膜し難い条件でＥＣＲＣＶＤ法によるプラ
ズマ酸化膜からなる絶縁膜を形成する工程と、前記絶縁
膜に対してドライエッチングを行い、前記サイドウォー
ル側壁の表面の一部がエッチングされるまでこのエッチ
ングを行う工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上にゲート電極を形成する工
程と、前記半導体基板の表面にソース・ドレイン領域を
形成する工程と、前記ゲート電極の側面にサイドウォー
ル側壁を形成する工程と、全面に金属膜を形成し、熱処
理して少なくとも前記ソース・ドレイン領域に金属シリ
サイド膜を形成する工程と、未反応の前記金属シリサイ
ド膜を除去する工程と、全面に前記サイドウォール側壁
の表面には成膜し難い条件でバイアスＥＣＲＣＶＤ法に
よる酸化膜からなる絶縁膜を形成する工程と、前記絶縁
膜に対してドライエッチングを行い、前記サイドウォー
ル側壁の表面の一部がエッチングされるまでこのエッチ
ングを行う工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項３】 酸化膜のドライエッチングが、バイアス
ＥＣＲＣＶＤ装置におけるＡｒスパッタ法である請求項
２の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30526896A JP3163996B2 (ja) | 1996-11-15 | 1996-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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