JP2006278854A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去し、第１のサイドウォール５１の両側に第２のサイドウォール７１を形成するパターニングを行う。次に、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。
【選択図】図２
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去し、第１のサイドウォール５１の両側に第２のサイドウォール７１を形成するパターニングを行う。次に、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。
【選択図】図２
Description
この発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：低濃度不純物導入層）構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
ＭＯＳＦＥＴの微細化に伴って、ソース／ドレイン領域の抵抗上昇に起因した、動作速度の遅延やドレイン電流の減少等の特性低下が問題となっている。この問題を解決する技術として、シリコン基板上に自己整合的に金属シリサイド層を形成するサリサイド技術（ｓｅｌｆ ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）が、下記の非特許文献１に記載されている。この金属シリサイド層の形成によって、ソース／ドレイン領域の低抵抗化が実現できると期待されている。
ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴは、例えば図１および３に示す下記の方法で製造される。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図３（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィおよびエッチング工程により、後の工程でチタン膜８を形成しない領域のみに酸化シリコン膜７を残すパターニングを行う。これにより、前記領域が酸化シリコン膜７からなる保護膜で覆われる。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。また、このエッチング工程は、通常、フッ化水素系の薬液によるウエットエッチング法で行われている。
次に、図３（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィおよびエッチング工程により、後の工程でチタン膜８を形成しない領域のみに酸化シリコン膜７を残すパターニングを行う。これにより、前記領域が酸化シリコン膜７からなる保護膜で覆われる。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。また、このエッチング工程は、通常、フッ化水素系の薬液によるウエットエッチング法で行われている。
次に、この保護膜を介して、スパッタリング法でシリコン基板１上にチタン膜８を形成する。図３（Ｂ）はこの状態を示す。次に、所定温度で熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。図３（Ｃ）はこの状態を示す。
Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５
Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５
近年、半導体装置はますます微細化、高集積化しつつあり、配線ルールは０ .３５μｍ以下が主流となりつつある。例えば配線ルールが０．２５μｍのＲＡＭ（ｒａｎｄａｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）では、ＲＡＭを構成するＭＯＳＦＥＴのＬＤＤ層とシリサイド層との接触部で、ＬＤＤ層の不純物がシリサイド層に移動して、シリサイド層に高抵抗領域が形成されたり、ＬＤＤ層の不純物濃度の低下によりドレイン電流が低下したりすることが問題になる。
ａｃｃｅｓｓ ｍｅｍｏｒｙ）では、ＲＡＭを構成するＭＯＳＦＥＴのＬＤＤ層とシリサイド層との接触部で、ＬＤＤ層の不純物がシリサイド層に移動して、シリサイド層に高抵抗領域が形成されたり、ＬＤＤ層の不純物濃度の低下によりドレイン電流が低下したりすることが問題になる。
ＬＤＤ層とシリサイド層が接触するのは、サイドウォール形成時のエッチングをシリコン基板面が確実に露出するまで行うために、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となることに起因する。これに伴い、図３（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９が基板面より下側に形成されて、ＬＤＤ層４と接触し易くなる。
本発明は、このような従来技術の問題点に着目してなされたものであり、ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにできる方法を提供することを課題とする。
上記課題を解決するために、本発明の半導体装置の製造方法は、ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁に第１のサイドウォールを形成する第２工程と、第２工程の後に、前記ゲート電極および第１のサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、第３工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成するとともに、前記サイドウォールの両側に第２のサイドウォールを形成する第４工程と、第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、を備えたことを特徴とする。前記所定領域は、第５工程で金属膜を形成しない領域を指す。
本発明の方法では、第４工程で、保護膜形成用の絶縁膜を用いて第１のサイドウォールの両側に第２のサイドウォールを形成するため、ソース／ドレイン領域のＬＤＤ層側の部分が第２のサイドウォールで塞がれる。これにより、基板上に金属膜を形成する第５工程で、前記部分に金属膜が形成されないため、前記部分にシリサイド層が形成されない。よって、第１のサイドウォールを形成する際のエッチングで、シリコン基板面が元の位置よりも下がった状態となった場合でも、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにすることができる。
以下、本発明の一実施形態を図１および２を用いて説明する。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図２（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィ工程およびＲＩＥ工程により、酸化シリコン膜７のパターニングを行う。このパターニングで、後の工程でチタン膜８を形成しない領域に酸化シリコン膜７が残されて保護膜が形成されるとともに、第１のサイドウォール５１の両側に第２のサイドウォール７１が形成される。図２（Ｂ）は、この状態を示す。
次に、図２（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィ工程およびＲＩＥ工程により、酸化シリコン膜７のパターニングを行う。このパターニングで、後の工程でチタン膜８を形成しない領域に酸化シリコン膜７が残されて保護膜が形成されるとともに、第１のサイドウォール５１の両側に第２のサイドウォール７１が形成される。図２（Ｂ）は、この状態を示す。
なお、この図で示されている部分はチタン膜８を形成する部分である。そのため、第２のサイドウォール７１の部分以外の酸化シリコン膜７は除去された状態となる。
次に、図２（Ｃ）に示すように、図２（Ｂ）の状態のシリコン基板１上に、スパッタリング法でチタン膜８を形成する。次に、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。図２（Ｄ）はこの状態を示す。
次に、図２（Ｃ）に示すように、図２（Ｂ）の状態のシリコン基板１上に、スパッタリング法でチタン膜８を形成する。次に、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。図２（Ｄ）はこの状態を示す。
この方法によれば、第１のサイドウォール５１の両側に第２のサイドウォール７１を形成することで、ソース／ドレイン領域６のＬＤＤ層４側の部分６１が第２のサイドウォール７１で塞がれた状態でチタン層８の形成を行うため、この部分６１にシリサイド層９が形成されない。これにより、第１のサイドウォール５１を形成する際のエッチングで、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となった場合でも、図２（Ｄ）に示すように、ソース／ドレイン領域６上のシリサイド層９がＬＤＤ層４と接触しない。
したがって、ＭＯＳＦＥＴの作動時にＬＤＤ層の不純物がシリサイド層に移動することが防止されるため、ＬＤＤ層の不純物濃度低下が抑制される。よって、配線ルールが０．２５μｍのＲＡＭであっても素子性能が安定し、信頼性が向上するとともに、製品の歩留まりが向上する。
なお、第２のサイドウォール７１を形成するための酸化シリコン膜７の形成条件およびエッチング条件は、第１のサイドウォール５１を形成する際の酸化シリコン膜５の形成条件およびエッチング条件と同じにすることができる。例えば、酸化シリコン膜の膜厚を３００〜２０００Åとし、エッチング条件としては、エッチングガスを「ＣＦ４ ：１０〜５０sccm、Ｏ２ ：０〜３０sccm、Ａｒ：３００〜８００sccm」とし、圧力を１００〜２０００ｍTorr、ＲＦバイアスを１００〜２０００Ｗとする。
なお、第２のサイドウォール７１を形成するための酸化シリコン膜７の形成条件およびエッチング条件は、第１のサイドウォール５１を形成する際の酸化シリコン膜５の形成条件およびエッチング条件と同じにすることができる。例えば、酸化シリコン膜の膜厚を３００〜２０００Åとし、エッチング条件としては、エッチングガスを「ＣＦ４ ：１０〜５０sccm、Ｏ２ ：０〜３０sccm、Ａｒ：３００〜８００sccm」とし、圧力を１００〜２０００ｍTorr、ＲＦバイアスを１００〜２０００Ｗとする。
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…ＬＤＤ層、５…酸化シリコン膜、５１…第１のサイドウォール、６…ソース／ドレイン領域、７…酸化シリコン膜（保護膜用の絶縁膜）、７１…第２のサイドウォール、８…チタン膜（金属膜）、９…シリサイド層。
Claims (1)
- ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、
第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁に第１のサイドウォールを形成する第２工程と、
第２工程の後に、前記ゲート電極および第１のサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、
第３工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成するとともに、前記サイドウォールの両側に第２のサイドウォールを形成する第４工程と、
第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005097588A JP2006278854A (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP2005097588A JP2006278854A (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
Publications (1)
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| JP2005097588A Withdrawn JP2006278854A (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
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| JP (1) | JP2006278854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281091A (ja) * | 2006-04-04 | 2007-10-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100849072B1 (ko) | 2007-06-26 | 2008-07-30 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트 형성 방법 |
-
2005
- 2005-03-30 JP JP2005097588A patent/JP2006278854A/ja not_active Withdrawn
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| JP2007281091A (ja) * | 2006-04-04 | 2007-10-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8530958B2 (en) | 2006-04-04 | 2013-09-10 | Renesas Electronics Corporation | Semiconductor device having split gate type, non-volatile memory cells and a method of manufacturing the same |
| KR100849072B1 (ko) | 2007-06-26 | 2008-07-30 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트 형성 방법 |
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