JP2005159335A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 LDD構造を有し、サリサイドによって形成されたシリサイド層を持つトランジスタの形成において、シリコン基板削れや炭素汚染を生じさせない製造方法を提供する。
【解決手段】 シリコン基板1上にゲート絶縁膜2を形成し、ゲート電極3上にゲート絶縁膜2の材料と同じ種類の絶縁膜4を形成する。その後、前記ゲート絶縁膜2およびゲート電極3上の絶縁膜4の材料と異なる第1の絶縁膜6と前記ゲート絶縁膜2および前記ゲート電極3上の絶縁膜4の材料と同じ第2の絶縁膜を形成する。その後、ドライエッチングを用いて、第2の絶縁膜によるスペーサー8を形成し、その後、ウェットエッチングを用いて、LDD構造形成、シリサイド層形成のための開口部を形成する。この結果、シリコン基板の削れや炭素汚染を生じさせることなく、LDD構造やサリサイド層を持つトランジスタを製造することができる。
【選択図】 図4
【解決手段】 シリコン基板1上にゲート絶縁膜2を形成し、ゲート電極3上にゲート絶縁膜2の材料と同じ種類の絶縁膜4を形成する。その後、前記ゲート絶縁膜2およびゲート電極3上の絶縁膜4の材料と異なる第1の絶縁膜6と前記ゲート絶縁膜2および前記ゲート電極3上の絶縁膜4の材料と同じ第2の絶縁膜を形成する。その後、ドライエッチングを用いて、第2の絶縁膜によるスペーサー8を形成し、その後、ウェットエッチングを用いて、LDD構造形成、シリサイド層形成のための開口部を形成する。この結果、シリコン基板の削れや炭素汚染を生じさせることなく、LDD構造やサリサイド層を持つトランジスタを製造することができる。
【選択図】 図4
Description
本発明は、LDD構造とサリサイド形成によるシリサイド層を持ち、ゲート電極の側壁にシリコン窒化膜によるスペーサーを有する半導体装置の製造方法に関する。
半導体装置の微細化にともない、短チャネル効果によりMOSトランジスタの特性が劣化する問題が発生している。これに対して、LDD(Lightly Doped Drain)構造と呼ばれる技術が開発され、利用されている。また、ゲート電極、ソース、ドレイン領域の寸法が小さくなることにより、ゲート電極、ソース・ドレイン領域の抵抗が増大する問題も発生している。この問題に対応するための手段としては、ゲート電極やソース・ドレイン領域の表面近傍において、自己整合で遷移金属とシリコンを反応させたシリサイド層を形成するサリサイドと呼ばれる技術が使用されている。近年の半導体装置は、これら2つの技術を組み合わせて製造されることが多い。
以下に、図8〜図13に従い、LDD構造とサリサイドを組み合わせて半導体装置を製造する手順の概要について述べる。
図8において、シリコン基板21上に、ゲート絶縁膜22を形成する。一般に、ゲート絶縁膜22にはシリコン酸化膜が用いられる。ゲート絶縁膜22上に、ゲート電極の材料となる膜を成膜し、フォトリソグラフィとエッチングによりゲート電極23をパターニング形成する。その後、前記ゲート電極23をマスクとして、前記シリコン基板21の表層部に低濃度不純物を注入し、低濃度不純物領域24を形成する。
図9において、前記シリコン基板21上に、絶縁膜を形成する。以後、この絶縁膜をスペーサー絶縁膜25と呼称する。
図10において、スペーサー絶縁膜25、ゲート酸化膜22を異方性ドライエッチングで処理することにより、ゲート電極23の側面に前記ドライエッチングで残ったスペーサー絶縁膜25からなるスペーサー26が形成される。
図11において、シリコン基板21上に、絶縁膜からなるバッファ膜27を形成する。この状態で、高濃度不純物の注入を行ない、高濃度不純物領域28を形成する。高濃度不純物領域28の形成後、バッファ膜27はドライエッチングで除去される。
図12及び図13において、シリコン基板21全面に遷移金属膜29を形成する。その後、シリコン基板21を加熱することにより、前記遷移金属膜29とシリコン基板21、ゲート電極23の表層部のシリコンが反応する。その後、未反応の遷移金属膜を除去し、再度、加熱を行なうことにより、シリコン基板21、ゲート電極23の表層部にシリサイド層30が形成される。
この後、不図示であるが、層間絶縁膜を形成した後に、高濃度不純物領域等にコンタクトを開口し、金属配線を形成することにより、半導体装置を完成させるのは、当業者であれば、周知の事項である。
上述した技術は、以下の特許文献1、2、3に記載されている。
特開平11−68094号公報
特開2000−91564号公報
特開平11−186545号公報
前述した方法でLDD構造とサリサイド層を持つ半導体装置を製造する場合、以下のような問題が生じる。
(1)通常、スペーサー26となる絶縁膜、バッファ膜27となる絶縁膜をエッチングするためには、CF4、CHF3といった炭素を含んだガスを使用する。その結果、シリコン基板21の表面やゲート電極23の表面付近、具体的には、表面から深さ4nm程度の領域に、炭素が残留した状態となる。以降、これを炭素汚染と称する。
(2)図10中で点線の楕円で囲んだ領域a、図11中で点線の楕円で囲んだ領域bで示したように、スペーサー形成、バッファ膜除去の際に、オーバーエッチングを行なうことによって、必然的にシリコンを削ってしまう。その結果、不純物領域の深さ及びその後形成されるシリサイド層の深さが減少する。
1回のオーバーエッチでおよそ7〜15nmの領域が削られるので、2回のオーバーエッチングで14〜30nmのシリコン基板がエッチングされる。
(3)図13で点線の楕円で囲んだ領域cで示したように、炭素汚染が発生している部分では、遷移金属とシリコンの反応が阻害されるため、シリサイド層が形成されず、未反応部分が生じる。この問題への対策として、炭素汚染が生じた領域をプラズマ処理したり、エッチング処理で除去したりする技術が、前述の特許文献1、2、3にも記載されている。
(2)、(3)で述べたように、オーバーエッチや、炭素汚染発生部分の除去を行うことによって最大34nm程度のシリコンが削られる。通常のシリコン基板においては、34nm程度のシリコンを除去しても、基板全体がシリコンからできているので、大きな問題にはならない。
しかしながら、近年使われるようになったSOI(Silicon On Insulator)構造を持つウエハのように、絶縁体の上に薄いシリコン膜を成長させたウエハにおいては、非常に大きな問題となる。絶縁体上のシリコンの厚さは、50nm〜100nm程度と非常に薄くなっているために、図14に示すように、34nm程度のシリコン削れによって、不純物領域やシリサイド層の深さが大幅に減少してしまい、トランジスタ特性の悪化につながってしまう。場合によっては、トランジスタを動作させるために必要な深さの不純物領域やシリサイド層が得られないため、動作しないこともある。
また、ドライエッチングでは、ウエハ面内の位置によって、エッチレートや選択比等にばらつきが生じるため、結果として、ソース、ドレイン領域やゲート電極の抵抗がウエハ面内でばらついてしまう問題もある。
本発明では、かかる問題を解決するために、スペーサー形成用の絶縁膜を前記ゲート絶縁膜およびゲート電極上の絶縁膜の材料と異なる種類の第1の絶縁膜と前記ゲート絶縁膜と同じ種類の第2の絶縁膜に分けて形成する製造方法を用いる。また、シリサイド層の開口部を形成するために、これらの絶縁膜の除去を行なう際にウェットエッチングを行なう。
LDD構造を形成するための注入領域を形成する際、またはシリコン基板やゲート電極上にサリサイド層の開口部を設ける際にドライエッチングを行なわず、炭素を含まない薬液を用いてウェットエッチングを行なうことで、シリコン削れや炭素汚染の発生を防止できる。その結果、SOI構造のように、絶縁体上に薄いシリコン膜を成長させたシリコン基板においても、必要な深さの不純物領域やシリサイド層を得ることができる。また、ウェットエッチングでは薬液の選択により、ドライエッチングと比較して非常に大きい選択比を確保できるので、面内ばらつきを抑えることもできる。そのため、安定した特性を示すトランジスタを歩留まり良く製造することが可能となる効果を有する。
本発明による半導体装置の製造方法を図1から図7を用いて説明する。
図1において、シリコン基板1上に、熱酸化法により膜厚5nm程度のシリコン酸化膜を形成する。これがゲート絶縁膜2となる。さらに、前記ゲート絶縁膜2上に膜厚200nm程度のポリシリコン膜とシリコン酸化膜等の絶縁膜を形成する。これをフォトリソグラフィ、エッチングで加工することにより、ポリシリコン膜上に絶縁膜4が堆積しているゲート電極3がパターニング形成される。なお、本実施形態では、ポリシリコン上に絶縁膜を積層させたゲート電極を用いているが、前記絶縁膜をゲート電極上に形成しない方法も本発明に含まれる。
この後、ゲート電極3をマスクとして、低濃度不純物を注入する。この時、ドーズ量は1〜5×1014(イオン数/cm2)程度で、不純物はN型不純物、例えば、リンイオンを用いてシリコン基板1の表面から10nm程度の領域に注入される。この後、N2(窒素ガス)アニール等の加熱処理を行なうことにより、不純物が拡散し、低濃度不純物領域5が形成される。なお、P型不純物を用いる場合には、例えば、ボロンイオン等を用いる。
図2において、シリコン基板1全体に、第1の絶縁膜6として、膜厚10nm程度のシリコン窒化膜を成膜する。さらに、前記第1の絶縁膜の上に、第2の絶縁膜7として、HTO(High Temperature Oxide)膜、TEOS(Tetra Ethyl Ortho Silicate)、NSG(Non Dope Silicate Glass)などからなるシリコン酸化膜を15〜25nm程度成膜する。
図3において、第2の絶縁膜7であるシリコン酸化膜をドライエッチングする。この時、図3に示すように、ゲート電極3の側壁部分に第1の絶縁膜6を介して第2の絶縁膜7からなるスペーサー8を形成する。
この後、前記低濃度不純物領域4と同じ導電型の高濃度不純物を注入し、N2アニール等の加熱処理によって、高濃度不純物領域9を形成する。注入時のドーズ量は、N型不純物、例えば、ヒ素イオンを用いた場合は、1〜5×1015(イオン数/cm2)程度で、アニール前の高濃度不純物層深さは、ウエハ表面から5〜45nm程度であり、前記低濃度不純物層4よりも深い部分に形成される。この時、第1の絶縁膜6、スペーサー8がゲート電極3の側面部に存在しているため、高濃度の不純物領域は、前記低濃度不純物領域と比較して、前記ゲート電極3から離れた所に形成される。これにより、LDD構造が形成される。なお、P型不純物を用いる場合には、例えば、ボロンイオンや二フッ化ボロンイオン等を用いる。
図4において、リン酸を主成分とする薬液を用いて、第1の絶縁膜6であるシリコン窒化膜をウェットエッチングする。なお、前述したように、薬液には、リン酸のみでも良いが、エッチレートの調整や濡れ性改善を目的として、純水や界面活性剤を混合しても良い。
この時、スペーサー8とゲート電極3、ゲート絶縁膜2に挟まれた領域の第1の絶縁膜6はエッチングされないため、ゲート電極3上のシリコン窒化膜と、ゲート絶縁膜2上のシリコン窒化膜のみが除去される。なお、当該ウェットエッチングで使用するリン酸では、ゲート電極3上の絶縁膜4やゲート絶縁膜2の材料であるシリコン酸化膜はほとんど削れず、炭素汚染も発生しない。
図5において、フッ酸やバッファードフッ酸を主成分とする薬液を用いて、ゲート電極3上のシリコン酸化膜4とゲート電極3や第1の絶縁膜6が存在しない部分のゲート絶縁膜2とスペーサー8を除去する。前述したように、フッ酸やバッファードフッ酸はシリコンをエッチングする能力がほとんどないこと、炭素を含んでいないことより、シリコン削れや炭素汚染といった問題は生じない。
図6において、シリコン基板1全面に、チタン、コバルト、ニッケル等のいずれか一つからなる遷移金属膜10を成膜する。チタンの場合、膜厚は約30〜40nm、コバルトの場合、膜厚は約6〜10nmである。
図7(a)において、遷移金属とシリコンが反応する温度まで、シリコン基板1を加熱する。一般的には、チタンの場合で約700℃、コバルトの場合で約500℃である。その後、硫酸等を用いたウェットエッチングで未反応の遷移金属を除去し、さらに、再度シリコン基板を加熱することでシリコン基板1やゲート電極3の表層部に、シリサイド層11を形成する。
この後、層間膜を形成し、コンタクトを開口し、金属配線を設けることにより、半導体装置を形成するのは、従来の技術と同様である。
例えば、コバルトを8nm程度成膜してシリサイド層を形成した場合、シリサイド層の深さは、約32nm程度となる。従って、図7(b)に示すように、シリコン基板内に絶縁体31を有し、前記絶縁体31上のシリコン膜の厚さが50nm程度のSOI構造を有するシリコン基板1において、従来の方法により30nm程度シリコンを削ってしまうと、必要なシリサイド層の厚さが得られないばかりでなく、不純物層がない状態になってしまい、トランジスタが動作しないことになる。しかし、本発明による製造方法を適用することで、上記SOI構造を有するシリコン基板であっても、このような問題の発生を防ぐことができる。
1、21 シリコン基板
2、22 ゲート絶縁膜
3、23 ゲート電極
4 絶縁膜
5、24 低濃度不純物領域
6 第1の絶縁膜
7 第2の絶縁膜
8、26 スペーサー
9、28 高濃度不純物領域
10、29 遷移金属膜
11、30 シリサイド層
25 スペーサー絶縁膜
27 バッファ膜
31 絶縁体
2、22 ゲート絶縁膜
3、23 ゲート電極
4 絶縁膜
5、24 低濃度不純物領域
6 第1の絶縁膜
7 第2の絶縁膜
8、26 スペーサー
9、28 高濃度不純物領域
10、29 遷移金属膜
11、30 シリサイド層
25 スペーサー絶縁膜
27 バッファ膜
31 絶縁体
Claims (6)
- シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極材料と絶縁膜を形成する工程と、
前記ゲート電極材料と前記絶縁膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして、低濃度の不純物を注入する工程と、
前記シリコン基板上に、第1の絶縁膜と第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をドライエッチングし、前記第1の絶縁膜を介して、前記ゲート電極の側部に前記第2の絶縁膜によるスペーサーを形成する工程と、
前記低濃度の不純物と同じ導電型の高濃度の不純物を注入する工程と、
前記ゲート電極上および前記ゲート絶縁膜上の前記第1の絶縁膜をウェットエッチングにより除去する工程と、
前記第2の絶縁膜によるスペーサーと前記ゲート絶縁膜と前記ゲート電極上の絶縁膜を、ウェットエッチングする工程と、
全面に遷移金属を形成した後に、前記シリコン基板および前記ゲート電極上面のシリコンと遷移金属とを反応させることで、シリコン基板とゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記シリコン基板はSOI構造を持つことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の絶縁膜はシリコン窒化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2の絶縁膜はシリコン酸化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記遷移金属は、チタンまたはコバルトまたはニッケルであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 絶縁体の上にシリコン単結晶を成長させた構造を含むシリコン基板に、シリコン酸化膜からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ポリシリコン膜からなるゲート電極材料膜とシリコン酸化膜からなる絶縁膜を形成する工程と、
前記ゲート電極材料膜と前記絶縁膜をパターニングして、上面部に前記絶縁膜を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、低濃度の不純物を注入する工程と、
前記シリコン基板上に、シリコン窒化膜からなる第1の絶縁膜とシリコン酸化膜からなる第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をドライエッチングし、前記第1の絶縁膜を介して、前記ゲート電極の側面部に前記第2の絶縁膜によるスペーサーを形成する工程と、
前記低濃度不純物領域と同じ導電型の高濃度の不純物を前記シリコン基板表面部から前記低濃度不純物領域よりも深い領域に注入する工程と、
前記ゲート電極上および前記ゲート絶縁膜上の前記第1の絶縁膜をリン酸によるウェットエッチングで除去する工程と、
前記第2の絶縁膜によるスペーサーと前記ゲート絶縁膜と前記ゲート電極上の絶縁膜を、フッ酸またはバッファードフッ酸によってウェットエッチングする工程と、
前記シリコン基板および前記ゲート電極上面のシリコンとチタン、コバルト、ニッケルのいずれか一つからなる遷移金属とを反応させることで、前記シリコン基板と前記ゲート電極上部の表層部にシリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004314628A JP2005159335A (ja) | 2003-10-29 | 2004-10-28 | 半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003369270 | 2003-10-29 | ||
JP2004314628A JP2005159335A (ja) | 2003-10-29 | 2004-10-28 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2004314628A Pending JP2005159335A (ja) | 2003-10-29 | 2004-10-28 | 半導体装置の製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006337492A (ja) * | 2005-05-31 | 2006-12-14 | Kaneka Corp | 偏光子保護フィルムならびにそれを用いた偏光板 |
JP2007129189A (ja) * | 2005-10-31 | 2007-05-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
2004
- 2004-10-28 JP JP2004314628A patent/JP2005159335A/ja active Pending
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JP2006337492A (ja) * | 2005-05-31 | 2006-12-14 | Kaneka Corp | 偏光子保護フィルムならびにそれを用いた偏光板 |
JP2007129189A (ja) * | 2005-10-31 | 2007-05-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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