KR101068140B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극을 실리사이드화하여 소자의 전기적 특성을 향샹시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 소자 제조시 소오스/드레인 영역 및 게이트 전극 상부에 금속 실리사이드막을 형성하는 공정과 달리, 소오스/드레인 영역에 상부에 금속 실리사이드막을 형성하고, 게이트 전극의 폴리실리콘막을 금속 실리사이드막으로 형성함으로써 반도체 소자의 물리적 절연막의 두께는 변하지 않고 소자가 동작할 때 발생하는 접합영역이 더 이상 존재하지 않으며, 실리콘 게이트 전극의 저항보다 실리사이드의 저항이 더 낮기 때문에 종래 공정으로 제조된 소자보다 속도가 향상되고 전력소모가 감소될 수 있다.
Description
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 23 : 소자분리막
25 : 게이트 산화막 27 : 폴리실리콘막
29 : 감광막 패턴 31a, 31b : P웰 및 N웰 영역
33 : 하드마스크 산화막 35 : 게이트 전극
37a, 37b : LDD 영역 39 : 질화막 스페이서
41a, 41b : 소오스/드레인 영역 43 : 제1니켈막
45 : 제2티타늄막 47 : 제1니켈 실리사이드막
49 : 산화막 51 : 질화막
53 : 제2니켈막 55 : 제2티타늄막
57 : 제2니켈 실리사이드막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트 전극을 실리사이드화하여 소자의 전기적 특성을 향샹시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 소자는 구동 능력을 높이고 소비 전력을 감소시키기 위해 게이트 산화막의 두께를 낮추고 있으며, 0.09㎛의 소자에서는 대략적으로 15Å의 두께를 가지는 게이트 산화막을 요구하고 있다. 기존의 열 산화 공정에 의해 형성된 산화막은 절연막의 낮은 물리적인 두께로 인해 산화막을 통한 누설전류가 급격히 증가되어 기존의 산화막을 게이트 절연막으로 적용하기가 어렵다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 소자간 격리를 위해 실리콘 기판(1) 내에 소자분리공정(STI: Shallow Trench Isolation)을 진행하여 소자분리막(3)을 형성한다. 그 다음, 상기 소자분리막(3)을 포함한 기판 결과물 상에 게이트 산화막(5) 및 폴리실리콘막(7)을 형성한 후에 P형 또는 N형 불순물을 주입하여 P웰(9a) 및 N웰(9b)을 형성한다.
도 1b에 도시된 바와 같이, 상기 폴리실리콘막(7) 및 게이트 산화막(5)을 선택적으로 식각하여 게이트 전극(9)을 형성한 다음, 상기 게이트 전극 양측 기판 상에 이온을 주입하여 LDD(Lightly Doped Drain :11a, 11b) 영역을 형성한다. 이어 서, 상기 게이트 전극(9)을 포함한 기판 결과물 상에 질화막을 형성하고, 이를 식각하여 게이트 전극 측벽에 질화막 스페이서(13)를 형성한다.
도 1c에 도시된 바와 같이, 상기 게이트 전극(9) 양측 기판 상에 이온 주입을 실시하고 급속 열처리 공정을 진행하여 트랜지스터의 소오스 및 드레인 영역(15a, 15b)을 형성한다. 그 다음, 상기 게이트 전극(9)의 표면 및 소오스 및 드레인 영역(15a, 15b)의 표면에 코발트 실리사이드막(17a, 17b)을 형성한다.
도 1d에 도시된 바와 같이, 상기 게이트 전극을 포함한 기판 상에 절연막(19)을 형성하고, 콘택 식각 공정을 통해 소오스 및 드레인 영역에 금속배선 공정을 진행하여 반도체 소자를 완성한다.
그러나, 0.13㎛ 이하의 게이트 길이를 갖는 반도체 소자의 제조에 있어서, 게이트 전극에서 전압을 조절하여 채널을 이동하는 전하들을 조절하기가 점점 더 어렵게 되었다. 그 이유는 소자가 동작할 때 폴리실리콘막에 항상 존재하는 접합영역(Depletion Region)이 절연막과 같이 캐패시터 역할을 하게 되기 때문이다. 따라서, 소자가 동작할 때에 소자의 전기적인 절연막의 두께는 물리적인 절연막의 두께에 게이트 전극에 형성되는 접합영역의 두께가 합해진 두께이다. 이는 게이트 전극과 채널간의 전하 커플링을 자주 약하게 만들어 채널을 조절하기 어렵게 한다.
또한, 트랜지스터의 집적도를 향상시키기 위해 게이트 절연막의 두께가 2㎛이하로 얇아져 접합영역의 두께에 비해 3배 또는 그 이하의 두께가 되어 정상적인 MOS 트랜지스터를 구현하기가 어렵게 되었다.
한편, 종래 반도체 소자의 제조 공정을 사용하면서 상기와 같은 문제점을 해 결하기 위해 금속 게이트가 제안되었으나, 적절한 금속물질이 없다. 그 이유는 NMOS 트랜지스터에 해당하는 일함수와 PMOS에 해당하는 일함수를 동시에 만족시킬 수 있는 금속합금계를 찾지 못했기 때문이다. 비록, 적절한 금속합금계를 찾더라도 식각공정에서 심각한 문제를 야기시킬 수 있다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 게이트 전극을 실리사이드화하여 소자의 전기적 특성을 향샹시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소자분리막이 구비된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 기판 상에 불순물 이온을 주입하여 P웰 및 N웰을 형성하는 단계; 상기 폴리실리콘막 상에 하드마스크 산화막을 형성하는 단계; 상기 하드마스크 산화막과 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측 기판 상에 이온 주입을 실시하여 LDD 영역을 형성하는 단계; 상기 게이트 전극 양측벽에 질화막 스페이서를 형성하는 단계; 상기 게이트 전극 양측 기판 상에 이온 주입을 실시하여 소오스 및 드레인 영역을 형성하는 단계; 상기 게이트 전극을 포함한 기판 결과물 상에 제1금속막 및 제2금속막을 형성하는 단계; 상기 기판의 실리콘과 제1금속막이 반응하도록 기판 결과물에 대해 열처리를 실시하여 소오스 및 드레인 영역 상부에 제1금속 실리사이드막을 형성하는 단계; 상기 미반응된 상기 제1금속 막 및 제2금속막을 습식 식각 공정을 통해 제거하는 단계; 상기 기판 결과물 상에 산화막 및 질화막을 차례로 형성하는 단계; 상기 폴리실리콘막이 노출되도록 질화막 및 산화막 표면을 CMP하는 단계; 상기 기판 결과물 상에 제3금속막 및 제4금속막을 형성하는 단계; 상기 폴리실리콘막과 제3금속막이 반응하도록 기판 결과물에 대해 열처리를 실시하여 상기 게이트 산화막 상부에 제2금속 실리사이드막을 형성하는 단계; 및 상기 미반응된 제3금속막 및 제4금속막을 습식 식각 공정을 통해 제거하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 소오스/드레인 영역을 형성하는 단계와 제1금속막 및 제2금속막을 형성하는 단계 사이에 기판 결과물 상의 잔여물을 제거하기 위해 상온에서 HF 및 H2O를 혼합한 용액을 사용하여 세정 공정을 실시하는 것을 특징으로 한다.
상기 제1금속막 및 제2금속막은 각각 120 및 240Å의 두께로 형성하는 것을 특징으로 한다.
상기 열처리는 급속 열처리 공정으로 진행하는 것을 특징으로 하는 것을 특징으로 한다.
상기 급속 열처리 공정은 350∼450℃의 온도에서 ∼60초 동안 수행하는 것을 특징으로 한다.
상기 습식 식각 공정은 NH4OH, H2O2 및 H2O를 혼합한 용액과 HCl, H2O2 및 H2O를 혼합한 용액을 사용하는 것을 특징으로 한다.
상기 산화막은 HLD 산화막 또는 PE-TEOS 산화막으로 형성하는 것을 특징으로 한다.
상기 산화막은 200Å의 두께로 형성하는 것을 특징으로 한다.
상기 질화막 및 산화막 표면을 CMP하는 단계는 0.5∼8psi의 압력으로, 100∼1000의 RPM으로, 50∼500ml/min의 슬러리 유량율(Slurry Flow Rate)로 0.5∼2의 제거양(Removal Amount) 및 SiO2 슬러리를 사용하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, STI 공정을 진행하여 반도체 기판(21) 내에 소자분리막(23)을 형성하고, 기판 상에 게이트 산화막(25) 및 폴리실리콘막(27)을 차례로 형성한다. 그 다음, 상기 폴리실리콘막 상의 소정 영역을 노출시키는 감광막 패턴(29)을 형성한 후에 P형 또는 N형 불순물을 주입하여 P웰(31a) 및 N웰(31b)을 형성한다. 이어서, 상기 감광막 패턴(29)을 제거한 후에 세정 공정을 진행한다.
도 2b에 도시된 바와 같이, 상기 폴리실리콘막(27) 상에 하드마스크 산화막(33)을 형성한다. 이어서, 상기 하드마스크 산화막(33)과 폴리실리콘막(27)과 게이트 산화막(25)을 선택적으로 식각하여 게이트 전극(35)을 형성한다. 그 다음, 상기 게이트 전극 양측 기판 상에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain :37a, 37b) 영역을 형성한다.
도 2c에 도시된 바와 같이, 상기 게이트 전극(35)을 포함한 기판 결과물 상 에 질화막을 형성하고, 이를 식각하여 게이트 전극 양측벽에 질화막 스페이서(39)를 형성한다. 이어서, 상기 게이트 전극(35) 양측 기판 상에 이온 주입을 실시하고 급속 열처리 공정을 진행하여 트랜지스터의 소오스 및 드레인 영역(41a, 41b)을 형성한다. 그 다음, 상기 기판 결과물 상의 잔여물을 제거하기 위해 기판 상에 세정 공정을 실시한다. 이때, 세정 공정은 상온에서 HF 및 H2O를 혼합한 용액을 사용한다.
도 2d에 도시된 바와 같이, 상기 게이트 전극(35)을 포함한 기판 결과물 상에 PVD 방식을 사용하여 제1니켈막(43) 및 제2티타늄막(45)을 차례로 형성한다. 이때, 상기 제1니켈막(43) 상에 티타늄질화막을 형성할 수 있으며, 상기 제1니켈막(43) 및 제2티타늄막(45)은 각각 120 및 240Å의 두께로 형성한다.
도 2e에 도시된 바와 같이, 상기 기판의 실리콘과 제1니켈막(43)이 반응하도록 기판 결과물에 대해 급속 열처리를 실시하여 상기 소오스 및 드레인 영역(41a, 41b) 상부에 제1니켈 실리사이드막(47)을 형성한다. 이때, 급속 열처리는 350∼450℃의 온도에서 ∼60초 동안 수행한다. 여기에서, 미반응된 상기 제1니켈막(43) 및 제1티타늄막(45)을 습식 식각 공정을 통해 제거하며, 습식 식각 공정은 NH4OH, H2O2 및 H2O를 혼합한 용액과 HCl, H2O2 및 H2O를 혼합한 용액을 사용한다.
도 2f에 도시된 바와 같이, 상기 제1니켈 실리사이드막(47)을 포함한 기판 결과물 상에 산화막(49)을 형성한다. 이때, 상기 산화막은 HLD 산화막 또는 PETEOS 산화막으로 형성하며, 200Å의 두께로 형성한다. 그 다음, 상기 산화막(49) 상에 질화막(51)을 형성한 다음, 상기 폴리실리콘막(27)이 노출되도록 상기 질화막(51) 및 산화막(49) 표면을 CMP한다. 이때, CMP 공정은 0.5∼8psi의 압력으로, 100∼1000의 RPM으로, 50∼500ml/min의 슬러리 유량율(Slurry Flow Rate)로 0.5∼2의 제거양(Removal Amount) 및 SiO2 슬러리를 사용한다.
도 2g에 도시된 바와 같이, 상기 노출된 폴리실리콘막(27) 및 질화막(51)을 포함한 기판 결과물 상에 제2니켈막(53) 및 제2티타늄막(55)을 차례로 형성한다.
도 2h에 도시된 바와 같이, 상기 폴리실리콘막(27)과 제2니켈막(53)이 반응하도록 기판 결과물에 대해 급속 열처리를 실시하여 상기 게이트 산화막(25) 상부에 제2니켈 실리사이드막(57)을 형성한다. 이때, 급속 열처리는 350∼450℃의 온도에서 ∼60초 동안 수행한다. 여기에서, 미반응된 상기 제2니켈막(53) 및 제2티타늄막(55)을 습식 식각 공정을 통해 제거한다.
전술한 바와 같이, 본 발명은 반도체 소자 제조시 소오스/드레인 영역 및 게이트 전극 상부에 금속 실리사이드막을 형성하는 공정과 달리, 소오스/드레인 영역에 상부에 금속 실리사이드막을 형성하고, 게이트 전극의 폴리실리콘막을 금속 실리사이드막으로 형성함으로써 반도체 소자의 물리적 절연막의 두께는 변하지 않고 소자가 동작할 때 발생하는 접합영역이 더 이상 존재하지 않으며, 실리콘 게이트 전극의 저항보다 실리사이드의 저항이 더 낮기 때문에 종래 공정으로 제조된 소자보다 속도가 향상되고 전력소모가 감소될 수 있다.
그리고, 본 발명은 반도체 소자 제조시 게이트 전극의 도핑효율을 높이기 위한 추가 장비가 필요하지 않으며, 금속 게이트 물질을 식각하는 공정이 필요하지 않은 장점을 가지고 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 소오스/드레인 영역에 상부에 금속 실리사이드막을 형성하고, 게이트 전극의 폴리실리콘막을 금속 실리사이드막으로 형성함으로써 종래 공정으로 제조된 소자보다 속도가 향상되고 전력소모가 감소될 수 있다.
따라서, 반도체 소자의 속도가 향상되고 전력소모가 감소됨으로써 소자의 전기적 특성을 향샹시킬 수 있다.
Claims (9)
- 기판 상에 게이트 산화막을 개재하여 게이트 전극를 형성하는 단계상기 게이트 전극 양측벽에 질화막 스페이서를 형성하는 단계;상기 게이트 전극 양측 기판에 소오스 및 드레인 영역을 형성하는 단계;상기 소오스 및 드레인 영역 상부에 제1금속 실리사이드막을 형성하는 단계;상기 게이트 전극 및 상기 제1금속 실리사이드막을 포함한 전면에 절연막을 형성하는 단계;상기 게이트 전극이 노출되도록 상기 절연막을 CMP하는 단계;상기 노출된 게이트 전극 상에 금속막을 형성하는 단계;및열처리 공정으로 상기 게이트 전극의 실리콘과 상기 금속막을 반응시키어 제2금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1금속 실리사이드막을 형성하는 단계는,상기 소오스 및 드레인 영역을 포함한 전면에 제1금속막 및 제2 금속막을 적층하는 단계;상기 소오스 및 드레인의 실리콘과 상기 제1금속막이 반응되도록 열처리하여 상기 제1금속 실리사이드막을 형성하는 단계;및상기 제2금속막 및 반응하지 않고 남은 제1금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 제1금속막은 니켈로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리는 급속 열처리 공정으로 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 급속 열처리 공정은 350∼450℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막은 산화막 및 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 산화막은 HLD 산화막 또는 PE-TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 제2금속막으로 티타늄 또는 티타늄질화막 중에 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제2금속 실리사이드막은 니켈 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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