JP2003188277A - 二重ゲート酸化物層を形成する方法 - Google Patents

二重ゲート酸化物層を形成する方法

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チュウ・ホー・アン
Lin Wenhe
ウェンヘ・リン
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Abstract

(57)【要約】 （修正有） 【課題】 異なる厚さのゲート酸化物の層を形成する新
規な方法が提供される。 【解決手段】基板１０が提供され、該基板の表面は、そ
の上にゲート酸化物の厚い層を形成する。第一の表面領
域１１と、その上にゲート酸化物の薄い層を形成する第
二の表面領域１３とに分割される。厚いゲート酸化物の
注入は基板の表面内に行われる。ゲート酸化物の厚い層
１２が基板１０の表面上に形成され、ゲート酸化物の厚
い層は薄いゲート酸化物の注入のため連続的にパターン
化され、薄いゲート酸化物ｎ−ウェル／Ｐ−ウェル注
入、閾値電圧注入、パンチスルー注入を備え、基板の第
二の表面領域内に行われる。ゲート酸化物の厚い層を基
板の第二の表面領域から除去する。ゲート酸化物の厚い
層の頂部層（汚染されている）を除去し、ゲート酸化物
の薄い層を基板の第二の表面領域上にて成長させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
の製造、より具体的には、二重ゲート酸化物法用の改良
されたチャネル注入法に関する。
【０００２】
【従来の技術】ｐ−チャネル（ＰＭＯＳ）及びｎ−チャ
ネル（ＮＭＯＳ）デバイスの双方を同時に、シリコン基
板の表面上に形成するため、相補型金属酸化物電界効果
トランジスタ（ＣＭＯＳＦＥＴ）を形成することは、半
導体デバイスを製造する技術分野にて周知のことであ
る。ＰＭＯＳ及びＮＭＯＳデバイスを同時に形成するこ
とは、デバイスの密度を増大させることを許容する、そ
の工程の二重性のため、デバイスにより発生される全体
的な熱を減少することに加えて、製造コストを削減する
という明白な利点をもたらす。ＰＭＯＳ及びＮＭＯＳデ
バイスは、基本的なインバータとして作動する低電流、
高性能のデバイスが最も有益に適用される場合である、
デジタル分野にて使用することを主として目的とする、
広い分野で採用されている。ＦＥＴデバイスが好まれる
理由は、少なからず、その高密度の実装、低電力消費量
及び高収率によるものである。
【０００３】
【発明が解決しようとする課題】ＣＭＯＳデバイスの形
成は、典型的に、基板の表面にフィールド酸化物絶縁分
離（ＦＯＸ）又は浅いトレンチ絶縁分離（ＳＴＩ）の領
域を形成することによりデバイスを形成すべき基板の活
性面領域を画成することから開始する。基板の表面に
は、例えば、ホウ素又はインジウムのような、ｐ−型不
純物を基板にドーピングして、基板の表面にｐ−型ウェ
ルを形成することにより、所定レベルの導電率が提供さ
れる。次に、単結晶の半導体基板の表面に薄いゲート酸
化物の層を形成する。極く短いデバイスの機能的な寸法
に起因する短チャネル効果を軽減するため、ソース及び
ドレーン領域の注入に加えて軽くドープしたドレーン
（ＬＤＤ）を注入する。ポリシリコン層をゲート酸化物
の層の上に堆積させて、フォトリソグラフィ法を使用し
てエッチングし、その後、異方性ポリエッチングを施
す。異方性ポリエッチングは、典型的に、ゲート酸化物
の層が極めて薄い適用例の場合、ゲート酸化物にて停止
するため、このエッチングの停止は、ポリゲートに対す
るエッチングがその下方の基層内に侵入する結果となる
問題点を生じ易い。
【０００４】ゲート電極を電気的に絶縁分離するゲート
スペーサがゲート電極の側壁に形成される。基板を７０
０℃乃至９００℃の範囲の温度に加熱することによりゲ
ートスペーサが形成される前、注入したＬＤＤのイオン
を基板の表面内部に更に打ち込むことができ、この過程
は、これと同時に、ＬＤＤイオンの注入が生じさせるで
あろう基板表面の全ての損傷を回復する。ゲート構造体
に堆積させたゲートスペーサ材料は、異方性ドライエッ
チバックを施すことによりゲート電極の側壁以外の全て
の領域からエッチバックされる。この異方性ドライエッ
チバックは、ゲートスペーサの殆どを除去し、ゲートス
ペーサ材料が最も密に堆積された部分、すなわち、ゲー
ト電極の側壁にのみゲートスペーサ材料を残す。ゲート
電極のソース領域及びドレーン領域を形成する残りの工
程は、不純物注入法によって行われる。この不純物注入
法は、ＬＤＤのイオン注入のために使用したものと同一
型式の不純物を使用するが、注入したイオンに対しより
高いドーパント濃度及びより高い注入エネルギを提供
し、これによりこれら不純物はより高濃度のより深い不
純物領域を形成する。
【０００５】現在の二重ゲート酸化物層を形成する方法
は、ゲート酸化物の二重ゲート層を形成する前に行われ
る、薄いゲートウェル注入、パンチスルー(punchthroug
h)注入及びＶｔ注入のような多数の注入法を行うことを
備えている。チャネル長さが１００ｎｍ以下のデバイス
の特別な関心事は、デバイスの最適な性能を得るための
チャネル注入部のプロフィールである。しかし、厚いゲ
ート酸化（加熱炉利用）のために必要とされる高熱供給
は、薄いゲート酸化物領域のチャネル注入部のプロフィ
ールに悪影響を与える。本発明は、薄いゲート酸化物層
の下方にあるチャネル注入部のプロフィールに対し厚い
ゲート酸化物が与える影響を軽減する方法を提供するこ
とにより、この問題点に対処するものである。
【０００６】米国特許第６，１７１，９１１Ｂ１号（ユ
ー（Ｙｕ））には、ｐ−型及びｎ−型ウェルに加えて、
二重ゲート酸化物法が示されている。米国特許第６，０
３３，９４３号（ガードナー（Ｇａｒｄｎｅｒ））に
は、マスキング工程を使用する二重ゲート酸化物法が開
示されている。
【０００７】米国特許第５，９８９，９４９号（ビネス
（Ｖｉｎｅｓ））、米国特許第６，２１４，６７４Ｂ１
号（タング（Ｔｕｎｇ））、及び米国特許第６，２６
８，２５０Ｂ１号（ヘルム（Ｈｅｌｍ））は、ゲート酸
化物及びウェル法に関するものである。
【０００８】本発明の主たる目的は、薄いゲート領域の
下方にあるチャネル注入部のプロフィールに対して厚い
ゲート酸化物が与える影響を軽減する二重ゲート酸化物
法の改良された方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の目的に従って、
異なる厚さのゲート酸化物層を形成する新規な方法が提
供される。基板が提供され、基板の表面は、その上に厚
いゲート酸化物層を形成すべき第一の表面領域と、その
上に薄いゲート酸化物の層を形成すべき第二の表面領域
とに分割される。基板の表面には、フィールド絶縁分離
領域が設けられる。ｎ−ウェル又はｐ−ウェル注入、閾
値注入、パンチスルー注入を含む厚いゲート酸化物注入
は基板の表面内部で行われる。基板の表面上に厚いゲー
ト酸化物層が形成され、薄いゲート酸化物ｎ−ウェル注
入、閾値注入、パンチスルー注入を含む第一の薄いゲー
ト酸化物注入のための、第一のフォトレジストマスクを
有する厚いゲート酸化物の層が基板の第二の表面領域内
にパターン化される。第一の薄いゲート酸化物注入が行
われ、基板の第二の表面領域内への、薄いゲート酸化物
ｐ−ウェル注入、閾値注入、パンチスルー注入を含む、
第二の薄いゲート酸化物注入のため、第一のフォトレジ
ストマスクは第二のフォトレジストマスクによって置換
される。第二の薄いゲート注入が行われ、ゲート酸化物
の厚い層を基板の第二の表面領域から除去するため、第
二のフォトレジストマスクは第三のフォトレジストマス
クによって置換される。ゲート酸化物の厚い層を基板の
第二の表面領域から除去し、第三のフォトレジストマス
クを除去して、基板の第一の表面領域上に重ねられたゲ
ート酸化物の厚い層を露出させる。ゲート酸化物の厚い
層の頂部層（汚染されている）を除去し、基板の第二の
表面領域上に薄いゲート酸化物の層を成長させる。
【００１０】ＣＭＯＳデバイスの性能は、デバイスのゲ
ート電極の下方に設けられたゲート酸化物層の厚さに反
比例する。このため、ゲート誘電体の層の厚さが２０オ
ングストロームである、更により最新のデバイスが製造
されるとき、最新の高性能デバイスのゲート酸化物の厚
さが１００オングストローム以下の範囲となることは珍
しいことではない。
【００１１】相補型金属酸化物シリコン（ＣＭＯＳ）デ
バイスを適用することについての周知の利点の１つは、
これらのデバイスによって実現可能である、低い電力消
費量である。この低電力消費量は、ＣＭＯＳデバイスが
ｎ−チャネル及びｐ−チャネルＣＭＯＳデバイスの双方
を使用し、これにより任意の所定の時点にて２つのトラ
ンジスタの一方のみが作動し、デバイスが高インピーダ
ンスであることから、流れる電流が実質的に存在しない
ことによって実現される。
【００１２】
【発明の実施の形態】以下に、図１乃至図７を参照しつ
つ、本発明を詳細に説明する。ここで、図１は、基板の
断面図を示しており、フィールド分離部の領域が基板の
表面に形成され、基板は、その上に薄いゲート酸化物の
層を形成すべき第一の表面領域と、その上に薄いゲート
酸化物の層を形成すべき第二の表面領域とに分割され、
厚いゲート酸化物の注入は基板の表面内に行われ、基板
の表面には、厚いゲート酸化物の層が形成されている。
【００１３】また、図２は、図１の基板の表面内への第
一の薄いゲート酸化物の注入のため、厚いゲート酸化物
層の表面をパターン化した後の断面図を示している。ま
た、図３は、図２の基板の表面内への第二の薄いゲート
酸化物の注入のため、厚いゲート酸化物層の表面をパタ
ーン化した後の断面図を示している。
【００１４】また、図４は、薄いゲート酸化物層を形成
すべき基板の表面上方から厚い層を除去するため、ゲー
ト酸化物の厚い層の表面をパターン化した後の断面図を
示している。
【００１５】また、図５は、薄いゲート酸化物の層を形
成すべき基板の表面の上方からゲート酸化物の厚い層を
除去した後の断面図を示している。また、図６は、フォ
トマスクを除去し、ゲート酸化物の残る厚い層の頂面を
除去した後の断面図を示している。
【００１６】また、図７は、基板の第二の表面領域上に
ゲート酸化物の薄い層を形成した後の断面図を示してい
る。図１に図示した断面図を特に参照すると、次のもの
が図示されている。
【００１７】符号１０は単結晶シリコン基板で、その表
面上に本発明の二重ゲート酸化物層が形成される。符号
１１は単結晶シリコン基板１０の表面領域で、その上に
ゲート酸化物の厚い層を形成すべき表面領域として選ば
れた表面領域である。
【００１８】符号１３は単結晶シリコン基板１０の表面
領域で、その上に薄いゲート酸化物の層を形成すべき表
面領域として選ばれた表面領域である。符号１２は表面
領域１１、１３の上に形成されたゲート酸化物の層で、
このゲート酸化物の層１２は、約８０オングストローム
乃至１２０オングストロームの範囲の厚さを有するゲー
ト酸化物の比較的厚い層である。
【００１９】符号１４は単結晶シリコン基板１０の表面
に形成された浅いトレンチ分離（ＳＴＩ）領域で、隣接
するゲート電極を互いに電気的に分離する。符号１６は
ｎ−ウェル注入部又はｐ−ウェル注入部で、厚いゲート
酸化物の層を形成すべき基板１０の表面領域の下方で形
成される。
【００２０】比較的厚いゲート酸化物の表面１１上に
て、ＮＭＯＳ（ｐ−ウェルの上方）及びＰＭＯＳ（ｎ−
ウェルの上方）の双方を形成することができることを考
慮し、本明細書において、これら２種類の注入部を区別
することなく、ｎ−ウェル注入及びｐ−ウェル注入に関
して説明する。本発明は、ゲート酸化物の比較的厚い層
の上にＮＭＯＳ／ＰＭＯＳデバイスを形成する従来の不
純物法と異なる仕方にてこれら２つの型式の注入を行う
必要があることを要求したり、またそのことを暗示した
りするものではない。
【００２１】ゲート酸化物の厚い層１２を形成する前
に、パンチスルー注入及び閾値電圧注入法のような従来
の注入法を、基板の表面領域１１、すなわちその上で厚
いゲート酸化物の層が形成される基板の表面にて、行っ
た。これらの注入は、図１に図示した断面にて更に明確
にはされていない。この時点にて、基板１０の表面１
３、すなわちその上でゲート酸化物の薄い層を形成すべ
き表面にて、不純物注入は行わなかった。
【００２２】これらの不純物注入の１つを特に取り扱う
ため、ミクロン以下のデバイスの特徴を備える形成され
たＣＭＯＳデバイスは、ソースからドレーン領域へのパ
ンチスルーという問題が生じ、このことは、短いチャネ
ル寸法であり、その結果、デバイスの絶縁特性が劣化す
る可能性がある、ＭＯＳＦＥＴデバイスにて最も顕著に
生ずる。ソース／ドレーンのパンチスルーという問題点
は、典型的に、ＣＭＯＳデバイスゲート電極を形成する
前に、デバイスの基板にパンチスルー停止イオン注入を
行うことにより解決される。このイオンの注入は、ゲー
ト電極に対してフィールド酸化物を形成する前に行われ
る。
【００２３】約８５０℃乃至１０００℃の周囲温度にあ
る、酸化物の流れ環境内で、下側のシリコンを熱酸化さ
せるような、ゲート酸化物の層を形成する任意の通常の
方法に従って、ゲート酸化物の層１２を堆積させること
ができる。層１２は、また、堆積させた二酸化ケイ素
層、窒化物層、複合酸化物又は窒化酸化材料又はゲート
誘電体として使用するのに適した任意のその他の材料と
共に形成することもできる。ゲート酸化物は、８００℃
乃至１０００℃の温度にて約８０オングストローム乃至
１２０オングストロームの厚さまで成長させることがで
きる。
【００２４】多岐に亙る方法を使用してＳＴＩ領域１４
を形成することができる。例えば、１つの方法は、浅い
トレンチ用として使用される埋込んだ酸化物（ＢＯＸ）
分離法である。この方法は、トレンチを化学的気相成長
（ＣＶＤ）法によるケイ素酸化物（ＳｉＯ2）にて充填
し、その後、この酸化物は、エッチバック又は機械的／
化学的研磨を行って平坦面を生じさせることを含む。Ｂ
ＯＸ法用としてエッチング処理した浅いトレンチは、典
型的に、２０００オングストローム乃至５０００オング
ストロームの深さまでシリコン基板内に異方性プラズマ
エッチングを施して、基板の内部に又はその表面上に形
成される活性デバイス領域の周りに形成される。
【００２５】ＣＭＯＳ型半導体デバイスにおいて、ＮＭ
ＯＳデバイスはｐ−ウェル領域の上に形成される一方、
ＰＭＯＳデバイスはｎ−ウェル領域の上に形成される。
単一ウェルの構造体は、ウェル領域内の不純物の濃度が
過度に高く、その結果、デバイスの作動速度が低下する
という不利益な点がある。このため、高速度の作動デバ
イスとするためには、デバイスを、二重ウェル構造体を
有するものとして製造し、これにより、ｐ−ウェル及び
ｎ−ウェル領域の双方が基板に形成され、その双方のウ
ェル領域が低不純物濃度であるようにする必要がある。
この場合、ｎ及びｐ−ウェル領域に対する不純物濃度を
最適にすることは、デバイスの性能を最適化する。
【００２６】基板表面にｐ−ウェル及びｎ−ウェル領域
を形成することは当該技術分野にて周知のことである。
シリコン基板のｎ−ウェル内でＰＭＯＳデバイスを製造
しつつ、シリコン基板のｐ−ウェル内でｎ−チャネルＮ
ＭＯＳデバイスを製造することにより、従来のＣＭＯＳ
デバイスが単結晶シリコン半導体基板の内部に及びその
上に形成される。ホウ素（Ｂ11）又はインジウムのよう
なｐ型ドーパントをｐ−ウェル領域内にイオン注入する
ことにより、活性なデバイス領域内にｐ−ウェルが形成
される。ヒ素（Ａｒ75）又はリン酸のようなｎ型ドーパ
ントをｎ−ウェル領域内にイオン注入することにより、
活性なデバイス領域内にｎ−ウェルが形成される。ｎ−
ウェル内にｐ型ドーパントを注入するのを防止し、また
ｐ−ウェル内にｎ型ドーパントを注入するのを防止する
ため、注入妨害マスクを形成すべく通常のフォトリソグ
ラフィック技術が使用される。次に、基板をアニール処
理して、所望のドーパントプロフィールを実現し、ドー
パントを活性化し、及びドーパントの注入部の損傷を解
消する。典型的に、ウェルは、約２．０μｍ乃至４．０
μｍの範囲の深さであり、約１．０Ｅ１５（１．０×１
０15）乃至１．０Ｅ１７（１．０×１０17）の原子／ｃ
ｍ3の範囲の濃度にてドープされる。
【００２７】次に、図２に図示した断面図を参照する
と、次の要素が特に図示されている。符号１８は薄いゲ
ート酸化物領域１３上に形成された第一のフォトレジス
トマスクで、この第一のフォトレジストマスク１８に形
成された開口部１５は薄いゲートｎ−ウェル注入部、パ
ンチスルー注入部及び閾値電圧注入部を形成すべき基板
１０の表面を露出させるものである。
【００２８】符号２０は基板１０の表面の薄いゲート酸
化物領域１３の表面に形成された薄いゲートｎ−ウェル
である。符号２１は基板１０の表面の薄いゲート酸化物
領域１３の表面に行われた薄いゲートｎ−ウェル注入、
パンチスルー注入及び閾値電圧注入である。
【００２９】第一のフォトレジストマスク（フォトレジ
スト層）１８は、従来のフォトリソグラフィ法及びマス
キング法を使用して形成される。フォトレジスト層１８
は、Ｏ2プラズマを付与してエッチングし、次に、Ｈ2Ｓ
Ｏ4、Ｈ2Ｏ2及びＮＨ4ＯＨ溶液を使用してウェットスト
リッピング(wet stripping)する。このようにフォトレ
ジスト層１８に形成された開口部１５は、上述した不純
物注入を行う厚いゲート酸化物層１２の表面を露出させ
る。
【００３０】図２に断面図で図示した構造体を形成し、
必要な注入を行った後、Ｏ2プラズマにて灰化する周知
の方法を使用して、厚い酸化物層１２の表面から第一の
フォトレジストマスク１８を除去し、その後、完全な表
面清浄化を行う。
【００３１】これに続いて、図３の第二のフォトレジス
トマスク２２を厚いゲート酸化物層１２の表面上に形成
することにより行う。開口部１７をフォトレジストの第
二の層２２に形成する。この開口部１７は、薄いゲート
ｐ−ウェル注入部、パンチスルー注入部及び閾値電圧注
入部２３を形成する基板の表面領域と整合する。その結
果、基板１０の表面に薄いゲートｐ−ウェル２４が形成
される。注入部２３として特に図示した薄いゲートｐ−
ウェル、パンチスルー部を有するものとして、全体とし
て特に図示した閾値電圧注入のため本発明の好ましい不
純物はインジウムである。
【００３２】上記に特定した不純物注入を行った後、図
３の第二のフォトレジストマスク２２を厚い酸化物層１
２の表面から除去して、図４の第三のフォトレジストマ
スク２６と置き換える。図４の断面図には、第三のフォ
トレジストマスク２６を形成する方法が図示されてい
る。第三のフォトレジストマスク２６は厚いゲート酸化
物の表面領域１１を覆い、薄いゲート酸化物領域１３を
露出させる。フォトレジストマスクを形成する通常の方
法を適用して第三のフォトレジストマスク２６を形成す
る。
【００３３】図５には、ゲート酸化物の薄い層を形成す
る基板の表面の上方からゲート酸化物の厚い層を除去す
るように、フォトレジストマスク２６に従ってゲート酸
化物の厚い層１２を完全に除去する、本発明を実施する
方法が図示されている。図５の断面図に図示した層１２
のエッチングは、稀釈したＨＦ（ＤＨＦ：約１００対１
にて稀釈）を使用し、その後、厚いゲート酸化物の残り
の層１２の表面から第三のフォトレジストマスク２６を
除去すべく、再度、通常のフォトレジストの除去方法を
行う。
【００３４】この時点にて、図５を使用して基板１０の
表面の種々の注入したウェル領域を次のように簡単に説
明することが有意義である。 １．厚いゲート酸化物ｎ−ウェル又はｐ−ウェルである
領域１６ ２．薄いゲート酸化物ｐ−ウェルである領域２４ ３．薄いゲート酸化物ｎ−ウェルである領域２０ 図６に図示した断面図は、第三のフォトレジストマスク
２６の除去のみを特に図示する断面図であるように思わ
れる。しかし、図６の断面図は、これに加え、稀釈した
ＨＦ（ＤＨＦ：約１００対１乃至２００対１にて稀釈）
を使用して厚いゲート酸化物の残りの層１２の汚染した
上面を除去する加工工程を特に示すものでもある。
【００３５】その結果、層１２の厚さは、約８０オング
ストローム乃至１２０オングストロームの最初の値から
約４０オングストローム乃至７０オングストロームの値
まで減少し、依然としてゲート酸化物の比較的厚い層で
ある、新たなゲート酸化物の層２８を形成する。
【００３６】この層１２の厚さを減少させる工程が完了
した後、図６の断面図で図示した構造体の表面に対し薄
いゲートＲＣＡ前清浄化を行う。その後、構造体は、基
板１０の表面領域１３上を覆うゲート酸化物の薄い層を
形成する準備が整う。薄い酸化物の層３０を形成するた
めの本発明の好ましい方法は、単一の処理チャンバを使
用して迅速熱酸化法を適用し、これにより、この加工工
程１５の熱供給量を軽減する。ゲート誘電体の第二の層
は約１０オングストローム乃至５０オングストロームの
範囲の第二の厚さに形成される。
【００３７】上記の詳細な説明から、本発明は異なる厚
さの２つのゲート酸化物層を形成する方法を提供する一
方、閾値電圧注入のため基板の表面に通常の不純物注入
を行うことが本発明によって阻止され又は損なわれない
ことが明らかである。
【００３８】厚いゲート酸化によって薄いゲートチャネ
ル注入部の熱の再分配が減少した状態で二重ゲート酸化
物層を形成する本発明は次のようにまとめることができ
る。本発明は、基板から開始し、ゲート誘電体の厚い層
を形成する第一の表面領域と、ゲート誘電体の薄い層を
形成する第二の表面領域として特定されたその表面上に
て、基板の第一の表面領域内に必要な不純物の注入を行
い、基板の表面にフィールド分離領域が提供される。
【００３９】第一の厚さを有するゲート誘電体の第一の
層が基板の表面上に形成される。第一のマスク（露光マ
スク）がゲート誘電体の第一の層の表面上に形成され、
該第一のマスクは、少なくとも１つのＰＭＯＳデバイス
を形成すべき基板の第二の表面に上に少なくとも１つの
開口部を備える。
【００４０】第一の不純物注入は、第一のマスクを注入
マスクとして使用して行われる。第一のマスクは、ゲー
ト誘電体の第一の層の表面から除去する。第二のマスク
（露光マスク）がゲート誘電体の第一の層の表面上に形
成され、該第二のマスクは、少なくとも１つのＮＭＯＳ
デバイスを形成すべき基板の第二の表面に上に少なくと
も１つの開口部を備えている。
【００４１】第二のマスクを注入マスクとして使用し、
第二の不純物注入を行う。第二のマスクをゲート誘電体
の第一の層の表面から除去する。第三のマスクがゲート
誘電体の第一の層の表面上に形成され、該第三のマスク
は、基板の第二の表面上のゲート誘電体の第一の層の表
面を露出させる。
【００４２】エッチングマスクとして第三のマスクを使
用し、基板の第二の表面を露出させて、ゲート導電体の
第一の層を基板の第二の表面からから除去する。第三の
マスクをゲート誘電体の第一の層の表面から除去する。
【００４３】ゲート誘電体の第一の層の厚さを測定可能
な程度だけ減少させる。第二の厚さを有するゲート誘電
体の第二の層を基板の第二の表面上に形成する。
【００４４】特定の一例としての実施の形態を参照しつ
つ本発明を説明し且つ図示したが、これらの一例として
の実施の形態に本発明を限定することを意図するもので
はない。当業者は、本発明の精神から逸脱せずに変更及
び改変例が可能であることが認識されよう。このため、
特許請求の範囲及びその等価物の範囲に属するかかる変
更例及び改変例は全て本発明の範囲に包含することを意
図するものである。
【図面の簡単な説明】
【図１】基板の断面図である。
【図２】基板の表面内への第一の薄いゲート酸化物の注
入のため、厚いゲート酸化物層の表面をパターン化した
後の断面図である。
【図３】基板の表面内への第二の薄いゲート酸化物の注
入のため、厚いゲート酸化物層の表面をパターン化した
後の断面図である。
【図４】その上に薄いゲート酸化物層を形成すべき基板
の表面上方から薄い層を除去するため、ゲート酸化物の
厚い層の表面をパターン化した後の断面図である。
【図５】その上に薄いゲート酸化物の層を形成すべき基
板の表面の上方からゲート酸化物の厚い層を除去した後
の断面図である。
【図６】フォトマスクを除去し、ゲート酸化物の残る厚
い層の頂面を除去した後の断面図である。
【図７】基板の第二の表面領域上にゲート酸化物の薄い
層を形成した後の断面図である。
【符号の説明】
１０ 単結晶シリコン基板 １１ 基板の表面
／基板の表面領域 １２ ゲート酸化物の厚い層 １３ 基板の表面
／薄いゲート酸化物領域 １４ 浅いトレンチ隔離（ＳＴＩ）領域 １５ 開口部 １６ ｎ−ウェル
又はｐ−ウェル注入部 １７ 開口部 １８ 第一のフォトレジストマスク／フォトレジスト層 ２０ 薄いゲート酸化物ｎ−ウェル ２１ 薄いゲートｎ−ウェル、パンチスルー及び閾値電
極注入部 ２２ 第二のフォトレジストマスク ２３ 薄いゲートｐ−ウェル、パンチスルー及び閾値電
圧注入部 ２４ 薄いゲートｐ−ウェル ２６ 第三のフォ
トレジストマスク ２８ 新たなゲート酸化物の層 ３０ 薄い酸化物
の層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュウ・ホー・アン シンガポール国シンガポール 680559 チ ョア・チュー・コン・ノース ６，アパー トメント・ブロック 559，ナンバー 06 −68 (72)発明者 ウェンヘ・リン シンガポール国シンガポール 730554 ウ ッドランズ・ドライブ 53，ビーエルケイ 554，ナンバー 09−19 (72)発明者 ジア・ツェン・チェン シンガポール国シンガポール 688570 ヴ ァーデ・グローヴ 38 Ｆターム(参考） 5F048 AA01 AC01 AC03 BA01 BB05 BB14 BB16 BB18 BD04 BE01 BE02 BE03 BG14

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 厚いゲート酸化により薄いゲートチャネ
    ル注入部の熱の再分配が減少した状態の二重ゲート酸化
    物層を形成する方法において、 基板を提供し、ゲート誘電体の厚い層を形成する第一の
    表面領域と、ゲート誘電体の薄い層を形成する第二の表
    面領域として特定された該基板の表面上にて、該基板の
    第一の表面領域内に必要な不純物の注入を行い、前記基
    板の表面にフィールド分離領域を提供する工程と、 前記基板の表面上に第一の厚さを有するゲート誘電体の
    第一の層を形成する工程と、 前記ゲート誘電体の第一の層の表面上に第一のマスクを
    形成する工程であって、該マスクが、少なくとも１つの
    ＰＭＯＳデバイスを形成する前記基板の第二の表面上
    に、少なくとも１つの開口部を備える、工程と、 前記第一のマスクを注入マスクとして使用して、第一の
    不純物注入を行う工程と、 前記第一のマスクを前記ゲート誘電体の第一の層の表面
    から除去する工程と、 前記ゲート誘電体の第一の層の表面上に第二のマスクを
    形成する工程であって、該第二のマスクが、少なくとも
    １つのＮＭＯＳデバイスを形成すべき前記基板の第二の
    表面上に、少なくとも１つの開口部を備える、工程と、 前記第二のマスクを注入マスクとして使用して第二の不
    純物注入を行う工程と、 前記第二のマスクを前記ゲート誘電体の第一の層の表面
    から除去する工程と、 前記ゲート誘電体の第一の層の表面上に、第三のマスク
    を形成する工程であって、該第三のマスクが、前記ゲー
    ト誘電体の前記第一の層が前記基板の第二の表面上を覆
    う箇所の、前記ゲート誘電体の前記第一の層の表面を露
    出させる、工程と、 前記ゲート導電体の前記第一の層を、エッチングマスク
    として前記第三のマスクを使用して、前記基板の第二の
    表面からから除去し、前記基板の前記第二の表面を露出
    させる工程と、 前記第三のマスクを前記ゲート誘電体の前記第一の層の
    表面から除去する工程と、 前記ゲート誘電体の前記第一の層の厚さを測定可能な程
    度だけ減少させる工程と、 前記基板の前記第二の表面上に第二の厚さを有するゲー
    ト誘電体の第二の層を形成する工程とを備える、方法。
  2. 【請求項２】 請求項１の方法において、前記第一のマ
    スク、前記第二のマスク及び前記第三のマスクがフォト
    レジストを備える、方法。
  3. 【請求項３】 請求項１の方法において、前記ゲート誘
    電体の前記第一の層が酸化物を備える、方法。
  4. 【請求項４】 請求項１の方法において、前記ゲート誘
    電体の前記第一の層が約８０オングストローム乃至１２
    ０オングストロームの範囲の第一の厚さに形成される、
    方法。
  5. 【請求項５】 請求項１の方法において、前記基板の第
    一の表面領域内に行われる前記必要な不純物注入が、ｎ
    −ウェル注入、ｐ−ウェル注入、パンチスルー注入及び
    閾値電圧注入から成る注入方法の群から選ばれる方法に
    よって行われる、方法。
  6. 【請求項６】 請求項１の方法において、前記基板の表
    面に形成されるフィールド分離部の前記領域が浅いトレ
    ンチ分離部の領域を備える、方法。
  7. 【請求項７】 請求項１の方法において、前記第一の不
    純物注入が、ｎ−ウェル注入、パンチスルー注入及び閾
    値電圧注入から成る注入方法の群から選ばれる方法によ
    って行われる、方法。
  8. 【請求項８】 請求項１の方法において、前記第二の不
    純物注入が、ｐ−ウェル注入、パンチスルー注入及び閾
    値電圧注入から成る注入方法の群から選ばれる方法によ
    って行われる、方法。
  9. 【請求項９】 請求項８の方法において、前記閾値電圧
    注入が不純物イオンの供給源としてインジウムを使用す
    る、方法。
  10. 【請求項１０】 請求項１の方法において、前記基板の
    第二の面から前記ゲート誘電体の前記第一の層を前記除
    去する工程が、ＨＦ化学組成物を利用し、該ＨＦが約１
    ００対１の比率にて稀釈されている、方法。
  11. 【請求項１１】 請求項１の方法において、前記ゲート
    誘電体の前記第一の層の厚さを測定可能な程度だ減少さ
    せる工程が、ＨＦ化学組成物を利用し、該ＨＦが約１０
    ０対１乃至約２００対１の範囲の比率にて稀釈されてい
    る、方法。
  12. 【請求項１２】 請求項１の方法において、前記ゲート
    誘電体の前記第一の層の厚さを測定可能な程度だけ減少
    させる工程が、前記第一の厚さを約４０オングストロー
    ム乃至７０オングストロームの厚さまで減少させること
    を備える、方法。
  13. 【請求項１３】 請求項１の方法において、前記基板の
    前記第二の表面上に前記ゲート誘電体の第二の層を前記
    形成する工程が、単一の加工チャンバを使用して前記基
    板の前記第二の表面を迅速熱酸化させることを備える、
    方法。
  14. 【請求項１４】 請求項１の方法において、前記基板の
    前記第二の表面上に前記ゲート誘電体の第二の層を形成
    する前記工程の前、薄いゲート表面を予め清浄にする追
    加的な工程を備える、方法。
  15. 【請求項１５】 請求項１の方法において、前記ゲート
    誘電体の前記第二の層が約１０オングストローム乃至５
    ０オングストロームの範囲の第二の厚さに形成される、
    方法。
  16. 【請求項１６】 ゲート誘電体の二重ゲート層を形成す
    る方法において、 （ａ）基板を提供する工程であって、該基板の表面を互
    いに電気的に分離する表面領域に分割する、工程を備
    え、前記表面領域が、 （１）ゲート誘電体の厚い層を有するＰＭＯＳデバイス
    を形成すべき領域１と、 （２）ゲート誘電体の厚い層を有するＮＭＯＳデバイス
    を形成すべき領域２と、 （３）ゲート誘電体の薄い層を有するＰＭＯＳデバイス
    を形成すべき領域３と、 （４）ゲート誘電体の薄い層を有するＮＭＯＳデバイス
    を形成すべき領域４であり、 （ｂ）前記領域１の表面内に第一の不純物注入を行う工
    程と、 （ｃ）前記領域２の表面内に第二の不純物注入を行う工
    程と、 （ｄ）前記基板の表面上に第一の厚さを有するゲート誘
    電体の第一の層を形成する工程と、 （ｅ）前記領域３の表面内に第三の不純物注入を行う工
    程と、 （ｆ）前記領域４の表面内に第四の不純物注入を行う工
    程と、 （ｇ）前記ゲート誘電体の前記第一の層を前記表面領域
    ３、４の上方から除去する工程と、 （ｆ）前記基板の前記領域３、４の表面上に第二の厚さ
    を有するゲート誘電体の第二の層を形成する工程とを備
    える、方法。
  17. 【請求項１７】 請求項１６の方法において、表面領域
    １内への前記第一及び第三の不純物注入が、ｎ−ウェル
    注入、パンチスルー注入及び閾値電圧注入から成る注入
    方法の群から選ばれる方法によって行われる、方法。
  18. 【請求項１８】 請求項１６の方法において、表面領域
    １内への前記第二及び第四の不純物注入が、ｐ−ウェル
    注入、パンチスルー注入及び閾値電圧注入から成る注入
    方法の群から選ばれる方法によって行われる、方法。
  19. 【請求項１９】 請求項１６の方法において、前記ゲー
    ト誘電体の前記第一の層が酸化物を備える、方法。
  20. 【請求項２０】 請求項１６の方法において、前記ゲー
    ト誘電体の前記第一の層が約８０オングストローム乃至
    １２０オングストロームの範囲の第一の厚さに形成され
    る、方法。
  21. 【請求項２１】 請求項１６の方法において、互いに電
    気的に分離した前記表面領域が、前記基板の表面に浅い
    トレンチ分離領域を形成することを備える、方法。
  22. 【請求項２２】 請求項１６の方法において、前記第四
    の不純物注入が、閾値電圧注入のため、不純物イオンの
    供給源としてインジウムを使用する、方法。
  23. 【請求項２３】 請求項１６の方法において、前記基板
    の領域３、４の表面上にゲート誘電体の第二の層を形成
    する工程が、単一の加工チャンバを使用して前記基板の
    前記第二の表面を迅速熱酸化させることを備える、方
    法。
  24. 【請求項２４】 請求項１６の方法において、前記基板
    の領域３、４の表面上にゲート誘電体の第二の層を形成
    する前記工程の前に、薄いゲート表面を予め清浄にする
    追加的な工程を備える、方法。
  25. 【請求項２５】 請求項１６の方法において、前記ゲー
    ト誘電体の第二の層が約１０オングストローム乃至５０
    オングストロームの範囲の第二の厚さに形成される、方
    法。
  26. 【請求項２６】 請求項１６の方法において、前記第一
    及び第二の不純物注入を行う工程が、前記基板の露出し
    た表面内に不純物注入を行うことを備える、方法。
  27. 【請求項２７】 請求項１６の方法において、前記表面
    領域３内に前記第三の不純物注入を行う工程が、 前記ゲート誘電体の前記第一の層の表面上に第一のマス
    クを形成する工程であって、該第一のマスクは、前記ゲ
    ート誘電体の前記第一の層の表面上に少なくとも１つの
    開口部を備え、該開口部が前記表面領域３上にある、工
    程と、 前記マスクを注入マスクとして使用して第三の不純物注
    入を行う工程と、 前記第一のマスクを前記ゲート誘電体の前記第一の層の
    表面から除去する工程とを備える、方法。
  28. 【請求項２８】 請求項２７の方法において、前記第一
    のマスクがフォトレジストを備える、方法。
  29. 【請求項２９】 請求項１６の方法において、前記表面
    領域４内に前記第四の不純物注入を行う工程が、 前記ゲート誘電体の前記第一の層上に第二のマスクを形
    成する工程であって、該第二のマスクは、前記ゲート誘
    電体の前記第一の層の表面上に少なくとも1つの開口部
    を備え、該開口部が前記表面領域４上にある、工程と、 前記第二のマスクを注入マスクとして使用して、第四の
    不純物注入を行う工程と、 前記第二のマスクを前記ゲート誘電体の前記第一の層の
    表面から除去する工程とを備える、方法。
  30. 【請求項３０】 請求項２９の方法において、前記第二
    のマスクがフォトレジストを備える、方法。
  31. 【請求項３１】 請求項１６の方法において、前記ゲー
    ト誘電体の前記第一の層を表面領域３、４の上方から除
    去する工程が、 前記ゲート誘電体の前記第一の層の表面上に第三のマス
    クを形成する工程であって、該第三のマスクが、前記基
    板の表面内の表面領域３、４上に位置する、ゲート誘電
    体の前記第一の層の表面を露出させる、工程と、 前記エッチングマスクとして前記第三のマスクを使用
    し、前記基板の前記表面領域３、４の表面から前記ゲー
    ト誘電体の前記第一の層を除去して、前記基板の表面領
    域３、４を露出させる工程と、 前記第三のマスクを前記ゲート誘電体の前記第一の層の
    表面から除去する工程と、を備える、方法。
  32. 【請求項３２】 請求項３１の方法において、前記第三
    のマスクがフォトレジストを備える、方法。
  33. 【請求項３３】 請求項１９の方法において、前記基板
    の表面領域３、４上にゲート誘電体の第二の層を形成す
    る前記工程の前に、前記ゲート誘電体の前記第一の層の
    厚さを測定可能な程度だけ減少させる追加的な工程を備
    える、方法。
  34. 【請求項３４】 請求項３３の方法において、前記ゲー
    ト誘電体の前記第一の層の厚さを測定可能な程度だけ減
    少させる工程が、ＨＦ化学組成物を使用し、前記ＨＦが
    約１００対１乃至約２００対１の範囲の比率にて稀釈さ
    れている、方法。
  35. 【請求項３５】 請求項３３の方法において、前記ゲー
    ト誘電体の前記第一の層の厚さを測定可能な程度だけ減
    少させる工程が、前記第一の厚さを約４０オングストロ
    ーム乃至７０オングストロームの厚さまで減少させるこ
    とを備える、方法。
  36. 【請求項３６】 請求項１６の方法において、前記基板
    の領域３、４の上方からゲート誘電体の前記第一の層を
    除去する工程が、ＨＦ化学組成物を使用し、前記ＨＦが
    約１００対１の比率にて稀釈されている、方法。
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