KR100801706B1 - 다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및그에 의해 제조된 반도체소자 - Google Patents

다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및그에 의해 제조된 반도체소자 Download PDF

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Abstract

다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자를 제공한다. 이 방법은 반도체기판에 제1 및 제2 활성영역들을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막을 갖는 기판 상에 보호막을 형성한다. 상기 제1 활성영역 상의 상기 보호막을 식각하여 상기 제1 활성영역을 노출시키는 제1 개구부를 형성하는 제1 패터닝 공정을 진행한다. 상기 노출된 제1 활성영역에 제1 유전막을 형성한다. 상기 제2 활성영역 상의 상기 보호막을 식각하여 상기 제2 활성영역을 노출시키는 제2 개구부를 형성하는 제2 패터닝 공정을 진행한다. 상기 노출된 제2 활성영역에 제2 유전막을 형성한다.

Description

다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자{Fabrication methods of a semiconductor device having multi-gate dielectric layers and semiconductor devices fabricated thereby}
도 1a 내지 도 1d는 종래의 반도체소자의 제조방법을 나타낸 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도이다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다.
본 발명은 반도체소자에 관한 것으로, 특히 다중 게이트 유전막을 갖는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것이다.
반도체 소자의 응용분야가 다양해짐에 따라 제품에서 요구되는 소자특성 또한 다양해지고 있다. 이러한 요구에 따라 최근 메모리와 로직 회로가 하나의 칩 내에 병합되는 시스템 온 칩(system on chip;SOC)의 필요성이 증대되고 있다. 그 대표적인 예로는, 디램(DRAM) 영역과 로직 영역이 병합되어 있는 엠디엘 (MDL; merged DRAM & Logic) 소자나, 플래쉬 메모리 영역과 로직영역이 병합되어 있는 엠에프엘(MFL;merged flash & logic) 소자를 들 수 있다.
단일 칩 내에 서로 다른 동작전압을 갖는 소자들을 형성하기 위하여는 다양한 두께를 갖는 게이트 유전막을 형성하는 것이 필요하다. 예를 들어, 엠디엘 소자의 경우, 디램 영역에는 게이트 유전막에 고전압이 인가되기 때문에 상대적으로 두꺼운 두께를 갖는 게이트 유전막이 형성되어야 하는 반면, 빠른 동작 속도가 요구되는 로직 영역에는 상대적으로 얇은 게이트 유전막이 형성되어야 한다. 또한, 동일한 소자로 구성된 칩 내에서도 동작 전압을 달리하기 위하여는 다양한 두께를 갖는 게이트 유전막이 필요하다. 예를 들어, 앤모스(PMOS) 영역에는 피모스(PMOS) 영역 보다 두꺼운 두께를 갖는 게이트 유전막이 필요하며, 메모리 소자의 주변영역에는 셀 영역보다 두꺼운 두께를 갖는 게이트 유전막이 필요하다. 따라서, 반도체 기판 상에 서로 다른 두께를 갖는 이른바 이중 게이트 유전막(dual gate dielectirc layer) 또는 다중 게이트 유전막(multiple gate dielectirc layer)을 형성하기 위한 기술들이 다양하게 연구되고 있다. 예를 들어, 다중 게이트 유전막 을 형성하는 방법이 미국특허 US 6,403,425 B1 호에 "두꺼운 게이트 산화막으로 인하여 얇은 게이트 채널 이온주입 프로파일의 열 산포를 감소시키는 이중 게이트 산화 공정{Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide}" 라는 제목으로 개시된 바 있다.
도 1a 내지 도 1d는 종래의 다중 게이트 유전막을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 도 1a 내지 도 1d에서, 참조부호 "H"는 고전압 모스 트랜지스터 영역을 나타내고, 참조부호 "L"은 저전압 모스 트랜지스터 영역을 나타낸다.
도 1a를 참조하면, 고전압 모스 트랜지스터 영역(H) 및 저전압 모스 트랜지스터 영역(L)을 갖는 반도체기판(1) 상에 상기 고전압 모스 트랜지스터 영역(H)의 제1 활성영역(3a) 및 상기 저전압 모스 트랜지스터 영역(L)의 제2 활성영역(3b) 상에 차례로 적층된 패드 산화막(5) 및 하드 마스크(10)를 형성할 수 있다. 상기 패드 산화막(5)은 열산화막으로 형성하고, 상기 하드 마스크(10)는 실리콘 질화막으로 형성할 수 있다.
상기 하드 마스크(10)를 식각마스크로 이용하여 상기 반도체기판(1)을 식각하여 트렌치(15)를 형성할 수 있다. 이어서, 상기 트렌치(15)를 채우는 소자분리막(20)을 형성할 수 있다. 상기 소자분리막(20)은 화학기상증착법(CVD)을 이용하여 실리콘 산화막으로 형성할 수 있다.
도 1b를 참조하면, 상기 하드 마스크(도 1a의 10)를 제거할 수 있다. 이어 서, 상기 패드 산화막(도 1a의 5)을 제거할 수 있다. 습식 식각 공정을 이용하여 상기 패드 산화막(도 1a의 5)을 식각하여 상기 제1 활성영역(3a) 및 상기 제2 활성영역(3b)을 노출시킬 수 있다. 그런데, 상기 패드 산화막(도 1a의 5)은 열산화막이고, 상기 소자분리막(20)은 화학기상증착법을 이용하여 형성한 실리콘 산화막이므로, 상기 패드 산화막(도 1a의 5)의 식각속도보다 상기 소자분리막(20)의 식각속도가 빠르다. 그 결과, 상기 소자분리막들(20)의 상부 가장자리 영역들에 제1 리세스된 영역들(D1), 즉 덴트 영역들(dent regions)이 형성된다.
이어서, 상기 제1 리세스된 영역들(D1)을 갖는 반도체기판을 열산화시키어 상기 노출된 제1 활성영역들(3a, 3b) 상에 제1 게이트 산화막(25)을 형성한다. 상기 제1 게이트 산화막(25)은 후속 공정들을 진행하는 동안 잔존하며, 고전압 모스 트랜지스터의 게이트 유전막 역할을 한다. 상기 제1 게이트 산화막(25)의 두께가 증가할수록, 상기 제1 활성영역들(3a)의 상부 코너 상의 상기 제1 게이트 산화막(25)의 두께는 상대적으로 얇아진다. 이러한 현상은 얇음 효과(thinning effect)라 불리운다.
도 1c를 참조하면, 상기 제1 게이트 산화막(25)을 갖는 기판 상에 상기 저전압 모스 트랜지스터 영역(L)을 노출시키는 개구부를 갖는 포토레지스트 패턴(30)을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴(30)을 식각마스크로 이용하여 상기 저전압 모스 트랜지스터 영역(L) 내의 상기 제1 게이트 산화막(25)을 습식 식각하여 상기 제2 활성영역(3b)을 노출시킨다. 그 결과, 상기 저전압 모스 트랜지스터 영역(L) 내의 상기 소자분리막(20)의 가장자리 영역들에 상기 제1 리세스된 영역 들(D1)보다 더 깊은 제2 리세스된 영역들(D2)이 형성된다.
도 1d를 참조하면, 상기 포토레지스트 패턴(30)을 제거할 수 있다. 이어서, 상기 제2 리세스된 영역들(D2)을 갖는 반도체기판을 열산화시키어 상기 제2 활성영역(3b) 상에 상기 제1 게이트 산화막(25)보다 얇은 제2 게이트 산화막(35)을 형성한다. 이때, 상기 제1 활성영역(3a) 상의 상기 제1 게이트 산화막(25)은 거의 성장되지 않는다. 따라서, 상기 제1 게이트 산화막(25)은 그것의 초기 두께와 거의 동일한 두께를 갖는다. 그럼에도 불구하고, 상기 고전압 모스 트랜지스터 영역(H)의 상기 소자분리막(20) 가장자리 영역들에 여전히 상기 제1 리세스된 영역들(D1)이 잔존하고, 상기 저전압 모스 트랜지스터 영역(L)의 상기 소자분리막(20)의 가장자리 영역들에 상기 제1 리세스된 영역들(D1)보다 더 깊은 제2 리세스된 영역들(D2)이 잔존한다.
상기 제2 게이트 산화막(35)을 포함하는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 제1 활성영역(3a)의 상부를 가로지르는 고전압 게이트 전극(40a) 및 상기 제2 활성영역(3b)의 상부를 가로지르는 저전압 게이트 전극(40b)을 형성한다. 결과적으로, 상기 제1 게이트 산화막(25)은 고전압 모스 트랜지스터의 게이트 유전막 역할을 하고, 상기 제2 게이트 산화막(35)은 저전압 모스 트랜지스터의 게이트 유전막 역할을 한다.
상술한 바와 같이 종래의 기술에 따르면, 고전압 모스 트랜지스터 영역 내의 소자분리막의 가장자리 영역들에 제1 리세스된 영역들이 형성되고, 저전압 모스 트랜지스터 영역내의 소자분리막의 가장자리 영역들에 상기 제1 리세스된 영역들보다 더 깊은 제2 리세스된 영역들이 형성된다. 이에 따라, 저전압 모스트랜지스터의 써브쓰레숄드 특성(subthreshold characteristic)은 물론 고전압 모스 트랜지스터의 써브쓰레숄드 특성이 현저히 저하된다.
상기 제1 활성영역(3a)의 가장자리 코너를 덮는 상기 제1 게이트 유전막(25)의 두께는 상기 제1 활성영역(3a)의 중심부 상에 형성된 상기 제1 게이트 유전막(25)의 두께에 비하여 상대적으로 얇으므로, 고전압 모스 트랜지스터의 게이트 유전막의 내압(breakdown voltage)이 현저히 낮아진다. 결과적으로, 고전압 모스 트랜지스터의 신뢰성이 저하된다. 특히, 상기 제2 리세스된 영역들(D2)은 상기 제2 활성영역(3b)의 상부 측벽을 노출시킬 수 있다. 그 결과, 상기 제2 활성영역(3b)의 상부 가장자리 코너를 덮는 상기 제2 게이트 유전막(35)의 두께는 상기 제2 활성영역(3b)의 중심부 상에 형성된 상기 제2 게이트 유전막(35)의 두께에 비하여 상대적으로 얇다. 따라서, 문턱전압보다 낮은 전압에서 모스 트랜지스터가 턴-온 되는 역협폭 효과(reverse narraow width effect)가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 다중 게이트 유전막들을 형성하면서 소자분리막의 상부 가장자리 영역에 덴트 영역이 형성되는 것을 방지할 수 있는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 이루어고자 하는 다른 기술적 과제는 험프 및 역협폭효과의 발생을 방지할 수 있는 반도체소자의 구조를 제공하는데 있다.
본 발명의 일 양태에 따르면, 다중 게이트 유전막을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 제1 및 제2 활성영역들을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막을 갖는 기판 상에 보호막을 형성한다. 상기 제1 활성영역 상의 상기 보호막을 식각하여 상기 제1 활성영역을 노출시키는 제1 개구부를 형성하는 제1 패터닝 공정을 진행한다. 상기 노출된 제1 활성영역에 제1 유전막을 형성한다. 상기 제2 활성영역 상의 상기 보호막을 식각하여 상기 제2 활성영역을 노출시키는 제2 개구부를 형성하는 제2 패터닝 공정을 진행한다. 상기 노출된 제2 활성영역에 제2 유전막을 형성한다.
본 발명의 몇몇 실시예에서, 상기 보호막은 상기 소자분리막에 대해 식각선택비를 갖는 물질막으로 형성할 수 있다.
다른 실시예에서, 상기 제2 패터닝 공정은 상기 제1 유전막을 형성한 후에 진행할 수 있다.
또 다른 실시예에서, 상기 제1 유전막은 상기 제1 활성영역 상에서 제1 두께를 갖도록 형성하고, 상기 제2 유전막은 상기 제2 활성영역 상에서 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 제1 유전막은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성하거나, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제1 고유전막으로 형성하고, 상기 제2 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층증착법을 이용하여 제2 고유전막으로 형성하되, 상기 제2 유전막이 상기 제2 고유전막으로 형성되는 경우에, 상기 제2 유전막은 상기 노출된 제2 활성영역의 표면을 덮음과 아울러 상기 제1 유전막의 표면을 덮을 수 있다.
또 다른 실시예에서, 상기 제1 개구부를 형성하기 전에, 상기 제1 및 제2 활성영역들의 각각에 웰 이온주입 및 문턱 전압 조절 이온주입 중 적어도 하나를 포함하는 이온주입 공정을 진행할 수 있다.
또 다른 실시예에서, 상기 제2 패터닝 공정은 상기 제1 유전막을 갖는 기판 상에 상기 제2 활성영역 상부를 개구시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 보호막을 식각하고, 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
상기 포토레지스트 패턴을 제거하기 전에, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역에 문턱 전압 조절을 위한 이온주입 공정을 진행하는 것을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 다중 게이트 유전막들을 형성하면서 소자분리막의 상부 가장자리 영역에 덴트 영역이 형성되는 것을 방지할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 제1 및 제2 회로 영역들 상에 하드 마스크를 형성하는 것을 포함한다. 상기 하드 마스크를 식각마스크로 이용하여 상기 반도체기판을 식각하여 트렌치 영역을 형성하되, 상기 트렌치 영역에 의해 상기 제1 회로 영역의 제1 활성영역 및 상기 제2 회로 영역의 제2 활성영역이 한정된다. 상기 트렌치 영역의 내벽을 덮는 절연성 라이너를 형성한다. 상기 절연성 라 이너를 갖는 기판 상에 상기 트렌치 영역을 채우는 소자분리막을 형성한다. 상기 하드 마스크를 제거하되, 상기 하드 마스크를 제거하는 동안에 상기 절연성 라이너의 일부분이 식각되어 상기 소자분리막과 상기 제1 활성영역 사이 및 상기 소자분리막과 상기 제2 활성영역 사이에 각각 제1 및 제2 리세스 영역들이 형성된다. 상기 제1 및 제2 리세스 영역들을 갖는 기판 상에 보호막을 형성하되, 상기 보호막은 상기 제1 및 제2 리세스 영역들을 채운다. 상기 제1 활성영역 상의 상기 보호막을 식각하여 상기 제1 활성영역을 노출시키는 제1 개구부를 형성하는 제1 패터닝 공정을 진행하되, 상기 제1 패터닝 공정에 의해 상기 보호막이 상기 제1 리세스 영역에 잔존하여 제1 보호 패턴이 형성된다. 상기 노출된 제1 활성영역에 제1 유전막을 형성한다. 상기 제2 활성영역 상의 상기 보호막을 식각하여 상기 제2 활성영역을 노출시키는 제2 개구부를 형성하는 제2 패터닝 공정을 진행하되, 상기 제2 패터닝 공정에 의해 상기 보호막이 상기 제2 리세스 영역에 잔존하여 제2 보호 패턴이 형성된다. 상기 노출된 제2 활성영역에 제2 유전막을 형성한다.
본 발명의 몇몇 실시예에서, 상기 절연성 라이너를 형성하기 전에, 상기 트렌치 영역의 내벽을 덮는 버퍼 절연막을 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 유전막은 상기 제1 활성영역 상에서 제1 두께를 갖도록 형성하고, 상기 제2 유전막은 상기 제2 활성영역 상에서 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 제1 유전막은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성하거나, 화학기상증착법(CVD) 또는 원자층증착법(ALD) 을 이용하여 제1 고유전막으로 형성하고, 상기 제2 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층증착법을 이용하여 제2 고유전막으로 형성하되, 상기 제2 유전막이 상기 제2 고유전막으로 형성되는 경우에, 상기 제2 유전막은 상기 노출된 제2 활성영역의 표면을 덮음과 아울러 상기 제1 유전막의 표면을 덮을 수 있다.
또 다른 실시예에서, 상기 제1 패터닝 공정을 진행하기 전에, 상기 제1 및 제2 활성영역들의 각각에 웰 이온주입 및 문턱 전압 조절 이온주입 중 적어도 하나를 포함하는 이온주입 공정을 진행하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 패터닝 공정을 진행하는 것은 상기 보호막 상에 상기 제1 회로 영역을 개구시키는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 제1 회로 영역 상의 상기 보호막을 이방성 식각하여 상기 제1 리세스 영역을 채우며 상기 제1 활성영역의 표면보다 높은 레벨에 위치하는 상기 소자분리막의 돌출된 부분의 측벽을 덮는 제1 측벽 스페이서를 형성하고, 상기 제1 포토레지스트 패턴 및 상기 측벽 스페이서를 식각마스크로 이용하여 상기 소자분리막을 부분 식각함과 아울러 상기 제1 활성영역의 표면을 세정하고, 상기 제1 측벽 스페이서를 식각하되, 상기 제1 측벽 스페이서는 상기 제1 리세스 영역에 잔존하고, 상기 제1 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제2 패터닝 공정을 진행하는 것은 상기 제1 유전막을 갖는 기판 상에 상기 제2 활성 영역 상부를 개구시키는 제2 포토레지스트 패 턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제2 활성 영역 상의 상기 보호막을 식각하되, 상기 보호막은 상기 제2 리세스 영역에 잔존하고, 상기 제2 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
한편, 상기 제2 포토레지스트 패턴을 제거하기 전에, 상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역에 문턱 전압 조절을 위한 이온주입 공정을 진행하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제2 패터닝 공정을 진행하는 것은 상기 제1 유전막을 갖는 기판 상에 상기 제2 회로 영역을 개구시키는 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제2 회로 영역 상의 상기 보호막을 이방성 식각하여 상기 제2 리세스 영역을 채우며 상기 제2 활성영역의 표면보다 높은 레벨에 위치하는 상기 소자분리막의 돌출된 부분의 측벽을 덮는 제2 측벽 스페이서를 형성하고, 상기 제2 포토레지스트 패턴 및 상기 제2 측벽 스페이서를 식각마스크로 이용하여 상기 소자분리막을 부분 식각함과 아울러 상기 제2 활성영역의 표면을 세정하고, 상기 제2 측벽 스페이서를 식각하되, 상기 제2 측벽 스페이서는 상기 제2 리세스 영역에 잔존하고, 상기 제2 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 다중 게이트 유전막을 갖는 반도체소자를 제공한다. 이 소자는 반도체기판에 제공되어 제1 및 제2 활성 영역들을 한정하는 소자분리막을 포함한다. 상기 제1 활성영역의 상부 영역과 상기 소자분리막 사이 및 상기 제2 활성영역의 상부 영역과 상기 소자분리막 사이에 각각 개재된 제1 및 제2 보호 패턴들이 제공된다. 상기 제1 활성영역 상에 제1 게이트 유전막이 제공된다. 상기 제2 활성영역 상에 상기 제1 게이트 유전막보다 얇은 두께를 갖는 제2 게이트 유전막이 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 보호 패턴들보다 낮은 레벨에 위치하고 상기 소자분리막과 상기 제1 및 제2 활성영역들 사이에 개재된 절연성 라이너를 더 포함할 수 있다.
더 나아가, 상기 절연성 라이너와 상기 제1 및 제2 활성영역들 사이에 개재됨과 아울러 상기 제1 및 제2 보호 패턴들과 상기 제1 및 제2 활성영역들 사이에 개재된 버퍼 절연막을 더 포함할 수 있다.
다른 실시예에서, 상기 소자분리막은 상기 제1 및 제2 보호 패턴들과 다른 식각율을 갖는 물질막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 소자분리막 상에 제공된 제3 보호 패턴을 더 포함하되, 상기 제3 보호 패턴은 상기 제1 및 제2 보호 패턴들과 서로 동일한 물질막으로 이루어짐과 아울러 상기 소자분리막과 다른 식각율을 갖는 물질막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 게이트 유전막들은 열산화막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 제1 게이트 유전막은 차례로 적층된 제1 유전막 및 제2 유전막으로 이루어지고, 상기 제2 게이트 유전막은 상기 제2 유전막으로 이루어질 수 있다. 이 경우에, 상기 제1 유전막은 열산화막 또는 제1 고유전막으로 이루어지고, 상기 제2 유전막은 제2 고유전막으로 이루어질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이고, 도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도이고, 도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이고, 도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이고, 도 6은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 공정 흐름도이다. 도 2a 내지 도 2g, 도 3, 도 4a 내지 도 4c, 도 5a 내지 도 5d 에 있어서, 참조부호 "C1"은 제1 회로 영역을 나타내고, 참조부호 "C2"는 제2 회로 영역을 나타낸다.
우선, 도 2a 내지 도 2g를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 제1 회로 영역(C1) 및 제2 회로 영역(C2)을 갖는 반도체기판(100) 상에 하드 마스크(110)를 형성할 수 있다. 상기 제1 회로 영역(C1)은 고전압 모스 트랜지스터 영역이고, 상기 제2 회로 영역(C2)은 저전압 모스 트랜지스터 영역일 수 있다. 한편, 상기 제2 회로 영역(C2)은 셀 어레이 영역에 해당할 수도 있다. 상기 하드 마스크(110)는 실리콘 질화막을 포함하도록 형성할 수 있다. 한편, 상기 하드 마스크(110)를 형성하기 전에, 상기 반도체기판(100) 상에 패드 산화막(105)을 형성할 수 있다. 상기 패드 산화막(105)은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성할 수 있다.
상기 하드 마스크(110)를 식각마스크로 이용하여 상기 반도체기판(100)을 식각하여 트렌치 영역(115)를 형성할 수 있다. 여기서, 상기 트렌치 영역(115)에 의해 상기 제1 회로 영역(C1)의 제1 활성영역(A1) 및 상기 제2 회로 영역(C2)의 제2 활성영역(A2)이 한정될 수 있다.
상기 트렌치 영역(115)의 내벽을 차례로 덮는 버퍼 절연막(120) 및 절연성 라이너(125)를 형성할 수 있다. 상기 버퍼 절연막(120)을 형성하는 이유는 상기 트렌치 영역(115)를 형성하는 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위함이다. 상기 버퍼 절연막(120)은 상기 소자분리 트렌치 영역을 갖는 기판을 열산화시킴으로써 형성될 수 있다. 상기 절연성 라이너(125)는 화학 기상 증착법을 이용하여 실리콘 질화막으로 형성할 수 있다. 상기 절연성 라이너(125)를 형성하는 이유는 반도체소자를 형성하기 위한 후속의 열공정들에 의하여 상기 트렌치 영역(115) 내벽의 반도체기판, 즉 상기 활성영역들(A1, A2)의 측벽들 이 후속의 열공정에 의하여 산화되는 것을 방지하기 위함이다. 또한, 상기 절연성 라이너(125)를 형성함으로써, 후에 언급할 소자분리막을 고밀도 플라즈마 산화막(high desity plasma oxide)으로 형성하는 동안에 발생하는 플라즈마에 의한 상기 활성영역들(A1, A2)의 표면 손상을 방지하기 위함이다.
상기 절연성 라이너(125)를 갖는 기판 상에 절연막을 형성할 수 있다. 상기 하드 마스크(110)의 상부면이 노출될때까지 상기 절연막을 평탄화시키어 상기 트렌치 영역(115)를 채우는 소자분리막(130)을 형성한다. 상기 소자분리막(130)은 고밀도 플라즈마 산화막으로 형성할 수 있다.
도 2b를 참조하면, 상기 하드 마스크(도 2a의 110)를 제거한다. 상기 하드 마스크(도 2a의 110)는 인산을 포함하는 화학용액을 사용하는 습식 식각 공정을 이용하여 제거할 수 있다. 상기 하드 마스크(도 2a의 110)를 식각하는 동안에, 상기 하드 마스크(도 2a의 110)는 가운데 부분이 먼저 식각되고 상기 하드 마스크(도 2a의 110)의 하부 가장자리 부분이 나중에 식각된다. 따라서, 상기 하드 마스크(도 2a의 110)를 제거하기 위한 습식 식각 공정은 상기 하드 마스크(도 2a의 110)의 하부 가장자리 부분까지 제거하기 위하여 과식각(over etch)을 실시한다. 따라서, 상기 하드 마스크(도 2a의 110) 및 상기 절연성 라이너(125)을 실리콘 질화막으로 형성하므로, 상기 하드 마스크(도 2a의 110)를 제거하는 동안 상기 절연성 라이너(125)의 일부분이 식각되어 상기 제1 회로 영역(C1)에 제1 리세스된 영역(R1) 및 상기 제2 회로 영역(C2)에 제2 리세스된 영역(R2)이 형성될 수 있다.
도 2c를 참조하면, 상기 제1 및 제2 리세스된 영역들(R1, R2)을 갖는 기판 상에 보호막(135)을 형성한다. 상기 보호막(135)은 상기 제1 및 제2 리세스된 영역들(R1, R2)을 채우며 기판의 전면을 덮도록 형성할 수 있다. 상기 보호막(135)은 상기 소자분리막(130)에 대해 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 소자분리막(130)이 실리콘 산화막으로 형성되는 경우에, 상기 보호막(135)은 실리콘 질화막으로 형성할 수 있다.
한편, 상기 보호막(130)의 두께를 줄이기 위해 상기 보호막(130)을 부분식각할 수 있다. 따라서, 상기 제1 및 제2 리세스된 영역들(R1, R2)을 채우며 기판의 전면을 얇게 덮는 보호막(130)을 형성할 수 있다.
상기 보호막(130)을 갖는 기판 상에 상기 제1 활성영역(A1)을 노출시키는 개구부를 갖는 제1 이온주입 마스크(139)를 형성할 수 있다. 상기 제1 이온주입 마스크(139)는 포토레지스트막으로 형성할 수 있다. 상기 제1 이온주입 마스크(139)를 갖는 기판에 대해 제1 이온주입 공정(140)을 실시할 수 있다. 상기 제1 이온 주입 공정(140)은 웰 이온주입 공정 및 문턱 전압 조절 이온주입 공정 중 적어도 하나를 포함할 수 있다. 따라서, 상기 제1 활성영역(A1)에 제1 웰 영역(140w)을 형성할 수 있다. 한편, 상기 제1 이온 주입 공정(140)이 상기 문턱 전압 조절 이온주입 공정을 진행하는 경우에, 상기 제1 활성영역(A1)에 문턱 전압 조절 영역이 형성될 수 있다.
한편, 상기 제1 이온 주입 공정(140)은 상기 보호막(135)을 형성하기 전에 진행할 수도 있다.
도 2d를 참조하면, 상기 제1 이온주입 마스크(139)를 제거할 수 있다. 상기 제1 활성영역(A1)에 상기 제1 웰 영역(140w)을 형성하는 방법을 이용하여 상기 제2 활성영역(A2)에 제2 웰 영역(145w)을 형성할 수 있다. 즉, 상기 제2 활성영역(A2) 상부를 개구시키는 제2 이온주입 마스크를 형성하고, 상기 제2 이온주입 마스크를 갖는 기판에 대해 제2 이온주입 공정을 실시하고, 상기 제2 이온주입 마스크를 제거할 수 있다.
이어서, 상기 제1 활성영역(A1)의 상부 표면을 선택적으로 노출시킴과 아울러 상기 제1 활성영역(A1)과 상기 소자분리막(130) 사이에 제1 보호 패턴(135a)을 형성하는 제1 패터닝 공정을 진행할 수 있다. 구체적으로, 상기 제1 활성영역(A1) 상부를 개구시키는 제1 포토레지스트 패턴(150)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(150)을 식각마스크로 하여 상기 제1 활성영역(A1) 상의 상기 보호막(135) 및 상기 패드 산화막(105)을 차례로 식각할 수 있다. 그 결과, 상기 제1 활성영역(A1)의 표면을 노출시키는 제1 개구부(150a)가 형성될 수 있다. 그리고, 상기 제1 리세스된 영역(R1)에 상기 보호막(135)이 잔존하여 제1 보호 패턴(135a)이 형성될 수 있다.
상기 패드 산화막(105)을 식각하는 동안에, 상기 활성영역(A1)의 표면보다 높은 레벨에 위치하는 상기 소자분리막(130)의 측벽이 부분 식각될 수 있다. 또한, 상기 패드 산화막(105)을 식각하는 동안에, 상기 제1 활성영역(A1)의 표면보다 낮은 레벨에 위치하는 상기 소자분리막(130)은 상기 제1 보호 패턴(135a)에 의해 보호될 수 있다. 따라서, 덴트 영역의 발생없이 상기 제1 활성영역(A1)의 표면을 노출시킴과 아울러 상기 제1 활성영역(A1)의 폭보다 큰 폭을 갖는 제1 개구 부(150a)를 형성할 수 있다.
한편, 상기 패드 산화막(105)을 식각하기 전에, 싱기 제1 포토레지스트 패턴(150)을 이온주입 마스크로 이용하여 상기 제1 활성영역(A1) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제1 활성영역(A1)에 제1 문턱 전압 조절 영역(151v)이 형성될 수 있다.
한편, 상기 제1 문턱 전압 조절 영역(151v)은 상기 제1 포토레지스트 패턴(150)을 식각마스크로 이용하여 상기 보호막(135)을 식각하기 전에 형성할 수도 있다.
도 2e를 참조하면, 상기 제1 포토레지스트 패턴(150)을 제거할 수 있다. 이어서, 상기 노출된 제1 활성영역(A1)의 표면에 제1 유전막(155)을 형성할 수 있다. 상기 제1 유전막(155)은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성할 수 있다.
이와는 달리, 상기 제1 유전막(155)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제1 고유전막으로 형성할 수 있다. 상기 제1 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다. 상기 제1 유전막(155)을 상기 제1 고유전막으로 형성하는 경우에, 상기 제1 유전막(155)은 도 2e와 다르게 상기 노출된 제1 활성영역(A1)이 표면 뿐만 아니라, 기판의 전면을 덮을 수 있다.
도 2f를 참조하면, 상기 제1 유전막(155)을 갖는 기판에 대해 상기 제2 활성영역(A2)의 상부 표면을 선택적으로 노출시킴과 아울러 상기 제2 활성영역(A2)과 상기 소자분리막(130) 사이에 제2 보호 패턴(135b)을 형성하는 제2 패터닝 공정을 진행할 수 있다. 구체적으로, 상기 제1 유전막(155)을 갖는 기판 상에 상기 제2 활성영역(A2) 상부를 개구시키는 제2 포토레지스트 패턴(160)을 형성할 수 있다. 상기 제2 포토레지스트 패턴(160)을 식각마스크로 하여 상기 제2 활성영역(A2) 상의 상기 보호막(135) 및 상기 패드 산화막(105)을 차례로 식각할 수 있다. 그 결과, 상기 제2 활성영역(A2)의 표면을 노출시키는 제2 개구부(160a)가 형성될 수 있다. 그리고, 상기 제2 리세스된 영역(R2)에 상기 보호막(135)이 잔존하여 제2 보호 패턴(135b)이 형성될 수 있다. 또한, 상기 보호막(135)이 상기 소자분리막(130) 상에 잔존하여 제3 보호 패턴(135c)이 잔존할 수 있다. 상기 제3 보호 패턴(135c)은 후속 공정들에 의해 상기 소자분리막(130)의 상부면이 낮아지는 것을 방지하는 역할을 할 수 있다.
한편, 상기 패드 산화막(105)을 식각하기 전에, 상기 제2 포토레지스트 패턴(160)을 이온주입 마스크로 이용하여 상기 제2 활성영역(A2) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제2 활성영역(A2)에 제2 문턱 전압 조절 영역(161v)이 형성될 수 있다.
한편, 상기 제2 문턱 전압 조절 영역(161v)은 상기 제2 포토레지스트 패턴(160)을 식각마스크로 이용하여 상기 보호막(135)을 식각하기 전에 형성할 수도 있다.
상기 제2 문턱 전압 조절 영역(161v)은 상기 제1 유전막(155)을 형성하기 전에 형성되므로, 상기 제1 유전막(155)을 형성함으로 인하여 발생하는 상기 제2 문턱 전압 조절 영역(161v)의 열 산포(thermal distribution)를 방지할 수 있다.
한편, 상기 제2 문턱 전압 조절 영역(161v)을 형성함과 아울러 상기 제2 활성영역(A2)에 웰 이온주입 공정을 실시할 수도 있다.
도 2g를 참조하면, 상기 제2 포토레지스트 패턴(160)을 제거할 수 있다. 이어서, 상기 노출된 제2 활성영역(A2)의 표면 상에 제2 유전막(165)을 형성한다. 상기 제2 유전막(165)은 상기 제1 유전막(155)보다 얇은 두께를 갖는 열산화막으로 형성할 수 있다. 상기 제2 유전막(165)을 형성하는 동안 상기 제1 회로 영역(C1) 내에 잔존하는 상기 제1 유전막(155)의 두께는 크게 변화하지 않는다. 이는, 상기 제1 유전막(155)의 존재에 기인하여 상기 제1 회로 영역(C1) 내의 반도체기판(100)의 산화율(oxidation rate)이 매우 느리기 때문이다.
상기 제2 유전막(165)을 갖는 기판 상에 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 상부를 가로지르며 상기 제1 유전막(155)을 덮는 제1 게이트 패턴(170a)을 형성함과 아울러 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 상부를 가로지르며 상기 제2 유전막(165)을 덮는 제2 게이트 패턴(170b)을 형성할 수 있다. 상기 제1 및 제2 게이트 패턴들(170a, 170b)은 사진 및 식각공정을 이용하여 형성할 수 있다. 한편, 본 발명의 상기 보호막(135)은 다양한 두께를 갖는 게이트 유전막들을 형성하는 동안에 상기 소자분리막(130)의 상부면이 리세스 되는 것을 방지할 수 있다. 이에 따라, 상기 소자분리막(130)을 형성하기 위한 상기 하 드 마스크(도 1a의 110)의 두께를 감소시키더라도 종래와 같이 상기 소자분리막(130)의 상부면이 리세스되지 않는다. 따라서, 본 발명은 종래 보다 낮은 두께를 갖는 하드 마스크를 이용할 수 있다. 그 결과, 상기 활성영역들(A1, A2)과 상기 소자분리막(130)의 단차를 최소화할 수 있으므로, 상기 제1 및 제2 게이트 패턴들(170a, 170b)을 형성하기 위한 사진 공정 동안에 포토레지스트 패턴 불량이 발생하는 것을 방지할 수 있다.
한편, 상기 제2 유전막(165)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제2 고유전막으로 형성할 수 있다. 상기 제2 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다. 상기 제2 유전막(165)을 상기 제2 고유전막으로 형성하는 경우에, 상기 제2 유전막(165)은 도 2g와 다르게 상기 노출된 제2 활성영역(A2)이 표면 뿐만 아니라, 상기 제1 유전막(155)의 표면을 덮을 수 있다. 따라서, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 열산화막 및 제2 고유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다.
한편, 상기 제1 유전막(155)을 열산화막 대신에 상기 제1 고유전막으로 형성하고, 상기 제2 유전막(165)을 제2 고유전막으로 형성하는 경우에, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 제1 고유전막 및 제2 고유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다. 이와 같이, 상기 제1 고유전막(155) 및 상기 제2 고유전막(165)을 열산화막들로 형성하지 않고, 화학기상증착법 또는 원자층 증착법을 이용하여 형성한 결과물에 대해 도 3에 도시하고 있다. 즉, 상기 제1 활성영역(A1) 상에 차례로 적층된 제1 유전막(1155) 및 제2 유전막(1165)을 형성하고, 상기 제2 활성영역(A2) 상에 제2 유전막(1165)을 형성한다. 상기 제1 유전막(1155)은 제1 고유전막으로 형성하고, 상기 제2 유전막(1165)은 제2 고유전막으로 형성할 수 있다. 상기 제1 활성영역(A1)의 상부를 가로지르는 제1 게이트 패턴(1170a)을 형성하고, 상기 제2 활성영역(A2)의 상부를 가로지르는 제2 게이트 패턴(1170b)을 형성할 수 있다.
이제, 본 발명의 일 실시예에 따라 제조된 반도체소자의 구조를 설명하기로 한다.
도 2g를 다시 참조하면, 반도체기판(100)은 제1 회로 영역(C1) 및 제2 회로 영역(C2)을 갖는다. 상기 반도체기판(100)의 소정영역들에 소자분리막(130)이 제공되어 상기 제1 회로 영역(C1) 내의 제1 활성영역(A1) 및 상기 제2 회로 영역(C2) 내의 제2 활성영역(A2)을 한정한다. 상기 소자분리막(130)은 상기 제1 및 제2 활성영역들(A1, A2)의 표면들보다 높은 레벨에 위치할 수 있다.
상기 제1 활성영역(A1)의 상부영역과 상기 소자분리막(130) 사이 및 상기 제 2 활성영역(A2)의 상부 영역과 상기 소자분리막(130) 사이에 각각 제1 보호 패턴(135a) 및 제2 보호 패턴(135b)이 개재될 수 있다. 그리고, 상기 제1 및 제2 보호 패턴들(135a, 135b)보다 낮은 레벨에 위치하고, 상기 소자분리막(100)과 상기 제1 및 제2 활성영역들(A1, A2) 사이에 개재된 절연성 라이너(125)가 제공될 수 있다. 상기 제1 및 제2 보호 패턴들(135a, 135b)과 상기 절연성 라이너(125)는 동일한 식각율을 갖는 물질막으로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 보호 패턴들(135a, 135b)과 상기 절연성 라이너(125)는 실리콘 질화막으로 이루어질 수 있다. 그리고, 상기 제1 및 제2 보호 패턴들(135a, 135b)은 상기 소자분리막(130)에 대해 식각선택비를 갖는 물질막으로 이루어질 수 있다. 예를 들어, 상기 소자분리막(130)은 실리콘 산화막으로 이루어지고, 상기 상기 제1 및 제2 보호 패턴들(135a, 135b)은 실리콘 질화막으로 이루어질 수 있다.
상기 절연성 라이너(125)와 상기 제1 및 제2 활성영역들(A1, A2) 사이에 개재됨과 아울러 상기 제1 및 제2 보호 패턴들(135a, 135b)과 상기 제1 및 제2 활성영역들(A1, A2) 사이에 버퍼 절연막(120)이 개재될 수 있다. 상기 버퍼 절연막(120)은 열산화막으로 이루어질 수 있다.
상기 소자분리막(130) 상에 제3 보호 패턴(135c)이 제공될 수 있다. 상기 제3 보호 패턴(135c)은 상기 제1 및 제2 보호패턴들(135a, 135b)과 동일한 물질막으로 이루어질 수 있다. 상기 제3 보호 패턴(135c)은 후속 공정들로부터 상기 소자분리막(130)을 보호하는 역할을 할 수 있다.
상기 제1 활성영역(A1)은 제1 유전막(155)에 의해 덮여진다. 이와 마찬가지 로, 상기 제2 활성영역(A2)은 상기 제1 유전막(155)보다 얇은 두께를 갖는 제2 유전막(165)에 의해 덮여진다. 상기 제1 및 제2 유전막들(155, 165)은 열산화막들로 이루어질 수 있다. 상기 제1 활성영역(A1)의 상부를 가로지르며 상기 제1 유전막(155)을 덮는 제1 게이트 패턴(170a)이 제공된다. 그리고, 상기 제2 활성영역(A2)의 상부를 가로지르며 상기 제2 유전막(165)을 덮는 제2 게이트 패턴(170b)이 제공된다. 상기 제1 유전막(155)은 고전압 모스 트랜지스터의 게이트 유전막의 역할을 하고, 상기 제2 유전막(165)은 저전압 모스 트랜지스터의 게이트 유전막의 역할을 할 수 있다. 상기 제1 게이트 패턴(170a)은 고전압 모스 트랜지스터의 게이트 전극의 역할을 하고, 상기 제2 게이트 패턴(170b)은 저전압 모스 트랜지스터의 게이트 전극의 역할을 할 수 있다
한편, 도 3에 도시된 바와 같이, 상기 제1 활성영역(A1) 상에 차례로 적층된 제1 유전막(1155) 및 제2 유전막(1165)이 제공되고, 상기 제2 활성영역(A2) 상에 제2 유전막(1165)이 제공될 수 있다. 상기 제1 유전막(1155)은 열산화막 또는 제1 고유전막으로 이루어지고, 상기 제2 유전막(1165)은 제2 고유전막으로 이루어질 수 있다. 상기 제1 및 제2 고유전막들의 각각은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 이루어질 수 있다.
따라서, 상기 소자분리막(130)의 상부 가장자리 영역에 종래와 달리 덴트 영역들(dent regions)이 발생하지 않는다. 따라서, 모스 트랜지스터의 험프(hump) 및 역협폭 효과(reverse narrow width effect)가 발생하는 것을 방지할 수 있으므로, 반도체소자의 신뢰성을 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 이번 실시예는 본 발명의 일 실시예에 따른 반도체소자의 제조방법 중 도 2a 내지 도 2c에 해당하는 반도체소자의 제조방법이 실질적으로 동일하다. 따라서, 앞의 도 2a 내지 도 2c에 해당하는 반도체소자의 제조방법에 대해 생략하기로 한다.
도 4a를 참조하면, 상기 제1 이온주입 공정(140)까지 진행된 기판에서 상기 제1 이온주입 마스크(139)를 제거할 수 있다. 이어서, 상기 제2 활성영역(A2)에 제2 웰 영역(145w)을 형성할 수 있다. 상기 제2 활성영역(A2)에 제2 웰 영역(145w) 을 형성한 기판 상에 상기 제2 회로 영역(C2)을 덮으며 상기 제1 회로 영역(c1)을 개구시키는 제1 개구부(250a)를 갖는 제1 포토레지스트 패턴(250)을 형성할 수 있다. 이어서, 상기 제1 포토레지스트 패턴(250)을 식각마스크로 이용하여 상기 제1 회로 영역(C1)의 상기 제1 보호막(135)을 식각할 수 있다. 그 결과, 상기 제1 리세스된 영역(R1)에 제1 보호 패턴(235a)이 형성됨과 아울러 상기 소자분리막(130) 및 상기 제1 활성영역(A1) 상의 상기 패드 산화막(105)이 노출될 수 있다. 이어서, 상기 제1 포토레지스트 패턴(250)을 식각마스크로 이용하여 상기 제1 활성영역(A) 상의 상기 노출된 패드 산화막(105)을 식각함과 아울러 상기 소자분리막(130)을 부분식각할 수 있다. 그 결과, 상기 제1 활성영역(A1)의 표면이 노출될 수 있다. 또한, 상기 제1 회로 영역(C1)의 상기 소자분리막(130)은 상기 제1 활성영역(A1)의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질수 있다.
한편, 상기 제1 회로 영역(C1)의 상기 패드 산화막(105)을 식각하기 전에, 싱기 제1 포토레지스트 패턴(250)을 이온주입 마스크로 이용하여 상기 제1 활성영역(A1) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제1 활성영역(A1)에 제1 문턱 전압 조절 영역(251v)이 형성될 수 있다.
한편, 상기 제1 문턱 전압 조절 영역(251v)은 상기 제1 포토레지스트 패턴(250)을 식각마스크로 이용하여 상기 보호막(135)을 식각하기 전에 형성할 수도 있다.
도 4b를 참조하면, 상기 제1 포토레지스트 패턴(도 4a의 250)을 제거할 수 있다. 이어서, 상기 노출된 제1 활성영역(A1)의 표면에 제1 유전막(255)을 형성할 수 있다. 상기 제1 유전막(255)은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성할 수 있다.
이와는 달리, 상기 제1 유전막(255)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제1 고유전막으로 형성할 수 있다. 상기 제1 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다. 상기 제1 유전막(255)을 상기 제1 고유전막으로 형성하는 경우에, 상기 제1 유전막(155)은 도 4b와 다르게 상기 노출된 제1 활성영역(A1)이 표면 뿐만 아니라, 기판의 전면을 덮을 수 있다.
상기 제1 유전막(255)을 갖는 기판 상에 상기 제2 회로 영역(C2)을 개구시키는 제2 개구부(260a)를 갖는 제2 포토레지스트 패턴(260)을 형성할 수 있다. 상기 제2 포토레지스트 패턴(260)을 식각마스크로 하여 상기 제2 활성영역(A2) 상의 상기 보호막(135)을 식각할 수 있다. 이때, 상기 제2 리세스된 영역(R2)에 상기 보호막(135)이 잔존하여 제2 보호 패턴(235b)이 형성될 수 있다. 이어서, 상기 제2 포토레지스트 패턴(260)을 식각마스크로 이용하여 상기 제2 회로 영역(C2)의 상기 패드 산화막(105)을 습식 식각하여 상기 제2 활성영역(A2)의 표면을 노출시킬 수 있다.
한편, 상기 제2 회로 영역(C2)의 상기 패드 산화막(105)을 습식 식각하는 동안에, 상기 제2 회로 영역(C2)의 상기 소자분리막(130)은 부분식각될 수 있다. 그 결과, 상기 제2 회로 영역(C2)의 상기 소자분리막(130)은 상기 제2 활성영역(A2)의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질수 있다.
한편, 상기 제2 회로 영역(C2)의 상기 패드 산화막(105)을 식각하기 전에, 싱기 제2 포토레지스트 패턴(250)을 이온주입 마스크로 이용하여 상기 제2 활성영역(A2) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제2 활성영역(A2)에 제2 문턱 전압 조절 영역(221v)이 형성될 수 있다.
한편, 상기 제2 문턱 전압 조절 영역(261v)은 상기 제2 포토레지스트 패 턴(260)을 식각마스크로 이용하여 상기 보호막(135)을 식각하기 전에 형성할 수도 있다.
도 4c를 참조하면, 상기 제2 포토레지스트 패턴(260)을 제거할 수 있다. 이어서, 상기 노출된 제2 활성영역(A2)의 표면 상에 제2 유전막(265)을 형성할 수 있다. 상기 제2 유전막(265)은 상기 제1 유전막(255)보다 얇은 두께를 갖는 열산화막으로 형성할 수 있다.
이와는 달리, 상기 제2 유전막(265)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제2 고유전막으로 형성할 수 있다. 상기 제2 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다. 상기 제2 유전막(265)을 상기 제2 고유전막으로 형성하는 경우에, 상기 제2 유전막(265)은 도 4c와 다르게 상기 노출된 제2 활성영역(A2)이 표면 뿐만 아니라, 상기 제1 유전막(255)의 표면을 덮을 수 있다. 따라서, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 열산화막 및 제2 고유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다.
한편, 상기 제1 유전막(255)을 열산화막 대신에 상기 제1 고유전막으로 형성하고, 상기 제2 유전막(265)을 제2 고유전막으로 형성하는 경우에, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 제1 고유전막 및 제2 고유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다.
상기 제2 유전막(265)을 갖는 기판 상에 상기 제1 활성영역(A1)의 상부를 가로지르며 상기 제1 유전막(255)을 덮는 제1 게이트 패턴(270a)을 형성함과 아울러 상기 제2 활성영역(A2)의 상부를 가로지르며 상기 제2 유전막(265)을 덮는 제2 게이트 패턴(270b)을 형성할 수 있다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 이번 실시예는 본 발명의 일 실시예에 따른 반도체소자의 제조방법 중 도 2a 내지 도 2c에 해당하는 반도체소자의 제조방법이 실질적으로 동일하다. 따라서, 앞의 도 2a 내지 도 2c에 해당하는 반도체소자의 제조방법에 대해 생략하기로 한다.
도 5a를 참조하면, 상기 제1 이온주입 공정(140)까지 진행된 기판에서 상기 제1 이온주입 마스크(139)를 제거할 수 있다. 이어서, 상기 제2 활성영역(A2)에 제2 웰 영역(145w)을 형성할 수 있다. 이어서, 상기 제1 리세스 영역(R1)에 상기 보호막(135)을 잔존시키는 제1 패터닝 공정을 진행할 수 있다. 구체적으로, 상기 제2 웰 영역(145w)을 갖는 기판 상에 상기 제2 회로 영역(C2)을 덮으며 상기 제1 회로 영역(C1)을 개구시키는 제1 개구부(350a)를 갖는 제1 포토레지스트 패턴(350)을 형성할 수 있다. 이어서, 상기 제1 포토레지스트 패턴(350)을 식각마스크로 이용하여 상기 제1 회로 영역(C1)의 상기 제1 보호막(135)을 이방성 식각할 수 있다. 그 결 과, 상기 제1 리세스 영역(R1)을 채우며 상기 제1 활성영역(A1)의 표면보다 높은 레벨에 위치하는 상기 소자분리막(130)의 돌출된 부분의 측벽을 덮는 제1 측벽 스페이서(335a)가 형성될 수 있다. 이어서, 상기 제1 포토레지스트 패턴(350) 및 상기 제1 측벽 스페이서(335a)를 식각마스크로 이용하여 상기 제1 활성영역(A1) 상의 상기 패드 산화막(105)을 습식식각 하여 상기 제1 활성영역(A1)의 표면을 노출시킬 수 있다. 상기 제1 활성영역(A1) 상의 상기 패드 산화막(105)을 습식식각 하는 동안에, 상기 제1 회로 영역(C1)의 상기 소자분리막(130)은 부분식각되고, 상기 제1 활성영역(A1)의 표면은 세정될 수 있다. 그 결과, 상기 제1 회로 영역(C1)의 상기 소자분리막(130)이 상기 제1 활성영역(A1)의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질수 있다.
한편, 상기 제1 회로 영역(C1)의 상기 패드 산화막(105)을 식각하기 전에, 싱기 제1 포토레지스트 패턴(350)을 이온주입 마스크로 이용하여 상기 제1 활성영역(A1) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제1 활성영역(A1)에 제1 문턱 전압 조절 영역(351v)이 형성될 수 있다.
한편, 상기 제1 문턱 전압 조절 영역(351v)은 상기 제1 포토레지스트 패턴(350)을 식각마스크로 이용하여 상기 보호막(135)을 식각하기 전에 형성할 수도 있다.
도 5b를 참조하면, 상기 제1 측벽 스페이서(335a)를 습식식각할 수 있다. 이때, 상기 제1 측벽 스페이서(335a)는 상기 제1 리세스 영역(R1)에 잔존하여 제1 보 호 패턴(336a)을 형성할 수 있다.
도 5c를 참조하면, 상기 제1 포토레지스트 패턴(350)을 제거할 수 있다. 이어서, 상기 제2 리세스 영역(R2)에 상기 보호막(135)을 잔존시키는 제2 패터닝 공정을 진행할 수 있다. 구체적으로, 상기 제1 회로 영역(C1)을 덮으며 상기 제2 회로 영역(C2)을 노출시키는 제2 개구부(360a)를 갖는 제2 포토레지스트 패턴(360)을 형성할 수 있다. 이어서, 상기 제2 포토레지스트 패턴(360)을 식각마스크로 이용하여 상기 제2 회로 영역(C2)의 상기 제1 보호막(135)을 이방성 식각할 수 있다. 그 결과, 상기 제2 리세스 영역(R2)을 채우며 상기 제2 활성영역(A2)의 표면보다 높은 레벨에 위치하는 상기 소자분리막의 돌출된 부분의 측벽을 덮는 제2 측벽 스페이서가 형성될 수 있다. 이어서, 상기 제2 포토레지스트 패턴(360) 및 상기 제2 측벽 스페이서를 식각마스크로 이용하여 상기 제2 활성영역(A2) 상의 상기 패드 산화막(105)을 습식식각 하여 상기 제2 활성영역(A2)의 표면을 노출시킬 수 있다. 상기 제2 활성영역(A2) 상의 상기 패드 산화막(105)을 습식식각 하는 동안에, 상기 제2 회로 영역(C2)의 상기 소자분리막(130)은 부분식각되고, 상기 제2 활성영역(A2)의 표면은 세정될 수 있다. 그 결과, 상기 제2 회로 영역(C2)의 상기 소자분리막(130)이 상기 제2 활성영역(A2)의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질수 있다. 상기 제2 측벽 스페이서를 습식식각할 수 있다. 이때, 상기 제2 측벽 스페이서가 상기 제1 리세스 영역(R1)에 잔존하여 제2 보호 패턴(336b)을 형성할 수 있다.
한편, 상기 제2 회로 영역(C2)의 상기 패드 산화막(105)을 식각하기 전에, 싱기 제2 포토레지스트 패턴(360)을 이온주입 마스크로 이용하여 상기 제2 활성영역(A2) 내에 문턱전압 조절을 위한 불순물 이온들을 주입하는 이온주입 공정을 실시할 수 있다. 그 결과, 상기 제2 활성영역(A2)에 제2 문턱 전압 조절 영역(361v)이 형성될 수 있다.
한편, 상기 제2 문턱 전압 조절 영역(361v)은 상기 제2 포토레지스트 패턴(360)을 식각마스크로 이용하여 상기 보호막(135)을 이방성 식각하기 전에 형성할 수도 있다.
도 5d를 참조하면, 상기 제2 포토레지스트 패턴(360)을 제거할 수 있다. 이어서, 상기 노출된 제2 활성영역(A2)의 표면 상에 제2 유전막(365)을 형성할 수 있다. 상기 제2 유전막(365)은 상기 제1 유전막(355)보다 얇은 두께를 갖는 열산화막으로 형성할 수 있다. 이와는 달리, 상기 제2 유전막(365)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제2 고유전막으로 형성할 수 있다. 상기 제2 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다. 상기 제2 유전막(265)을 상기 제2 고유전막으로 형성하는 경우에, 상기 제2 유전막(265)은 도 5d와 다르게 상기 노출된 제2 활성영역(A2)이 표면 뿐만 아니라, 상기 제1 유전막(355)의 표면을 덮을 수 있다. 따라서, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 열산화막 및 제2 고 유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다.
한편, 상기 제1 유전막(355)을 열산화막 대신에 상기 제1 고유전막으로 형성하고, 상기 제2 유전막(365)을 제2 고유전막으로 형성하는 경우에, 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 표면에는 차례로 적층된 제1 고유전막 및 제2 고유전막이 형성되고, 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 표면에는 제2 고유전막이 형성될 수 있다.
상기 제2 유전막(365)을 갖는 기판 상에 상기 제1 회로 영역(C1)의 상기 제1 활성영역(A1)의 상부를 가로지르며 상기 제1 유전막(355)을 덮는 제1 게이트 패턴(370a)을 형성함과 아울러 상기 제2 회로 영역(C2)의 상기 제2 활성영역(A2)의 상부를 가로지르며 상기 제2 유전막(365)을 덮는 제2 게이트 패턴(370b)을 형성할 수 있다.
상술한 실시예들에서는 제1 회로 영역의 제1 활성영역에 제1 게이트 유전막을 형성하고, 제2 회로 영역의 제2 활성영역에 상기 제1 게이트 유전막과 다른 두께의 제2 게이트 유전막을 형성한다. 그러나, 본 발명은 상술한 제1 및 제2 게이트 유전막들을 갖는 반도체소자에 한정되지 않는다. 이하에서, 도 6을 참조하여 적어도 3 개 이상의 다른 두께들을 갖는 게이트 유전막들을 갖는 반도체소자의 제조방법을 설명하기로 한다. 이번 실시예에서의 반도체소자의 제조방법은 도 2a 내지 도 2g를 참조하여 설명한 반도체 소자의 제조방법과 실질적으로 유사하므로 자세한 설명은 생략하기로 한다. 도 6은 본 발명의 실시예들에 따른 반도체소자들의 제조방 법을 나타낸 공정 흐름도이다.
도 6을 참조하면, 반도체기판에 제1, 제2 및 제3 활성영역들을 한정하는 소자분리막을 형성할 수 있다.(S100) 상기 소자분리막을 형성하는 것은 도 2a를 참조하여 설명한 상기 소자분리막(130)을 형성하는 공정과 실질적으로 같다. 이때, 상기 소자분리막을 형성하기 전에, 도 2a에서 설명한 바와 같은 상기 버퍼 절연막(120) 및 상기 절연성 라이너(125)를 형성할 수 있다.
상기 소자분리막을 갖는 기판 상에 보호막을 형성할 수 있다.(S110) 상기 보호막은 상기 소자분리막에 대해 식각선택비를 갖는 물질막으로 형성할 수 있다.
상기 제1 활성영역을 노출시키는 제1 개구부를 형성할 수 있다.(S120) 예를 들어, 도 2d를 참조하여 설명한 반도체소자의 제조방법을 이용할 수 있다. 좀더 구체적으로, 상기 제1 개구부를 형성하는 것은 사진 및 식각 공정을 이용하여 상기 보호막을 패터닝하여 상기 제1 활성영역을 선택적으로 노출시키는 것을 포함할 수 있다. 이때, 상기 제1 개구부를 형성하면서, 상기 보호막이 상기 소자분리막과 상기 제1 활성영역 사이에 잔존하여 제1 보호 패턴을 형성할 수 있다.
상기 노출된 상기 제1 활성영역에 제1 유전막을 형성할 수 있다.(S130) 상기 제1 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층 증착법을 이용하여 제1 고유전막으로 형성할 수 있다.
상기 제2 활성영역을 노출시키는 제2 개구부를 형성할 수 있다.(140) 상기 제2 개구부를 형성하는 것은 상기 보호막을 패터닝하여 상기 제2 활성영역을 선택적으로 노출시키는 것을 포함할 수 있다. 이때, 상기 제2 개구부를 형성하면서, 상 기 보호막이 상기 소자분리막과 상기 제2 활성영역 사이에 잔존하여 제2 보호 패턴을 형성할 수 있다.
상기 노출된 제2 활성영역에 제2 유전막을 형성할 수 있다.(S150) 상기 제2 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층 증착법을 이용하여 제2 고유전막으로 형성할 수 있다. 상기 제1 및 제2 유전막들이 열산화막으로 형성되는 경우에, 상기 제2 유전막은 상기 제1 유전막보다 얇은 두께를 갖도록 형성할 수 있다. 상기 제2 유전막이 제2 고유전막으로 형성되는 경우에, 상기 제2 유전막은 상기 제2 활성영역의 표면을 덮음과 아울러 상기 제1 유전막의 표면을 덮도록 형성될 수 있다.
상기 제3 활성영역을 노출시키는 제3 개구부를 형성할 수 있다.(S160) 상기 제3 개구부를 형성하는 것은 상기 보호막을 패터닝하여 상기 제3 활성영역을 선택적으로 노출시키는 것을 포함할 수 있다. 이때, 상기 제3 개구부를 형성하면서, 상기 보호막이 상기 소자분리막과 상기 제3 활성영역 사이에 잔존하여 제3 보호 패턴을 형성할 수 있다.
상기 노출된 제3 활성영역에 제3 유전막을 형성할 수 있다.(S170) 상기 제3 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층 증착법을 이용하여 제2 고유전막으로 형성할 수 있다. 상기 제1, 제2 및 제3 유전막들이 열산화막들로 형성되는 경우에, 상기 제3 유전막은 상기 제2 유전막보다 얇은 두께를 갖도록 형성할 수 있다. 상기 제3 유전막이 제3 고유전막으로 형성되는 경우에, 상기 제3 유전막은 상기 제3 활성영역의 표면을 덮음과 아울러 상 기 제1 유전막의 표면 및 상기 제2 유전막의 표면을 덮도록 형성될 수 있다. 상기 제1, 제2 및 제3 고유전막들의 각각은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO) 또는 이들의 조합에 의한 적층막으로 형성할 수 있다.
이어서, 상기 제1 활성영역의 상부를 가로지르는 제1 게이트 패턴, 상기 제2 활성영역의 상부를 가로지르는 제2 게이트 패턴 및 상기 제3 활성영역의 상부를 가로지르는 제3 게이트 패턴을 형성할 수 있다.
따라서, 상기 제1 게이트 패턴과 상기 제1 활성영역 사이에 제1 두께를 갖는 제1 게이트 유전막이 형성되고, 상기 제2 게이트 패턴과 상기 제2 활성영역 사이에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 게이트 유전막이 형성되고, 상기 제3 게이트 패턴과 상기 제3 활성영역 사이에 제3 두께를 갖는 제3 게이트 유전막이 형성될 수 있다.
상기 제1, 제2 및 제3 유전막들이 열산화막들로 형성되는 경우에, 상기 제1 게이트 유전막은 상기 제1 유전막으로 이루어지고, 상기 제2 게이트 유전막은 상기 제2 유전막으로 이루어지고, 상기 제3 게이트 유전막은 상기 제3 유전막으로 이루어질 수 있다. 이와는 달리, 상기 제2 및 제3 유전막들이 제2 및 제3 고유전막들로 형성되는 경우에, 상기 제1 게이트 유전막은 차례로 적층된 상기 제1 유전막, 제2 유전막 및 제3 유전막으로 이루어지고, 상기 제2 게이트 유전막은 차례로 적층된 상기 제2 유전막 및 제3 유전막으로 이루어지고, 상기 제3 게이트 유전막은 상기 제3 유전막으로 이루어질 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 다중 게이트 유전막들을 형성하면서도 소자분리막의 상부 가장자리 영역에 덴트 영역이 형성되는 것을 방지할 수 있는 반도체소자의 제조방법들을 제공한다. 이와 같은 방법으로 제조된 다중 게이트 유전막들을 갖는 반도체소자는 험프(hump) 및 역협폭 효과(reverse narrow width effect)의 발생을 방지할 수 있으므로 신뢰성을 향상시킬 수 있다.

Claims (24)

  1. 반도체기판에 제1 및 제2 활성영역들을 한정하는 소자분리막을 형성하고,
    상기 소자분리막을 갖는 기판 상에 보호막을 형성하고,
    상기 제1 활성영역 상의 상기 보호막을 식각하여 상기 제1 활성영역을 노출시키는 제1 개구부를 형성하는 제1 패터닝 공정을 진행하되, 상기 제1 패터닝 공정에 의해 상기 제1 활성영역과 상기 소자분리막 사이에 제1 보호 패턴이 형성되고,
    상기 노출된 제1 활성영역에 제1 유전막을 형성하고,
    상기 제2 활성영역 상의 상기 보호막을 식각하여 상기 제2 활성영역을 노출시키는 제2 개구부를 형성하는 제2 패터닝 공정을 진행하되, 상기 제2 패터닝 공정에 의해 상기 제2 활성영역과 상기 소자분리막 사이에 제2 보호패턴이 형성되고,
    상기 노출된 제2 활성영역에 제2 유전막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 패터닝 공정은 상기 제1 유전막을 형성한 후에 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 유전막은 제1 두께를 갖도록 형성하고, 상기 제2 유전막은 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 유전막은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성하거나, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제1 고유전막으로 형성하고,
    상기 제2 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층증착법을 이용하여 제2 고유전막으로 형성하되,
    상기 제2 유전막이 상기 제2 고유전막으로 형성되는 경우에, 상기 제2 유전막은 상기 노출된 제2 활성영역의 표면을 덮음과 아울러 상기 제1 유전막의 표면을 덮는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 패터닝 공정을 진행하기 전에,
    상기 제1 및 제2 활성영역들의 각각에 웰 이온주입 및 문턱 전압 조절 이온주입 중 적어도 하나를 포함하는 이온주입 공정을 진행하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 패터닝 공정은
    상기 제1 유전막을 갖는 기판 상에 상기 제2 활성영역 상부를 개구시키는 포 토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 보호막을 식각하고,
    상기 포토레지스트 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 포토레지스트 패턴을 제거하기 전에,
    상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역에 문턱 전압 조절을 위한 이온주입 공정을 진행하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 반도체기판의 제1 및 제2 회로 영역들 상에 하드 마스크를 형성하고,
    상기 하드 마스크를 식각마스크로 이용하여 상기 반도체기판을 식각하여 트렌치 영역을 형성하되, 상기 트렌치 영역에 의해 상기 제1 회로 영역의 제1 활성영역 및 상기 제2 회로 영역의 제2 활성영역이 한정되고,
    상기 트렌치 영역의 내벽을 덮는 절연성 라이너를 형성하고,
    상기 절연성 라이너를 갖는 기판 상에 상기 트렌치 영역을 채우는 소자분리막을 형성하고,
    상기 하드 마스크를 제거하되, 상기 하드 마스크를 제거하는 동안에 상기 절연성 라이너의 일부분이 식각되어 상기 소자분리막과 상기 제1 활성영역 사이 및 상기 소자분리막과 상기 제2 활성영역 사이에 각각 제1 및 제2 리세스 영역들이 형 성되고,
    상기 제1 및 제2 리세스 영역들을 갖는 기판 상에 보호막을 형성하되, 상기 보호막은 상기 제1 및 제2 리세스 영역들을 채우고,
    상기 제1 활성영역 상의 상기 보호막을 식각하여 상기 제1 활성영역을 노출시키는 제1 개구부를 형성하는 제1 패터닝공정을 진행하되, 상기 제1 패터닝공정에 의해 상기 제1 리세스 영역에 제1 보호패턴이 형성되고,
    상기 노출된 제1 활성영역에 제1 유전막을 형성하고,
    상기 제2 활성영역 상의 상기 보호막을 식각하여 상기 제2 활성영역을 노출시키는 제2 개구부를 형성하는 제2 패터닝공정을 진행하되, 상기 제2 패터닝공정에 의해 상기 제2 리세스 영역에 제2 보호 패턴이 형성되고,
    상기 노출된 제2 활성영역에 제2 유전막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 절연성 라이너를 형성하기 전에,
    상기 트렌치 영역의 내벽을 덮는 버퍼 절연막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1 유전막은 제1 두께를 갖도록 형성하고, 상기 제2 유전막은 상기 제 1 두께보다 얇은 제2 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제1 유전막은 열산화공정(thermal oxidation)을 이용하여 열산화막으로 형성하거나, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 제1 고유전막으로 형성하고,
    상기 제2 유전막은 열산화공정을 이용하여 열산화막으로 형성하거나, 화학기상증착법 또는 원자층증착법을 이용하여 제2 고유전막으로 형성하되,
    상기 제2 유전막이 상기 제2 고유전막으로 형성되는 경우에, 상기 제2 유전막은 상기 노출된 제2 활성영역의 표면을 덮음과 아울러 상기 제1 유전막의 표면을 덮는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1 패터닝 공정을 진행하기 전에,
    상기 제1 및 제2 활성영역들의 각각에 웰 이온주입 및 문턱 전압 조절 이온주입 중 적어도 하나를 포함하는 이온주입 공정을 진행하는 것을 더 포함하는 반도체소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 제1 패터닝 공정을 진행하는 것은
    상기 보호막 상에 상기 제1 회로 영역을 개구시키는 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 제1 회로 영역 상의 상기 보호막을 이방성 식각하여 상기 제1 리세스 영역을 채우며 상기 제1 활성영역의 표면보다 높은 레벨에 위치하는 상기 소자분리막의 돌출된 부분의 측벽을 덮는 제1 측벽 스페이서를 형성하고,
    상기 제1 포토레지스트 패턴 및 상기 제1 측벽 스페이서를 식각마스크로 이용하여 상기 소자분리막을 부분 식각함과 아울러 상기 제1 활성영역의 표면을 세정하고,
    상기 제1 측벽 스페이서를 식각하되, 상기 제1 측벽 스페이서는 상기 제1 리세스 영역에 잔존하고,
    상기 제1 포토레지스트 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 제2 패터닝 공정을 진행하는 것은
    상기 제1 유전막을 갖는 기판 상에 상기 제2 활성 영역의 상부를 개구시키는 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 활성 영역 상의 상기 보호막을 식각하되, 상기 보호막은 상기 제2 리세스 영역에 잔존하고,
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 포토레지스트 패턴을 제거하기 전에,
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역에 문턱 전압 조절을 위한 이온주입 공정을 진행하는 것을 더 포함하는 반도체소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 제2 패터닝 공정을 진행하는 것은
    상기 제1 유전막을 갖는 기판 상에 상기 제2 회로 영역을 개구시키는 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제2 회로 영역 상의 상기 보호막을 이방성 식각하여 상기 제2 리세스 영역을 채우며 상기 제2 활성영역의 표면보다 높은 레벨에 위치하는 상기 소자분리막의 돌출된 부분의 측벽을 덮는 제2 측벽 스페이서를 형성하고,
    상기 제2 포토레지스트 패턴 및 상기 제2 측벽 스페이서를 식각마스크로 이용하여 상기 소자분리막을 부분 식각함과 아울러 상기 제2 활성영역의 표면을 세정 하고,
    상기 제2 측벽 스페이서를 식각하되, 상기 제2 측벽 스페이서는 상기 제2 리세스 영역에 잔존하고,
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  17. 반도체기판에 제공되어 제1 및 제2 활성 영역들을 한정하는 소자분리막;
    상기 제1 활성영역의 상부 영역과 상기 소자분리막 사이 및 상기 제2 활성영역의 상부 영역과 상기 소자분리막 사이에 각각 개재된 제1 및 제2 보호 패턴들;
    상기 제1 활성영역 상에 제공된 제1 게이트 유전막; 및
    상기 제2 활성영역 상에 제공되고 상기 제1 게이트 유전막보다 얇은 두께를 갖는 제2 게이트 유전막을 포함하는 반도체소자.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 보호 패턴들보다 낮은 레벨에 위치하고 상기 소자분리막과 상기 제1 및 제2 활성영역들 사이에 개재된 절연성 라이너를 더 포함하는 반도체소자.
  19. 제 18 항에 있어서,
    상기 절연성 라이너와 상기 제1 및 제2 활성영역들 사이에 개재됨과 아울러 상기 제1 및 제2 보호 패턴들과 상기 제1 및 제2 활성영역들 사이에 개재된 버퍼 절연막을 더 포함하는 반도체소자.
  20. 제 17 항에 있어서,
    상기 소자분리막은 상기 제1 및 제2 보호 패턴들과 다른 식각율을 갖는 물질막으로 이루어진 반도체소자.
  21. 제 17 항에 있어서,
    상기 소자분리막 상에 제공된 제3 보호 패턴을 더 포함하되,
    상기 제3 보호 패턴은 상기 제1 및 제2 보호 패턴들과 서로 동일한 물질막으로 이루어짐과 아울러 상기 소자분리막과 다른 식각율을 갖는 물질막으로 이루어진 것을 특징으로 하는 반도체소자.
  22. 제 17 항에 있어서,
    상기 제1 및 제2 게이트 유전막들은 열산화막으로 이루어진 것을 특징으로 하는 반도체소자.
  23. 제 17 항에 있어서,
    상기 제1 게이트 유전막은 차례로 적층된 제1 유전막 및 제2 유전막으로 이루어지고, 상기 제2 게이트 유전막은 상기 제2 유전막으로 이루어진 반도체소자.
  24. 제 23 항에 있어서,
    상기 제1 유전막은 열산화막 또는 제1 고유전막으로 이루어지고, 상기 제2 유전막은 제2 고유전막으로 이루어진 것을 특징으로 하는 반도체소자.
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