KR100220252B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 반도체 기판 상부에 고전압 N모스 영역과, 저전압 N모스 영역과, 고전압 P모스 영역과, 저전압 P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 고전압 P모스 영역과, 저전압 P모스 영역에 N웰을 형성하는 단계; 상기 N웰에 고전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N 모스 영역과, 저전압 N모스 영역에 P웰을 형성하는 단계; 상기 P웰에 저전압용 N모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 P모스 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 고전압 N모스 영역과, 저전압 P모스 영역에 저전압 P모스 문턱 전압 조절 이온을 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 결과물 상부에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막을 고전압 N모스 영역 및 고전압 P모스 영역에만 남도록 패터닝하는 단계; 상기 결과물 상부에 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 고전압 및 저전압의 N 및 P 모스 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 0.5이하의 반도체 장치는 전력 소모의 감소 및 신뢰성 확보를 위하여, 공급 전원이 5에서 3.3 V 또는 그 이하의 낮은 전원으로 감소되며, 이미 많은 마이크로 프로세서나 메모리 장치들은 이미 3.3 V 또는 2.5V의 전원 공급이 표준화되었다.
그러나, 이와같은 저전압의 반도체 장치들은 하나의 시스템내에서 다른 주변 장치들과 상호 연결되어 사용되며, 다른 많은 주변 장치들은 여전히 5V의 고전압을 사용함으로서, 이러한 고전압을 사용하는 회부 칩에서, 공급되는 입력 전압을 지원하기 위한 고전압 트랜지스터가 구비되어야 한다.
이러한 고전압 트랜지스터는 게이트 절연막의 신뢰성을 확보하기 위하여, 게이트 절연막의 두께가 저전압용 트랜지스터의 게이트 절연막 보다 두껍게 형성하여야 한다. 이때, 게이트 절연막의 두께가 두꺼워지면, 문턱 전압이 증가되고(게이트 절연막 두께가 10증가에 따라 문턱 전압이 0.05 내지 0.1V만큼 증가된다.), 동일한 웰 또는 동일 기판에 고전압용 트랜지스터와, 저전압용 트랜지스터를 동시에 형성할 경우, 문턱 전압용 불순물의 농도를 각각 다르게 주입하여야 한다.
따라서, 종래에는 동일한 기판에 저전압 및 고전압용 N모스와, 저전압 및 고전압용 P모스를 형성하기 위하여는, 저전압 N모스를 형성하기 위한 제1 P웰 형성공정, 고전압용 N모스를 형성하기 위한 제2 P웰 형성 공정, 저전압용 P모스를 형성하기 위한 제1 N웰 공정, 고전압 P모스를 형성하기 위한 제2 N웰 공정 및, 두께가 다른 게이트 절연막을 형성하기 위한 마스크 공정이 진행된다.
그러나, 상기와 같은 종래 방식에 따르면, 게이트 절연막 두께가 상이한 고전압 및 저전압의 모스 트랜지스터를 하나의 반도체 기판에 최적화시키기 위하여, 적어도 4번 이상의 마스크 형성공정이 진행되어야 하므로, 공정이 복잡해지고, 이에 따른 제조 공정 시간이 증대되는 문제점이 발생되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 고전압 및 저전압 모스 트랜지스터를 동일 기판에 최적화할 때, 공정 단계를 감소시키어, 제조수율을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
제1(a)도 내지 제1(d)도는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2, 12 : 소자 분리막
3, 13 : 스크린 산화막 4, 14 : N웰
5, 15 : P웰 6, 16 : 제3마스크 패턴
7, 17 : 제1게이트 절연막 8, 18 : 제4마스크 패턴
9, 19 : 제2게이트 절연막 10, 20 : 고전압용 게이트 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상부에 고전압 N모스 영역과, 저전압 N모스 영역과, 고저압 P모스 영역과, 저전압 P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 고전압 P모스 영역과, 저전압 P모스 영역에 N웰을 형성하는 단계; 상기 N웰에 고전압용 P모스 문턱 전압조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 N모스 영역에 P웰을 형성하는 단계; 상기 P웰에 저전압용 N모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 P모스 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 고전압 N모스 영역과, 저전압 P모스 영역에 저전압 P모스 문턱 전압 조절 이온을 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 결과물 상부에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막을 고전압 N모스 영역 및 고전압 P모스 영역에만 남도록 패터닝하는 단계; 상기 결과물 상부에 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상부에 고전압 N모스 영역과, 저전압 N모스 영역과, 고전압 P모스 영역과, 저전압 P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 고저압 P모스 영역과, 저전압 P모스 영역에 N웰을 형성하는 단계; 상기 N웰에 저전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 N모스 영역에 P웰을 형성하는 단계; 상기 P웰에 고전압용 N모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 저전압 N모스 영역과, 고전압 P모스 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 저전압 N모스 영역과, 고전압 P모스 영역에 저전압 N모스 문턱 전압 조절 이온을 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 결과물 상부에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막을 고전압 N모스 영역 및 고전압 P모스 영역에만 남도록 패터닝하는 단계; 상기 결과물 상부에 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 서로 다른 두께의 게이트 절연막을 갖는 N모스 및 P모스의 문턱 전압을 조절하기 위한 패턴 형성 공정 단계를 감소하여, 생산 단가를 줄이고, 공정 단계에 따라 수율을 증대시키게 된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제1(a) 도 내지 제1(d)도는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도이다.
본 발명은, 동일한 기판 상부에, 저전압 및 고전압용 N모스와, 저전압 및 고전압용 P모스를 공정 단계를 감소하여 최적화시키기 위한 기술로서, 먼저, 제2(a)도를 참조하여, 반도체 기판(1)의 소정 부분에, 고전압용 P모스 영역(HP), 저전압용 P모스 영역(LP), 저전압용 N모스 영역(LN), 고전압용 N모스 영역(HN) 및 N웰과 P웰 영역을 한정하기 위한 소자 분리막(2)이 공지의 로코스 산화 방식에 의하여 형성된다. 이어서, 반도체 기판(1) 표면을 보호하기 위한 스크린 산화막(3)이 반도체 기판(1)상부에 형성된다.
그리고나서, N웰 예정 영역이 노출되도록 제1마스크 패턴(도시되지 않음)을 형성한다음, N웰용 불순물 예를들어, 인 이온을 700KeV 내지 1.5MeV의 에너지와, 11013내지 51013ions/의 농도로서 이온 주입한 다음, 열처리하여, N웰(4)이 형성된다.
이어서, N웰(4)에 고전압 P모스에 해당하는 문턱 전압 조절 이온 예를들어, 인 이온을 1차적으로 180 내지 250KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로서 이온 주입한 후, 2차적으로 인 이온을 30 내지 80KeV의 이온주입 에너지와, 51011내지 51012ions/의 농도로서 이온 주입하여, 고전압용 P모스 문턱 전압 이온 영역(4a)이 형성된다. 이때, 고전압의 P모스 트랜지스터의 문턱 전압은 -0.5 내지 -0.8V가 되도록 한다.
그런다음, 제1마스크 패턴을 제거하고, P웰 예정 영역이 노출되도록 공지의 포토 리소그라피 공정에 의하여 제2마스크 패턴(도시되지 않음)이 형성된다. 그후, 노출된 P웰 영역에 보론 이온이 500 내지 700KeV의 이온 주입 에너지와, 11013내지 51013ions/의 불순물 농도로서 이온 주입된다음, 소정 시간동안 열처리되어, P웰(5)이 형성된다.
그리고 나서, 상기 P웰(5) 영역에 형성되어질 저전압 N모스의 문턱 전압을 조절하기 위하여, 1차적으로 보론 이온이 70 내지 120KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로 이온 주입된 후, 2차적으로 10 내지 30KeV의 이온 주입 에너지와 11012내지 51012ions/의 농도로 이온 주입되어, 저전압 N모스의 문턱 전압 이온 영역(5A)이 형성된다. 여기서, 고전압 N모스의 문턱 전압이온 영역(5a)의 형성을 위한 문턱 전압 이온 주입시, 2차적인 이온 주입 공정은 배제될 수 있으며, 이때, 고전압용 문턱 전압은 0.5 내지 0.8V 정도가 되도록 한다. 그후, 제2마스크 패턴은 공지의 방식으로 제거된다. 이때, 도면에서는 도시되지 않았지만, 상기 소자 분리막(2) 하단에는 이후의 모스 트랜지스터의 채널 확장을 방지하기 위한 채널 스탑 이온이 형성될 수 있다.
그후, 제1(b)도를 참조하여, 결과물 상부에 포토레지스트막을 코팅한다음, 고전압 N모스 영역(HN) 및 저전압 P모스 영역(LP)이 노출되도록, 노광 및 현상하여 제3 마스크 패턴(6)이 형성된다. 이어서, 노출된 고전압 N모스 영역(HN) 및 저전압 P 모스 영역(LP)에 저전압 P모스의 문턱 전압 이온 예를들어, 인 이온이 30 내지 80 KeV의 에너지와, 11012내지 81012ions/의 농도로 이온 주입되어, 고전압 P모스의 문턱 전압 이온 영역(4(b)이 형성된다. 이때, 저전압 P모스 영역(HP)에서는, 상기 고전압 P모스 문턱 전압 이온(4a)과 합산되어, 저전압 P모스의 문턱 전압이 -0.5 내지 -0.8 V가 되고, 고전압 N모스 영역(HN)에서는, 저전압 N모스 문턱 전압 이온(5a)과 카운터 도핑되어, 고전압 N모스의 문턱 전압이 -0.5 내지 -0.8V가 된다. 이때, 미설명 부호 4C는 저전압 P모스의 문턱 전압 조절 이온 영역이고, 5C는 고전압 N모스의 문턱 전압 조절 이온 영역이다.
그런다음, 제1(c)도에 도시된 바와 같이, 상기 제3마스크 패턴(6)과 스크린 산화막은 공지의 제거 방식대로 제거된다음, 결과물 상부에 제1게이트 절연막(7)이 소정 두께로 형성된다. 이어서, 저전압 N모스(LN) 및 저전압 P모스(LP) 영역이 노출되도록 제4마스크 패턴(8)이 공지의 포토 리소그라피 공정에 의하여 형성된 후, 이 제4마스크 패턴(8)의 형태로 노출된 게이트 절연막이 식각되어, 고전압 N모스 영역(HN) 및 고전압 P모스 영역(HP)에만 제1게이트 절연막(7)이 남게 된다.
그후, 제1(d)도를 참조하여, 상기 제4마스크 패턴(8)이 제거되고, 결과물 상부에 저전압 모스용 제2게이트 절연막(9)이 형성된다. 이때, 상기 고전압 N모스 영역(HN)가 고전압 P모스 영역(HP)에는 이미 제1게이트 절연막(7)이 형성되어 있으므로, 제1 및 제2게이트 절연막이 합쳐진 고전압용 게이트 절연막(10)이 형성된다.
이하, 본 발명의 제2실시예를 첨부 도면 제2(a)도 내지 제2(d)도를 참조하여 설명하도록 한다.
먼저, 제2(a)도를 참조하여, 반도체 기판(11)의 소정 부분에, 고전압용 P모스 영역(HP), 저전압용 P모스 영역(LP), 저전압용 N모스 영역(LN), 고전압용 N모스 영역(HN) 및 N웰과 P웰 영역을 한정하기 위한 소자 분리막(12)이 공지의 로코스 산화 방식에 의하여 형성된다. 이어서, 반도체 기판(11) 표면을 보호하기 위한 스크린 산화막(13)이 반도체 기판(11) 상부에 형성된다.
그리고나서, N웰 예정 영역이 노출되도록 제1마스크 패턴(도시되지 않음)을 형성한 다음, N웰용 불순물 예를들어, 인 이온을 700KeV 내지 1.5MeV의 에너지와, 11013내지 51013ions/의 농도로서 이온 주입한 다음, 열처리하여, N웰(14)이 형성된다.
이어서, N웰(14)에 저전압 P모스에 해당하는 문턱 전압 조절 이온 예를들어, 인 이온을 1차적으로 180 내지 250KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로서 이온 주입한 후, 2차적으로 인 이온을 30 내지 80KeV의 이온 주입 에너지와, 21012내지 81012ions/의 농도로서 이온 주입하여, 저전압용 P모스 문턱 전압 이온 영역(14A)이 형성된다. 이때, 저전압의 P모스 트랜지스터의 문턱 전압은 -0.5 내지 -0.8V가 되도록 한다.
그런다음, 제1마스크 패턴을 제거하고, P웰 예정 영역이 노출되도록 공지의 포토 리소그라피 공정에 의하여 제2마스크 패턴(도시되지 않음)이 형성된다. 그후,노출된 P웰 영역에 보론 이온이 500 내지 700KeV의 이온 주입 에너지와, 11013내지 51013ions/의 불순물 농도로서 이온 주입된다음, 소정 시간동안 열처리 되어, P웰(15)이 형성된다.
그리고 나서, 상기 P웰(15) 영역에 형성되어질 고전압 N모스의 문턱 전압을 조절하기 위하여, 1차적으로 보론 이온이 70 내지 120KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로 이온 주입된 후, 2차적으로 10 내지 30KeV의 이온 주입 에너지와 21012내지 31012ions/의 농도로 이온 주입되어, 고전압 N모스의 문턱 전압 이온 영역(15a)이 형성된다. 여기서, 고전압 N모스의 문턱 전압 이온 영역(15a)의 형성을 위한 문턱 전압 이온 주입시, 2차적인 이온 주입 공정을 배제될 수 있으며, 이때, 고전압용 문턱 전압은 0.5 내지 0.8V 정도가 되도록 한다.
그후, 제2마스크 패턴은 공지의 방식으로 제거된다. 이때, 도면에서는 도시되지 않았지만, 상기 소자 분리막(12) 하단에는 이후의 모스 트랜지스터의 채널 확장을 방지하기 위한 채널 스탑 이온이 형성될 수 있다.
그후, 제2(b)도를 참조하여, 결과물 상부에 포토레지스트막을 코팅한다음, 저전업 N모스 영역(LN) 및 고전압 P모스 영역(HP)이 노출되도록, 노광 및 현상하여, 제3 마스크 패턴(16)이 형성된다. 이어서, 노출된 저전압 N모스 영역(LN) 및 고전압 P모스 영역(HP)에 저전압 N모스의 문턱 전압 이온 예를들어, 보론 이온을 10 내지 30 KeV의 에너지와, 11012내지 51012ions/의 농도로 이온 주입되어, 저전압 N모스의 문턱 전압 이온 영역(15b)이 형성된다. 이때, 저전압 N모스 영역(LN)에서는, 상기 고전압 N모스 문턱 전압 이온(15a)과 합산되어, 저전압 N모스의 문턱 전압이 0.5 내지 0.8V가 되고, 고전압 P모스 영역(HP)에서는, 저전압 P모스 문턱 전압 이온(14(a)과 카운터 도핑되어, 고전압 P모스의 문턱 전압이 -0.5 내지 -0.8V가 된다. 이때, 미설명 부호 14C는 고전압 P모스의 문턱 전압 조절 이온 영역이고, 15C는 저전압 N모스의 문턱 전압 조절 이온 영역이다.
그런다음, 제2(c)도에 도시된 바와 같이, 상기 제3마스크 패턴(16)과 스크린 산화막은 공지의 제거 방식으로 제거된다음, 결과물 상부에 제1게이트 절연막(17)이 소정 두께로 형성된다. 이어서, 저전압 N모스(LN) 및 저전압 P모스(LP) 영역이 노출되도록 제4마스크 패턴(18)이 공지의 포토 리소그라피 공정에 의하여 형성된 후, 이 제4마스크 패턴(18)의 형태로 노출된 게이트 절연막이 식각되어, 고전압 N모스 영역(HN) 및 고전압 P모스 영역(HP)에만 제1게이트 절연막(17)이 남게 된다.
그후, 제2(d)도를 참조하여, 상기 제4마스크 패턴(18)이 제거되고, 결과물 상부에 저전압 모스용 제2게이트 절연막(19)이 형성된다. 이때, 상기 고전압 N모스 영역(HN)과 고전압 P모스 영역(HP)에는 이미 제1게이트 절연막(17)이 형성되어 있으므로, 제1 및 제2게이트 절연막이 합쳐진 고전압용 게이트 절연막(20)이 형성된다.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 서로 다른 두께의 게이트 절연막을 갖는 N모스 및 P모스의 문턱 전압을 조절하기 위한 패턴 형성 공정 단계를 감소하여, 생산 단가를 줄이고, 공정 단계에 따라 수율을 증대시키게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (22)

  1. 반도체 기판 상부에 고전압 N모스 영역과, 저전압 N모스 영역과, 고전압 P모스 영역과, 저전압 P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 고전압 P모스 영역과, 저전압 P모스 영역에 N웰을 형성하는 단계; 상기 N웰에 고전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 N모스 영역에 P웰을 형성하는 단계; 상기 P웰에 저전압용 N모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 P모스 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 고전압 N모스 영역과, 저전압 P모스 영역에 저전압 P모스 문턱 전압 조절 이온을 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 결과물 상부에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막을 고전압 N모스 영역 및 고전압 P모스 영역에만 남도록 패터닝하는 단계; 상기 결과물 상부에 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 소자 분리막을 형성하는 단계와 N웰을 형성하는 단계 사이에, 반도체 기판 표면을 보호하기 위한 스크린 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 N웰을 형성하는 단계는, 인 이온을 700KeV 내지 1.5MeV의 에너지와, 11013내지 51013ions/의 농도로서 이온 주입하여, 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 N웰 영역에 고전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계는, 1차적으로 인 이온을 180 내지 250KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로서 이온 주입한 후, 2차적으로 인 이온을 30 내지 80KeV의 이온 주입 에너지와, 51011내지 51012ions/의 농도로서 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 P웰을 형성하는 단계는, 보론 이온을 500 내지 700KeV의 이온 주입 에너지와, 11013내지 51013ions/의 불순물 농도로서 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 P웰 영역에 저전압 N모스의 문턱 전압 조절 이온을 주입하는 단계는, 1차적으로 보론 이온을 70 내지 120KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로 이온 주입한 후, 2차적으로 보론 이온을 10 내지 30KeV의 이온 주입 에너지와 11012내지 51012ions/의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 노출된 고전압 N모스 영역 및 저전압 P모스 영역에 저전압 P모스의 문턱 전압 이온을 주입하는 단계는, 인 이온을 30 내지 80KeV의 에너지와, 11012내지 81012ions/의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 노출된 고전압 N모스 영역 및 저전압 P모스 영역에 저전압 P모스의 문턱 전압 이온을 주입하는 단계에서, 상기 고전압 N 모스 영역에서는, 상기 저전압의 N모스 이온과 상기 주입되는 저전압 P모스 이온이 카운터 도핑되어, 고전압용 N모스 문턱 전압 조절 이온영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 노출된 고전압 N모스 영역 및 저전압 P모스 영역에 저전압 P모스의 문턱 전압 이온을 주입하는 단계에서, 상기 저전압 P모스 영역에서는, 상기 고전압의 P모스 이온과 상기 주입되는 저전압 P모스 이온이 합산되어, 저전압용 P모스 문턱 전압 조절 이온영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 고전압용 N모스 및 P모스의 게이트 절연막은 제1게이트 절연막 및 제2게이트 절연막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 저전압용 N모스 및 P모스의 게이트 절연막은 제2게이트 절연막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 반도체 기판 상부에 고전압 N모스 영역과, 저전압 N모스 영역과, 고전압 P모스 영역과, 저전압 P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 고전압 P모스 영역과, 저전압 P모스 영역에 N웰을 형성하는 단계; 상기 N웰에 저전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 고전압 N모스 영역과, 저전압 N모스 영역에 P웰을 형성하는 단계; 상기 P웰에 고전압용 N모스 문턱 전압 조절 이온을 이온 주입하는 단계; 상기 저전압 N모스 영역과, 고전압 P모스 영역이 노출되도록 마스크 패턴을 형성하는 단계; 상기 노출된 저전압 N모스 영역과, 고전압 P모스 영역에 저전압 N모스 문턱 전압 조절 이온을 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 결과물 상부에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막을 고전압 N모스 영역 및 고전압 P모스 영역에만 남도록 패터닝하는 단계; 상기 결과물 상부에 제2게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 소자 분리막을 형성하는 단계와 N웰을 형성하는 단계 사이에, 반도체 기판 표면을 보호하기 위한 스크린 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제12항에 있어서, 상기 N웰을 형성하는 단계는, 인 이온을 700KeV 내지 1.5MeV의 에너지와, 11013내지 51013ions/의 농도로서 이온 주입하여, 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제12항에 있어서, 상기 N웰 저전압용 P모스 문턱 전압 조절 이온을 이온 주입하는 단계는, 1차적으로 인 이온을 180 내지 250KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로서 이온 주입한 후, 2차적으로 인 이온을 30 내지 80KeV의 이온 주입 에너지와, 21012내지 81012ions/의 농도로서 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제12항에 있어서, 상기 P웰을 형성하는 단계는, 보론 이온이 500 내지 700KeV의 이온 주입 에너지와, 11013ions/의 불순물 농도로서 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제12항에 있어서, 상기 P웰에 고전압 N모스의 문턱 전압 조절 이온을 주입하는 단계는, 1차적으로 보론 이온을 70 내지 120KeV의 이온 주입 에너지와 51012내지 21013ions/의 농도로 이온 주입한 후, 2차적으로 보론 이온을 10 내지 30KeV의 이온 주입 에너지와 21011내지 31012ions/의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제12항에 있어서, 상기 노출된 저전압 N모스 영역 및 고전압 P모스 영역에 저전압 N모스의 문턱 전압 이온을 주입하는 단계는, 보론 이온을 10 내지 30 KeV의 에너지와, 11012내지 51012ions/의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제12항에 있어서, 상기 노출된 저전압 N모스 영역 및 고전압 P모스 영역에 저전압 N모스의 문턱 전압 이온을 주입하는 단계에서, 상기 저전압 N모스 영역에서는, 상기 고전압의 N모스 이온과 주입되는 저전압 N 모스 이온이 합산되어, 저전압용 N모스 문턱 전압 조절 이온영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제12항에 있어서, 상기 노출된 저전압 N모스 영역 및 고전압 P모스 영역에 저전압 P모스의 문턱 전압 이온을 주입하는 단계에서, 상기 고전압 P모스 영역에서는, 상기 저전압의 P모스 이온과, 상기 주입되는 저전압 N모스 이온이 카운터 도핑되어, 고전압용 P모스 문턱 전압 조절 이온영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제12항에 있어서, 상기 고전압용 N모스 및 P모스의 게이트 절연막은 제1게이트 절연막 및 제2게이트 절연막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제12항에 있어서, 상기 저전압용 N모스 및 P모스의 게이트 절연막은 제2게이트 절연막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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