KR0167270B1 - 엔모스 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 칩내에 구성되는 2입력 낸드 게이트의 트랜지스터 제조 방법에 관한 것으로, 하나의 엔모스 트랜지스터의 게이트위에 또다른 엔모스 트랜지스터의 게이트를 오버랩함으로써 트랜지스터가 차지하는 레이 아웃 면적을 줄임과 동시에 트랜지스터의 게이트 절연막을 조절하여 문턱전압값을 동일하게 하는데 목적이 있는 것으로, 이러한 목적은 실리콘 기판상에 필드영역과 활성영역을 정의한 후 문턱전압 조정을 위하여 실리콘 기판에 이온을 주입하는 과정과, 그 이온이 주입된 상기 실리콘 기판위에 제1게이트 절연막을 형성한 후 그 위에 제1게이트 전극을 형성함으로써 제1엔모스 트랜지스터를 형성하는 과정과, 상기 제1게이트 전극위에 제2게이트 절연막을 증착한 후 그 위에 상기 제1게이트 전극과 오버랩 되도록 제2게이트 전극을 형성함으로써 제2엔모스 트랜지스터를 형성하는 과정으로 이루어짐으로써 달성되는 것이다.
Description
제1도는 엔모스 트랜지스터가 사용된 낸드 게이트의 상세 회로도.
제2도는 종래의 엔모스 트랜지스터의 제조 공정을 나타낸 도.
제3도는 본 발명 엔모스 트랜지스터의 제조 공정을 나타낸 도.
* 도면의 주요부분에 대한 부호의 설명
1 : 활성 영역 2 : 필드 영역
3 : 실리콘 기판 4, 6 : 게이트 절연막
5, 7 : 게이트 전극
본 발명은 칩내에 구성되는 2입력 낸드 게이트의 트랜지스터 제조 방법에 관한 것으로, 특히 하나의 엔모스 트랜지스터위에 또다른 엔모스 트랜지스터를 오버랩(overlap)함으로써 트랜지스터가 차지하는 레이아웃 면적을 줄임과 동시에 트랜지스터의 문턱전압값을 동일하게 할 수 있는 레이 아웃 면적을 줄인 트랜지스터 제조 방법에 관한 것이다.
일반적으로 칩 내에 구성되는 2입력 낸드 게이트는 제1도에 도시된 바와 같이 2개의 피모스 트랜지스터와 2개의 엔모스 트랜지스터(NM1, NM2)로 구성되며, 이의 제조방법은 제2도 (a)에 도시된 바와 같이 실리콘 기판위에 필드영역(2)과 활성영역(1)을 형성한 후 엔모스 트랜지스터의 문턱전압값을 조절하기 위하여 이온을 상기 실리콘 기판(3)에 주입하여 이온 주입층을 형성하게 되며, (b)에 도시된 바와 같이 이온이 주입된 실리콘 기판(3)에 게이트 절연막(4)과 그 게이트 절연막(4)위에 게이트 전극(5)을 형성하게 된다.
이후, 포토에칭과정을 거쳐 서로 격리된 두 개의 엔모스 트랜지스터(NM1, NM2)를 형성하게 되는 것이다.
그런데, 이렇게 형성된 엔모스 트랜지스터간에는 격리를 위하여 소정의 레이아웃 면적이 필요하게 되며, 제조공정상의 결함 때문에 트랜지스터간의 문턱전압이 서로 다르게 되어 동작점이 서로 다를 수 있으므로 오동작이 발생하는 문제점이 있었다.
따라서, 본 발명은 이러한 문제점을 감안하여 하나의 엔모스 트랜지스터의 게이트위에 또 다른 엔모스 트랜지스터의 게이트를 오버랩(overlap)함으로써 트랜지스터가 차지하는 레이아웃 면적을 줄임과 동시에 트랜지스터의 게이트 절연막을 조절하여 문턱전압값을 동일하게 하는데 목적이 있는 것으로, 이와 같은 목적을 갖는 본 발명을 상세히 설명한다.
본 발명 엔모스 트랜지스터 제조방법은 제3도에 도시한 바와 같이, 실리콘 기판(3)상에 필드영역(2)과 활성영역(1)을 정의한 후 문턱전압 조정을 위하여 실리콘 기판(3)에 이온을 주입하는 과정과, 그 이온이 주입된 상기 실리콘 기판(3)위에 제1게이트 절연막(4)을 형성한 후 그 위에 제1게이트 전극(5)을 형성함으로써 제1엔모스 트랜지스터(NM1)를 형성하는 과정과, 상기 제1게이트 전극(5)위에 제2게이트 절연막(6)을 증착한 후 그 위에 상기 제1게이트 전극(5)과 오버랩 되도록 제2게이트 전극(7)을 형성함으로써 제2엔모스 트랜지스터(NM2)를 형성하는 과정으로 이루어진다.
이와 같이 이루어진 볼 발명을 제3도를 참조하여 상세히 설명한다.
먼저, 제2도 (a)에 도시한 바와 같이 실리콘 기판상(3)에 필드영역(2) 및 활성영역(1)을 정의한 다음 그 실리콘 기판(3)에 엔모스 트랜지스터의 문턱전압값을 설정하기 위하여 이온주입을 진행하게 된다.
이온주입된 실리콘 기판(3)에 제2도 (b)에 도시한 바와 같이 제1게이트 절연막(4)을 증착한 다음 그 위에 제1게이트 전극(5)을 형성하여 포토에칭과정을 시행함으로써 제1엔모스 트랜지스터(NM1)를 형성하게 된다.
이후 상기 활성영역(1)에 잔존하는 오염물질을 세척한 다음 제2도 (c)에 도시한 바와 같이 상기 제1게이트 전극(5)에 제2게이트 절연막(6)을 오버랩(overlap)하여 형성하고, 그 위에 제2게이트 전극(7)을 형성하여 포토에칭과정을 시행함으로써 제2엔모스 트랜지스터(NM2)를 형성하게 되는 것이다.
이때, 두 엔모스 트랜지스터(NM1, NM2)간의 격리는 제2게이트 절연막(7)의 형성시 성장되는 산화막층을 이용하게 되며, 또한 상기 제1, 제2게이트 절연막(4, 6)을 형성하는 과정중에 절연막의 두께를 각각 조절함으로써 제1, 제2 엔모스 트랜지스터(NM1, NM2)의 문턱전압값을 동일하게 조절할 수 있게 된다.
이와 같이 본 발명은 하나의 트랜지스터 위에 또 하나의 트랜지스터를 오버랩하여 형성함으로써 기판상에서의 레이아웃 면적을 줄임과 동시에 게이트 절연막의 두께를 조절함으로써 두 개의 트랜지스터의 문턱전압값을 동일하게 조절할 수 있는 효과가 있게 된다.
Claims (3)
- 실리콘 기판상에 필드영역과 활성영역을 정의한 후 문턱전압 조정을 위하여 실리콘 기판에 이온을 주입하는 과정과, 그 이온이 주입된 상기 실리콘 기판위에 제1게이트 절연막을 형성한 후 그 위에 제1게이트 전극을 형성함으로써 제1엔모스 트랜지스터를 형성하는 과정과, 상기 제1게이트 전극위에 제2게이트 절연막을 증착한 후 그 위에 상기 제1게이트 전극과 오버랩 되도록 제2게이트 전극을 형성함으로써 제2엔모스 트랜지스터를 형성하는 과정으로 이루어진 것을 특징으로 하는 엔모스 트랜지스터 제조 방법.
- 제1항에 있어서, 두 개의 엔모스 트랜지스터간의 격리는 제2게이트 절연막 형성시 성장되는 산화막층을 이용하는 것을 특징으로 하는 엔모스 트랜지스터 제조 방법.
- 제1항에 있어서, 제1게이트 절연막과 제2게이트 절연막의 두께를 조절함으로써 제1엔모스 트랜지스터 및 제2엔모스 트랜지스터의 문턱전압값을 동일하게 하는 것을 특징으로 하는 엔모스 트랜지스터 제조 방법.
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| KR970030878A KR970030878A (ko) | 1997-06-26 |
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1995
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| KR970030878A (ko) | 1997-06-26 |
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