JP2001351989A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001351989A
JP2001351989A JP2000168072A JP2000168072A JP2001351989A JP 2001351989 A JP2001351989 A JP 2001351989A JP 2000168072 A JP2000168072 A JP 2000168072A JP 2000168072 A JP2000168072 A JP 2000168072A JP 2001351989 A JP2001351989 A JP 2001351989A
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semiconductor device
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Tomohiko Kudo
智彦 工藤
Naohiko Kimizuka
直彦 君塚
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Abstract

(57)【要約】 【課題】 ＰＭＯＳＦＥＴのゲート酸化膜の必要以上の
厚膜化を防止し、駆動能力の低下をできるだけ低減す
る。 【解決手段】 高い閾値のＰＭＯＳＦＥＴを形成すべき
領域及び高い閾値のＮＭＯＳＦＥＴを形成すべき領域に
対して、それぞれ異なる注入条件でフッ素イオンを注入
した後、ゲート酸化膜１６を形成することにより、高い
閾値のＰＭＯＳＦＥＴにおけるゲート酸化膜を、高い閾
値のＮＭＯＳＦＥＴにおけるゲート酸化膜より薄くす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、同一半導体基板上に異なる膜厚のゲ
ート酸化膜を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥ
Ｔ、特に高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳ−ＬＳＩの高性能，低消
費電力を推進するために、基本素子であるＭＯＳＦＥＴ
の半導体基板内における多様化が求められている。具体
的には、従来の低い閾値のトランジスタに対して、高い
閾値のトランジスタが、低消費電力回路を構成するため
に使用されるようになってきている。
【０００３】ところで、このような高い閾値のトランジ
スタにおいて、その絶縁膜としてのゲート酸化膜厚が、
低い閾値のトランジスタと同じ例えば２．０ｎｍである
場合、通常使用されるオフ電流（例えば１〜１０ｐＡ／
μ程度）よりも、ゲートリーク電流の方が大きくなって
しまう。このため、閾値を高く設定した効果がなくなっ
てしまう。
【０００４】例えば図８に示すように、横軸にゲート電
圧Ｖｇ，右の縦軸にゲート電流Ｉｇ，左の縦軸にドレイ
ン電流Ｉｄをとって、トランジスタのサブスレショルド
特性とゲートリーク特性を比較する。これにより、トラ
ンジスタがオンであるときのゲート電圧を印加したとき
のゲートリーク電流は、サブスレショルド特性によるオ
フ電流より大きいことが分かる。すなわち、トランジス
タにおけるスタンバイ電流は、オフ電流ではなく、ゲー
トリーク電流によって支配されることになる。
【０００５】このような問題の対策として、半導体基板
内において、部分的に、すなわち高い閾値のトランジス
タのゲート酸化膜を厚くする方法が、例えば特開平１０
−３３５６５６号，特開平１１−１６２９７３号等に開
示されている。これらは、ゲートリーク電流がゲート酸
化膜厚に依存し、ゲート酸化膜を厚くすると、ゲートリ
ーク電流が小さくなる現象に基づいている。これらの方
法によれば、ゲートリーク電流を低減した高い閾値のト
ランジスタを構成することができる。つまり、スタンバ
イ電流がオフ電流により支配され、消費電力が低減され
るトランジスタを構成することができる。
【０００６】ここで、高い閾値のトランジスタのゲート
酸化膜のみを厚くする方法としては、例えばフッ素イオ
ンを注入する方法がある。これは、フッ素注入した半導
体基板上に成膜したゲート酸化膜は、フッ素注入なしの
半導体基板上に成膜したゲート酸化膜と比較して、厚く
なるという現象を利用している。
【０００７】このようなフッ素注入を利用して、同一半
導体基板上に複数の膜厚のゲート酸化膜を形成する従来
の半導体装置の製造方法の一例を、例えば図９（ａ）〜
（ｂ）に示す。図９（ａ）に示すように、半導体基板２
０上に、フッ素イオンを選択的にイオン注入する。すな
わち、低い閾値のトランジスタの領域の基板表面２０ａ
はフッ素注入されず、高い閾値のトランジスタの領域の
基板表面２０ｂのみにフッ素注入を行なう。
【０００８】続いて、図９（ｂ）に示すように、半導体
基板２０の表面全体にゲート酸化膜２１を成膜する。こ
の場合、フッ素注入された領域２０ｂのゲート酸化膜２
１ｂは、フッ素注入なしの領域２０ａのゲート酸化膜２
１ａと比較して、厚く形成される。
【０００９】したがって、高い閾値のトランジスタの領
域では、ゲート酸化膜２１ｂが厚く形成されることによ
り、ゲートリーク電流が低減され、スタンバイ電流が低
減されることになる。
【００１０】
【発明が解決しようとする課題】ところで、一般に、Ｎ
ＭＯＳＦＥＴにおけるチャネル−ゲート間のゲートリー
ク電流は、ＰＭＯＳＦＥＴにおけるゲートリーク電流よ
り約一桁大きいことが知られている。これに対して、オ
フ電流は、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのいずれに
おいてもほぼ等しい値に設定される。
【００１１】このため、低消費電力を重要視した回路を
半導体基板上に構成する場合、オフ電流を１〜１０ｐＡ
／μ程度に設定した高い閾値のトランジスタが使用され
る。ここで、このトランジスタのゲート酸化膜厚は、ゲ
ートリーク電流の観点から、２．０ｎｍ以下に設定する
ことができない。これは、オフ電流より大きな値のゲー
トリーク電流がＮＭＯＳＦＥＴにて観測されないように
するためである。他方、駆動能力（動作速度）を重要視
した回路を半導体基板上に構成する場合、低い閾値のト
ランジスタが使用されるが、このトランジスタのゲート
酸化膜厚は、駆動能力を高めるために、２．０ｎｍ以下
に設定することができる。
【００１２】したがって、同一半導体基板上に、低い閾
値のトランジスタと高い閾値のトランジスタを形成し、
さらに低い閾値のトランジスタのゲート酸化膜厚を２．
０ｎｍ以下にする場合、膜厚が異なるゲート酸化膜を少
なくとも二種類成膜する必要がある。
【００１３】このような異なる膜厚のゲート酸化膜を備
えた半導体装置を製造する場合、前述したように、高い
閾値のトランジスタの領域の半導体基板の表面に対し
て、フッ素イオンを注入し、続いてゲート酸化膜を成膜
することにより、高い閾値のトランジスタのゲート酸化
膜のみを厚くして、膜厚の異なるゲート酸化膜を同時に
形成することができる。
【００１４】しかしながら、このような製造方法によっ
て、高い閾値のＮＭＯＳＦＥＴのゲートリーク電流を基
準としてゲート酸化膜を形成した場合、ゲート酸化膜の
厚膜化に伴って、高い閾値のＰＭＯＳＦＥＴの駆動能力
が低下してしまうという問題があった。
【００１５】本発明は、上記の問題を解決すべくなされ
たものであり、高い閾値のＰＭＯＳＦＥＴのゲート酸化
膜の厚膜化を制限することにより、高い閾値のＰＭＯＳ
ＦＥＴの駆動能力の低下をできるだけ防止するようにし
た、半導体装置の製造方法の提供を目的とする。
【００１６】
【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１記載の半導体装置の製造方法は、
ゲート酸化膜を形成する前に、半導体基板上の高い閾値
のＰＭＯＳＦＥＴを形成すべき領域（以下、高ＰＭＯＳ
ＦＥＴ領域）及びＮＭＯＳＦＥＴを形成すべき領域（以
下、高ＮＭＯＳＦＥＴ領域）に対して、それぞれ異なる
注入条件でフッ素イオンを注入した後、ゲート酸化膜を
形成する構成としてある。
【００１７】半導体装置の製造方法をこのような構成と
すると、高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
を有する半導体装置を製造する場合、高ＰＭＯＳＦＥＴ
領域及び高ＮＭＯＳＦＥＴ領域に対してフッ素イオンを
注入することにより、形成されるゲート酸化膜の膜厚が
フッ素イオンの注入により厚くされると共に、高ＰＭＯ
ＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対するフッ素
イオンの注入条件が互いに異なることから、高ＰＭＯＳ
ＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に形成されるゲー
ト酸化膜の膜厚が互いに異なる。
【００１８】この場合、各領域におけるゲート酸化膜の
膜厚は、フッ素イオンの注入条件に対応して厚くなるの
で、各領域に対するフッ素イオンの注入条件を適宜に選
定することによって、高ＰＭＯＳＦＥＴ領域のゲート酸
化膜を高ＮＭＯＳＦＥＴ領域のゲート酸化膜より薄くす
ることにより、高ＮＭＯＳＦＥＴ領域では、高い閾値の
ＰＭＯＳＦＥＴより大きいゲートリーク電流に対応して
ゲート酸化膜の膜厚を設定することができると共に、高
ＰＭＯＳＦＥＴ領域では、ゲート酸化膜を必要以上に厚
くする必要がないので、高い閾値のＰＭＯＳＦＥＴの駆
動能力の低下を抑制することができる。
【００１９】また、請求項２記載の半導体装置の製造方
法は、ゲート酸化膜を形成する前に、半導体基板上の低
い閾値のＰＭＯＳＦＥＴを形成すべき領域及び／または
ＮＭＯＳＦＥＴを形成すべき領域と、高ＰＭＯＳＦＥＴ
領域及び高ＮＭＯＳＦＥＴ領域のうち、高ＰＭＯＳＦＥ
Ｔ領域及び高ＮＭＯＳＦＥＴ領域に対して、それぞれ異
なる注入条件でフッ素イオンを注入した後、ゲート酸化
膜を形成する構成としてある。
【００２０】半導体装置の製造方法をこのような構成と
すると、低い閾値のＰＭＯＳＦＥＴ及び／またはＮＭＯ
ＳＦＥＴと、高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦ
ＥＴを有する半導体装置を製造する場合、高ＰＭＯＳＦ
ＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対してフッ素イオ
ンを注入することにより、形成されるゲート酸化膜の膜
厚がフッ素イオンの注入により厚くされると共に、高Ｐ
ＭＯＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対するフ
ッ素イオンの注入条件が互いに異なることから、低い閾
値のＰＭＯＳＦＥＴ及び／またはＮＭＯＳＦＥＴを形成
すべき領域と、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦ
ＥＴ領域に形成されるゲート酸化膜の膜厚が互いに異な
る。
【００２１】この場合、各領域におけるゲート酸化膜の
膜厚は、フッ素イオンの注入条件に対応して厚くなるの
で、低い閾値のＰＭＯＳＦＥＴ及び／またはＮＭＯＳＦ
ＥＴに対して、高い閾値のＮＭＯＳＦＥＴ及びＰＭＯＳ
ＦＥＴのゲートリーク電流が抑制され、さらに各領域に
対するフッ素イオンの注入条件を適宜に選定することに
よって、高ＰＭＯＳＦＥＴ領域のゲート酸化膜を高ＮＭ
ＯＳＦＥＴ領域のゲート酸化膜より薄くすることによ
り、高ＮＭＯＳＦＥＴ領域では、高い閾値のＰＭＯＳＦ
ＥＴより大きいゲートリーク電流に対応してゲート酸化
膜の膜厚を設定することができると共に、高ＰＭＯＳＦ
ＥＴ領域では、ゲート酸化膜を必要以上に厚くする必要
がないので、高い閾値のＰＭＯＳＦＥＴの駆動能力の低
下を抑制することができる。
【００２２】請求項３記載の半導体装置の製造方法は、
フッ素イオンの注入により、ゲート酸化膜の膜厚を厚く
する構成としてある。半導体装置の製造方法をこのよう
な構成とすると、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳ
ＦＥＴ領域へのフッ素イオンの注入によって、高ＰＭＯ
ＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域のゲート酸化膜
を低い閾値のＰＭＯＳＦＥＴ及び／またはＮＭＯＳＦＥ
Ｔにおけるゲート酸化膜より厚くすることができると共
に、フッ素イオンの注入量を調整することによって、高
ＰＭＯＳＦＥＴ領域のゲート酸化膜を高ＮＭＯＳＦＥＴ
領域のゲート酸化膜より薄くすることができる。これに
より、高ＮＭＯＳＦＥＴ領域では、高い閾値のＰＭＯＳ
ＦＥＴより大きいゲートリーク電流に対応してゲート酸
化膜の膜厚を設定することができると共に、高ＰＭＯＳ
ＦＥＴ領域では、ゲート酸化膜を必要以上に厚くする必
要がないので、高い閾値のＰＭＯＳＦＥＴの駆動能力の
低下を抑制することができる。
【００２３】請求項４記載の半導体装置の製造方法は、
上記ＰＭＯＳＦＥＴを構成するＮウェル及び上記ＮＭＯ
ＳＦＥＴを構成するＰウェルを形成する際に、高ＰＭＯ
ＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対して、それ
ぞれフッ素イオンを注入する構成としてある。半導体装
置の製造方法をこのような構成とすると、Ｎウェル及び
Ｐウェルを形成する際に、それぞれ高ＰＭＯＳＦＥＴ領
域及び高ＮＭＯＳＦＥＴ領域に対して、所望の注入条件
でフッ素イオンを注入することができる。
【００２４】請求項５記載の半導体装置の製造方法は、
高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対す
るフッ素イオンの注入条件が、互いに独立して設定され
る構成としてある。半導体装置の製造方法をこのような
構成とすると、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦ
ＥＴ領域に対して、それぞれ最適な厚さのゲート酸化膜
を形成することができる。
【００２５】請求項９記載の半導体装置の製造方法は、
半導体基板上にフィールド酸化膜を形成する工程と、半
導体基板の表面にてフィールド酸化膜により画成された
領域のうち、ＮＭＯＳＦＥＴを形成すべき領域に、リソ
グラフィ法によりイオン注入してＰウェルを形成する工
程と、ＮＭＯＳＦＥＴを形成すべき領域のうち、高ＮＭ
ＯＳＦＥＴ領域に、所定の注入条件でフッ素イオンを注
入する工程と、ＰＭＯＳＦＥＴを形成すべき領域に、リ
ソグラフィ法によりイオン注入してＮウェルを形成する
工程と、ＰＭＯＳＦＥＴを形成すべき領域のうち、高Ｐ
ＭＯＳＦＥＴ領域に、上記所定の注入条件より少ない注
入量でフッ素イオンを注入する工程と、上記各領域に、
ゲート酸化膜を形成する工程と、を有する構成としてあ
る。
【００２６】半導体装置の製造方法をこのような構成と
すると、高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
を有する半導体装置を製造する場合、フィールド酸化膜
により画成されたＰＭＯＳＦＥＴを形成すべき領域及び
ＮＭＯＳＦＥＴを形成すべき領域に対して、Ｎウェル及
びＰウェルを形成した後、高ＰＭＯＳＦＥＴ領域及び高
ＮＭＯＳＦＥＴ領域に、フッ素イオンを注入して、ゲー
ト酸化膜を形成することにより、高ＰＭＯＳＦＥＴ領域
及び高ＮＭＯＳＦＥＴ領域におけるゲート酸化膜の膜厚
がフッ素イオンの注入量に対応して厚くされる。したが
って、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域
に対するフッ素イオンの注入条件を適宜に選定すること
によって、高ＰＭＯＳＦＥＴ領域のゲート酸化膜を高Ｎ
ＭＯＳＦＥＴ領域のゲート酸化膜より薄くして、高ＮＭ
ＯＳＦＥＴ領域では、高い閾値のＰＭＯＳＦＥＴより大
きいゲートリーク電流に対応してゲート酸化膜の膜厚を
設定することができると共に、高ＰＭＯＳＦＥＴ領域で
は、ゲート酸化膜を必要以上に厚くする必要がないの
で、高い閾値のＰＭＯＳＦＥＴの駆動能力の低下を抑制
することができる。
【００２７】請求項６または請求項１０記載の半導体装
置の製造方法は、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳ
ＦＥＴ領域に対するフッ素イオンの注入条件が、高い閾
値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴにおけるゲート
電流が互いに等しく、かつオフ電流よりも小さくなるよ
うに、設定される構成としてある。請求項７または請求
項１１記載の半導体装置の製造方法は、高ＮＭＯＳＦＥ
Ｔ領域に対するフッ素イオンの注入量が、７．０×１０
14〜１．２×１０15／ｃｍ 2 である構成としてある。請
求項８または請求項１２記載の半導体装置の製造方法
は、高ＰＭＯＳＦＥＴ領域に対するフッ素イオンの注入
量が、６．０×１０14／ｃｍ2 以下である構成としてあ
る。半導体装置の製造方法をこのような構成とすると、
高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴにおい
て、ゲートリーク電流がスタンバイ電流を支配するよう
なことはなく、消費電力を低減することができる。な
お、高ＮＭＯＳＦＥＴ領域に対するフッ素イオンの注入
量が７．０×１０14未満の場合には、形成されるゲート
酸化膜の膜厚が不足して、ゲートリーク電流が大きくな
ってしまうことになり、この注入量が１．２×１０15／
ｃｍ2 を超える場合には、形成されるゲート酸化膜の膜
厚が厚すぎることになる。また、高ＰＭＯＳＦＥＴ領域
に対するフッ素イオンの注入量が６．０×１０14／ｃｍ
2 を超える場合には、形成されるゲート酸化膜の膜厚が
厚すぎて、ＰＭＯＳＦＥＴの駆動能力が低下することに
なる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。ここで、製造すべき半導
体装置は、低い閾値のトランジスタとしてＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴを有していると共に、高い閾値の
トランジスタとしてＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ
を有している。
【００２９】［第一実施形態］まず、本発明の半導体装
置の製造方法の第一の実施形態について、図１〜図７に
示す各工程における断面図を参照して説明する。
【００３０】図１に示すように、半導体基板１０の表面
に、各ＭＯＳＦＥＴを形成すべき領域、すなわち低い閾
値のＮＭＯＳＦＥＴを形成すべき領域（以下、低ＮＭＯ
ＳＦＥＴ領域）及びＰＭＯＳＦＥＴを形成すべき領域
（以下、低ＰＭＯＳＦＥＴ領域）と、高い閾値のＮＭＯ
ＳＦＥＴを形成すべき領域（以下、高ＮＭＯＳＦＥＴ領
域）及びＰＭＯＳＦＥＴを形成すべき領域（以下、高Ｐ
ＭＯＳＦＥＴ領域）を画成するためのフィールド酸化膜
１１を形成する。
【００３１】次に、図２に示すように、リソグラフィ法
により、低ＮＭＯＳＦＥＴ領域に対して、選択的にボロ
ンイオンを注入して、Ｐウェル１２を形成すると共に、
高ＮＭＯＳＦＥＴ領域に対して、選択的にボロンイオン
を注入して、Ｐウェル１３を形成する。さらに、高ＮＭ
ＯＳＦＥＴ領域に対して、選択的にフッ素イオンを、例
えば注入量１．２×１０15／ｃｍ2 ，加速エネルギー５
ｋｅＶの注入条件で注入する。
【００３２】続いて、図３で示すように、リソグラフィ
法により、低ＰＭＯＳＦＥＴ領域に対して、選択的にリ
ンイオンを注入して、Ｎウェル１４を形成すると共に、
高ＰＭＯＳＦＥＴ領域に対して、選択的にリンイオンを
注入して、Ｎウェル１５を形成する。さらに、高ＰＭＯ
ＳＦＥＴ領域に対して、選択的にフッ素イオンを、例え
ば注入量６．０×１０14／ｃｍ2 ，加速エネルギー５ｋ
ｅＶの注入条件で注入する。
【００３３】その後、図４で示すように、半導体基板１
０の表面全体にゲート酸化膜１６を形成する。これによ
り、フッ素イオン注入のない低ＮＭＯＳＦＥＴ領域及び
低ＰＭＯＳＦＥＴ領域では、ゲート酸化膜１６は、例え
ば２．０ｎｍの膜厚になるが、フッ素イオンが注入され
た高ＮＭＯＳＦＥＴ領域及び高ＰＭＯＳＦＥＴ領域で
は、フッ素イオン注入の効果により、ゲート酸化膜の膜
厚が厚くなる。そして、フッ素イオンの注入量が、高Ｐ
ＭＯＳＦＥＴ領域より高ＮＭＯＳＦＥＴ領域で多いこと
から、高ＰＭＯＳＦＥＴ領域におけるゲート酸化膜１６
ａの膜厚は例えば２．４ｎｍ，高ＮＭＯＳＦＥＴ領域に
おけるゲート酸化膜１６ｂの膜厚は例えば２．７ｎｍと
なる。
【００３４】次に、図５で示すように、ゲート酸化膜１
６の上から、半導体基板１０の表面全体に、例えば１５
０ｎｍの膜厚の多結晶シリコン膜１７を成膜した後、図
６に示すように、リソグラフィ法及びエッチング法によ
り、ゲート電極１７ａを形成する。
【００３５】最後に、図７に示すように、半導体基板１
０の表面全体に、酸化シリコン膜を成膜して、エッチン
グによりゲート電極１７ａの側面を覆う酸化シリコン膜
によるサイドウォール１８を形成した後、サイドウォー
ル１８の外縁付近にて、各Ｎウェル１２，１３及びＰウ
ェル１４，１５の表面にイオン注入することにより、ソ
ース電極１９ａびドレイン電極１９ｂを形成して、半導
体装置が完成する。
【００３６】このようにして製造された半導体装置によ
れば、高い閾値のＭＯＳＦＥＴが、低い閾値のＭＯＳＦ
ＥＴに対して、より厚いゲート酸化膜１６ａ，１６ｂを
有しているので、高い閾値のＭＯＳＦＥＴにおけるゲー
トリーク電流はオフ電流より小さく抑えられる。さら
に、高い閾値のＭＯＳＦＥＴにおいて、ＰＭＯＳＦＥＴ
はＮＭＯＳＦＥＴよりもフッ素イオン注入量が少ないこ
とから、ＰＭＯＳＦＥＴにおけるゲート酸化膜１６ａが
ＮＭＯＳＦＥＴにおけるゲート酸化膜１６ｂより薄く形
成される。したがって、ゲートリーク電流が大きい高い
閾値のＮＭＯＳＦＥＴでは、より厚いゲート酸化膜１６
ｂによりゲートリーク電流が効果的に抑制されると共
に、ゲートリーク電流が小さい高い閾値のＰＭＯＳＦＥ
Ｔでは、ゲート酸化膜１６ａが必要以上に厚く形成され
ることはないので、ドレイン電流の減少による駆動能力
の低下が抑制されることになる。
【００３７】［第二実施形態］次に、本発明の半導体装
置の製造方法の第二の実施形態について、以下に説明す
る。ここで、この第二の実施形態による半導体装置の製
造方法は、第一の実施形態とほぼ同じ構成であり、高Ｎ
ＭＯＳＦＥＴ領域に対するイオン注入条件が異なるのみ
であるから、その製造工程の詳細な説明は省略する。こ
の第二の実施形態による半導体装置の製造方法において
は、高ＮＭＯＳＦＥＴ領域に対するイオン注入は、例え
ば注入量６．０×１０14／ｃｍ2 ，加速エネルギー３ｋ
ｅＶの注入条件で行なわれる。すなわち、この注入条件
は、高ＰＭＯＳＦＥＴ領域に対する注入条件と比較し
て、注入量が同じであるが、加速エネルギーが小さい点
でのみ異なる条件である。
【００３８】このようにして製造された半導体装置によ
れば、高い閾値のＭＯＳＦＥＴが、低い閾値のＭＯＳＦ
ＥＴに対して、より厚いゲート酸化膜を有しているの
で、そのゲートリーク電流はオフ電流より小さく抑えら
れる。さらに、高い閾値のＭＯＳＦＥＴにおいて、ＰＭ
ＯＳＦＥＴはＮＭＯＳＦＥＴよりもフッ素イオン注入の
加速エネルギーが大きいことから、実際の注入量が少な
くなり、ＰＭＯＳＦＥＴにおけるゲート酸化膜がＮＭＯ
ＳＦＥＴにおけるゲート酸化膜より薄く形成される。し
たがって、ゲートリーク電流が大きい高い閾値のＮＭＯ
ＳＦＥＴでは、より厚いゲート酸化膜によりゲートリー
ク電流が効果的に抑制されると共に、ゲートリーク電流
が小さい高い閾値のＰＭＯＳＦＥＴでは、ゲート酸化膜
が必要以上に厚く形成されることはないので、ドレイン
電流の減少による駆動能力の低下が抑制されることにな
る。
【００３９】上述した実施形態においては、製造すべき
半導体装置は、低い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳ
ＦＥＴを有しているが、これに限らず、低い閾値のＰＭ
ＯＳＦＥＴまたは低い閾値のＮＭＯＳＦＥＴのいずれか
一方のみを有する半導体装置であってもよい。また、上
述した実施形態においては、製造すべき半導体装置は、
低い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有して
おり、これらはいずれもフッ素イオンが注入されていな
いが、ゲートリーク電流をほぼ等しくするために、低い
閾値のＮＭＯＳＦＥＴの領域のみにフッ素イオンの注入
が行なわれてもよい。
【００４０】
【発明の効果】以上のように、本発明によれば、同一半
導体基板上に、高い閾値のＰＭＯＳＦＥＴ及びＮＭＯＳ
ＦＥＴを形成する場合に、ＰＭＯＳＦＥＴ及びＮＭＯＳ
ＦＥＴを形成すべき各領域に対して、異なる注入条件で
フッ素イオンの注入を行なって、ゲートリーク電流がよ
り小さいＰＭＯＳＦＥＴのゲート酸化膜をＮＭＯＳＦＥ
Ｔのゲート酸化膜より薄く形成することにより、ＰＭＯ
ＳＦＥＴにおけるゲート酸化膜が必要以上に厚くなるこ
とを防止して、ＰＭＯＳＦＥＴの駆動能力の低下を抑制
することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図２】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図３】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図４】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図５】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図６】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図７】本発明の第一の実施形態による半導体装置の製
造方法の各工程を順次に示す断面図である。
【図８】ＭＯＳＦＥＴのゲートリーク特性及びサブスレ
ショルド特性を示すグラフである。
【図９】従来のフッ素イオン注入による異なる膜厚のゲ
ート酸化膜の形成を示す概略図である。
【符号の説明】
１０ 半導体基板 １１ フィールド酸化膜 １２，１３ Ｎウェル １４，１５ Ｐウェル １６，１６ａ，１６ｂ ゲート酸化膜 １７ 多結晶シリコン膜 １７ａ ゲート電極 １８ サイドウォール（酸化シリコン膜） １９ａ ソース電極 １９ｂ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA08 AC01 AC03 BA01 BB05 BB14 BB16 BB18 BE03 BE04 BG11 DA25 5F058 BA06 BC02 BC04 BF62 BF63 BH15 BJ10

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ゲート酸化膜を形成する前に、半導体基
    板上の高い閾値のＰＭＯＳＦＥＴを形成すべき領域（以
    下、高ＰＭＯＳＦＥＴ領域）及びＮＭＯＳＦＥＴを形成
    すべき領域（以下、高ＮＭＯＳＦＥＴ領域）に対して、
    それぞれ異なる注入条件でフッ素イオンを注入した後、
    ゲート酸化膜を形成することを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 ゲート酸化膜を形成する前に、半導体基
    板上の低い閾値のＰＭＯＳＦＥＴを形成すべき領域及び
    ／またはＮＭＯＳＦＥＴを形成すべき領域と、高い閾値
    のＰＭＯＳＦＥＴを形成すべき領域（以下、高ＰＭＯＳ
    ＦＥＴ領域）及び高い閾値のＮＭＯＳＦＥＴを形成すべ
    き領域（以下、高ＮＭＯＳＦＥＴ領域）のうち、高ＰＭ
    ＯＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域に対して、そ
    れぞれ異なる注入条件でフッ素イオンを注入した後、ゲ
    ート酸化膜を形成することを特徴とする半導体装置の製
    造方法。
  3. 【請求項３】 フッ素イオンの注入により、ゲート酸化
    膜の膜厚を厚くすることを特徴とする請求項１または２
    に記載の半導体装置の製造方法。
  4. 【請求項４】 上記ＰＭＯＳＦＥＴを構成するＮウェル
    及び上記ＮＭＯＳＦＥＴを構成するＰウェルを形成する
    際に、高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦＥＴ領域
    に対して、それぞれフッ素イオンを注入することを特徴
    とする請求項１〜３のいずれかに記載の半導体装置の製
    造方法。
  5. 【請求項５】 高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦ
    ＥＴ領域に対するフッ素イオンの注入条件が、互いに独
    立して設定されることを特徴とする請求項４に記載の半
    導体装置の製造方法。
  6. 【請求項６】 高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳＦ
    ＥＴ領域に対するフッ素イオンの注入条件が、高い閾値
    のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴにおけるゲート電
    流が互いに等しく、かつオフ電流よりも小さくなるよう
    に設定されることを特徴とする請求項５に記載の半導体
    装置の製造方法。
  7. 【請求項７】 高ＮＭＯＳＦＥＴ領域に対するフッ素イ
    オンの注入量が、７．０×１０14〜１．２×１０15／ｃ
    ｍ2 であることを特徴とする請求項４〜６のいずれかに
    記載の半導体装置の製造方法。
  8. 【請求項８】 高ＰＭＯＳＦＥＴ領域に対するフッ素イ
    オンの注入量が、６．０×１０14／ｃｍ2 以下であるこ
    とを特徴とする請求項４〜７のいずれかに記載の半導体
    装置の製造方法。
  9. 【請求項９】 半導体基板上にフィールド酸化膜を形成
    する工程と、 半導体基板の表面にてフィールド酸化膜により画成され
    た領域のうち、ＮＭＯＳＦＥＴを形成すべき領域に、リ
    ソグラフィ法によりイオン注入してＰウェルを形成する
    工程と、 ＮＭＯＳＦＥＴを形成すべき領域のうち、高い閾値のＮ
    ＭＯＳＦＥＴを形成すべき領域（以下、高ＮＭＯＳＦＥ
    Ｔ領域）に、所定の注入条件でフッ素イオンを注入する
    工程と、 ＰＭＯＳＦＥＴを形成すべき領域に、リソグラフィ法に
    よりイオン注入してＮウェルを形成する工程と、 ＰＭＯＳＦＥＴを形成すべき領域のうち、高い閾値のＰ
    ＭＯＳＦＥＴを形成すべき領域（以下、高ＰＭＯＳＦＥ
    Ｔ領域）に、上記所定の注入条件より少ない注入量でフ
    ッ素イオンを注入する工程と、 上記各領域に、ゲート酸化膜を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 高ＰＭＯＳＦＥＴ領域及び高ＮＭＯＳ
    ＦＥＴ領域に対するフッ素イオンの注入条件が、高い閾
    値のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴにおけるゲート
    電流が互いに等しく、かつオフ電流よりも小さくなるよ
    うに、設定されることを特徴とする請求項９に記載の半
    導体装置の製造方法。
  11. 【請求項１１】 高ＮＭＯＳＦＥＴ領域に対するフッ素
    イオンの注入量が、７．０×１０14〜１．２×１０15／
    ｃｍ2 であることを特徴とする請求項１０に記載の半導
    体装置の製造方法。
  12. 【請求項１２】 高ＰＭＯＳＦＥＴ領域に対するフッ素
    イオンの注入量が、６．０×１０14／ｃｍ2 以下である
    ことを特徴とする請求項１０または１１に記載の半導体
    装置の製造方法。
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