JP2008147693A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】１つの半導体装置を複数種の電源電圧に対応させる。
【解決手段】ソース領域４に隣接する領域に、ソース領域４とドレイン領域５の間に形成されるチャネル領域６と同導電型のポケット領域７を形成してチャネル濃度を下げるために、ソース領域４とドレイン領域５の間の領域を、不純物濃度がソース領域４側で高くドレイン領域５側で低い非対称の濃度プロファイルにする。これにより、ドレインバイアスを印加した時のインパクトイオン化によって生じる電流を低減し、ホットキャリアに起因する特性劣化を抑えてホットキャリア耐性を向上させ、複数種の電源電圧に対応させる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に複数種の電源電圧が利用される環境下で用いられる半導体装置の製造方法に関する。

近年、システムＬＳＩ（Large Scale Integration）等には、各種外部デバイスとの通信を可能にする必要性が高まっている。例えば、ＬＳＩを、１．８Ｖ，２．５Ｖ，３．３Ｖ等の従来の各世代で利用されてきた電源電圧を使用する外部デバイスと通信させる場合等で、特に民生機器との通信の際にこのような要求が多い。このようなことから、従来のＬＳＩは、通信が行われる外部デバイスの電源電圧ごとに特性を最適化した各トランジスタを１チップに集積することが多い。

ところで、トランジスタの特性を劣化させる原因のひとつにホットキャリア劣化がある。従来、このようなホットキャリア劣化を抑制する方法として、ゲート電極を軸に、導入した不純物の濃度プロファイルが左右非対称の構造、例えばソース領域側とドレイン領域側で不純物の濃度が異なるポケット領域やＬＤＤ（Light Doped Drain）領域を有する構造を形成する等の方法が提案されている（特許文献１参照）。
特開２００３−４５９９３号公報

上記のように、電源電圧の異なる外部デバイスとの通信を行わせるＬＳＩ等の半導体集積回路装置では、通常、各電源電圧に対応するトランジスタ構造の半導体装置をその電源電圧ごとに駆動電流や信頼性の観点から最適化して形成する。

ここで、従来の半導体集積回路装置の形成方法について述べる。ここでは、内部トランジスタ、２．５Ｖ用Ｉ／Ｏトランジスタおよび３．３Ｖ用Ｉ／Ｏトランジスタの３種類のトランジスタを１枚のＳｉ基板上に形成してＬＳＩを構成する場合を例にして説明する。なお、形成する各トランジスタは、ソース・ドレイン領域間の不純物の濃度がほぼ一定で濃度プロファイルが対称型である構造を有するものとする。また、通常形成するＬＳＩにはＣＭＯＳ構造が採用されるが、ここでは簡単のためｎＭＯＳの形成方法について説明し、ｐＭＯＳの形成方法については説明を省略する。

図１０から図１９は従来の形成方法の一例を説明する図であって、図１０は従来の第１のゲート絶縁膜形成工程の要部断面模式図、図１１は従来の第１のエッチング工程の要部断面模式図、図１２は従来の第２のゲート絶縁膜形成工程の要部断面模式図、図１３は従来の第２のエッチング工程の要部断面模式図、図１４は従来の第３のゲート絶縁膜形成工程の要部断面模式図、図１５は従来の第１のＬＤＤ領域形成工程の要部断面模式図、図１６は従来の第２のＬＤＤ領域形成工程の要部断面模式図、図１７は従来のＬＤＤ領域およびポケット領域形成工程の要部断面模式図、図１８は従来のスペーサ形成工程の要部断面模式図、図１９は従来のソース・ドレイン領域形成工程の要部断面模式図である。以下、図１０から図１９を参照して各工程を順に説明する。

まず、あらかじめ素子分離（図示せず。）をＳＴＩ（Shallow Trench Isolation）法で形成した後、内部トランジスタ、２．５Ｖ用Ｉ／Ｏトランジスタ、３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域に、各トランジスタの閾値電圧調整用のチャネル注入を行う。このチャネル注入は、例えばボロン（Ｂ）を各トランジスタに適した条件でイオン注入することによって行う。

次いで、図１０に示すように、Ｓｉ基板１００を全面酸化し、内部トランジスタ、２．５Ｖ用Ｉ／Ｏトランジスタ、３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にＳｉＯ_２膜１０１を形成する。次いで、図１１に示すように、内部トランジスタおよび３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にレジストを塗布してレジスト膜（図示せず。）を形成し、それをマスクにエッチングを行って、２．５Ｖ用Ｉ／Ｏトランジスタを形成する領域のＳｉＯ_２膜１０１を除去する。その後、そのレジスト膜は剥離する。次いで、図１２に示すように、再びＳｉ基板１００を全面酸化し、ＳｉＯ_２膜１０２を形成する。続いて、図１３に示すように、今度は２．５Ｖ用Ｉ／Ｏトランジスタおよび３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にレジスト膜（図示せず。）を形成し、それをマスクにエッチングを行って、内部トランジスタを形成する領域の２層のＳｉＯ_２膜１０１，１０２を共に除去し、レジスト膜を剥離する。次いで、図１４に示すように、Ｓｉ基板１００を全面酸化し、ＳｉＯ_２膜１０３を形成する。

ここまでの工程で２．５Ｖ用Ｉ／Ｏトランジスタを形成する領域には２層のＳｉＯ_２膜１０２，１０３を合計で例えば５ｎｍ程度の膜厚になるように形成し、３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域には３層のＳｉＯ_２膜１０１，１０２，１０３を合計で例えば７ｎｍ程度の膜厚になるように形成する。

その後は、まず、図１５に示すように、各トランジスタのゲート電極１０４ａ，１０４ｂ，１０４ｃを形成する。そして、内部トランジスタおよび３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にレジスト膜（図示せず。）を形成し、２．５Ｖ用Ｉ／Ｏトランジスタを形成する領域に、例えばリン（Ｐ）を所定の条件でイオン注入してＬＤＤ領域１０５を形成し、レジスト膜を剥離する。同様にして、図１６に示すように、内部トランジスタおよび２．５Ｖ用Ｉ／Ｏトランジスタを形成する領域にレジスト膜（図示せず。）を形成して、３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にＬＤＤ領域１０６を形成し、レジスト膜を剥離する。さらに、同様にして、図１７に示すように、２．５Ｖ用Ｉ／Ｏトランジスタおよび３．３Ｖ用Ｉ／Ｏトランジスタを形成する領域にレジスト膜（図示せず。）を形成し、内部トランジスタを形成する領域に、まず例えばヒ素を所定の条件でイオン注入してＬＤＤ領域１０７を形成した後、例えばボロンを所定の条件でイオン注入してポケット領域１０８を形成し、レジスト膜を剥離する。

次いで、図１８に示すように、各ゲート電極１０４ａ，１０４ｂ，１０４ｃの側壁にスペーサ１０９ａ，１０９ｂ，１０９ｃを形成し、それらをマスクにして、図１９に示すように、各ソース領域１１０ａ，１１０ｂ，１１０ｃおよびドレイン領域１１１ａ，１１１ｂ，１１１ｃを形成する。以降の工程は、通常のＣＭＯＳ形成方法に従って行われる。

このように、電源電圧ごとに最適なトランジスタを形成しようとすると、各トランジスタのゲート絶縁膜の膜厚が異なってくるのが通常である。上記のようにＳｉ基板酸化を利用してゲート絶縁膜を形成する場合、内部トランジスタでは１層のＳｉＯ_２膜１０３が、２．５Ｖ用Ｉ／Ｏトランジスタでは２層のＳｉＯ_２膜１０２，１０３が、３．３Ｖ用Ｉ／Ｏトランジスタでは３層のＳｉＯ_２膜１０１，１０２，１０３が、それぞれゲート絶縁膜として機能することになる。

そのため、電源電圧ごとに最適化された複数種のトランジスタを１チップに集積しようとすると、各トランジスタの作り分けのためにゲート絶縁膜の形成と除去を繰り返さなければならず、プロセスコストやチップコストの増加を招いてしまう。また、たとえゲート絶縁膜の膜厚が異なる複数種のトランジスタを１チップに集積することがコストの点で受け入れられたとしても、製造上、次のような問題点も残る。

まず第１に、ｎＭＯＳを形成する場合、例えば上記のようにボロンをチャネル注入した後にＳｉ基板１００を酸化すると、ＳｉＯ_２膜１０１，１０２，１０３を形成していくうちに注入したボロンがそれらに拡散してしまい、最終的なチャネル濃度が低下してしまう。これは特にＬＳＴＰ（Low Standby Power）デバイスには致命的となる。したがって、このようなチャネル濃度の減少を考慮してチャネル注入を行う必要があるが、その場合、チャネル濃度を精度良く所望の値に制御することは難しくなる。例えば、チャネル濃度の減少を考慮して最初のチャネル濃度を高濃度にしておくと、Ｓｉ基板表面の濃度は、酸化工程などを経て適正な濃度になっても、比較的基板深くに位置するソース領域、ドレイン領域との接合位置の濃度は高いままとなり、接合リークが増加してしまう問題が生じる。第２に、Ｓｉ基板１００にＳＴＩを形成した場合、その端部でＳｉ基板１００のＳｉ活性領域の肩が露出しやすくなり、寄生トランジスタの影響を受けやすくなる。場合によってはサブスレッショルド領域にハンプとして現れることもある。そして、第３に、膜厚の異なるゲート絶縁膜を形成するために複数回のレジストの塗布・剥離工程を行う必要があるため、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等で評価される信頼性が劣化してしまう。

このようなことから、現在では、高い電源電圧に対応しているトランジスタを高い電源電圧にも低い電源電圧にも使うようにすることで、１チップに集積されるトランジスタの種類、個数を削減しようとする試み等もなされている。このように１つのトランジスタで高い電源電圧にも低い電源電圧にも対応できるようにするためには、不純物の濃度プロファイルが対称型である通常のトランジスタ構造であれば、信頼性の観点から、高い電源電圧の方に合わせたトランジスタの設計が必要になる。しかし、このように高い電源電圧に対応しているトランジスタを実際に低い電源電圧にも使おうとすると、十分な駆動電流が得られず高速動作が妨げられるといったような動作時の不具合が発生するという問題点があった。

本発明はこのような点に鑑みてなされたものであり、１つで複数種の電源電圧に対応可能な半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、半導体基板に閾値電圧を調整するための不純物を導入する工程と、前記半導体基板上に、前記半導体基板内に形成するソース領域とドレイン領域との間の不純物の濃度プロファイルをほぼ一定にするとした場合に複数種の電源電圧のうち最も低い電源電圧での動作時に必要とされる膜厚に応じた膜厚で、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ソース領域および前記ドレイン領域を形成したときに前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高い濃度を有するよう、前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程と、前記ゲート電極の側壁にスペーサを形成する工程と、前記ゲート電極と前記スペーサをマスクにして前記半導体基板に不純物を導入して前記ソース領域と前記ドレイン領域とを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、ゲート絶縁膜を、ソース領域とドレイン領域との間の不純物の濃度プロファイルがほぼ一定の半導体装置を複数種の電源電圧が使用される環境下で動作させたときにそのうちの最も低い電源電圧で動作させたときに必要とされる膜厚に応じた膜厚で半導体基板上に形成する。そして、それに加えて、ソース領域とドレイン領域の間の領域における不純物濃度がソース領域側の方が高くなるように、ゲート電極をマスクにして半導体基板に不純物を導入する。これにより、低い電源電圧を基準にして複数種の電源電圧に対応可能な適当な膜厚のゲート絶縁膜を有すると共に、ソース領域とドレイン領域の間の領域の不純物の濃度プロファイルが非対称型の半導体装置が形成される。

開示の半導体装置は、ソース領域とドレイン領域の間の領域の不純物濃度がソース領域側の方がドレイン領域側よりも高い濃度プロファイルを有し、単独で複数種の電源電圧に対応可能にした。これにより、複数種の電源電圧が利用される環境下で用いることのできる高性能・高信頼性の半導体装置が実現される。また、半導体装置を単独で複数種の電源電圧に対応することができるようにするので、それを用いて半導体集積回路装置を形成する場合には、集積する半導体装置の種類、個数を減らすことができる。さらに、従来のように電源電圧ごとに半導体装置を構成する場合に比べて、製造プロセスを簡略化することが可能になる。その結果、半導体装置および半導体集積回路装置の製造コストや製品コストを低減することができるようになる。

以下、実施の形態を、図面を参照して詳細に説明する。
図１は不純物の濃度プロファイルが非対称型であるトランジスタの要部構成例である。
この図１に示すトランジスタは、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側の半導体基板１内に形成されたソース領域４およびドレイン領域５を有している。さらに、このトランジスタは、ソース領域４に隣接する領域に、ソース領域４とドレイン領域５の間に形成されるチャネル領域６と同導電型のポケット領域７を有している。このように、図１に示したトランジスタは、ソース領域４とドレイン領域５の間の不純物（チャネル不純物）の濃度が、ソース領域４側で高く、ドレイン領域５側で低くなるような左右非対称の濃度プロファイルを有している。

このように不純物の濃度プロファイルが非対称型であるトランジスタでは、ドレインバイアスを印加した時のインパクトイオン化によって生じる電流が低減されるようになり、ホットキャリアに起因したトランジスタの特性劣化を抑制することが可能になる。

ここで、図２は駆動電流と基板電流最大値の関係を示す図である。図２において、横軸は駆動電流Ｉｏｎ（ｍＡ）を表し、縦軸は基板電流の最大値Ｉｓｕｂ−ｍａｘ（Ａ）を表している。また、図２には、ソース・ドレイン領域間の不純物の濃度プロファイルが非対称型（図中○）、対称型（図中□）のそれぞれのトランジスタについての駆動電流Ｉｏｎと基板電流の最大値Ｉｓｕｂ−ｍａｘの関係を図示している。

トランジスタのホットキャリアによる特性劣化は、ドレイン領域５の端部のインパクトイオン化によって生じるホットキャリア数に強い相関を示すので、基板電流が低い方がトランジスタの特性劣化を抑えて長寿命化を図ることができると言える。

図２より、不純物の濃度プロファイルを非対称型にした場合には、対称型にした場合に比べて、同じ駆動電流Ｉｏｎに対して基板電流の最大値Ｉｓｕｂ−ｍａｘが小さくなる。すなわち、これは非対称型の方がインパクトイオン化が少なくなり、ホットキャリアに起因する特性劣化が抑制され、より長寿命化を図れることを示している。また、同じ寿命を保証するのであれば、非対称型の方が駆動電流Ｉｏｎを高く設定することが可能になると言うこともできる。換言すれば、非対称型のトランジスタは、ホットキャリア耐性が向上するため、電源電圧が高くなって対称型ではインパクトイオン化が増加するような環境下であっても使用することが可能になると言うことができる。

したがって、このような非対称型のトランジスタは、複数種の電源電圧で使用することも可能になる。例えば、１つで２．５Ｖと３．３Ｖの２種類の電源電圧に対応することのできるＩ／Ｏトランジスタを形成することも可能である。このようなトランジスタ構造を利用してＬＳＩチップを形成すれば、集積するトランジスタの種類、個数を減らすことができるため、プロセスコストおよびチップコストを低減することが可能になる。さらに、電源電圧ごとに異なる膜厚のゲート絶縁膜を形成する工程を減らしてプロセスを簡略化すことが可能になるため、プロセスコスト等のコスト低減と共に、レジストの塗布・剥離に起因するトランジスタの特性劣化を抑制することも可能になる。

なお、トランジスタのソース・ドレイン領域間の不純物の濃度プロファイルを非対称型とするためには、上記図１に示したようにソース領域４側にポケット領域７を形成するほか、ソース領域４側とドレイン領域５側の双方にソース領域４側が高不純物濃度になるようなポケット領域を形成して非対称型とするようにしてもよい。また、ドレイン領域５側にＬＤＤ領域を形成したり、ソース領域４側とドレイン領域５側の双方にソース領域４側が高不純物濃度になるようなＬＤＤ領域を形成したりして非対称型とするようにしてもよい。また、ポケット領域とＬＤＤ領域をいずれも非対称型にするようにすることも可能である。このように、ドレイン領域端での接合濃度を抑え電界を緩和するようなトランジスタ構造を形成すれば、複数種の電源電圧で使用する等、上記同様の効果を得ることができる。

次に、上記のようなトランジスタ構造の適用例について説明する。
ここでは、内部トランジスタと２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタが１枚のＳｉ基板上に形成されたＣＭＯＳ構造のＬＳＩを構成する場合を例にして説明する。

図３はＬＳＩの要部構成例である。なお、実際のＬＳＩはＣＭＯＳ構造を有することとするが、この図３には簡単のためｎＭＯＳについてのみ図示している。
この図３に示すＬＳＩ１０は、内部トランジスタ２０と２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を有している。

内部トランジスタ２０は、Ｓｉ基板１１上に、ＳｉＯ_２膜１３を介して形成されたゲート電極２１、およびこのゲート電極２１の側壁に形成されたスペーサ２２を有している。また、内部トランジスタ２０は、Ｓｉ基板１１内に、ゲート電極２１をマスクにしたイオン注入によってその左右両側に形成されるポケット領域２３ａ，２３ｂおよびＬＤＤ領域２４ａ，２４ｂを有している。さらに、内部トランジスタ２０は、Ｓｉ基板１１内に、ゲート電極２１とスペーサ２２をマスクにしたイオン注入によってそれらの左右両側に形成されるソース領域２５ａおよびドレイン領域２５ｂを有している。なお、このような内部トランジスタ２０では、ＳｉＯ_２膜１３がゲート絶縁膜として機能する。

２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０は、Ｓｉ基板１１上に、２層のＳｉＯ_２膜１２，１３を介して形成されたゲート電極３１、およびこのゲート電極３１の側壁に形成されたスペーサ３２を有している。また、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０は、Ｓｉ基板１１内に、ゲート電極３１をマスクにしたイオン注入によってゲート電極３１の一方の側にのみ形成されるポケット領域３３、およびゲート電極３１の左右両側に形成されるＬＤＤ領域３４ａ，３４ｂを有している。さらに、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０は、Ｓｉ基板１１内に、ゲート電極３１とスペーサ３２をマスクにしたイオン注入によってそれらの左右両側に形成されるソース領域３５ａおよびドレイン領域３５ｂを有している。なお、このような２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０では、２層のＳｉＯ_２膜１２，１３がゲート絶縁膜として機能する。

このような構成を有するＬＳＩ１０では、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０のソース領域３５ａとドレイン領域３５ｂの間に非対称のポケット領域３３が形成されることにより、ソース領域３５ａとドレイン領域３５ｂの間の不純物の濃度がソース領域３５ａ側で高く、ドレイン領域３５ｂ側で低くなる。それにより、ドレインバイアスを印加したときのインパクトイオン化が抑えられるようになり、トランジスタのホットキャリアに起因した特性劣化が抑制される。したがって、上記したように、複数種の電源電圧に対応するトランジスタ、すなわちここで言う２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成することが可能になっている。

２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する場合には、そのゲート絶縁膜を、低電源電圧すなわち２．５Ｖの方に合わせた膜厚で形成する。具体的には、例えば２．５Ｖで動作するトランジスタの標準的な膜厚に近い膜厚を選択すればよい。２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０では、このようにゲート絶縁膜を低い２．５Ｖの電源電圧の方に合わせて薄く形成しても、不純物の濃度プロファイルが非対称になるようにソース領域３５ａ側にポケット領域３３が形成されているために、高い３．３Ｖの電源電圧にも対応することが可能になっている。さらに、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０は、従来のように２．５Ｖ用、３．３Ｖ用といったようにゲート絶縁膜の膜厚が別々であることを要しないため、製造プロセスを簡略化してプロセスコストおよびチップコストの低減を図ることができる。

以下、上記構成を有するＬＳＩ１０の形成方法について、より具体的に説明する。なお、ここでは、ｎＭＯＳの形成方法について説明し、ｐＭＯＳの形成方法については説明を省略する。

図４から図９はＬＳＩの形成方法の一例を説明する図であって、図４は第１のゲート絶縁膜形成工程の要部断面模式図、図５は第１のエッチング工程の要部断面模式図、図６は第２のゲート絶縁膜形成工程の要部断面模式図、図７はゲート電極形成工程の要部断面模式図、図８はＬＤＤ領域および非対称ポケット領域形成工程の要部断面模式図、図９はポケット領域形成工程の要部断面模式図である。なお、図４から図９では、図３に示した要素と同一の要素については同一の符号を付している。以下、これら図４から図９および上記図３を参照して、各工程を順に説明する。

まず、あらかじめＳＴＩ法を用いて素子分離（図示せず。）を形成した後、内部トランジスタ、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタを形成する領域に、各トランジスタの閾値電圧調整用のチャネル注入を行う。このチャネル注入は、例えば不純物としてボロンを所定の条件でイオン注入することによって行う。このように、ここでは２．５Ｖ，３．３Ｖ共用のトランジスタを形成するため、各電源電圧に応じてチャネル濃度を設定することを要しない。

次いで、図４に示すように、Ｓｉ基板１１を全面酸化し、内部トランジスタ２０、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域にＳｉＯ_２膜１２を形成する。ＳｉＯ_２膜１２は、後述の第２のゲート絶縁膜形成工程（図６）でさらにＳｉＯ_２膜１３を形成したときに、それら２層のＳｉＯ_２膜１２，１３の合計膜厚が所定の膜厚、すなわち２．５Ｖの方に合わせた膜厚となるような条件で形成する。

次いで、図５に示すように、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域にレジストを塗布してレジスト膜（図示せず。）を形成し、それをマスクにエッチングを行って、内部トランジスタ２０を形成する領域のＳｉＯ_２膜１２を除去し、Ｓｉ基板１１にＳｉ活性領域を露出させる。その後、そのレジスト膜は剥離して除去する。

次いで、図６に示すように、再びＳｉ基板１１を全面酸化し、ＳｉＯ_２膜１３を形成する。ここまでの工程により、内部トランジスタ２０を形成する領域と２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域には、膜厚の異なるゲート絶縁膜が形成されるようになる。

内部トランジスタ２０のゲート絶縁膜として機能するＳｉＯ_２膜１３の膜厚は、各世代で異なり、例えば６５ｎｍ世代では１ｎｍ〜２ｎｍ程度の膜厚とすればよい。
また、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０のゲート絶縁膜として機能する２層のＳｉＯ_２膜１２，１３のうち、上層側のＳｉＯ_２膜１２は、前述のように、下層側のＳｉＯ_２膜１３との合計膜厚が所定の膜厚となるように形成する。例えば、この２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０の場合、その合計膜厚が５ｎｍ〜６ｎｍ程度になるよう形成することができる。

従来のように２．５Ｖ用Ｉ／Ｏトランジスタと３．３Ｖ用Ｉ／Ｏトランジスタを別々に形成する場合には、それぞれのゲート絶縁膜厚を５ｎｍ程度、７ｎｍ程度にしていたが、この２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０の場合は、合計膜厚が５ｎｍ〜６ｎｍ程度というように２．５Ｖ用Ｉ／Ｏトランジスタのゲート絶縁膜厚に近い膜厚を１つ選択すればよい。

なお、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０のゲート絶縁膜の膜厚の選択に当たっては、ＬＳＩ１０の使用環境等に応じたＴＤＤＢ等の信頼性が確保される最も薄い膜厚を選択することが好ましい。

このようにして内部トランジスタ２０および２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０の各ゲート絶縁膜を形成した後は、図７に示すように、ゲート電極２１，３１の形成に移る。その場合は、まず、全面にゲートポリシリコンを所定の膜厚で堆積した後、レジスト工程およびエッチング工程を経て、各ゲート電極２１，３１を形成する。

その後は、まず、内部トランジスタ２０を形成する領域にレジスト膜（図示せず。）を形成し、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域を開口して、図８に示すように、ゲート電極３１をマスクにして、ＬＤＤ領域３４ａ，３４ｂおよびポケット領域３３を形成するためのイオン注入を行う。

ＬＤＤ領域３４ａ，３４ｂの形成は、例えば、リンを加速エネルギ１０ｋｅＶ〜４０ｋｅＶ、ドーズ量１×１０^１３ｃｍ^−２〜５×１０^１４ｃｍ^−２の条件で、Ｓｉ基板１１に対して垂直方向からイオン注入することによって行う（図８中矢印（点線））。また、リンに代えてヒ素（Ａｓ）をイオン注入してもＬＤＤ領域３４ａ，３４ｂを形成することは可能である。

また、ポケット領域３３の形成は、チャネル注入に用いた不純物と同導電型の不純物をＳｉ基板１１に対して一定の入射角で斜め方向からイオン注入することによって行われる。例えば、ボロンを加速エネルギ１０ｋｅＶ〜３０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２〜２×１０^１３ｃｍ^−２、基板法線を基準として入射角７°〜４５°の条件でイオン注入する（図８中矢印（実線））。このようにして一方のＬＤＤ領域３４ａの外側にだけポケット領域３３を形成する。これにより、非対称のポケット領域３３を形成する。すなわち、ゲート電極３１を軸にして左右非対称の不純物の濃度プロファイルを形成する。

なお、ＬＤＤ領域３４ａ，３４ｂおよびポケット領域３３のイオン注入後は、形成したレジスト膜を剥離して除去する。
次いで、今度は２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域にレジスト膜（図示せず。）を形成し、内部トランジスタ２０を形成する領域を開口して、図９に示すように、ゲート電極２１をマスクにして、ＬＤＤ領域２４ａ，２４ｂを形成するためのイオン注入（図９中矢印（点線））と、ポケット領域２３ａ，２３ｂを形成するためのイオン注入（図９中矢印（実線））を行う。なお、ＬＤＤ領域２４ａ，２４ｂおよびポケット領域２３ａ，２３ｂのイオン注入後は、形成したレジスト膜を剥離して除去する。

続いて、上記図３に示したように、まず、全面にＳｉＯ_２等の適当な絶縁膜を形成した後、エッチング工程を経て、各ゲート電極２１，３１の側壁にそれぞれスペーサ２２，３２を形成する。

そして、内部トランジスタ２０を形成する領域にレジスト膜（図示せず。）を形成し、ゲート電極３１およびスペーサ３２をマスクにしてイオン注入を行い、ソース領域３５ａおよびドレイン領域３５ｂを形成する。その後、そのレジスト膜は剥離して除去する。

同様に、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を形成する領域にレジスト膜（図示せず。）を形成し、ゲート電極２１およびスペーサ２２をマスクにしてイオン注入を行い、ソース領域２５ａおよびドレイン領域２５ｂを形成する。その後、そのレジスト膜は剥離して除去する。

これにより、上記図３に示したトランジスタ構造が形成される。以降の工程は、通常のＣＭＯＳ形成方法に従って行われる。
このように、ソース・ドレイン領域間の不純物の濃度プロファイルを非対称型にし、低電源電圧に合わせた膜厚でゲート絶縁膜を形成することにより、異なる電源電圧に対応可能な１つのトランジスタを形成することができる。さらに、従来に比べてゲート絶縁膜の形成工程数を大幅に削減することができるので、製造プロセスを簡略化してコスト低減を図ることが可能になる。

なお、上記の例に示したゲート絶縁膜の膜厚やイオン注入条件は一例であって、形成するＬＳＩ１０に要求される特性に応じて適当に設定される。また、上記の例では、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を例にして述べたが、他の電源電圧の組み合わせ、例えば１．５Ｖと１．８Ｖの組み合わせや１．８Ｖと２．５Ｖの組み合わせでＩ／Ｏトランジスタを構成するような場合でも、ゲート絶縁膜の膜厚やイオン注入条件を上記のように適当に選択して同様に形成可能である。

また、上記の例では、ＳｉＯ_２膜をゲート絶縁膜に用いた場合を例にして述べたが、高誘電率膜をゲート絶縁膜に用い、内部トランジスタや２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタを構成するようにしても構わない。その場合、上記の例では、ＳｉＯ_２膜の物理膜厚を考慮して最適な膜厚を選択するようにしたが、高誘電率膜を用いる場合にはその実効膜厚を考慮して設計、製造を行うようにする。

また、上記の例では、ゲート電極２１，３１をポリシリコンを用いて形成した場合を例にして述べたが、金属を用いて金属ゲート電極を形成するようにしても構わない。その場合、電極形成に伴ってプロセスが変更される部分が生じるが、１つのトランジスタで複数種の電源電圧に対応させる点については何ら変わりない。

また、上記の例では、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０のソース領域３５ａ側にポケット領域３３を形成することによって、ソース領域３５ａとドレイン領域３５ｂの間の不純物の濃度プロファイルが非対称型であるトランジスタを構成するようにした。このほか、ドレイン領域３５ｂ側にもポケット領域を形成して双方の不純物濃度を適当に調節して非対称型にしたり、ＬＤＤ領域３４ａ，３４ｂの不純物濃度を適当に調節してそれらを非対称型にしたり、あるいはポケット領域３３等とＬＤＤ領域３４ａ，３４ｂを共に非対称型にしたりして、トランジスタを構成するようにしても構わない。また、内部トランジスタ２０をこれと同様にして、ソース領域２５ａとドレイン領域２５ｂの間の不純物の濃度プロファイルが非対称型のトランジスタ構造とすることも可能である。

また、上記の例では、内部トランジスタ２０、２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０共にｎＭＯＳを形成する場合についてのみ示したが、ｐＭＯＳについても同様の手順で形成可能であり、また、上記のように非対称型とすることによって同様の効果を得ることが可能である。

また、上記の例では、内部トランジスタ２０と２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ３０を集積した場合を例にして述べたが、ＬＳＩ１０には、勿論、その他のトランジスタ、例えばソース・ドレイン領域間の不純物の濃度プロファイルが対称型のＩ／Ｏトランジスタ等が一緒に集積されていても構わない。

以上説明したように、ソース・ドレイン領域間の不純物濃度がソース領域側で高く、ドレイン領域側で低くなるような非対称型の濃度プロファイルを有する半導体装置を形成する。これにより、ホットキャリア耐性を向上させ、１つのトランジスタを複数種の電源電圧に対応させることが可能になり、複数種の電源電圧に対応可能な半導体集積回路装置を生産性良く、低コストで実現可能になる。

（付記１） 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成されたソース領域およびドレイン領域と、を有する半導体装置において、
前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高い濃度プロファイルを有することを特徴とする半導体装置。

（付記２） 前記ソース領域と前記ドレイン領域のうち前記ソース領域の側に、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に含まれる不純物と同導電型の不純物を含んだポケット領域を有していることを特徴とする付記１記載の半導体装置。

（付記３） 前記ソース領域の側と前記ドレイン領域の側にそれぞれ、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に含まれる不純物と同導電型の不純物を含んだポケット領域を有し、前記ソース領域の側のポケット領域が前記ドレイン領域の側のポケット領域よりも高濃度の不純物を含んでいることを特徴とする付記１記載の半導体装置。

（付記４） 前記ソース領域と前記ドレイン領域のうち前記ドレイン領域の側に、前記ソース領域と前記ドレイン領域とに含まれる不純物と同導電型の不純物を前記ドレイン領域よりも低濃度で含んだＬＤＤ領域を有していることを特徴とする付記１記載の半導体装置。

（付記５） 前記ソース領域の側と前記ドレイン領域の側にそれぞれ、前記ソース領域と前記ドレイン領域とに含まれる不純物と同導電型の不純物を前記ソース領域および前記ドレイン領域よりも低濃度に含んだＬＤＤ領域を有し、前記ソース領域の側のＬＤＤ領域が前記ドレイン領域の側のＬＤＤ領域よりも高濃度の不純物を含んでいることを特徴とする付記１記載の半導体装置。

（付記６） 前記ゲート絶縁膜は、前記ソース領域と前記ドレイン領域との間の不純物の濃度プロファイルがほぼ一定であるとした場合に前記複数種の電源電圧のうち最も低い電源電圧での動作時に必要とされる膜厚に応じた膜厚で形成されていることを特徴とする付記１記載の半導体装置。

（付記７） 前記ゲート絶縁膜は、前記複数種の電源電圧での動作時に必要とされる膜厚のうち最も薄い膜厚で形成されていることを特徴とする付記１記載の半導体装置。
（付記８） 前記ゲート絶縁膜は、高誘電率膜であることを特徴とする付記１記載の半導体装置。

（付記９） 前記ゲート電極は、金属であることを特徴とする付記１記載の半導体装置。
（付記１０） 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成されたソース領域およびドレイン領域と、を有する複数の半導体装置を備えた半導体集積回路装置において、
前記半導体装置は、前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高く、前記半導体集積回路装置は、複数種の電源電圧に対応した電源線と接続した複数の前記半導体装置からなることを特徴とする半導体集積回路装置。

（付記１１） 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成されたソース領域およびドレイン領域と、を有する複数種の電源電圧に対応した電源線と接続した半導体集積回路装置を構成する半導体装置の製造方法において、
前記半導体基板に閾値電圧を調整するための不純物を導入する工程と、
前記半導体基板上に、前記半導体装置の前記ソース領域と前記ドレイン領域との間の不純物の濃度プロファイルをほぼ一定にするとした場合に前記複数種の電源電圧のうち最も低い電源電圧での動作時に必要とされる膜厚に応じた膜厚で、前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ソース領域および前記ドレイン領域を形成したときに前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高い濃度を有するよう、前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程と、
前記ゲート電極の側壁にスペーサを形成する工程と、
前記ゲート電極と前記スペーサをマスクにして前記半導体基板に不純物を導入して前記ソース領域と前記ドレイン領域とを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１２） 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
前記ソース領域と前記ドレイン領域のうち前記ソース領域の側に、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に含まれる不純物と同導電型の不純物を導入することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１３） 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
前記ソース領域の側と前記ドレイン領域の側にそれぞれ、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に含まれる不純物と同導電型の不純物を、前記ソース領域の側が前記ドレイン領域の側よりも高濃度になるように導入することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１４） 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
前記ソース領域と前記ドレイン領域のうち前記ドレイン領域の側に、前記ソース領域と前記ドレイン領域とに含まれる不純物と同導電型の不純物を前記ドレイン領域よりも低濃度になるように導入することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１５） 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
前記ソース領域の側と前記ドレイン領域の側にそれぞれ、前記ソース領域と前記ドレイン領域とに含まれる不純物と同導電型の不純物を前記ソース領域および前記ドレイン領域よりも低濃度で前記ソース領域の側が前記ドレイン領域の側よりも高濃度になるように導入することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１６） 前記ゲート絶縁膜を形成する工程においては、
前記ゲート絶縁膜を前記複数種の電源電圧での動作時に必要とされる膜厚のうち最も薄い膜厚で形成することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１７） 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成されたソース領域およびドレイン領域と、を有する複数種の電源電圧に対応した電源線と接続した複数の半導体装置を備えた半導体集積回路装置の製造方法において、
前記半導体基板に閾値電圧を調整するための不純物を導入する工程と、
前記半導体基板上に、前記半導体装置の前記ソース領域と前記ドレイン領域との間の不純物の濃度プロファイルをほぼ一定にするとした場合に前記複数種の電源電圧のうち最も低い電源電圧での動作時に必要とされる膜厚と同等の膜厚で、前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ソース領域および前記ドレイン領域を形成したときに前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高い濃度を有するよう、前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程と、
前記ゲート電極の側壁にスペーサを形成する工程と、
前記ゲート電極と前記スペーサをマスクにして前記半導体基板に不純物を導入して前記ソース領域と前記ドレイン領域とを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。

不純物の濃度プロファイルが非対称型であるトランジスタの要部構成例である。 駆動電流と基板電流最大値の関係を示す図である。 ＬＳＩの要部構成例である。 第１のゲート絶縁膜形成工程の要部断面模式図である。 第１のエッチング工程の要部断面模式図である。 第２のゲート絶縁膜形成工程の要部断面模式図である。 ゲート電極形成工程の要部断面模式図である。 ＬＤＤ領域および非対称ポケット領域形成工程の要部断面模式図である。 ポケット領域形成工程の要部断面模式図である。 従来の第１のゲート絶縁膜形成工程の要部断面模式図である。 従来の第１のエッチング工程の要部断面模式図である。 従来の第２のゲート絶縁膜形成工程の要部断面模式図である。 従来の第２のエッチング工程の要部断面模式図である。 従来の第３のゲート絶縁膜形成工程の要部断面模式図である。 従来の第１のＬＤＤ領域形成工程の要部断面模式図である。 従来の第２のＬＤＤ領域形成工程の要部断面模式図である。 従来のＬＤＤ領域およびポケット領域形成工程の要部断面模式図である。 従来のスペーサ形成工程の要部断面模式図である。 従来のソース・ドレイン領域形成工程の要部断面模式図である。

符号の説明

１ 半導体基板
２ ゲート絶縁膜
３，２１，３１ ゲート電極
４，２５ａ，３５ａ ソース領域
５，２５ｂ，３５ｂ ドレイン領域
６ チャネル領域
７，２３ａ，２３ｂ，３３ ポケット領域
１０ ＬＳＩ
１１ Ｓｉ基板
１２，１３ ＳｉＯ_２膜
２０ 内部トランジスタ
２２，３２ スペーサ
２４ａ，２４ｂ，３４ａ，３４ｂ ＬＤＤ領域
３０ ２．５Ｖ，３．３Ｖ共用Ｉ／Ｏトランジスタ

Claims (4)

1. 半導体基板に閾値電圧を調整するための不純物を導入する工程と、
   前記半導体基板上に、前記半導体基板内に形成するソース領域とドレイン領域との間の不純物の濃度プロファイルをほぼ一定にするとした場合に複数種の電源電圧のうち最も低い電源電圧での動作時に必要とされる膜厚に応じた膜厚で、ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ソース領域および前記ドレイン領域を形成したときに前記ソース領域と前記ドレイン領域との間の領域の不純物濃度が前記ソース領域側の方が前記ドレイン領域側よりも高い濃度を有するよう、前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程と、
   前記ゲート電極の側壁にスペーサを形成する工程と、
   前記ゲート電極と前記スペーサをマスクにして前記半導体基板に不純物を導入して前記ソース領域と前記ドレイン領域とを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
   前記ソース領域と前記ドレイン領域のうち前記ソース領域の側に、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に含まれる不純物と同導電型の不純物を導入することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ゲート電極をマスクにして前記半導体基板に不純物を導入する工程においては、
   前記ソース領域と前記ドレイン領域のうち前記ドレイン領域の側に、前記ソース領域と前記ドレイン領域とに含まれる不純物と同導電型の不純物を前記ドレイン領域よりも低濃度になるように導入することを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記ゲート絶縁膜を形成する工程においては、
   前記ゲート絶縁膜を前記複数種の電源電圧での動作時に必要とされる膜厚のうち最も薄い膜厚で形成することを特徴とする請求項１記載の半導体装置の製造方法。

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