JP5627165B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
しかし、N型MOSトランジスタとP型MOSトランジスタでゲート絶縁膜の厚さを異なる厚さに設定するためには、ゲート絶縁膜を加工するためのリソグラフィー工程(マルチオキサイドフォトレジスト工程)を1工程追加する必要がある。そのため、製造工程数が増加するという問題が生じている。
まず、図5(a)に示すように、Si基板101上に、素子分離領域102を形成した後、熱酸化により、第1ゲート酸化膜103を3〜10nmの膜厚で形成する。
次に、図6(b)に示すように、ノンドープポリシリコン層108上に、通常のリソグラフィー法により、N型MOSトランジスタ109a及びP型MOSトランジスタ109bのゲート電極110a、110bに対応するパターンの第2レジスト層111を形成する。そして、この第2レジスト層111をマスクとして、通常のドライエッチング法により、ノンドープポリシリコン層108をゲート電極110a、110bの形状に加工する。
次に、サイドウォール絶縁膜113をマスクとして、第2のイオン注入を行うならば、サイドウォール絶縁膜113の下側とその側方側においてイオン注入深さの異なる2種類のドーパント濃度を有するソース・ドレイン112a、112b、112c、112dからなる、LDD(Lightly Doped Drain)構造のソース・ドレインが得られる。(N型MOSトランジスタ109a及びP型MOSトランジスタ109bのゲート電極110a、110bには、それぞれのソース、ドレインと同等の注入がされている。)
そして、図7に示すように、通常のプロセスにより、コンタクト層間膜114、コンタクトプラグ115、メタル配線116、配線保護膜117を形成する。
以上の工程により、CMOS回路を備えた半導体装置が得られる。
この構成によれば、P型MOSトランジスタにおいて優れたNBTI信頼性が得られる。即ち、NBTI寿命の観点から見ると、別途ゲート絶縁膜を加工するためのフォトレジスト工程を追加することなく、P型MOSトランジスタのゲート絶縁膜だけを厚くした場合と同じようにNBTI寿命を伸ばすことができる。また、N型MOSトランジスタは、ゲート絶縁膜の膜厚等を自由に設計できるので、良好なトランジスタ特性を得ることができる。
この構成によれば、P型MOSトランジスタのNBTI信頼性を確実に改善することができる。
例えば、P型MOSトランジスタのゲート電極中にN型ドーパントをゲート絶縁膜との界面からの厚さ30nmまでの領域に含有することによって、P型MOSトランジスタのゲート電極中に導入されたP型ドーパント(B:ボロン)が後の熱処理で基板側へ突き抜ける量が減少するためNBTI信頼性を改善することができると思われる。
この構成によれば、ゲート絶縁膜の界面から膜の厚さ方向に30nmまでの領域において、P型ドーパントに対するN型ドーパントの組成率が、10%〜40%であるので、P型MOSトランジスタにおいて、オン電流等のトランジスタ特性を良好なものとしつつ、NBTI信頼性を確実に改善することができる。
この構成によれば、NBTI信頼性に優れた半導体装置を、簡易な工程で製造することができる。
この構成によれば、形成されたN型MOSトランジスタ及びP型MOSトランジスタにおいて、ドレイン近傍における電界の集中が緩和され、良好なトランジスタ特性を得ることができる。
この構成によれば、P型MOSトランジスタのゲート電極に含まれるN型不純物を、ゲート電極とゲート絶縁膜との界面近傍に局在させることができる。
本発明においては、前記第1ポリシリコン層におけるN型ドーパントの濃度を、1×1019 atoms/cm3〜1×1021 atoms/cm3とすることが好ましい。
この構成によれば、NBTI信頼性に優れたP型MOSトランジスタを有するCMOSを形成することができる。
したがって、本発明の製造方法によれば、NBTI信頼性に優れた半導体装置を、別途ゲート絶縁膜の膜厚を調節するフォトリソグラフィ工程とエッチング工程を付加することなく簡易な工程で製造することができる。
図1は、本発明に係る半導体装置の第1の実施形態を示す縦断面図である。
この図において、半導体基板1は所定濃度のドーパントを含有する半導体、例えばシリコンにて形成されている。 半導体基板1には、NMOSトランジスタ形成領域2a及びPMOSトランジスタ形成領域2bが並列して設けられるとともに、各トランジスタ形成領域2a、2bを区画する素子分離領域3が設けられている。
半導体基板1上には、各トランジスタ形成領域2a、2b及び各素子分離領域3の全面に亘って、ゲート絶縁膜5が設けられている。本実施形態においてゲート絶縁膜5は、半導体基板1表面に、例えば熱酸化を施すことにより形成されるシリコン酸化膜によって構成されている。
また、ソース・ドレイン7A、7Bは、それぞれ、半導体基板1にN型ドーパントを拡散させることによって形成されるN型ドーパント拡散層によって構成され、ゲート電極6aの縁部に対応する部分から素子分離領域3との境界に亘って設けられている。
この構成のN型MOSトランジスタ4aでは、ソース・ドレイン7A、7Bの間に電圧が印加された状態で、ゲート電極6aに電圧が印加されると、ソース・ドレイン7A、7Bの間の半導体基板表面側において、ゲート絶縁膜5との界面付近に、電子が移動するチャネル領域が形成される。
この実施形態の構造においてゲート電極6bの構造は、P型ドーパントに加えてN型ドーパントを注入したゲート電極下部層6cとP型ドーパントのみを注入したゲート電極上部層6dとを積層したスタック構造とされている。
また、P型MOSトランジスタ4bのゲート電極6bは、ゲート絶縁膜5との界面からの厚さが30nmの領域において、P型ドーパントに対するN型ドーパントの組成率が、10%〜40%であるのが望ましく、30%〜40%であるのがより望ましい。N型ドーパントの組成率が10%を下回ると、NBTI信頼性を改善する効果が十分に得られない可能性がある。また、N型ドーパントの組成率が40%を超えると、P型MOSトランジスタ4bのオン電流等のトランジスタ特性が損なわれる可能性がある。
また、PMOSトランジスタ形成領域2bにおいて、ソース・ドレイン7D、7Eは、半導体基板1にP型ドーパントを拡散させることによって形成されるP型ドーパント拡散層によって構成されている。ここで、ソース・ドレイン7D、7Eは、先に説明したMMOSトランジスタ4aと同等のLDD構造であるので、第1領域7fと第2領域7eからなるソース7D、第1領域7hと第2領域7gからなるドレイン7Eとを有している。
ソース・ドレイン7D、7Eが、LDD構造とされていることにより、N型MOSトランジスタ4aの場合と同様に、P型MOSトランジスタ4bにおいてもドレイン近傍に電界が集中する現象が緩和され、これによる閾値変動等の特性劣化が防止される。
コンタクト層間膜9及びコンタクトプラグ11の上には、所定のパターンの配線層12が設けられている。配線層12は、各コンタクトプラグ11を介して、ソース・ドレイン7A、7B、7C、7Dと接続されている。(なお、図には表示していないが、配線層12は、図の紙面奥行き方向(図を含む断面と直交する方向)でゲート電極にも接続されている。)
また、コンタクト層間膜9上には、配線層12を覆うように、絶縁材料よりなる配線保護膜13が設けられている。
図2及び図3は、本発明の半導体装置の製造方法を工程順に示す縦断面図である。
まず、図2(a)に示すように、半導体基板1上に、通常のSTI法により素子分離領域3を形成した後、熱酸化により、ゲート絶縁膜(ゲート酸化膜)5を1〜10nmの厚さに形成する。
第1ポリシリコン層14におけるN型ドーパントの濃度、及び、第2ポリシリコン層15の厚さに対する第1ポリシリコン層14の厚さの比の適正範囲については、後述する。
次に、図3(b)に示すように、第1レジスト16を剥離する。その後、図には示していないが、NMOSトランジスタ形成領域2aおよびPMOSトランジスタ形成領域2bに、それぞれ、第1のイオン注入及び第2のイオン注入を行う。
ここで行うアニール処理の温度は、850〜1050℃であるのが望ましい。
このゲート電極6bのゲート絶縁膜5との界面近傍におけるN型ドーパントの濃度は、前述の半導体装置において説明したのと同様の理由から、ゲート絶縁膜との界面からの厚さが30nmまでの領域において、P型ドーパントに対するN型ドーパントの組成率が、10%〜40%となるような濃度であるのが望ましく、30%〜40%となるような濃度であるのがより望ましい。
ここで、第1ポリシリコン層14におけるN型ドーパントの注入量は、1×1013 atoms/cm2〜1×1015 atoms/cm2であるのが望ましく、 1×1013 atoms/cm2〜 1×1014 atoms/cm2であるのがより望ましい。N型ドーパントの注入量が1×1013 atoms/cm2を下回る場合には、得られる半導体装置において、ゲート電極6bのゲート絶縁膜5との界面近傍で、P型ドーパントに対するN型ドーパントの組成率が小さくなり、P型MOSトランジスタのNBTI信頼性が十分に改善されない可能性がある。また、N型ドーパントの注入量が1×1015 atoms/cm2を超える場合には、得られる半導体装置において、ゲート電極6bのゲート絶縁膜5との界面近傍で、P型ドーパントに対するN型ドーパントの組成率が大きくなり、P型MOSトランジスタ4bのオン電流等のトランジスタ特性が損なわれる可能性がある。なお、N型ドーパントの濃度として見れば、1×1019 atoms/cm3〜1×1021 atoms/cm3であるのが望ましく、 1×1019 atoms/cm3〜 1×1021 atoms/cm3であるのがより望ましい。
以上の工程により、図1に示すCMOS回路を備えた半導体装置が得られる。
以上のようにして製造されたCMOS回路では、P型MOSトランジスタのゲート電極が、ゲート絶縁膜との界面近傍にN型ドーパントを含有していることにより、優れたNBTI信頼性を得ることができる。
まず、Si基板上に、周知のSTI法により素子分離領域を形成した後、熱酸化により、厚さ3nmのゲート酸化膜を形成した。
次に、ゲート酸化膜上に、熱CVD法により、厚さ20nmのN型ポリシリコン層(第1ポリシリコン層)を形成した。この第1ポリシリコン層は、N型ドーパントとしてP(リン)を5×1013 atoms/cm3濃度で含有する。
次に、第1ポリシリコン層及び第2ポリシリコン層を、フォトリソグラフィー法とドライエッチング法を用いて、N型MOSトランジスタ及びP型MOSトランジスタのゲート電極の形状に加工した。
第1のn+イオン注入は、イオン注入量を3×1013 atoms/cm2として行った。また、第1のp+イオン注入は、イオン注入量を3×1013 atoms/cm2として行った。
次に、NMOSトランジスタ形成領域に、再度、N型ドーパントとなるP(リン)をイオン注入した後、PMOSトランジスタ形成領域に、再度、P型ドーパントとなるB(ボロン)をイオン注入した(第2のn+イオン注入及び第2のp+イオン注入)。
第2のn+イオン注入は、イオン注入量を3×1015 atoms/cm2として行った。また、第2のp+イオン注入は、イオン注入量を3×1015 atoms/cm2として行った。
次に、各部が形成されたSi基板に、1000℃でアニール処理を行った。
アニール処理後のPMOSトランジスタ形成領域におけるゲート電極のN型ドーパントの濃度およびP型ドーパントに対する組成率は、ゲート酸化膜との界面から30nmまでの領域(厚さ方向に30nm)において、それぞれ、5×1019 atoms/cm3、40%(P型ドーパント:N型ドーパント=5:2)であった。そして、コンタクト層間膜、コンタクトプラグ、配線層及び配線保護膜を形成した。以上の工程により、CMOS回路を備えた半導体装置を製造した。
第1ポリシリコン層及び第2ポリシリコン層を形成する代わりに、ノンドープポリシリコン層を、熱CVD法により単層で形成した以外は、実施例と同様にしてCMOS回路を備えた半導体装置を製造した。
「NBTI信頼性の検討」
実施例及び比較例で製造したCMOS回路を備えた半導体装置について、P型MOSトランジスタのゲート電極に、各種大きさのストレス電圧を印加し、それぞれ、50%のCMOS回路に動作不良が生じる電圧の印加時間(t50)を調べた。
印加したストレス電圧の値と、50%のCMOS回路に動作不良が生じる電圧の印加時間(t50)の関係を図4に示す。
このことから、CMOS回路を備えた半導体装置において、P型MOSトランジスタのゲート電極のゲート絶縁膜との界面近傍にN型ドーパントを含有させることにより、P型MOS回路のゲート絶縁膜をNMOS回路の絶縁膜よりも厚くした構造と同様に、NBTI信頼性が改善されることがわかった。
Claims (8)
- N型MOSトランジスタ及びP型MOSトランジスタを有する半導体装置であって、
前記P型MOSトランジスタのゲート電極の少なくともゲート絶縁膜に接する部分がP型ドーパントを含有するポリシリコンからなり、前記ゲート電極の少なくともゲート絶縁膜との界面近傍にN型ドーパントを含有し、
前記P型MOSトランジスタのゲート電極が、N型ドーパントとP型ドーパントを含むポリシリコンからなるゲート電極下部層と、前記ゲート電極下部層上に形成され、P型ドーパントを含むポリシリコンからなるゲート電極上部層とを備えてなるスタック構造としたことを特徴とする半導体装置。 - 前記P型MOSトランジスタのゲート電極が、前記N型ドーパントを前記ゲート絶縁膜との界面から30nmまでの領域に含有することを特徴とする請求項1に記載の半導体装置。
- 前記P型MOSトランジスタのゲート電極において、前記ゲート絶縁膜との界面から30nmまでの領域において、P型ドーパントに対するN型ドーパントの組成率が、10%〜40%であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記ゲート電極上部層には、P型ドーパントのみが注入されたことを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- N型MOSトランジスタ及びP型MOSトランジスタを有する半導体装置の製造方法であって、
N型MOSトランジスタ形成領域及びP型MOSトランジスタ形成領域を有する半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、N型ドーパントを含有する第1ポリシリコン層を形成する工程と、前記第1ポリシリコン層上に、ドーパントを実質的に含まない第2ポリシリコン層を形成する工程と、
前記第1ポリシリコン層及び第2ポリシリコン層を、N型MOSトランジスタのゲート電極及びP型MOSトランジスタのゲート電極の形状にパターニングする工程と、
前記N型MOSトランジスタ形成領域に、N型ドーパントをイオン注入し、この領域に形成された第1ポリシリコン層及び第2ポリシリコン層と、ソース形成領域及びドレイン形成領域にN型ドーパントを添加する工程と、
前記P型MOSトランジスタ形成領域に、P型ドーパントをイオン注入し、この領域に形成された第1ポリシリコン層及び第2ポリシリコン層と、ソース形成領域及びドレイン形成領域にP型ドーパントを添加する工程とを有することを特徴とする半導体装置の製造方法。 - 前記N型ドーパントを添加する工程及びP型ドーパントを添加する工程を行った後、
前記N型MOSトランジスタ形成領域及びP型MOSトランジスタ形成領域に形成された第1ポリシリコン層及び第2ポリシリコン層の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記N型MOSトランジスタ形成領域に、N型ドーパントをイオン注入し、この領域に形成された前記第1ポリシリコン層及び第2ポリシリコン層と、サイドウォールに対応する領域を除いた前記ソース形成領域及びドレイン形成領域にN型ドーパントを追加する工程と、
前記サイドウォールをマスクとして、前記P型MOSトランジスタ形成領域に、P型ドーパントをイオン注入し、この領域に形成された第1ポリシリコン層及び第2ポリシリコン層と、サイドウォールに対応する領域を除いたソース形成領域及びドレイン形成領域にP型ドーパントを追加する工程とを有することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記N型ドーパントを追加する工程及びP型ドーパントを追加する工程を行った後、
半導体基板にアニール処理を行うことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記第1ポリシリコン層におけるN型ドーパントの注入量を、1×1013 atoms/cm2〜1×1015 atoms/cm2とすることを特徴とする請求項5〜請求項7のいずれかに記載の半導体装置の製造方法。
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