JP2008235567A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2008235567A
JP2008235567A JP2007072905A JP2007072905A JP2008235567A JP 2008235567 A JP2008235567 A JP 2008235567A JP 2007072905 A JP2007072905 A JP 2007072905A JP 2007072905 A JP2007072905 A JP 2007072905A JP 2008235567 A JP2008235567 A JP 2008235567A
Authority
JP
Japan
Prior art keywords
region
dopant
forming
transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007072905A
Other languages
English (en)
Other versions
JP5205779B2 (ja
Inventor
Yoshihiro Takao
義弘 鷹尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007072905A priority Critical patent/JP5205779B2/ja
Priority to TW097108301A priority patent/TWI377627B/zh
Priority to US12/052,216 priority patent/US7906400B2/en
Publication of JP2008235567A publication Critical patent/JP2008235567A/ja
Priority to US13/014,092 priority patent/US8178932B2/en
Application granted granted Critical
Publication of JP5205779B2 publication Critical patent/JP5205779B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Abstract

【課題】動作電圧が異なるＭＯＳＦＥＴを効率的に低コストで形成する。
【解決手段】同じチャネル型で動作電圧が異なるＭＯＳＦＥＴを形成する際に、それらのウェル領域を形成する第１のイオン注入工程で用いたレジストパターンを用いて、高電圧で動作するＭＯＳＦＥＴのＶｔｈ調整用のイオン注入を行い（ステップＳ２〜Ｓ４）、さらに別のレジストパターンを形成して、低電圧で動作するＭＯＳＦＥＴのＶｔｈ調整用のイオン注入を行う（ステップＳ５，Ｓ６）。これにより、マスクパターンの形成・除去工程並びに使用するレチクル枚数の削減が可能になり、動作電圧が異なるＭＯＳＦＥＴを、一定の性能を確保しつつ、効率的に低コストで形成することが可能になる。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、動作電圧が異なる複数のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を備えた半導体装置の製造方法および半導体装置に関する。
近年のＬＳＩは、Ｉ／Ｏ用のトランジスタのように３．３Ｖ，２．５Ｖといった比較的高い電圧で動作するＭＯＳＦＥＴ（ＨＶ−Ｔｒ）と、高性能ロジック用のトランジスタのように１．２Ｖといった比較的低い電圧で動作するＭＯＳＦＥＴ（ＬＶ−Ｔｒ）が、同一基板上に混載されることが多くなっている。
このように動作電圧が異なるＨＶ−ＴｒとＬＶ−Ｔｒを混載する場合には、各トランジスタの構成要素（ゲート絶縁膜やゲート電極等）のサイズを最適化したり、しきい値電圧（Ｖｔｈ）調整のために各トランジスタに適した条件でそのチャネル形成領域に不純物（ドーパント）をイオン注入でドーピングしたりする必要がある。また、従来は、いわゆるパンチスルーを防止するため、各トランジスタに適したパンチスルーストッパ構造を形成する方法等も提案されている（例えば、特許文献１参照。）。
特開２００４−１４７７９号公報
相補型のＨＶ−ＴｒおよびＬＶ−Ｔｒを混載する場合、Ｖｔｈ調整用のイオン注入は、ｎチャネル型とｐチャネル型の各ＨＶ−Ｔｒのチャネル形成領域、およびｎチャネル型とｐチャネル型の各ＬＶ−Ｔｒのチャネル形成領域に対して、それぞれ行われている。すなわち、Ｖｔｈ調整用のイオン注入に、少なくとも４種類（枚）のレチクルが必要になる。
また、通常、Ｖｔｈ調整用のイオン注入を行う前には、ｎチャネル側（ｎチャネル型のＨＶ−ＴｒとＬＶ−Ｔｒの両形成領域）にｐウェル領域を、ｐチャネル側（ｐチャネル型のＨＶ−ＴｒとＬＶ−Ｔｒの両形成領域）にｎウェル領域を、それぞれ形成するためのイオン注入が行われるが、それらのイオン注入を含めると、Ｖｔｈ調整用のイオン注入までには、少なくとも合計６枚のレチクルが必要になってくる。
このように使用するレチクルの枚数が多くなると、工程数が増加し、また、レチクルの作製コストを含むＬＳＩの製造コストが高くなってしまう。
本発明はこのような点に鑑みてなされたものであり、効率的に低コストで形成することのできる半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明では、上記課題を解決するために、半導体基板上に、第１の電圧で動作する第１のトランジスタを形成する領域と、前記第１のトランジスタと同じチャネル型で前記第１の電圧と異なる第２の電圧で動作する第２のトランジスタを形成する領域と、が開口された第１のマスクパターンを形成する工程と、前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第１ドーパントを注入しウェル領域を形成する第１のイオン注入工程と、前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第２ドーパントを注入し前記第１のトランジスタのＶｔｈを調整する第２のイオン注入工程と、前記第１のマスクパターンを除去し、前記第１のトランジスタを形成する領域を覆い前記第２のトランジスタを形成する領域が開口された第２のマスクパターンを形成する工程と、前記第２のマスクパターンを用いて前記第２のトランジスタを形成する領域に第３ドーパントを注入し前記第２のトランジスタのＶｔｈを調整する第３のイオン注入工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、同じチャネル型の第１，第２のトランジスタを形成する際に、それらのウェル領域を形成する第１のイオン注入工程で用いた第１のマスクパターンを用いて、第１の電圧で動作する第１のトランジスタのＶｔｈを調整する第２のイオン注入工程が行われる。そして、別の第２のマスクパターンを用いて、第１の電圧と異なる第２の電圧で動作する第２のトランジスタのＶｔｈを調整する第３のイオン注入工程が行われる。これにより、第１のトランジスタのＶｔｈを調整するために、第１のトランジスタを形成する領域のみが開口されたマスクパターンの形成が不要になり、また、そのようなマスクパターンを形成するためのレチクルも不要になる。
また、本発明では、上記課題を解決するために、半導体基板に形成され、第１の電圧で動作し、第１ドーパントによって第１のＶｔｈに調整された第１のトランジスタと、前記半導体基板に形成され、前記第１のトランジスタと同じチャネル型で、前記第１の電圧より低い第２の電圧で動作し、前記第１ドーパントの濃度ピークの深さと同等の深さにピークを有しかつより高濃度の第２ドーパントによって第２のＶｔｈに調整されている第２のトランジスタと、を有することを特徴とする半導体装置が提供される。
このような半導体装置によれば、同じチャネル型の第１，第２のトランジスタが、濃度が異なり、かつ、濃度ピークが同等の深さにあるドーパントによって、それぞれのＶｔｈに調整される。
本発明では、同じチャネル型で動作電圧が異なる第１，第２のトランジスタを形成する際に、ウェル領域形成に用いた第１のマスクパターンを用いて第１のトランジスタのＶｔｈ調整用のイオン注入を行い、第２のマスクパターンを用いて第２のトランジスタのＶｔｈ調整用のイオン注入を行うようにした。これにより、マスクパターンの形成・除去工程並びに使用するレチクルの枚数を削減することが可能になり、混載型の半導体装置を、一定の性能を確保しつつ、効率的に低コストで形成することが可能になる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は半導体装置の形成方法の流れを説明する図、図２は半導体装置の構成例を示す図である。
図２には、動作電圧が異なるＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０が、半導体基板１の素子分離領域２で画定された各活性領域に形成された構成を図示している。なお、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０は、同じチャネル型、すなわちいずれもｎチャネル型か、あるいはいずれもｐチャネル型である。
ＨＶ−Ｔｒ１０は、ウェル領域１１、およびＶｔｈを調整する領域（Ｖｔｈ調整領域）１２が形成された半導体基板１上にゲート絶縁膜１３を介してゲート電極１４が形成され、その側面にはサイドウォール１５が形成されている。また、ゲート電極１４両側の半導体基板１内には、ＬＤＤ領域１６およびソース・ドレイン領域１７が形成されている。
同様に、ＬＶ−Ｔｒ２０は、ウェル領域２１およびＶｔｈ調整領域２２が形成された半導体基板１上に、ゲート絶縁膜２３、ゲート電極２４およびサイドウォール２５が形成され、ゲート電極２４両側の半導体基板１内にＬＤＤ領域２６およびソース・ドレイン領域２７が形成されている。ＬＶ−Ｔｒ２０のゲート絶縁膜２３は、ＨＶ−Ｔｒ１０のゲート絶縁膜１３よりも薄く形成され、ゲート電極２４は、ＨＶ−Ｔｒ１０のゲート電極１４よりも細く形成される。また、ＬＤＤ領域２６は、ＨＶ−Ｔｒ１０のＬＤＤ領域１６よりも浅い領域に形成される。
ここでは、上記のような構成を有するＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を、次のような流れで形成する。ここでは、ＨＶ−Ｔｒに比べて薄いゲート絶縁膜および短いゲート長を有するＬＶ−Ｔｒ２０が、ＨＶ−Ｔｒよりも高い濃度でのＶｔｈ調整用注入を必要とする場合を例にとって説明する。
まず、半導体基板１に素子分離領域２を形成し（ステップＳ１）、ＨＶ−Ｔｒ１０を形成する領域（ＨＶ−Ｔｒ形成領域）１０ａと、ＬＶ−Ｔｒ２０を形成する領域（ＬＶ−Ｔｒ２０形成領域）２０ａを画定する。
素子分離領域２の形成後は、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａの双方が開口されたレジストパターンを形成する（ステップＳ２）。そして、そのレジストパターンをマスクにして、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０のチャネル型に応じ、ホウ素（Ｂ）やリン（Ｐ）等の所定導電型のドーパントを所定条件でイオン注入し、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに、ウェル領域１１，２１を一括して形成する（ステップＳ３）。
ステップＳ２，Ｓ３のウェル領域１１，２１の形成後は、その形成に用いたレジストパターンを用い、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０のチャネル型に応じ、ウェル領域１１，２１と同じ導電型のＢやヒ素（Ａｓ）等のドーパントを所定条件でイオン注入する（ステップＳ４）。このステップＳ４のイオン注入は、ＨＶ−Ｔｒ１０のＶｔｈを所定値に調整することができるような条件で行う。
ステップＳ４のＨＶ−Ｔｒ１０のＶｔｈ調整用のイオン注入後は、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターンを形成する（ステップＳ５）。そして、そのレジストパターンをマスクにして、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０のチャネル型に応じ、ステップＳ３のイオン注入時と同じ導電型のＢ，Ａｓ等のドーパントを所定条件でイオン注入する（ステップＳ６）。このステップＳ６のイオン注入は、ＬＶ−Ｔｒ２０のＶｔｈを所定値に調整することができるような条件で行う。すなわち、このステップＳ６で注入されるドーパントと、先のステップＳ４でＨＶ−Ｔｒ形成領域１０ａと同時にＬＶ−Ｔｒ形成領域２０ａに注入されているドーパントによって、ＬＶ−Ｔｒ２０のＶｔｈが所定値に調整されるような条件でイオン注入が行われる。
ステップＳ６のＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入後は、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに、それぞれ所定膜厚のゲート絶縁膜１３，２３を形成する（ステップＳ７）。次いで、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａには、それぞれ所定幅のゲート電極１４，２４を形成する（ステップＳ８）。その後、ＬＤＤ領域１６，２６、サイドウォール１５，２５およびソース・ドレイン領域１７，２７の各形成工程を経て（ステップＳ９〜Ｓ１１）、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａにそれぞれ、ＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０が形成される。
ここで、ステップＳ２〜Ｓ６のＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０のウェル領域１１，２１の形成から各Ｖｔｈの調整までのステップに着目する。
ステップＳ４のＨＶ−Ｔｒ１０のＶｔｈ調整用のイオン注入は、ステップＳ２，Ｓ３のウェル領域１１，２１の形成時に用いた、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａの双方が開口されたレジストパターンをそのまま用いて行われる。その後、ステップＳ５，Ｓ６に進み、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターンを用いて、ＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入が行われる。
このようにステップＳ２〜Ｓ６で用いるレジストパターンは２種類であり、そのようなレジストパターンを形成するために２枚のレチクルが用いられることになる。すなわち、ＨＶ−Ｔｒ１０のＶｔｈ調整のために、これまでのようにＨＶ−Ｔｒ形成領域１０ａのみが開口されたレジストパターンを形成することが不要になり、したがって、そのようなレジストパターンを形成するためのレチクルが１枚不要になる。
同じチャネル型のＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０と共に、それらと反対のチャネル型のＨＶ−ＴｒおよびＬＶ−Ｔｒも形成し、合計４種類のトランジスタを混載するような場合であれば、それらのすべてのウェル領域形成からＶｔｈ調整終了までには合計６種類のレジストパターン、すなわち６枚のレチクルが必要であったところ、上記ステップＳ２〜Ｓ６の流れを適用すれば、合計４枚のレチクルで足りる。
さらに、このようにしてレチクル枚数を削減することにより、レジストパターンの形成工程やその後の除去工程も省略することが可能になる。その結果、上記のような構成の半導体装置形成に要するコストを削減すると共に、そのような半導体装置を効率的に形成することが可能になる。
続いて、ステップＳ２〜Ｓ６で行われるイオン注入の条件について説明する。
まず、ウェル領域１１，２１形成用のイオン注入（ステップＳ３）と、ＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入（ステップＳ４，Ｓ６）との関係について述べる。
ウェル領域１１，２１形成用のイオン注入は、ＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入に比べて充分高い注入エネルギー（加速電圧）で行う。このような条件を用いると、ウェル領域１１，２１形成用のイオン注入で半導体基板１に注入されたドーパントが、ＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０のＶｔｈに与える影響を抑えることが可能になる。したがって、それらの各Ｖｔｈを、上記のＶｔｈ調整用のイオン注入によって精度良く調整することが可能になる。
次いで、ＨＶ−Ｔｒ１０のＶｔｈ調整用のイオン注入（ステップＳ４）と、ＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入（ステップＳ６）との関係について述べる。
上記のように、ＬＶ−Ｔｒ２０は、最終的にステップＳ４，Ｓ６の２回のイオン注入によってそのＶｔｈが調整される。例えば、その２回のイオン注入の際に、２回とも同じ構成元素のドーパントを注入する場合には、各回のイオン注入は、同じ注入エネルギーで行う。各回の注入エネルギーを変えてしまうと、各回のイオン注入で注入されたドーパントの深さ方向の濃度ピーク位置が異なってしまい、この２回のイオン注入によってＬＶ−Ｔｒ２０のＶｔｈを所定値に調整することができなくなる。
一方、ＨＶ−Ｔｒ１０は、ステップＳ４のイオン注入のみによってそのＶｔｈが調整される。その注入エネルギーは、ＬＶ−Ｔｒ２０のＶｔｈを所定値に調整するために必要な注入エネルギー、すなわちＬＶ−Ｔｒ２０側に対して行われる２回のイオン注入と同じ注入エネルギーに設定される。したがって、ＨＶ−Ｔｒ１０のＶｔｈを調整するドーパントの深さ方向の濃度ピーク位置と、ＬＶ−Ｔｒ２０のＶｔｈを調整するドーパントの深さ方向の濃度ピーク位置とが、同じ深さになる。
これまでは、ＨＶ−ＴｒのＶｔｈ調整用のイオン注入の注入エネルギーを、ＬＶ−ＴｒのＶｔｈ調整用のイオン注入の注入エネルギーよりも高く設定してきた。これは、次のような理由による。すなわち、ＨＶ−Ｔｒには高電圧が印加されるため、そのドレイン近傍にホットキャリアが発生する可能性がある。そのようなホットキャリアによる信頼性の低下を抑えるため、ＬＶ−Ｔｒより深いＬＤＤ領域を形成し、ドレイン近傍での電界強度を下げる工夫がなされている。その場合、一般的には、短チャネル効果を抑制するために、ＨＶ−ＴｒのＶｔｈを調整するドーパントの濃度ピーク位置を、そのＬＤＤ領域の接合深さに合わせた深さに設定する。このような理由から、ＨＶ−ＴｒのＶｔｈ調整用のイオン注入の注入エネルギーは、ＬＶ−ＴｒのＶｔｈ調整用のイオン注入の注入エネルギーよりも高く設定されてきた。
これに対し、図１に示した形成方法では、ＨＶ−Ｔｒ１０のＶｔｈ調整用のイオン注入の注入エネルギーを、ＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入の注入エネルギーと同じに設定している。ＬＶ−Ｔｒ２０では短チャネル効果抑制を目的としてＨＶ−Ｔｒ１０のＬＤＤ領域１６よりも浅いＬＤＤ領域２６を形成するため、そのＶｔｈ調整時には、これまでのＨＶ−ＴｒのＶｔｈ調整時のような高い注入エネルギーを適用することはできない。そこで、ＬＶ−Ｔｒ２０のＶｔｈ調整時の注入エネルギーを、ＨＶ−Ｔｒ１０のＶｔｈ調整時に適用する。
ただし、ＨＶ−Ｔｒ１０のＶｔｈ調整時にそのような注入エネルギーを適用した場合には、ＨＶ−Ｔｒ１０のＶｔｈのゲート長依存性（ロールオフ特性）が大きくなる。
図３はＨＶ−Ｔｒのロールオフ特性の一例を示す図である。
図３において、横軸はゲート長Ｌｇ（μｍ）を表し、縦軸はＨＶ−ＴｒのＶｔｈ（Ｖ）を表している。また、図３には、ＨＶ−ＴｒのＶｔｈ調整時の注入エネルギーを変化させたときのロールオフ特性を示している。なお、ここでは３種類の注入エネルギーａ，ｂ，ｃ（ａ＞ｂ＞ｃ）を適用し、また、いずれの場合もドーパントは同じにしている。
この図３に示したように、ＨＶ−ＴｒのＶｔｈ調整時の注入エネルギーがａ，ｂ，ｃと順に小さくなるに従い、すなわちＶｔｈ調整用ドーパントの濃度ピーク位置が浅くなるに従い、特にゲート長が短い領域において、ロールオフ特性が悪化する（ｂ，ｃのときの特性がａのときの特性から乖離する）ようになる。
しかしながら、上記のようにＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０が混載された実際の半導体装置においては、ＬＶ−Ｔｒ２０形成時のゲート電極２４の寸法ばらつきが、ＨＶ−Ｔｒ１０形成時のゲート電極１４の寸法ばらつきに比べて充分小さく、ＨＶ−Ｔｒ１０のＶｔｈばらつきがその規格範囲を超えることはない。したがって、ＨＶ−Ｔｒ１０のＶｔｈ調整時の注入エネルギーをＬＶ−Ｔｒ２０のＶｔｈ調整時の注入エネルギーと同じに設定しても、それらを混載した半導体装置について、所定の性能を確保することができる。
なお、ＨＶ−Ｔｒ１０のゲート長が短い領域のみのＶｔｈを大きくするため、さらに、Ｖｔｈ調整用のドーパントと同じ導電型（ＬＤＤ領域１６と反対の導電型）のドーパントをイオン注入し、ＬＤＤ領域１６の近傍にポケット領域（図２に図示せず。）を形成するようにしてもよい。このようにポケット領域を形成することにより、ゲート長が短い領域のロールオフ特性を改善し、全ゲート長領域にわたってロールオフ特性を改善することができる。
以上説明したように、図１に示した形成方法を用いることにより、図２に示したような構成を有する半導体装置を、その所定の性能を確保しつつ、効率的に、低コストで、形成することが可能になる。
以上の説明では、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０の各Ｖｔｈ調整のために、ステップＳ４，Ｓ６の２回のイオン注入時に同じドーパントを用いる場合について述べたが、その２回のイオン注入時に異なるドーパントを用いることも可能である。この場合、その２回のイオン注入時には、異なる注入エネルギーが適用され得る。
例えば、ステップＳ４のイオン注入には、ＢやＡｓといった比較的質量数の小さいドーパントをチャネル型に応じて用い、それを所定の注入エネルギーで注入し、ステップＳ６のイオン注入には、インジウム（Ｉｎ）やアンチモン（Ｓｂ）といった比較的質量数の大きいドーパントをチャネル型に応じて用い、それをより高い所定の注入エネルギーで注入する。そうすることにより、それら２回のイオン注入で注入されるドーパントの濃度ピーク位置を同等の深さにすると共に、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０の各Ｖｔｈを精度良く調整する。
このような方法を用いた場合には、ＨＶ−Ｔｒ１０は、質量数の小さいドーパントのみでそのＶｔｈが調整され、ＬＶ−Ｔｒ２０は、質量数の小さいドーパントと質量数の大きいドーパントの両方でそのＶｔｈが調整されることになる。一般に、質量数の大きいドーパントは、短チャネル効果の抑制に効果があり、微細トランジスタの特性ばらつきを抑制することができるため、ＬＶ−Ｔｒ２０に好適である。一方、そのような質量数の大きいドーパントは、半導体基板１に結晶欠陥等のダメージを与えやすく、高電圧で動作するトランジスタではリーク電流が発生する可能性が高くなるため、ＨＶ−Ｔｒ１０には不向きである。なお、そのようなダメージは、低電圧で動作するＬＶ−Ｔｒ２０では、ＨＶ−Ｔｒ１０に比べると、さほど問題となることはない。したがって、このような方法を用いることにより、短チャネル効果が抑制されたＬＶ−Ｔｒ２０が得られると共に、リーク電流が抑制されたＨＶ−Ｔｒ１０が得られるようになる。
以下に、図２に示したような構成を有する半導体装置の形成方法を、図２および次の図４〜図１２を参照して、より具体的に説明する。以下、各工程について、順に説明する。
図４はトレンチ形成工程の要部断面模式図である。
半導体基板１にシリコン基板を用い、まず、その半導体基板１上にシリコン酸化膜３およびシリコン窒化膜４を順に形成した後、シリコン窒化膜４およびシリコン酸化膜３をパターニングし、半導体基板１の露出部分をエッチングする。それにより、半導体基板１に、例えば深さ３００ｎｍのトレンチ１ａを形成する。
トレンチ１ａの形成後は、酸化（または酸窒化）を行い、トレンチ１ａ表面に、例えば膜厚５ｎｍのシリコン酸化膜またはシリコン酸窒化膜２ａを形成する。このシリコン酸化膜またはシリコン酸窒化膜２ａは、主に、トレンチ１ａ形成時のエッチングによって加わったダメージを回復する目的と、後にトレンチ１ａを埋め込むように形成されるシリコン酸化膜との密着性を高める目的で形成する。
図５はトレンチ埋め込み工程の要部断面模式図である。
全面に、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法等を用い、膜厚５００ｎｍのシリコン酸化膜（埋め込み酸化膜）２ｂを堆積し、トレンチ１ａを埋め込む。そして、この埋め込み酸化膜２ｂを、例えばＣＭＰ（Chemical Mechanical Polishing）によってシリコン窒化膜４が露出するまで除去する。なお、この埋め込み酸化膜２ｂの除去は、ＣＭＰに替えて、ＲＩＥ（Reactive Ion Etching）によって行うこともできる。
その後、トレンチ１ａを埋め込んだ埋め込み酸化膜２ｂの膜密度を上げるために、例えば、１０００℃で３０秒間のアニールを行う。なお、このアニールは、ＣＭＰまたはＲＩＥによる除去前に行うようにしてもよい。
図６はシリコン窒化膜およびシリコン酸化膜除去工程の要部断面模式図である。
活性領域上のシリコン窒化膜４およびシリコン酸化膜３をウェットエッチングにより除去する。このウェットエッチングの際には、埋め込み酸化膜２ｂも部分的に除去される。これにより、ＨＶ−Ｔｒ形成領域１０ａとＬＶ−Ｔｒ形成領域２０ａを電気的に分離するための、シリコン酸化膜またはシリコン酸窒化膜２ａおよび埋め込み酸化膜２ｂで構成された素子分離領域２を形成する。
図７はウェル領域形成用イオン注入工程の要部断面模式図である。
素子分離領域２の形成後は、まず、フォトリソグラフィ技術により、レチクルを用いてＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａが共に開口されたレジストパターン５を形成する。そして、そのレジストパターン５をマスクにして所定のイオン注入を行い、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａにそれぞれ、ウェル領域１１，２１を形成する。
このウェル領域１１，２１を形成するためのイオン注入では、ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＢを１５０ｋｅＶの注入エネルギーでドーズ量３×１０13ｃｍ-2の条件で注入し、ｐ型のウェル領域１１，２１を一括して形成する。また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＰを３００ｋｅＶの注入エネルギーでドーズ量３×１０13ｃｍ-2の条件で注入し、ｎ型のウェル領域１１，２１を一括して形成する。
図８はＨＶ−ＴｒのＶｔｈ調整用イオン注入工程の要部断面模式図である。
ウェル領域１１，２１の形成後は、そのイオン注入時に用いたレジストパターン５をそのまま用い、ＨＶ−Ｔｒ形成領域１０ａに対し、ＨＶ−Ｔｒ１０のＶｔｈ調整用のイオン注入を行う。
このＶｔｈ調整用のイオン注入では、ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＢを１０ｋｅＶの注入エネルギーでドーズ量４×１０12ｃｍ-2の条件で注入し、ＨＶ−Ｔｒ形成領域１０ａにＶｔｈ調整領域１２を形成する。また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＡｓを１００ｋｅＶの注入エネルギーでドーズ量４×１０12ｃｍ-2の条件で注入し、ＨＶ−Ｔｒ形成領域１０ａにＶｔｈ調整領域１２を形成する。
このイオン注入の際には、ＨＶ−Ｔｒ形成領域１０ａのＶｔｈ調整領域１２と同時に、ＬＶ−Ｔｒ形成領域２０ａにＶｔｈ調整領域２２ａが形成される。そのため、この時点では、Ｖｔｈ調整領域１２，２２ａは、ドーパントの濃度が同じであり、かつ、ドーパントの濃度ピーク位置が同じ深さにある。
また、これらＶｔｈ調整領域１２，２２ａを形成するイオン注入時の注入エネルギーは、ウェル領域１１，２１を形成するイオン注入時の注入エネルギーに比べて充分小さく、Ｖｔｈ調整領域１２，２２ａとウェル領域１１，２１のドーパントの濃度ピーク位置の深さは充分異なる。そのため、ウェル領域１１，２１のドーパントがＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０のＶｔｈ調整に影響を与えることはほとんどない。
このようにしてＶｔｈ調整領域１２，２２ａを形成した後は、レジストパターン５を除去する。
図９はＬＶ−ＴｒのＶｔｈ調整用イオン注入工程の要部断面模式図である。
Ｖｔｈ調整領域１２，２２ａの形成に用いたレジストパターン５の除去後、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターン６を形成し、それをマスクにしてＬＶ−Ｔｒ形成領域２０ａに対し、ＬＶ−Ｔｒ２０のＶｔｈ調整用のイオン注入を行う。
このＶｔｈ調整用のイオン注入では、ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＢを１０ｋｅＶの注入エネルギーでドーズ量６×１０12ｃｍ-2の条件で注入し、ＬＶ−Ｔｒ形成領域２０ａにＶｔｈ調整領域２２を形成する。また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、例えばＡｓを１００ｋｅＶの注入エネルギーでドーズ量６×１０12ｃｍ-2の条件で注入し、ＬＶ−Ｔｒ形成領域２０ａにＶｔｈ調整領域２２を形成する。
このイオン注入の際には、図８のＶｔｈ調整領域１２，２２ａを形成するためのイオン注入時と同じドーパントを同じ注入エネルギーで注入する。これにより、先に形成した図８のＶｔｈ調整領域２２ａが、濃度ピーク位置の深さを変えずに高濃度化され、最終的にＬＶ−Ｔｒ２０のＶｔｈを調整するＶｔｈ調整領域２２が形成される。
このようにしてＶｔｈ調整領域２２を形成した後は、レジストパターン６を除去する。
図７のウェル領域１１，２１の形成から、図８および図９に示したＶｔｈ調整領域１２，２２の形成まで行った後は、例えば、１０００℃で１０秒間のアニールを行う。このアニールにより、複数回のイオン注入によって発生した半導体基板１内の結晶欠陥を回復することができ、そのような結晶欠陥に起因したドーパントの異常拡散を抑制することが可能になる。
図１０はゲート絶縁膜およびポリシリコン膜形成工程の要部断面模式図である。
アニール後は、ＨＶ−Ｔｒ形成領域１０ａとＬＶ−Ｔｒ形成領域２０ａにそれぞれ、ゲート絶縁膜１３，２３を形成する。
その際は、まず、熱酸化法またはウェット酸化法により、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに、例えば膜厚５ｎｍの第１のシリコン酸化膜を形成する。次いで、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターン（図示せず。）を形成し、フッ酸処理により、ＬＶ−Ｔｒ形成領域２０ａのその第１のシリコン酸化膜を除去する。その後、そのレジストパターンを除去し、ＲＴＯ（Rapid Thermal Oxidation）法により、ＬＶ−Ｔｒ形成領域２０ａに、例えば膜厚１．２ｎｍの第２のシリコン酸化膜を形成する。このとき、Ｈｖ−Ｔｒ形成領域１０ａでは、第１のシリコン酸化膜が厚膜化される。これにより、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａにそれぞれ、膜厚の異なるゲート絶縁膜１３，２３を形成する。
ゲート絶縁膜１３，２３の形成後は、例えば、ＣＶＤ法により、全面に膜厚１００ｎｍのポリシリコン膜７を堆積する。
図１１はゲート電極およびＬＤＤ領域形成工程の要部断面模式図である。
フォトリソグラフィ技術により、堆積したポリシリコン膜７を所定形状に加工し、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａにそれぞれ、ゲート電極１４，２４を形成する。ＨＶ−Ｔｒ形成領域１０ａのゲート電極１４は、ＬＶ−Ｔｒ形成領域２０ａのゲート電極２４に比べ、ゲート長方向の幅が太くなるように形成される。
ゲート電極１４，２４の形成後は、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに対してそれぞれイオン注入を行い、ＬＤＤ領域１６，２６を形成する。
ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、ＬＤＤ領域１６の形成の際には、ＨＶ−Ｔｒ形成領域１０ａのみが開口されたレジストパターン（図示せず。）を形成し、それをマスクにして、例えばＰを２０ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2の条件で注入する。ＬＤＤ領域２６の形成の際には、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターン（図示せず。）を形成し、それをマスクにして、例えばＡｓを３ｋｅＶの注入エネルギーでドーズ量１×１０15ｃｍ-2の条件で注入する。
また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、ＬＤＤ領域１６の形成の際には、ＨＶ−Ｔｒ形成領域１０ａのみが開口されたレジストパターン（図示せず。）を形成し、それをマスクにして、例えばＢを３ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2の条件で注入する。ＬＤＤ領域２６の形成の際には、ＬＶ−Ｔｒ形成領域２０ａのみが開口されたレジストパターン（図示せず。）を形成し、それをマスクにして、例えばＢを０．５ｋｅＶの注入エネルギーでドーズ量１×１０15ｃｍ-2の条件で注入する。
ＬＤＤ領域１６，２６の形成後は、上記図２に示したように、ゲート電極１４，２４の側面にサイドウォール１５，２５を形成し、イオン注入を行ってソース・ドレイン領域１７，２７を形成する。
その場合は、まず、例えば、ＣＶＤ法により、全面に膜厚６０ｎｍのシリコン酸化膜を堆積し、そのシリコン酸化膜のプラズマエッチングによる全面エッチバックを行い、ゲート電極１４，２４の側面にそれぞれ、例えば厚さ６０ｎｍのサイドウォール１５，２５を形成する。
その後、ＨＶ−Ｔｒ形成領域１０ａおよびＬＶ−Ｔｒ形成領域２０ａに、ソース・ドレイン領域１７，２７形成用のイオン注入を行う。ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、ソース・ドレイン領域１７，２７形成用のイオン注入では、例えばＰを１５ｋｅＶの注入エネルギーでドーズ量２×１０15ｃｍ-2の条件で注入する。また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合であれば、ソース・ドレイン領域１７，２７形成用のイオン注入では、例えばＢを５ｋｅＶの注入エネルギーでドーズ量２×１０15ｃｍ-2の条件で注入する。
このイオン注入後は、例えば１０００℃で３秒間のアニールを行い、注入したドーパントの活性化を行う。これにより、上記図２に示したようなＨＶ−Ｔｒ１０およびＬＶ−Ｔｒ２０が混載された半導体装置が形成される。以後は、常法に従って層間絶縁膜や配線の形成等を行っていけばよい。
図７のウェル領域１１，２１の形成から、図８および図９に示したＶｔｈ調整領域１２，２２の形成までの間では、レジストパターン５，６の形成に２枚のレチクルを用意すれば足り、３枚のレチクルを使用する従来の手法に比べ、使用レチクル枚数を削減することができる。また、２種類のレジストパターン５，６を形成すれば足りるため、３種類のレジストパターンを用いる従来の手法に比べ、レジストの除去工程を１回減らすことができる。半導体装置がＣＭＯＳ構成であれば、ｎチャネル側とｐチャネル側でそれぞれ１回、計２回のレジスト除去工程を減らすことができる。このようにレジスト除去工程を減らすことができると、次のような効果も得ることができる。
図１２はレジスト除去工程削減効果を説明するための図である。
図１２には、従来の３種類のレジストパターンを用いる手法により、ウェル領域１１，２１およびＶｔｈ調整領域１２，２２を形成し（図７〜図９に対応）、ポリシリコン膜７の形成まで行った状態を示している（図１０に対応）。
従来手法を用いると、上記図７〜図９の工程を適用した場合に比べてレジスト除去工程を減らすことができるため、その剥離や洗浄時のウェット処理に起因した、図１２に示したような素子分離領域２の膜減りの発生を抑制することが可能になる。さらに、そのエッジのディボット部２ｃの発生も抑制することが可能になる。
この図１２に示したように、素子分離領域２に大きな膜減りが生じてしまうと、その後、その上にポリシリコン膜７を堆積し、フォトリソグラフィ技術によってゲート加工を行う際に、露光のフォーカスずれが起こり、ゲート電極１４，２４の寸法（ゲート長）がばらついてしまう可能性が高くなる。また、素子分離領域２に大きなディボット部２ｃが形成されてしまうと、その後、ポリシリコン膜７の堆積・加工を行ってゲート電極１４，２４を形成したときに、そのような部分にポリシリコン膜７が残りやすくなり、そこから不要なパーティクルが発生して性能劣化を引き起こす可能性が高くなる。上記図７〜図９の工程を適用した場合には、素子分離領域２の膜減りやディボット部２ｃの発生を抑制することができるため、そのような不具合を回避することが可能になる。
なお、図２および図４〜図１１に示した例において、ＨＶ−Ｔｒ１０のゲート電極１４のゲート長によっては、そのＬＤＤ領域１６の近傍にポケット領域を形成し、そのロールオフ特性の改善を図るようにしてもよい。
その場合は、例えば、図１１に示したゲート電極１４，２４の形成後、ＬＤＤ領域１６の形成前に、まず、ＨＶ−Ｔｒ形成領域１０ａのみが開口されたレジストパターンを形成する。そして、それをマスクにして、ＬＤＤ領域１６と反対導電型の所定のドーパントを、所定の注入エネルギーおよびドーズ量で、ＨＶ−Ｔｒ形成領域１０ａに対して斜め方向から注入する。その後は、そのレジストパターンをそのまま使用して、図１１の説明で述べたようにＬＤＤ領域１６，２６の形成を行っていけばよい。
また、図２および図４〜図１１に示した例では、図８および図９に示したＶｔｈ調整領域１２，２２ａ，２２を同じドーパントを用いて形成するようにしたが、異なるドーパントを用いて形成することもできる。
その場合は、まず、図８に示したように、レジストパターン５を用いてイオン注入を行い、Ｖｔｈ調整領域１２，２２ａを形成する。このイオン注入は、上記例示の条件で行う。すなわち、ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合は、例えばＢを１０ｋｅＶの注入エネルギーでドーズ量４×１０12ｃｍ-2の条件で注入し、また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合は、例えばＡｓを１００ｋｅＶの注入エネルギーでドーズ量４×１０12ｃｍ-2の条件で注入する。
そして、レジストパターン５を除去した後、続く図９に示したＶｔｈ調整領域２２の形成工程において、先に用いたＢやＡｓよりも質量数が大きいドーパントを用い、レジストパターン６を用いてイオン注入を行う。このイオン注入は、ｎチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合は、例えばＩｎを６０ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2の条件で注入し、また、ｐチャネル型のＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０を形成する場合は、例えばＳｂを１２０ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2の条件で注入する。
このように図９のＶｔｈ調整領域２２の形成工程において質量数の大きなドーパントを用いる場合には、そのドーパントの濃度ピーク位置の深さが、先に図８の工程で形成されたＶｔｈ調整領域２２ａのドーパントの濃度ピーク位置の深さと同等（同一の場合を含む。）になるよう、イオン注入時の条件を設定する。
Ｖｔｈ調整領域２２の形成後は、レジストパターン６の除去および所定のアニールを行い、図１０以降の工程を順次行っていけばよい。
このように、Ｖｔｈ調整領域１２，２２ａの形成後、より質量数の大きいドーパントを用いてＶｔｈ調整領域２２を形成することにより、短チャネル効果が抑制されたＬＶ−Ｔｒ２０が得られると共に、リーク電流が抑制されたＨＶ−Ｔｒ１０が得られる。
以上説明したように、上記形成方法を用いることにより、ＨＶ−Ｔｒ１０とＬＶ−Ｔｒ２０が混載された所定の性能を有する半導体装置を、効率的に、低コストで、形成することができる。
（付記１） 半導体基板上に、第１の電圧で動作する第１のトランジスタを形成する領域と、前記第１のトランジスタと同じチャネル型で前記第１の電圧と異なる第２の電圧で動作する第２のトランジスタを形成する領域と、が開口された第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第１ドーパントを注入しウェル領域を形成する第１のイオン注入工程と、
前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第２ドーパントを注入し前記第１のトランジスタのＶｔｈを調整する第２のイオン注入工程と、
前記第１のマスクパターンを除去し、前記第１のトランジスタを形成する領域を覆い前記第２のトランジスタを形成する領域が開口された第２のマスクパターンを形成する工程と、
前記第２のマスクパターンを用いて前記第２のトランジスタを形成する領域に第３ドーパントを注入し前記第２のトランジスタのＶｔｈを調整する第３のイオン注入工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１の電圧の絶対値は、前記第２の電圧の絶対値より高いことを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記第１のイオン注入工程においては、前記ウェル領域の第１ドーパントの深さ方向の濃度ピーク位置が、前記第２ドーパントの深さ方向の濃度ピーク位置および前記第３ドーパントの深さ方向の濃度ピーク位置より深くなるように条件を設定することを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４） 前記第２，第３のイオン注入工程においては、前記第２ドーパントと前記第３ドーパントは同じ構成元素のドーパントであり、同じエネルギーで注入することを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記第３のイオン注入工程においては、前記第３ドーパントは前記第２ドーパントより質量数が大きく、前記第３ドーパントの濃度ピーク位置が前記第２ドーパントの深さ方向の濃度ピーク位置と同等の深さになるように注入することを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記６） 前記第３のイオン注入工程後に、
前記第１のトランジスタを形成する領域に第１のゲート絶縁膜を形成し、前記第２のトランジスタを形成する領域に前記第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成する工程と、
前記第１のトランジスタを形成する領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のトランジスタを形成する領域の前記第２のゲート絶縁膜上に前記第１のゲート電極より短いゲート長を有する第２のゲート電極を形成する工程と、
を有することを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記第１，第２のゲート電極を形成する工程後に、
前記第１，第２のトランジスタを形成する領域にＬＤＤ領域を形成する工程と、
前記第１，第２のゲート電極にサイドウォールを形成する工程と、
前記第１，第２のトランジスタを形成する領域にソース・ドレイン領域を形成する工程と、
を有することを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記第１，第２のゲート電極を形成する工程後に、前記半導体基板の前記第１のトランジスタを形成する領域にポケット領域を形成する工程を有することを特徴とする付記６または７に記載の半導体装置の製造方法。
（付記９） 半導体基板に形成され、第１の電圧で動作し、第１ドーパントによって第１のＶｔｈに調整された第１のトランジスタと、
前記半導体基板に形成され、前記第１のトランジスタと同じチャネル型で、前記第１の電圧より低い第２の電圧で動作し、前記第１ドーパントの濃度ピークの深さと同等の深さにピークを有しかつより高濃度の第２ドーパントによって第２のＶｔｈに調整されている第２のトランジスタと、
を有することを特徴とする半導体装置。
（付記１０） 前記第１，第２のトランジスタは共に、前記第１ドーパントおよび前記第２ドーパントの深さ方向の濃度ピーク位置より深い位置に濃度ピーク位置が存在する第３ドーパントを有するウェル領域を有することを特徴とする付記９記載の半導体装置。
（付記１１） 前記第１ドーパントは第１構成元素からなり、前記第２ドーパントも前記第１構成元素からなることを特徴とする付記９または１０に記載の半導体装置。
（付記１２） 前記第２ドーパントは、前記第１構成元素と、前記第１構成元素とは異なる第２構成元素からなることを特徴とする付記９または１０に記載の半導体装置。
（付記１３） 前記第１のトランジスタは、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有し、
前記第２のトランジスタは、前記半導体基板上に前記第１のゲート絶縁膜より薄く形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に前記第１のゲート電極より短いゲート長を有する第２のゲート電極と、を有することを特徴とする付記９から１２のいずれかに記載の半導体装置。
（付記１４） 前記第１，第２のトランジスタはそれぞれ、前記第１，第２のゲート電極両側の前記半導体基板内に形成されたＬＤＤ領域と、前記第１，第２のゲート電極に形成されたサイドウォールと、前記サイドウォール両側の前記半導体基板内に形成されたソース・ドレイン領域と、を有することを特徴とする付記１３記載の半導体装置。
（付記１５） 前記第１のトランジスタは、前記第１のゲート電極両側の前記半導体基板内に形成された前記ＬＤＤ領域の近傍に、前記ＬＤＤ領域と反対導電型のポケット領域を有することを特徴とする付記１４記載の半導体装置。
半導体装置の形成方法の流れを説明する図である。 半導体装置の構成例を示す図である。 ＨＶ−Ｔｒのロールオフ特性の一例を示す図である。 トレンチ形成工程の要部断面模式図である。 トレンチ埋め込み工程の要部断面模式図である。 シリコン窒化膜およびシリコン酸化膜除去工程の要部断面模式図である。 ウェル領域形成用イオン注入工程の要部断面模式図である。 ＨＶ−ＴｒのＶｔｈ調整用イオン注入工程の要部断面模式図である。 ＬＶ−ＴｒのＶｔｈ調整用イオン注入工程の要部断面模式図である。 ゲート絶縁膜およびポリシリコン膜形成工程の要部断面模式図である。 ゲート電極およびＬＤＤ領域形成工程の要部断面模式図である。 レジスト除去工程削減効果を説明するための図である。
符号の説明
１ 半導体基板
１ａ トレンチ
２ 素子分離領域
２ａ シリコン酸化膜またはシリコン酸窒化膜
２ｂ 埋め込み酸化膜
２ｃ ディボット部
３ シリコン酸化膜
４ シリコン窒化膜
５，６ レジストパターン
７ ポリシリコン膜
１０ ＨＶ−Ｔｒ
１０ａ ＨＶ−Ｔｒ形成領域
１１，２１ ウェル領域
１２，２２，２２ａ Ｖｔｈ調整領域
１３，２３ ゲート絶縁膜
１４，２４ ゲート電極
１５，２５ サイドウォール
１６，２６ ＬＤＤ領域
１７，２７ ソース・ドレイン領域
２０ ＬＶ−Ｔｒ
２０ａ ＬＶ−Ｔｒ形成領域

Claims (10)

  1. 半導体基板上に、第１の電圧で動作する第１のトランジスタを形成する領域と、前記第１のトランジスタと同じチャネル型で前記第１の電圧と異なる第２の電圧で動作する第２のトランジスタを形成する領域と、が開口された第１のマスクパターンを形成する工程と、
    前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第１ドーパントを注入しウェル領域を形成する第１のイオン注入工程と、
    前記第１のマスクパターンを用いて前記第１，第２のトランジスタを形成する領域に第２ドーパントを注入し前記第１のトランジスタのＶｔｈを調整する第２のイオン注入工程と、
    前記第１のマスクパターンを除去し、前記第１のトランジスタを形成する領域を覆い前記第２のトランジスタを形成する領域が開口された第２のマスクパターンを形成する工程と、
    前記第２のマスクパターンを用いて前記第２のトランジスタを形成する領域に第３ドーパントを注入し前記第２のトランジスタのＶｔｈを調整する第３のイオン注入工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の電圧の絶対値は、前記第２の電圧の絶対値より高いことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１のイオン注入工程においては、前記ウェル領域の第１ドーパントの深さ方向の濃度ピーク位置が、前記第２ドーパントの深さ方向の濃度ピーク位置および前記第３ドーパントの深さ方向の濃度ピーク位置より深くなるように条件を設定することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２，第３のイオン注入工程においては、前記第２ドーパントと前記第３ドーパントは同じ構成元素のドーパントであり、同じエネルギーで注入することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記第３のイオン注入工程においては、前記第３ドーパントは前記第２ドーパントより質量数が大きく、前記第３ドーパントの濃度ピーク位置が前記第２ドーパントの深さ方向の濃度ピーク位置と同等の深さになるように注入することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  6. 前記第３のイオン注入工程後に、
    前記第１のトランジスタを形成する領域に第１のゲート絶縁膜を形成し、前記第２のトランジスタを形成する領域に前記第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成する工程と、
    前記第１のトランジスタを形成する領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のトランジスタを形成する領域の前記第２のゲート絶縁膜上に前記第１のゲート電極より短いゲート長を有する第２のゲート電極を形成する工程と、
    を有することを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１，第２のゲート電極を形成する工程後に、前記半導体基板の前記第１のトランジスタを形成する領域にポケット領域を形成する工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 半導体基板に形成され、第１の電圧で動作し、第１ドーパントによって第１のＶｔｈに調整された第１のトランジスタと、
    前記半導体基板に形成され、前記第１のトランジスタと同じチャネル型で、前記第１の電圧より低い第２の電圧で動作し、前記第１ドーパントの濃度ピークの深さと同等の深さにピークを有しかつより高濃度の第２ドーパントによって第２のＶｔｈに調整されている第２のトランジスタと、
    を有することを特徴とする半導体装置。
  9. 前記第１，第２のトランジスタは共に、前記第１ドーパントおよび前記第２ドーパントの深さ方向の濃度ピーク位置より深い位置に濃度ピーク位置が存在する第３ドーパントを有するウェル領域を有することを特徴とする請求項８記載の半導体装置。
  10. 前記第１のトランジスタは、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有し、
    前記第２のトランジスタは、前記半導体基板上に前記第１のゲート絶縁膜より薄く形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に前記第１のゲート電極より短いゲート長を有する第２のゲート電極と、を有することを特徴とする請求項８または９に記載の半導体装置。
JP2007072905A 2007-03-20 2007-03-20 半導体装置の製造方法および半導体装置 Expired - Fee Related JP5205779B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007072905A JP5205779B2 (ja) 2007-03-20 2007-03-20 半導体装置の製造方法および半導体装置
TW097108301A TWI377627B (en) 2007-03-20 2008-03-10 Method of manufacturing a semiconductor device and semiconductor device
US12/052,216 US7906400B2 (en) 2007-03-20 2008-03-20 Method of manufacturing a semiconductor device having transistors and semiconductor device having transistors
US13/014,092 US8178932B2 (en) 2007-03-20 2011-01-26 Semiconductor device having transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007072905A JP5205779B2 (ja) 2007-03-20 2007-03-20 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2008235567A true JP2008235567A (ja) 2008-10-02
JP5205779B2 JP5205779B2 (ja) 2013-06-05

Family

ID=39773826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007072905A Expired - Fee Related JP5205779B2 (ja) 2007-03-20 2007-03-20 半導体装置の製造方法および半導体装置

Country Status (3)

Country Link
US (2) US7906400B2 (ja)
JP (1) JP5205779B2 (ja)
TW (1) TWI377627B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450808B1 (en) * 2012-01-16 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS devices and methods for forming the same
GB2529952B (en) * 2013-06-26 2019-12-18 Intel Corp Trigate transistor structure with unrecessed field insulator and thinner electrodes over the field insulator

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10308458A (ja) * 1996-06-29 1998-11-17 Hyundai Electron Ind Co Ltd Ｃｍｏｓ素子の製造方法
JP2000216268A (ja) * 1999-01-27 2000-08-04 Nec Corp 半導体装置の製造方法
JP2001127168A (ja) * 1999-10-22 2001-05-11 Nec Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4845299B2 (ja) * 2001-03-09 2011-12-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2004014779A (ja) 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置および半導体装置の製造方法
AU2003236078A1 (en) * 2003-04-10 2004-11-04 Fujitsu Limited Semiconductor device and its manufacturing method
JP5038633B2 (ja) * 2006-02-14 2012-10-03 株式会社東芝 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10308458A (ja) * 1996-06-29 1998-11-17 Hyundai Electron Ind Co Ltd Ｃｍｏｓ素子の製造方法
JP2000216268A (ja) * 1999-01-27 2000-08-04 Nec Corp 半導体装置の製造方法
JP2001127168A (ja) * 1999-10-22 2001-05-11 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080230850A1 (en) 2008-09-25
TWI377627B (en) 2012-11-21
US7906400B2 (en) 2011-03-15
JP5205779B2 (ja) 2013-06-05
US8178932B2 (en) 2012-05-15
US20110121405A1 (en) 2011-05-26
TW200845233A (en) 2008-11-16

Similar Documents

Publication Publication Date Title
JP5605134B2 (ja) 半導体装置及びその製造方法
JP5125036B2 (ja) 半導体装置の製造方法
JP2009117429A (ja) 半導体装置及びその製造方法
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
JP2005136351A (ja) 半導体装置及びその製造方法
JP2004282068A (ja) 半導体装置の形成方法
KR101762080B1 (ko) 반도체 장치
JP2004303789A (ja) 半導体装置及びその製造方法
US10068802B2 (en) Threshold mismatch and IDDQ reduction using split carbon co-implantation
JP5205779B2 (ja) 半導体装置の製造方法および半導体装置
US20090114957A1 (en) Semiconductor device and method of manufacturing the same
US7351627B2 (en) Method of manufacturing semiconductor device using gate-through ion implantation
CN108470680B (zh) 半导体结构的制作方法
US20090166764A1 (en) Transistor and fabricating method thereof
JP2009267027A (ja) 半導体装置及びその製造方法
JP2006108142A (ja) 半導体装置及びその製造方法
JP2004186359A (ja) 半導体集積回路装置およびその製造方法
KR100685879B1 (ko) 반도체 소자 및 그 제조방법
US8962410B2 (en) Transistors with different threshold voltages
US6977207B2 (en) Method for fabricating dual-gate semiconductor device
JP2003163220A (ja) 半導体装置の製造方法
KR100264211B1 (ko) 반도체장치의 제조 방법
US20060166442A1 (en) Method for manufacturing semiconductor device
US8435844B2 (en) Semiconductor device manufacturing method
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120803

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121211

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5205779

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees