JP2006108142A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2006108142A
JP2006108142A JP2004288673A JP2004288673A JP2006108142A JP 2006108142 A JP2006108142 A JP 2006108142A JP 2004288673 A JP2004288673 A JP 2004288673A JP 2004288673 A JP2004288673 A JP 2004288673A JP 2006108142 A JP2006108142 A JP 2006108142A
Authority
JP
Japan
Prior art keywords
region
impurity
mask
element isolation
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004288673A
Other languages
English (en)
Other versions
JP4168995B2 (ja
Inventor
Kanshi Abe
貫思 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004288673A priority Critical patent/JP4168995B2/ja
Priority to US11/190,030 priority patent/US7253067B2/en
Publication of JP2006108142A publication Critical patent/JP2006108142A/ja
Priority to US11/824,763 priority patent/US7535077B2/en
Application granted granted Critical
Publication of JP4168995B2 publication Critical patent/JP4168995B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Abstract

【目的】 ＳＴＩ構造の素子分離領域３の近傍のアクティブ領域２に発生する応力発生領域４の転位等の結晶欠陥の発生を抑制し、さらにアニール処理がなくてもソース／ドレインを形成することができる半導体装置及びその製造方法を提供する。
【解決手段】 マスク形成工程で少なくとも素子分離領域３とアクティブ領域２との境界の応力発生領域４上にマスクを形成し、第１イオン注入工程で第１のイオン１１をイオン注入し、応力発生領域４以外のアクティブ領域２にソース部８及びドレイン部９となる第１の不純物領域１２を形成する。次に、第２イオン注入工程で応力発生領域４を含むアクティブ領域２に第１の不純物イオン１１よりも質量が小さく、かつ、極性が同じである第２のイオン１４をイオン注入して第２の不純物領域１５を形成する。
【選択図】 図１．２

Description

本発明は、半導体装置及びその製造方法に関し、特にイオン注入法によるトランジスタ素子のソース／ドレインの構造及び形成方法に関する。
シリコン基板に形成するトランジスタ素子の微細化に伴い、素子分離領域の構造はＳＴＩ（Shallow Trench Isolation）構造を採用することが多くなっている。ＳＴＩ構造は、半導体基板にトレンチを形成し、その中に酸化シリコン膜を形成する構造をとるため、トランジスタ素子を形成するためのアクティブ領域と、ＳＴＩの酸化シリコン膜との間には潜在的な応力が発生している。
このようなシリコン基板にトランジスタ素子のソース／ドレインを形成するためにイオン注入法により不純物をアクティブ領域に導入されると、ＳＴＩ領域とアクティブ領域の境界は、イオン注入によるダメージが加えられる。このような潜在的な応力を緩和するためにアクティブ領域側、すなわち単結晶であるシリコン基板側に転位等の欠陥が生じる。
この転位等の欠陥が多数発生すると、トランジスタ素子を駆動させた場合に、リーク電流の増加や耐圧の低下等、電気特性の不良が多発する。
上記の課題を解決するために、例えば、特許文献１に記載の方法のように、ＳＴＩ領域との境界近傍のアクティブ領域をマスクで保護してイオン注入を行い、後のアニール処理によって、イオン注入されていないアクティブ領域にも不純物を拡散させることによりソースドレインを形成している。
特開２００３−２２９４９６号公報
しかし、イオン注入していないアクティブ領域にアニール処理で不純物を拡散させることによりソース／ドレインを形成する方法は、特にトランジスタ素子のソース／ドレインをＬＤＤ（Light Doped Drain）構造で形成する場合には、そのソース／ドレインの不純物濃度分布を制御することが困難になる。また、不純物をシリコン基板内部に拡散させたくないため、アニール処理をしない場合には、ソース／ドレインの形成が不完全となり、トランジスタ素子が設計通りに作動しない可能性が高くなる。
本発明の目的は、ＳＴＩ構造の素子分離領域近傍のアクティブ領域に発生する応力発生領域に、転位等の結晶欠陥の発生を抑制し、さらにアニール処理がなくてもソース／ドレインを形成することができる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために、本発明に係る半導体装置の製造方法は、ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離するためのＳＴＩ構造を有する素子分離領域と、を有する半導体基板を用いる半導体装置の製造方法であって、前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している、素子分離領域との境界にある前記アクティブ領域内の応力発生領域以外の前記半導体基板の表面に第１のイオンを用いてイオン注入することにより、ゲート部が形成されていない前記アクティブ領域に、ソース／ドレインとなる第１の不純物領域を形成する第１イオン注入工程と、前記第１の不純物よりも質量が小さい第２のイオンを用いてイオン注入することにより、前記応力発生領域に第２の不純物領域を形成する第２イオン注入工程とを有する半導体装置の製造方法であることを要旨とする。
本発明に係る方法によれば、第１イオン注入工程で第１の不純物をイオン注入し、応力発生領域以外のアクティブ領域にソース／ドレインを形成する。次に、第２イオン注入工程で応力発生領域を含むアクティブ領域に第１の不純物よりも質量が小さい第２の不純物をイオン注入することから、従来の第１イオンをアクティブ領域前面にイオン注入する方法よりも応力発生領域のダメージを抑制しながら、アクティブ領域全体にソース／ドレインを形成できる。これにより、応力発生領域のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
また、本発明に係る半導体装置の製造方法は、ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離をするためのＳＴＩ構造を有する素子分離領域と、を有する半導体基板を用いる半導体装置の製造方法であって、少なくとも前記アクティブ領域内の、前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している応力発生領域を含むように第１のマスクを形成する第１マスク形成工程と、前記半導体基板の表面に第１のイオンを用いてイオン注入することにより、前記第１のマスク、及びゲート部が形成されていない前記アクティブ領域に、ソース／ドレインとなる第１の不純物領域を形成する第１イオン注入工程と、前記第１のマスクを除去する第１マスク除去工程と、前記アクティブ領域を除いた領域に第２のマスクを形成する第２マスク形成工程と、前記第１の不純物よりも質量が小さく、かつ、同じ極性を有する第２のイオンを用いてイオン注入することにより、前記応力発生領域に第２の不純物領域を形成する第２イオン注入工程と、前記第２のマスクを除去する第２マスク除去工程とを有する半導体装置の製造方法であることを要旨とする。
本発明に係る方法によれば、第１のマスク形成工程で少なくとも素子分離領域とアクティブ領域との境界の応力発生領域上にマスクを形成し、第１イオン注入工程で第１の不純物をイオン注入し、応力発生領域以外のアクティブ領域にソース／ドレインを形成する。第２マスク形成工程で、アクティブ領域を除いた領域に第２のマスクを形成し、第２イオン注入工程で応力発生領域を含むアクティブ領域に第１の不純物よりも質量が小さい第２の不純物をイオン注入することから、従来の第１イオンをアクティブ領域前面にイオン注入する方法よりも応力発生領域のダメージを抑制しながら、アクティブ領域全体にソース／ドレインを形成できる。これにより、応力発生領域のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
また、本発明に係る半導体装置の製造方法は、上記に記載の半導体装置の製造方法であって、前記マスクは、ポリシリコン膜または窒化シリコン膜で形成されている半導体装置の製造方法であることを要旨とする。
また、本発明に係る半導体装置は、ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離するためのＳＴＩ構造を有する素子分離領域と、前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している素子分離領域との境界にある前記アクティブ領域内の応力発生領域を有する半導体基板であって、前記ゲート部以外の前記アクティブ領域にソース／ドレインを形成するために、前記応力発生領域、及びゲート部以外の前記アクティブ領域に少なくとも第１の不純物を含む不純物の導入により形成されている第１の不純物領域と、少なくとも前記応力発生領域を含んだ領域に、前記第１の不純物よりも質量が小さい第２の不純物の導入により形成されている第２の不純物領域とを有する半導体装置であることを要旨とする。
本発明に係る半導体装置によれば、応力発生領域、及びゲート部以外のアクティブ領域に第１の不純物を導入してゲート部以外のアクティブ領域にソース／ドレインとなる第１の不純物領域が形成され、少なくとも応力発生領域に第１の不純物よりも質量の小さい第２の不純物を導入して第２の不純物領域が形成されることにより、ゲート部以外のアクティブ領域にソース／ドレインが形成される。これにより、従来の第１の不純物だけでソース／ドレインを形成するよりも、第１の不純物よりも質量の小さい第２の不純物で応力発生領域にソース／ドレインを形成することにより、応力発生領域のダメージが原因である、リーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
本発明に係る最良の実施形態の方法について図１．１及び図１．２を参照して説明する。
図１．２（ｆ）は、本実施形態の方法を用いて製造された半導体装置であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子が形成されている半導体基板を示す。
半導体基板としてのシリコン基板１は、アクティブ領域２、素子分離領域３、応力発生領域４、ゲート部５、第１の不純物領域１２及び第２の不純物領域１５を有している。
アクティブ領域２は、ＭＩＳＦＥＴ素子を形成し、当該アクティブ領域２のほぼ中央にゲート部５を有している。ゲート部５は、酸化シリコン膜または窒化シリコン膜で形成されているゲート絶縁膜６とポリシリコンまたはＴａ等の金属で形成されているゲート電極７を有している。ゲート部５の左側のアクティブ領域２には、ソース部８が形成されている。また、ゲート部５の右側のアクティブ領域２には、ドレイン部９が形成されている。ここで、ＭＩＳＦＥＴ素子の構造のソース／ドレインになるソース部８とドレイン部９はほぼ同じ構造に形成されるので、右側がソース部８、左側をドレイン部９として形成されていてもよい。
素子分離領域３は、アクティブ領域２を挟み込むように形成されている。素子分離領域３は、ＳＴＩ構造を有しており、酸化シリコンを埋め込むようにして形成されている。ここで、ＳＴＩ構造を有する素子分離領域３の形成方法について説明する。ＳＴＩ構造は、ドライエッチング法等によりシリコン基板１に溝が形成され、その溝の中にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜が、その溝に埋めるようにして形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法で余分な酸化シリコン膜が除去され、及び平坦化されることにより形成される。
応力発生領域４は、素子分離領域３とシリコン基板１との境界に形成されている。応力発生領域４は、素子分離領域３の酸化シリコン膜とシリコン基板１との応力に係る物性の差異と、素子分離領域３の形成工程中に発生するダメージにより形成される。したがって、応力発生領域４には、常に潜在的な応力が加わっていることにより、結晶欠陥や転位等が発生しやすい状態になっている。アクティブ領域２に発生する結晶欠陥や転位等はＭＩＳＦＥＴを駆動させた場合、リーク電流の増加や耐圧の低下等の電気的特性に悪影響を及ぼす。
第１不純物領域１２は、応力発生領域４以外のアクティブ領域２に第１の不純物１１を導入されることにより形成されている。
第２不純物領域１５は、アクティブ領域２内の応力発生領域４の表面に第１の不純物１１よりも質量の小さい第２の不純物１４が導入されることにより形成されている。
同図の構造を有することにより、次の効果が得られる。すなわち、応力発生領域４、及びゲート部５以外のアクティブ領域２に第１の不純物１１を導入してゲート部５以外のアクティブ領域２にソース部８及びドレイン部９となる第１の不純物領域１２を形成し、少なくとも応力発生領域４に第１の不純物１１よりも質量の小さい第２の不純物１４を導入して第２の不純物領域１５を形成することにより、ゲート部５以外のアクティブ領域２にソース部８及びドレイン部９を形成する。これにより、従来の第１の不純物１１だけでソース部８及びドレイン部９を形成するよりも、第１の不純物１１よりも質量の小さい第２の不純物１４で応力発生領域４にソース部８及びドレイン部９を形成することにより、応力発生領域４のダメージが原因である、リーク電流の増加や耐圧の低下等によるＭＩＳＦＥＴ素子の電気特性不良を低減することができる。また、応力発生領域４に第２の不純物領域１５が形成されることにより、アニール処理を行わずにソース部８及びドレイン部９を素子分離領域３の近傍までほぼ確実に形成できる。
同図に示すＭＩＳＦＥＴ素子を形成する方法は、図１．１（ａ）に図示する第１のマスクを形成する第１マスク形成工程と、図１．１（ｂ）に図示する第１の不純物を導入する第１イオン注入工程と、図１．１（ｃ）に図示する第１のマスクを除去する第１マスク除去工程と、図１．２（ｄ）に図示する第２のマスクを形成する第２マスク形成工程と、図１．２（ｅ）に図示する第２の不純物を導入する第２イオン注入工程と、図１．２（ｆ）に図示する第２のマスクを除去する第２マスク除去工程とを有する。
以下、上記各工程について説明を行う。
図１．１（ａ）に図示する第１マスク形成工程では、第１のマスクとしての第１のフォトレジスト１０をフォトリソグラフィ法を用いて、シリコン基板１の素子分離領域３及び応力発生領域４上に形成する。
図１．１（ｂ）に図示する第１イオン注入工程では、第１の不純物イオン１１としての重金属材料であるＡｓイオンをイオン注入する。このときのイオン注入条件は、加速電圧１５０ｋｅＶ以下で、ドーズ量を１×１０16（ａｔｏｍ／ｃｍ2）以下としている。
図１．１（ｃ）に図示する第１マスク除去工程では、第１のフォトレジスト１０をウェット処理とドライエッチング処理等によって除去する。
第１のフォトレジスト１０の除去後のアクティブ領域２のソース部８及びドレイン部９には、第１の不純物領域１３としての第１のイオン１１が注入された領域が形成される。ここでは、Ａｓイオンが注入されたｎ型の極性を持つ第１の不純物領域１２が形成される。一方、応力発生領域４では、第１のイオン１１は、第１のフォトレジスト１０によりマスクされているのでイオン注入されない。これにより、応力発生領域４は、第１の不純物１４としてのＡｓイオンによるダメージを受けずに済むので、応力発生領域４に結晶欠陥や転位等の発生を抑制することができる。
図１．２（ｄ）に図示する第２マスク形成工程では、第１マスク形成工程と同様にフォトリソグラフィ工程により第２のフォトレジスト１３を同図では素子分離領域３上にのみ形成する。すなわち、第２のフォトレジスト１３を、応力発生領域４を含めたアクティブ領域２全体が開口されるように形成する。
図１．２（ｅ）に図示する第２イオン注入工程では、第２の不純物イオン１４としての第１のイオン１１としてのＡｓイオンよりも軽い金属材料であるＰイオンをイオン注入する。このときのイオン注入条件は、加速電圧１００ｋｅＶ以下で、ドーズ量を１×１０16（ａｔｏｍ／ｃｍ2）以下としている。第２イオン注入工程では、第１の不純物領域１２と同じ深さにＢイオンが注入されるように第２のイオン注入条件を決定する。
図１．２（ｆ）に図示する第２マスク除去工程では、第１マスク除去工程と同様にして第２のフォトレジスト１３を除去する。第２のフォトレジスト１３の除去後、応力発生領域４には第２の不純物領域１５としての第２のイオンが注入された領域が形成される。ここでは、Ｂイオンが注入されたｎ型の極性を持つ第２の不純物領域１５が形成される。
第２の不純物領域は、応力発生領域４に形成されるが、Ａｓイオン１１よりも軽いＰイオン１４を用いたイオン注入を応力発生領域４に施しているので、応力発生領域４に加わるダメージをＡｓイオン１１のみを用いてイオン注入する場合よりも抑制できる。これにより、応力発生領域４のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、第１の不純物領域１２のシリコン基板１の厚さ方向の形成深さと第２の不純物領域１５とは、ほぼ同じになるように第２イオン注入工程で調整しているので、アニール処理をしなくてもソース部８及びドレイン部９を素子分離領域３の近傍までより確実に形成できる。特に、ＬＤＤ（Light Doped Drain）構造でソース部８及びドレイン部９を形成する場合には、本実施形態の方法は有効である。
なお、本発明の実施形態に係る半導体装置の製造方法は上記に限らず、以下のように変更してもよい。
（１）第１のマスクとして、素子分離領域３及び応力発生領域４にポリシリコン膜または窒化シリコン膜を形成する。
（２）第１のマスク工程及び第１イオン注入工程と、第２のマスク工程及び第２イオン注入工程と、逆の順番で行う。
（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す工程断面図。 （ｄ）〜（ｆ）は、本実施形態の半導体装置の製造方法を示す工程断面図。
符号の説明
１…半導体基板としてのシリコン基板、２…アクティブ領域、３…素子分離領域としてのＳＴＩ領域、４…応力発生領域、５…ゲート部、６…ゲート絶縁膜、７…ゲート電極、８…ソース部、９…ドレイン部、１０…第１のマスクとしての第１のフォトレジスト、１１…第１のイオン、１２…第１の不純物領域、１３…第２のマスクとしての第２のフォトレジスト、１４…第２のイオン、１５…第２の不純物領域。

Claims (4)

  1. ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離するためのＳＴＩ構造を有する素子分離領域と、を有する半導体基板を用いる半導体装置の製造方法であって、
    前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している、素子分離領域との境界にある前記アクティブ領域内の応力発生領域以外の前記半導体基板の表面に第１のイオンを用いてイオン注入することにより、ゲート部が形成されていない前記アクティブ領域に、ソース／ドレインとなる第１の不純物領域を形成する第１イオン注入工程と、
    前記第１の不純物よりも質量が小さい第２のイオンを用いてイオン注入することにより、前記応力発生領域に第２の不純物領域を形成する第２イオン注入工程とを有する半導体装置の製造方法。
  2. ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離をするためのＳＴＩ構造を有する素子分離領域と、を有する半導体基板を用いる半導体装置の製造方法であって、
    少なくとも前記アクティブ領域内の、前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している応力発生領域を含むように第１のマスクを形成する第１マスク形成工程と、
    前記半導体基板の表面に第１のイオンを用いてイオン注入することにより、前記第１のマスク、及びゲート部が形成されていない前記アクティブ領域に、ソース／ドレインとなる第１の不純物領域を形成する第１イオン注入工程と、
    前記第１のマスクを除去する第１マスク除去工程と、
    前記アクティブ領域を除いた領域に第２のマスクを形成する第２マスク形成工程と、
    前記第１の不純物よりも質量が小さく、かつ、同じ極性を有する第２のイオンを用いてイオン注入することにより、前記応力発生領域に第２の不純物領域を形成する第２イオン注入工程と、
    前記第２のマスクを除去する第２マスク除去工程とを有する半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記マスクは、ポリシリコン膜または窒化シリコン膜で形成されている半導体装置の製造方法。
  4. ゲート部が形成されているトランジスタ素子を形成するためのアクティブ領域と、トランジスタ素子を分離するためのＳＴＩ構造を有する素子分離領域と、前記素子分離領域の形成、または、前記素子分離領域を形成する材料と前記半導体基板材料との差異によって潜在的な応力が発生している素子分離領域との境界にある前記アクティブ領域内の応力発生領域を有する半導体基板であって、
    前記ゲート部以外の前記アクティブ領域にソース／ドレインを形成するために、前記応力発生領域、及びゲート部以外の前記アクティブ領域に少なくとも第１の不純物を含む不純物の導入により形成されている第１の不純物領域と、
    少なくとも前記応力発生領域を含んだ領域に、前記第１の不純物よりも質量が小さい第２の不純物の導入により形成されている第２の不純物領域とを有する半導体装置。
JP2004288673A 2004-09-30 2004-09-30 半導体装置及びその製造方法 Expired - Fee Related JP4168995B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004288673A JP4168995B2 (ja) 2004-09-30 2004-09-30 半導体装置及びその製造方法
US11/190,030 US7253067B2 (en) 2004-09-30 2005-07-26 Method for manufacturing a semiconductor device including a shallow trench isolation structure
US11/824,763 US7535077B2 (en) 2004-09-30 2007-07-02 Method for manufacturing a semiconductor device including a shallow trench isolation structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004288673A JP4168995B2 (ja) 2004-09-30 2004-09-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006108142A true JP2006108142A (ja) 2006-04-20
JP4168995B2 JP4168995B2 (ja) 2008-10-22

Family

ID=36145899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004288673A Expired - Fee Related JP4168995B2 (ja) 2004-09-30 2004-09-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US7253067B2 (ja)
JP (1) JP4168995B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193064B2 (en) 2009-10-14 2012-06-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612364B2 (en) * 2006-08-30 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with source/drain regions having stressed regions and non-stressed regions
JP5270876B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
US7977202B2 (en) * 2008-05-02 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing device performance drift caused by large spacings between active regions
JP4902888B2 (ja) * 2009-07-17 2012-03-21 パナソニック株式会社 半導体装置およびその製造方法
CN102779753B (zh) * 2011-05-12 2015-05-06 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153761A (ja) * 1984-08-24 1986-03-17 Hitachi Ltd 半導体装置
US5396096A (en) * 1992-10-07 1995-03-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JPH06216380A (ja) 1992-10-07 1994-08-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
TW382789B (en) * 1998-04-22 2000-02-21 United Microelectronics Corp Method for manufacturing CMOS
JP2001148478A (ja) 1999-11-19 2001-05-29 Nec Ic Microcomput Syst Ltd 半導体装置
JP2003037083A (ja) 2001-07-25 2003-02-07 Fujitsu Ltd 半導体装置の製造方法
US20030064550A1 (en) * 2001-09-28 2003-04-03 Layman Paul Arthur Method of ion implantation for achieving desired dopant concentration
JP2003229496A (ja) 2002-02-05 2003-08-15 Denso Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193064B2 (en) 2009-10-14 2012-06-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US7535077B2 (en) 2009-05-19
US7253067B2 (en) 2007-08-07
US20060079063A1 (en) 2006-04-13
US20070252222A1 (en) 2007-11-01
JP4168995B2 (ja) 2008-10-22

Similar Documents

Publication Publication Date Title
US8557692B2 (en) FinFET LDD and source drain implant technique
US6221735B1 (en) Method for eliminating stress induced dislocations in CMOS devices
US20050127449A1 (en) Semiconductor device and manufacturing method of the same
JP2007242950A (ja) 半導体記憶装置
KR100801729B1 (ko) 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
US20070114605A1 (en) Ion implantation of nitrogen into semiconductor substrate prior to oxidation for offset spacer formation
JP2005033098A (ja) 半導体装置及びその製造方法
KR100798158B1 (ko) 반도체 디바이스 제조 방법
US7449386B2 (en) Manufacturing method for semiconductor device to mitigate short channel effects
JP2006060208A (ja) 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造
US7535077B2 (en) Method for manufacturing a semiconductor device including a shallow trench isolation structure
JP4540320B2 (ja) 半導体装置の製造方法
US9412869B2 (en) MOSFET with source side only stress
JP5205779B2 (ja) 半導体装置の製造方法および半導体装置
KR100470393B1 (ko) 듀얼게이트 반도체소자의 제조방법
JP2011187491A (ja) 半導体装置および半導体装置の製造方法
US7022576B2 (en) Method of manufacturing a semiconductor device
JP4989076B2 (ja) 半導体装置の製造方法
KR20090064746A (ko) 반도체 소자 및 반도체 소자의 제조 방법
US20080128832A1 (en) P-type mos transistor, method of forming the same and method of optimizing threshold voltage thereof
JP2004228528A (ja) 半導体装置の製造方法
JP2011176113A (ja) Ｍｏｓ型半導体装置およびその製造方法
JP2007227694A (ja) 半導体装置およびその製造方法
US20090032878A1 (en) Semiconductor device and fabrication method thereof
KR20040058832A (ko) 에스오아이 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080715

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080728

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120815

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130815

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees