JP4168995B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関し、特にイオン注入法によるトランジスタ素子のソース／ドレインの構造及び形成方法に関する。
シリコン基板に形成するトランジスタ素子の微細化に伴い、素子分離領域の構造はＳＴＩ（Shallow Trench Isolation）構造を採用することが多くなっている。ＳＴＩ構造は、半導体基板にトレンチを形成し、その中に酸化シリコン膜を形成する構造をとるため、トランジスタ素子を形成するためのアクティブ領域と、ＳＴＩの酸化シリコン膜との間には潜在的な応力が発生している。
このようなシリコン基板にトランジスタ素子のソース／ドレインを形成するためにイオン注入法により不純物をアクティブ領域に導入されると、ＳＴＩ領域とアクティブ領域の境界は、イオン注入によるダメージが加えられる。このような潜在的な応力を緩和するためにアクティブ領域側、すなわち単結晶であるシリコン基板側に転位等の欠陥が生じる。
この転位等の欠陥が多数発生すると、トランジスタ素子を駆動させた場合に、リーク電流の増加や耐圧の低下等、電気特性の不良が多発する。
上記の課題を解決するために、例えば、特許文献１に記載の方法のように、ＳＴＩ領域との境界近傍のアクティブ領域をマスクで保護してイオン注入を行い、後のアニール処理によって、イオン注入されていないアクティブ領域にも不純物を拡散させることによりソースドレインを形成している。
しかし、イオン注入していないアクティブ領域にアニール処理で不純物を拡散させることによりソース／ドレインを形成する方法は、特にトランジスタ素子のソース／ドレインをＬＤＤ（Light Doped Drain）構造で形成する場合には、そのソース／ドレインの不純物濃度分布を制御することが困難になる。また、不純物をシリコン基板内部に拡散させたくないため、アニール処理をしない場合には、ソース／ドレインの形成が不完全となり、トランジスタ素子が設計通りに作動しない可能性が高くなる。
本発明の目的は、ＳＴＩ構造の素子分離領域近傍のアクティブ領域に発生する応力発生領域に、転位等の結晶欠陥の発生を抑制し、さらにアニール処理がなくてもソース／ドレインを形成することができる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板にＳＴＩ構造を有する第１素子分離領域と第２素子分離領域とを形成する工程と、前記第１素子分離領域及び前記第２素子分離領域との間の前記半導体基板上にゲート部を形成する工程と、前記ゲート部を挟み込むように前記半導体基板にソース部及びドレイン部を形成する工程と、を含み、前記ソース部は、第１領域と、前記第１領域及び前記第１素子分離領域の間に形成され、且つ前記半導体基板と前記第１素子分離領域との境界を含む第２領域を備え、前記ドレイン部は、第３領域と、前記第３領域及び前記第２素子分領域の間に形成され、且つ前記半導体基板と前記第２素子分離領域との境界を含む第４領域を備え、
前記ソース部及びドレイン部を形成する工程は、前記第１領域及び第３領域に第１イオンを用いてイオン注入する工程と、前記第１領域乃至第４領域に第２イオンを用いてイオン注入する工程と、を備え、前記第２イオンは、前記第１イオンよりも質量の小さく、且つ、同じ極性を有し、前記第１領域乃至前記第４領域はチャネル長方向に並列していることを特徴とする半導体装置の製造方法であることを要旨とする。
前記ソース部及びドレイン部を形成する工程は、前記第１領域及び第３領域に第１イオンを用いてイオン注入する工程と、前記第１領域乃至第４領域に第２イオンを用いてイオン注入する工程と、を備え、前記第２イオンは、前記第１イオンよりも質量の小さく、且つ、同じ極性を有し、前記第１領域乃至前記第４領域はチャネル長方向に並列していることを特徴とする半導体装置の製造方法であることを要旨とする。
本発明に係る方法によれば、第１イオン注入工程で第１の不純物をイオン注入し、応力発生領域以外のアクティブ領域にソース／ドレインを形成する。次に、第２イオン注入工程で応力発生領域を含むアクティブ領域に第１の不純物と同じ極性で、第１の不純物よりも質量が小さい第２の不純物をイオン注入することから、従来の第１イオンをアクティブ領域前面にイオン注入する方法よりも応力発生領域のダメージを抑制しながら、アクティブ領域全体にソース／ドレインを形成できる。これにより、応力発生領域のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
また、本発明に係る半導体装置の製造方法において、前記ソース部及びドレイン部を形成する工程は、前記第１イオンを注入する工程の前に第１マスクを形成する工程をさらに含み、前記第１マスクは、前記第１素子分離領域及び前記第２素子分離領域と前記第２領域及び前記第４領域上に形成されることを特徴とする半導体装置の製造方法であることを要旨とする。
また、本発明に係る半導体装置の製造方法において、前記ソース部及びドレイン部を形成する工程は、第２イオンを注入する工程の前に第２マスクを形成する工程をさらに含み、前記第２マスクは、前記第１領域ないし前記第４領域上には形成されないことを特徴とする半導体装置の製造方法であることを要旨とする。
また、本発明に係る半導体装置の製造方法において、前記ソース部及びドレイン部を形成する工程は、第２イオンを注入する工程の前に第２マスクを形成する工程をさらに含み、前記第２マスクは、前記第１領域ないし前記第４領域上には形成されないことを特徴とする半導体装置の製造方法であることを要旨とする。
本発明に係る方法によれば、第１のマスク形成工程で少なくとも素子分離領域とアクティブ領域との境界の応力発生領域上にマスクを形成し、第１イオン注入工程で第１の不純物をイオン注入し、応力発生領域以外のアクティブ領域にソース／ドレインを形成する。第２マスク形成工程で、アクティブ領域を除いた領域に第２のマスクを形成し、第２イオン注入工程で応力発生領域を含むアクティブ領域に第１の不純物よりも質量が小さい第２の不純物をイオン注入することから、従来の第１イオンをアクティブ領域前面にイオン注入する方法よりも応力発生領域のダメージを抑制しながら、アクティブ領域全体にソース／ドレインを形成できる。これにより、応力発生領域のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
また、本発明に係る半導体装置の製造方法は、上記に記載の半導体装置の製造方法であって、前記マスクは、ポリシリコン膜または窒化シリコン膜で形成されている半導体装置の製造方法であることを要旨とする。
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成されたＳＴＩ構造を有する第１素子分離領域、第２素子分離領域と、前記半導体基板に形成されたソース部及びドレイン部と、前記ソース部及びドレイン部の間の領域の前記半導体基板上に形成されたゲート部と、を含み、前記ソース部は、第１領域及び第２領域を備え、前記ドレイン部は、第３領域及び第４領域を備え、前記第２領域は、前記第１領域と前記第１素子分離領域との間に形成され、且つ、前記半導体基板と前記第１素子分離領域との境界を含む領域であって、前記第４領域は、前記第３領域と前記第２素子分離領域との間に形成され、且つ、前記半導体基板と前記第２素子分離領域との境界を含む領域であって、前記第１領域及び前記第３領域は、第１イオンを有し、前記第１領域乃至前記第４領域は、前記第１イオンと同じ極性を有し、且つ、該第１イオンよりも質量が小さい第２イオンを含み、前記第１領域乃至前記第４領域は、チャネル長方向に並列していることを特徴とする半導体装置であることを要旨とする。
また、本発明に係る半導体装置において、第１イオンはＡｓイオンを含み、前記第２イオンはＰイオンを含むことを特徴とする半導体装置であることを要旨とする。
また、本発明に係る半導体装置において、第１イオンはＡｓイオンを含み、前記第２イオンはＰイオンを含むことを特徴とする半導体装置であることを要旨とする。
本発明に係る半導体装置によれば、応力発生領域、及びゲート部以外のアクティブ領域に第１の不純物を導入してゲート部以外のアクティブ領域にソース／ドレインとなる第１の不純物領域が形成され、少なくとも応力発生領域に第１の不純物と同じ極性で、第１の不純物よりも質量の小さい第２の不純物を導入して第２の不純物領域が形成されることにより、ゲート部以外のアクティブ領域にソース／ドレインが形成される。これにより、従来の第１の不純物だけでソース／ドレインを形成するよりも、第１の不純物よりも質量の小さい第２の不純物で応力発生領域にソース／ドレインを形成することにより、応力発生領域のダメージが原因である、リーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、応力発生領域に第２の不純物領域が形成されることにより、アニール処理を行わずにソース／ドレインが素子分離領域近傍まで、ほぼ確実に形成できる。
本発明に係る最良の実施形態の方法について図１．１及び図１．２を参照して説明する。
図１．２（ｆ）は、本実施形態の方法を用いて製造された半導体装置であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子が形成されている半導体基板を示す。
半導体基板としてのシリコン基板１は、アクティブ領域２、素子分離領域３、応力発生領域４、ゲート部５、第１の不純物領域１２及び第２の不純物領域１５を有している。
アクティブ領域２は、ＭＩＳＦＥＴ素子を形成し、当該アクティブ領域２のほぼ中央にゲート部５を有している。ゲート部５は、酸化シリコン膜または窒化シリコン膜で形成されているゲート絶縁膜６とポリシリコンまたはＴａ等の金属で形成されているゲート電極７を有している。ゲート部５の左側のアクティブ領域２には、ソース部８が形成されている。また、ゲート部５の右側のアクティブ領域２には、ドレイン部９が形成されている。ここで、ＭＩＳＦＥＴ素子の構造のソース／ドレインになるソース部８とドレイン部９はほぼ同じ構造に形成されるので、右側がソース部８、左側をドレイン部９として形成されていてもよい。
素子分離領域３は、アクティブ領域２を挟み込むように形成されている。素子分離領域３は、ＳＴＩ構造を有しており、酸化シリコンを埋め込むようにして形成されている。ここで、ＳＴＩ構造を有する素子分離領域３の形成方法について説明する。ＳＴＩ構造は、ドライエッチング法等によりシリコン基板１に溝が形成され、その溝の中にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜が、その溝に埋めるようにして形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法で余分な酸化シリコン膜が除去され、及び平坦化されることにより形成される。
応力発生領域４は、素子分離領域３とシリコン基板１との境界に形成されている。応力発生領域４は、素子分離領域３の酸化シリコン膜とシリコン基板１との応力に係る物性の差異と、素子分離領域３の形成工程中に発生するダメージにより形成される。したがって、応力発生領域４には、常に潜在的な応力が加わっていることにより、結晶欠陥や転位等が発生しやすい状態になっている。アクティブ領域２に発生する結晶欠陥や転位等はＭＩＳＦＥＴを駆動させた場合、リーク電流の増加や耐圧の低下等の電気的特性に悪影響を及ぼす。
第１不純物領域１２は、応力発生領域４以外のアクティブ領域２に第１の不純物１１を導入されることにより形成されている。
第２不純物領域１５は、アクティブ領域２内の応力発生領域４の表面に第１の不純物１１よりも質量の小さい第２の不純物１４が導入されることにより形成されている。
同図の構造を有することにより、次の効果が得られる。すなわち、応力発生領域４、及びゲート部５以外のアクティブ領域２に第１の不純物１１を導入してゲート部５以外のアクティブ領域２にソース部８及びドレイン部９となる第１の不純物領域１２を形成し、少なくとも応力発生領域４に第１の不純物１１よりも質量の小さい第２の不純物１４を導入して第２の不純物領域１５を形成することにより、ゲート部５以外のアクティブ領域２にソース部８及びドレイン部９を形成する。これにより、従来の第１の不純物１１だけでソース部８及びドレイン部９を形成するよりも、第１の不純物１１よりも質量の小さい第２の不純物１４で応力発生領域４にソース部８及びドレイン部９を形成することにより、応力発生領域４のダメージが原因である、リーク電流の増加や耐圧の低下等によるＭＩＳＦＥＴ素子の電気特性不良を低減することができる。また、応力発生領域４に第２の不純物領域１５が形成されることにより、アニール処理を行わずにソース部８及びドレイン部９を素子分離領域３の近傍までほぼ確実に形成できる。
同図に示すＭＩＳＦＥＴ素子を形成する方法は、図１．１（ａ）に図示する第１のマスクを形成する第１マスク形成工程と、図１．１（ｂ）に図示する第１の不純物を導入する第１イオン注入工程と、図１．１（ｃ）に図示する第１のマスクを除去する第１マスク除去工程と、図１．２（ｄ）に図示する第２のマスクを形成する第２マスク形成工程と、図１．２（ｅ）に図示する第２の不純物を導入する第２イオン注入工程と、図１．２（ｆ）に図示する第２のマスクを除去する第２マスク除去工程とを有する。
以下、上記各工程について説明を行う。
以下、上記各工程について説明を行う。
図１．１（ａ）に図示する第１マスク形成工程では、第１のマスクとしての第１のフォトレジスト１０をフォトリソグラフィ法を用いて、シリコン基板１の素子分離領域３及び応力発生領域４上に形成する。
図１．１（ｂ）に図示する第１イオン注入工程では、第１の不純物イオン１１としての重金属材料であるＡｓイオンをイオン注入する。このときのイオン注入条件は、加速電圧１５０ｋｅＶ以下で、ドーズ量を１×１０16（ａｔｏｍ／ｃｍ2）以下としている。
図１．１（ｃ）に図示する第１マスク除去工程では、第１のフォトレジスト１０をウェット処理とドライエッチング処理等によって除去する。
第１のフォトレジスト１０の除去後のアクティブ領域２のソース部８及びドレイン部９には、第１の不純物領域１３としての第１のイオン１１が注入された領域が形成される。ここでは、Ａｓイオンが注入されたｎ型の極性を持つ第１の不純物領域１２が形成される。一方、応力発生領域４では、第１のイオン１１は、第１のフォトレジスト１０によりマスクされているのでイオン注入されない。これにより、応力発生領域４は、第１の不純物１４としてのＡｓイオンによるダメージを受けずに済むので、応力発生領域４に結晶欠陥や転位等の発生を抑制することができる。
図１．２（ｄ）に図示する第２マスク形成工程では、第１マスク形成工程と同様にフォトリソグラフィ工程により第２のフォトレジスト１３を同図では素子分離領域３上にのみ形成する。すなわち、第２のフォトレジスト１３を、応力発生領域４を含めたアクティブ領域２全体が開口されるように形成する。
図１．２（ｅ）に図示する第２イオン注入工程では、第２の不純物イオン１４としての第１のイオン１１としてのＡｓイオンよりも軽い金属材料であるＰイオンをイオン注入する。このときのイオン注入条件は、加速電圧１００ｋｅＶ以下で、ドーズ量を１×１０16（ａｔｏｍ／ｃｍ2）以下としている。第２イオン注入工程では、第１の不純物領域１２と同じ深さにＢイオンが注入されるように第２のイオン注入条件を決定する。
図１．２（ｆ）に図示する第２マスク除去工程では、第１マスク除去工程と同様にして第２のフォトレジスト１３を除去する。第２のフォトレジスト１３の除去後、応力発生領域４には第２の不純物領域１５としての第２のイオンが注入された領域が形成される。ここでは、Ｂイオンが注入されたｎ型の極性を持つ第２の不純物領域１５が形成される。
第２の不純物領域は、応力発生領域４に形成されるが、Ａｓイオン１１よりも軽いＰイオン１４を用いたイオン注入を応力発生領域４に施しているので、応力発生領域４に加わるダメージをＡｓイオン１１のみを用いてイオン注入する場合よりも抑制できる。これにより、応力発生領域４のダメージが原因のリーク電流の増加や耐圧の低下等によるトランジスタ素子の電気特性不良を低減することができる。また、第１の不純物領域１２のシリコン基板１の厚さ方向の形成深さと第２の不純物領域１５とは、ほぼ同じになるように第２イオン注入工程で調整しているので、アニール処理をしなくてもソース部８及びドレイン部９を素子分離領域３の近傍までより確実に形成できる。特に、ＬＤＤ（Light Doped Drain）構造でソース部８及びドレイン部９を形成する場合には、本実施形態の方法は有効である。
なお、本発明の実施形態に係る半導体装置の製造方法は上記に限らず、以下のように変更してもよい。
（１）第１のマスクとして、素子分離領域３及び応力発生領域４にポリシリコン膜または窒化シリコン膜を形成する。
（２）第１のマスク工程及び第１イオン注入工程と、第２のマスク工程及び第２イオン注入工程と、逆の順番で行う。
１…半導体基板としてのシリコン基板、２…アクティブ領域、３…素子分離領域としてのＳＴＩ領域、４…応力発生領域、５…ゲート部、６…ゲート絶縁膜、７…ゲート電極、８…ソース部、９…ドレイン部、１０…第１のマスクとしての第１のフォトレジスト、１１…第１のイオン、１２…第１の不純物領域、１３…第２のマスクとしての第２のフォトレジスト、１４…第２のイオン、１５…第２の不純物領域。
Claims (7)
- 半導体基板にＳＴＩ構造を有する第１素子分離領域と第２素子分離領域とを形成する工程と、
前記第１素子分離領域及び前記第２素子分離領域との間の前記半導体基板上にゲート部を形成する工程と、
前記ゲート部を挟み込むように前記半導体基板にソース部及びドレイン部を形成する工程と、を含み、
前記ソース部は、第１領域と、前記第１領域及び前記第１素子分離領域の間に形成され、且つ前記半導体基板と前記第１素子分離領域との境界を含む第２領域を備え、
前記ドレイン部は、第３領域と、前記第３領域及び前記第２素子分領域の間に形成され、且つ前記半導体基板と前記第２素子分離領域との境界を含む第４領域を備え、
前記ソース部及びドレイン部を形成する工程は、
前記第１領域及び第３領域に第１イオンを用いてイオン注入する工程と、
前記第１領域乃至第４領域に第２イオンを用いてイオン注入する工程と、を備え、
前記第２イオンは、前記第１イオンよりも質量の小さく、且つ、同じ極性を有し、
前記第１領域乃至前記第４領域はチャネル長方向に並列していることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記ソース部及びドレイン部を形成する工程は、前記第１イオンを注入する工程の前に第１マスクを形成する工程をさらに含み、
前記第１マスクは、前記第１素子分離領域及び前記第２素子分離領域と前記第２領域及び前記第４領域上に形成されることを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法であって、
前記ソース部及びドレイン部を形成する工程は、前記第２イオンを注入する工程の前に第２マスクを形成する工程をさらに含み、
前記第２マスクは、前記第１領域ないし前記第４領域上には形成されないことを特徴とする半導体装置の製造方法。 - 請求項２または３に記載の半導体装置の製造方法であって、
前記第１マスク及び前記第２マスクは、ポリシリコン膜又は窒化シリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項１ないし４の何れかに記載の半導体装置の製造方法であって、
前記第１イオンは、Ａｓイオンを含み、
前記第２イオンは、Ｐイオンを含むことを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板に形成されたＳＴＩ構造を有する第１素子分離領域、第２素子分離領域と、
前記半導体基板に形成されたソース部及びドレイン部と、
前記ソース部及びドレイン部の間の領域の前記半導体基板上に形成されたゲート部と、を含み、
前記ソース部は、第１領域及び第２領域を備え、
前記ドレイン部は、第３領域及び第４領域を備え、
前記第２領域は、前記第１領域と前記第１素子分離領域との間に形成され、且つ、前記半導体基板と前記第１素子分離領域との境界を含む領域であって、
前記第４領域は、前記第３領域と前記第２素子分離領域との間に形成され、且つ、前記半導体基板と前記第２素子分離領域との境界を含む領域であって、
前記第１領域及び前記第３領域は、第１イオンを有し、
前記第１領域乃至前記第４領域は、前記第１イオンと同じ極性を有し、且つ、該第１イオンよりも質量が小さい第２イオンを含み、
前記第１領域乃至前記第４領域は、チャネル長方向に並列していることを特徴とする半導体装置。 - 請求項６記載の半導体装置であって、
前記第１イオンはＡｓイオンを含み、
前記第２イオンはＰイオンを含むことを特徴とする半導体装置。
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