JP2011086728A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】薄いサイドウォールスペーサを有するＭＩＳＦＥＴにおいて、２次チャネリングによる短チャネル効果の劣化を防止しつつ、ソース・ドレイン領域を深く形成し、接合リーク低減をはかる。
【解決手段】せり上げ構造を有する第１の導電型のソース・ドレイン領域を含む領域に、第１の導電型の第１の不純物を濃度のピークがシリサイドと半導体基板の界面よりも深い位置となる条件で濃度１Ｅ１４ａｔｏｍｓ／ｃｍ２以下で注入する第１の工程と、第１の導電型のソース・ドレイン領域を含む領域に、第１の導電型で第１の不純物よりも質量が軽い第２の不純物を、第１の不純物の濃度のピーク位置よりも浅い位置にピークが来る条件で注入する第２の工程と、第１および第２の工程よりも後に高温ミリ秒アニールを前記半導体基板に適用する第３の工程を実施する。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴにおけるソース・ドレイン構造に関する。
近年、「金属−絶縁膜−半導体」の３種類の物質を組み合わせた構造のＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）の微細化、高集積化に伴い拡散層の深さは浅くなり、サイドウォールスペーサの幅は縮小している。ここで金属とは、純粋な金属だけでなく、充分に導電率の大きな半導体材料や、半導体と金属の合金なども含めた広い意味で使用される。
ＭＩＳＦＥＴはｎチャネル型導電型およびｐチャネル型導電型を問わず、一般的にチャネル領域、ゲート絶縁膜、ゲート電極、ソース領域、ドレイン領域を有している。拡散層とはこのうちソース領域およびドレイン領域を指し、また、ソース領域およびドレイン領域のゲート近傍領域はエクステンション領域と呼ばれる拡散層がより浅い領域となっている。
ＭＩＳＦＥＴの微細化は、ゲート電極の幅を小さくすること、ゲート絶縁膜の厚みを薄くすること、エクステンション領域の厚みを浅くすること等によって実現する。また、ＭＩＳＦＥＴを高集積化するためには、これらに加えてサイドウォールスペーサの幅を薄くすることが求められる。
特開２００３−３０９０７９号公報 特開２００５−１８３５５０号公報 特開２００６−１０８１４２号公報 特開２００６−１８６３４９号公報 特開２００６−００５３７３号公報 特開２００３−３１７９８号公報 特開２００５−３３０９８号公報
Ｔ．Ｎｏｄａ， Ｓ．Ｏｄａｎａｋａ， Ｈ．Ｕｍｉｍｏｔｏ 'Ｅｆｆｅｃｔｓ ｏｆ ｅｎｄ−ｏｆ−ｒａｎｇｅ ｄｉｓｌｏｃａｔｉｏｎ ｌｏｏｐｓ ｏｎ ｔｒａｎｓｉｅｎｔ ｅｎｈａｎｃｅｄ ｄｉｆｆｕｓｉｏｎ ｏｆ ｉｎｄｉｕｍ ｉｍｐｌａｎｔｅｄ ｉｎ ｓｉｌｉｃｏｎ' ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ Ｖｏｌ８８ Ｎｏ９ ｐ．４９８０−４９８４ ２０００ Ｃｈｅｎ Ｓｈａｏｙｉｎ， Ｊ．Ｈｅｂｂ， Ａ．Ｊａｉｎ， ．Ｓ．Ｓｈｅｔｔｙ， Ｗａｎｇ Ｙｕｎ， 'Ｗａｆｅｒ Ｔｅｍｐｅｒａｔｕｒｅ Ｍｅａｓｕｒｅｍｅｎｔ ａｎｄ Ｃｏｎｔｒｏｌ Ｄｕｒｉｎｇ Ｌａｓｅｒ Ｓｐｉｋｅ Ａｎｎｅａｌｉｎｇ '， １５ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ， ２００７． ｐｐ． ２３９−２４４，２００７
以下に標準的なＭＩＳＦＥＴの製造方法を、図１を用いて示す。
図１（ａ）に示すように、素子分離領域１を持つｐ型の半導体基板（シリコン基板２）の主面上にゲート絶縁膜３とゲート電極４を形成する。一般的には、ゲート絶縁膜３およびゲート電極４は基板の主面上全体に形成し、これらをエッチングすることによって得られる。ゲート電極４にＮＭＩＳＦＥＴとＰＭＩＳＦＥＴで異なる不純物を注入することや、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴを異なる材料で作り分けることもある。
次に図１（ｂ）に示すように、ゲート電極４をマスクとし、イオン打ち込み法等によってシリコン基板２の主面に不純物を導入し、自己整合的にエクステンション領域５を形成する。このとき、ゲート電極４の側面にオフセットスペーサと呼ばれる側壁を形成することがある。また、オフセットスペーサが側壁だけでなく、シリコン基板２も覆っていることもある。
次に、図１（ｃ）に示すように、サイドウォールスペーサ６を形成する。これはエクステンション領域５上に絶縁膜を形成し、異方性を持つエッチングを用いることで形成する。ここではサイドウォールスペーサ６は一層構造であるが、複数の層からなることもある。
そして、図１（ｄ）に示すように、このサイドウォールスペーサ６をマスクとして、イオン打ち込み法等により自己整合的にエクステンション領域５よりも深く不純物領域を形成する。その後、ウエハに加熱処理を行って注入した不純物を活性化させることによって、ソース・ドレイン領域７が形成される。
このときに行われる不純物領域形成時に、サイドウォールスペーサ６をマスクとしているが、不純物領域はよりゲート側まで形成される。その原因の一つとして、シリコン基板２を構成する原子と打ち込んだイオンとの衝突によって生じる、打ち込みイオンの進行方向の変化が挙げられる（スキャッタリング）。その結果、下向きに打ち込んだイオンの進行方向がゲート側へ傾き、横方向に不純物領域が広がる。特に、スキャッタリング後のイオンの進行方向がチャネリングを起こしやすい方向であった場合には、注入エネルギーから想定される以上に大きくエクステンション領域５へイオンが侵入することがある。この現象を２次チャネリングと呼ぶ。そのため、サイドウォールスペーサ６の端から不純物領域の端までの距離８は、より深く不純物領域を形成することで大きくなる。また、距離８は質量が軽い元素を用いることでも大きくなる。
トランジスタのスケーリングに伴い、拡散層の接合深さは浅くなっている。その結果、拡散層に形成されるシリサイドと拡散層のＰＮ境界の距離が縮まり、接合リークの増加を招く。そのため、シリサイドが形成される領域については深いソース・ドレイン領域７を形成し、ゲート端の短チャネル効果に影響を与えるエクステンション領域５のみを浅くすることが、低リークなトランジスタを実現するために望ましい。
ところが、トランジスタのスケーリングに伴い、サイドウォールスペーサ６の幅もスケーリングが進んでいる。このため、ソース・ドレイン領域７を形成するときに、不純物領域がサイドウォールスペーサ６よりも内側に広がること（距離８が小さくなること）による影響が増大してきた。
上記課題を解決するために、特許文献１、２、３では、ソース・ドレイン領域形成時における不純物領域の横方向への広がりを抑制するために、ソース・ドレイン領域形成前にゲルマニウム等の質量が重いイオンを注入し、半導体基板面の格子結晶を崩す（アモルファス化）方法が開示されている。しかしながら、この手法には注入によって発生する結晶欠陥が非常に大きくなるという課題がある。近年の激しいスケーリングの進展に伴い、不純物の拡散がほとんど起こらない高温ミリ秒アニールで不純物を活性化することが主流となっている。そのような活性化手法では、ゲルマニウム等による基板面のアモルファス化による欠陥を回復しきれず非常に大きな接合リーク電流を発生させる。上記特許文献では高温ミリ秒アニールの条件等により、そのような欠陥をできるだけ低減しているが充分とはいえない。
また、特許文献１、２、４、５では、質量が異なる同じ導電型の不純物を複数種類用いて、ゲルマニウムではなく質量が重い同一導電型のイオンでアモルファス化する方法が開示されている。しかし、このような質量の重い元素は基板へのダメージも大きく、多量に用いると基板に多くの結晶欠陥を生じさせ、高温ミリ秒アニールのみを適用した場合においては欠陥が回復しきれず接合リークの増加を招く。
非特許文献１のＦｉｇ．２では、ｐ型の導電体であるインジウムの注入量と、注入後に形成されるアモルファス層の厚みの相関が示されている。この図によると、インジウムの注入量が１Ｅ１４ａｔｏｍｓ／ｃｍ２までと、それ以上の注入量では、注入量に対するアモルファス層の厚みの関係が異なってきている。これは、１Ｅ１４ａｔｏｍ／ｃｍ２以上の注入を行うと不純物注入によってインジウムが基板に打ち込まれる深さまでアモルファス層が形成されていることが考えられる。このようにアモルファス層が深くまで形成されてしまうと、充分な熱処理を行わないとその結晶欠陥を回復できない。そこで、基板にアモルファス層が深くまで形成されないようにする観点から、注入する元素の注入量は１Ｅ１４ａｔｏｍｓ／ｃｍ２以下であることが望ましい。
特許文献６、７では、ボロンよりも重いｐ型の不純物であるインジウムの注入量でソース・ドレインの領域の深い部分を形成している。そして、また、その注入量を２．５Ｅ１３ａｔｏｍｓ／ｃｍ２と抑えることで欠陥の発生を抑制している。
しかしながら、この特許文献６、７に開示された半導体装置には、高温ミリ秒アニール適用下では接合リークの増加が見られるという問題がある。
接合リークが増加する原因は、注入される重いイオンの位置に制御性が無く、高温ミリ秒アニールが有効な深さよりも深くまで侵入するイオンが発生するということである。チャネリング現象を利用して深くにイオンを配置するため、使用している不純物注入エネルギーから想定される深さよりも、さらに深く不純物注入される。そして、高温ミリ秒アニールは加熱時間が非常に短いために、ウエハの裏面まで加熱されない。
非特許文献２のＦｉｇ．２には代表的な高温ミリ秒アニールを適用した場合のウエハ表面からの深さと温度の関係が示されている。これによると、表面で１４００℃の温度であっても急激に温度が低下していくことが分かる。特許文献６に開示されている手法は確かに、不純物の注入量は少ないために発生する結晶欠陥は小さいが、その欠陥が予想以上に深い位置に形成された場合には、熱処理温度が低下して、接合リークの増加を招く。
また、サイドウォールスペーサの幅もトランジスタのスケーリングに伴い縮小した結果、エクステンション領域だけではなく、ソース・ドレイン領域がトランジスタ特性に与える影響が大きくなっている。なぜならば、ソース・ドレイン領域へイオンを注入した際に基板の結晶との衝突によって、進行方向を変えるイオンが発生し、そのイオンがチャネル方向へと侵入する現象があるためである。そのため、ソースとドレインが近接し、閾値電圧の低下やオフ電流の増加を招く。よって、チャネリングさせることを利用する特許文献６、７に開示の手法では、閾値電圧やオフ電流のバラつき増加を招く。
本発明によれば、
基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側面に設けられたサイドウォールスペーサと、前記ゲート電極の両側の前記基板に設けられ、前記ゲート絶縁膜と前記基板との界面よりも上部にせり上げ構造を有する第１の導電型のソース・ドレイン領域を含む領域と、が形成された前記基板を準備し、
前記ソース・ドレイン領域上にシリサイド領域を形成した際、第１の導電型の第１の不純物の濃度ピークが前記シリサイド領域と前記基板の界面よりも深い位置となる条件で、前記第１の不純物を前記ソース・ドレイン領域を含む領域に１Ｅ１４ａｔｏｍｓ／ｃｍ２以下で注入する第１の工程と、
前記第１の不純物よりも質量が軽い、第１の導電型の第２の不純物の濃度ピークが前記第１の不純物の濃度ピークの位置よりも浅い位置となる条件で、前記第２の不純物を前記ソース・ドレイン領域を含む領域に注入する第２の工程と、
第１の工程および第２の工程よりも後に、前記基板を高温ミリ秒アニールする第３の工程と、を含む、半導体装置の製造方法が提供される。
本明細書において「せり上げ構造」とは、ソース・ドレイン領域の表面が、基板表面よりも上部に形成されたトランジスタ構造を意味する。
本発明によれば、
基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールスペーサと、
前記ゲート電極の両側の前記基板に設けられ、前記ゲート絶縁膜と前記基板との界面よりも上部にせり上げ構造を有する第１の導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域上に設けられたシリサイド領域と、
を有するＭＩＳＦＥＴを含み、
前記ソース・ドレイン領域が第１の導電型の第１の不純物と、前記第１の不純物よりも質量が軽い第１の導電型の第２の不純物とを含み、
前記第１の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以下であり、
かつ前記第１の不純物の濃度ピークは、前記シリサイド領域と前記基板との界面よりも下部に位置し、
前記第２の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以上であり、
かつ前記第２の不純物の濃度ピークは前記第１の不純物の濃度ピークよりも上部に位置する、半導体装置が提供される。
この構成によれば、ソース・ドレイン領域を第１と第２の不純物とで構成し、かつ深い領域へ注入する第１の不純物の質量を重くすることにより、第２の不純物注入時の２次チャネリングの発生量を抑制する。これにより、エクステンション領域へのイオンの侵入を減らしつつ、深いソース・ドレイン領域を得ることができる。したがって、短チャネル効果を抑制することができる。
そして、注入する第１の不純物の注入量を１Ｅ１４ａｔｏｍ／ｃｍ２以下とすることで、高温ミリ秒アニールでも除去可能な程度の結晶欠陥量に留めた。したがって、第１の不純物よりも質量が軽い第２の不純物を用いることで高温ミリ秒アニール下でも低い接合リークのＭＩＳＦＥＴを得ることができる。
また、本実施の形態では、質量が重い第１の不純物の濃度ピークはシリサイド領域と半導体基板との界面よりも下部に配置している。したがって、高温ミリ秒アニール適用後に偏析してきた第１の不純物が残留欠陥の元になることを回避して、信頼性の高い半導体装置を得ることができる。
さらに、基板を上部に持ち上げる、せり上げ構造により、ソース・ドレイン領域を深く形成したまま、サイドウォールスペーサの端からソース・ドレイン領域の端までの距離が小さくなることを防ぐことができる。したがって、接合リークを低減しつつ、短チャネル効果を抑制することができる。
本発明によれば、短チャネル効果の抑制と接合リークの低減とを実現する半導体装置を提供することができる。
従来のＭＩＳＦＥＴの構成を示す断面図である。 本実施の形態のソース・ドレイン領域における不純物注入分布を示す図である。 せり上げ量による２次チャネリングのエクステンション領域への侵入位置の変化を示す図である。 第１の実施の形態の半導体装置の製造手順を示す工程断面図である。 しきい値電圧（Ｖｔｈ）のロールオフ特性を示す図である。 接合リーク特性を示す図である。 第２の実施の形態の半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一部を示す工程断面図である。 本実施の形態の半導体装置の製造手順の変形例を示す工程断面図である。 本実施の形態の半導体装置の製造手順の変形例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の変形例の一部を示す工程断面図である。 第３の実施の形態における半導体装置を模式的に示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
第１の実施の形態の半導体装置の製造方法について説明する。
図４は、第１の実施の形態のｐＭＩＳＦＥＴの製造工程の断面図を示す。図８（ａ）は、第１の実施の形態のせり上げ構造１４の模式図を示す。
本実施の形態の半導体装置の製造方法は、半導体基板（シリコン基板２）の上にゲート絶縁膜３を介して設けられたゲート電極４と、ゲート電極４の側面に設けられたサイドウォールスペーサ６と、ゲート電極４の両側のシリコン基板２に設けられ、ゲート絶縁膜３とシリコン基板２との界面よりも上部にせり上げ構造１４を有する第１の導電型のソース・ドレイン領域を含む領域（エクステンション領域５を含む領域）と、が形成されたシリコン基板２を準備し、
ソース・ドレイン領域上にシリサイド領域（ソース・ドレイン電極）を形成した際、第１の導電型の第１の不純物の濃度ピークがシリサイド領域とシリコン基板２の界面よりも深い位置となる条件で、第１の不純物をソース・ドレイン領域を含む領域に濃度１Ｅ１４ａｔｏｍｓ／ｃｍ２以下で注入する第１の工程と、
第１の不純物よりも質量が軽い、第１の導電型の第２の不純物の濃度ピークが第１の不純物の濃度ピークの位置よりも浅い位置となる条件で、第２の不純物をソース・ドレイン領域を含む領域（ソース・ドレイン領域１０を含む領域）に注入する第２の工程と、
第１の工程および第２の工程よりも後に、シリコン基板２を高温ミリ秒アニールする第３の工程と、を含む。
本明細書において「せり上げ構造」とは、ソース・ドレイン領域の表面が、基板表面よりも上部に形成されたトランジスタ構造を意味する。
まず、ｐ型のシリコン基板２に素子分離領域１を形成する。続いて、ｎ型導電体である不純物の注入を行うことで、ｎウェル領域を形成する。続いて、ｐ型導電体である不純物の注入を行うことで、ｐウェル領域を形成する（図示せず）。ゲート絶縁膜３はシリコン熱酸化膜を形成した後に、プラズマ窒化を行うことで形成する。ゲート絶縁膜３の上には１００ｎｍのポリシリコンを形成する。フォトリソグラフィー技術によるパターニング法によって、ｎＭＩＳＦＥＴのゲート電極領域のポリシリコンにのみ選択的にｎ型の不純物であるリンを注入し、ｐＭＩＳＦＥＴのゲート電極領域のポリシリコンにのみ選択的にｐ型の不純物であるボロンを注入する。そして、フォトリソグラフィー技術によるパターンニングを行うことで、ゲート電極４を形成する。
続いて、図８（ａ）に示すように、選択エピ成長によってシリコンを成長させて、シリコン基板２をせり上げる。これにより、せり上げ構造１４を形成することができる。
続いて、ＰＭＩＳＦＥＴ領域にレジストマスクを形成する。一方、ＰＭＩＳＦＥＴ領域にＨａｌｏ及びｐ型の不純物によるソース・ドレインエクステンション注入を行い、ｐ型ソース・ドレインエクステンション領域５を形成する。そして、硫酸過水洗浄等によりレジストマスクを除去する。なお、せり上げ構造１４の形成はＨａｌｏ注入以降、ソース・ドレインエクステンション注入以前に行ってもよい。
続いて、１５ｎｍの酸化シリコン膜を成膜する。そして、図４（ａ）に示すようにドライエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行うことで、サイドウォールスペーサ６を形成する。
続いて、図４（ｂ）に示すように、絶縁膜９（酸化膜）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりエクステンション領域５を含む領域（せり上げ構造１４）上に形成する。ここで、絶縁膜９を熱酸化膜で形成することは、シリコン基板２のシリコンを消費してしまうこと、そして高温になるためにゲート電極４に注入された不純物が外方へ拡散するため望ましくない。
続いて、図４（ｃ）に示すように、ｐ型の第１の不純物の注入を行うことで、せり上げ構造１４およびシリコン基板２（エクステンション領域５を含む領域）中にソース・ドレイン領域１０を形成する。続いて、図４（ｄ）に示すように、第１の不純物よりも質量が軽いｐ型の第２の不純物を注入して、ソース・ドレイン領域１０中に高濃度不純物領域１１を形成する。
ここで、ソース・ドレイン領域１０の第１の不純物分布のピーク位置が、ソース・ドレイン電極として後に形成するシリサイド電極とソース・ドレイン領域１０の界面よりも下部に位置するように、注入エネルギー・ドーズ量を設定する。
また、高濃度不純物領域１１の第２の不純物分布のピーク位置がソース・ドレイン領域１０の第１の不純物分布のピーク位置よりも上部に位置するように、注入エネルギー・ドーズ量を設定する。
本実施の形態では、第１の不純物のピーク濃度は、１．５Ｅ１９ａｔｏｍｓ／ｃｍ３程度であり、一方第２の不純物のピーク濃度は、１．２Ｅ２０ａｔｏｍｓ／ｃｍ３程度であった。
ここで、第１の不純物および第２の不純物の濃度ピークの位置を制御するには、たとえば、注入エネルギー、ドーズ量、不純物の種類、絶縁膜９（犠牲膜）の厚み、せり上げ構造１４の厚み等を適宜調節することができる。
また、本実施の形態において、不純物分析には、たとえばＳＩＭＳ分析を用いることができる。具体的には、ソース・ドレイン領域１０を裏面から削るＳＩＭＳによって、不純物の種類、不純物の濃度等の不純物分析を行うことができる。
注入された不純物を活性化するために、高温ミリ秒アニールを適用する。アニールの条件は例えば、基板温度６００℃、ピーク温度１３００℃、ピーク加熱時間５ミリ秒である。
そして、ソース・ドレイン領域１０上に、不図示のニッケルシリサイド電極（ソース・ドレイン電極）を形成する。ニッケルシリサイドの厚みは、例えば１５ｎｍである。
以上のようにして、本実施の形態の半導体装置が得られる。
次に、本実施の形態の半導体装置について説明する。
図４（ｃ）は、本実施の形態の半導体装置の一部を示す。
本実施の形態の半導体装置は、基板（シリコン基板２）と、シリコン基板２上に設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設けられたゲート電極４と、ゲート電極４の側面に形成されたサイドウォールスペーサ６と、ゲート電極４の両側のシリコン基板２に設けられ、ゲート絶縁膜３とシリコン基板２との界面よりも上部にせり上げ構造１４を有する第１の導電型のソース・ドレイン領域（ソース・ドレイン領域１０および高濃度不純物領域１１）と、ソース・ドレイン領域上に形成された不図示のシリサイド領域（ソース・ドレイン電極）と、を有するＭＩＳＦＥＴを含み、
第１の導電型のソース・ドレイン領域が第１の導電型の第１の不純物と、前記第１の不純物よりも質量が軽い第１の導電型の第２の不純物とを含み、第１の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以下であり、かつ第１の不純物の濃度ピークは、シリサイド領域（ソース・ドレイン電極）とシリコン基板２との界面よりも下部に位置し、第２の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以上であり、かつ第２の不純物の濃度ピークは第１の不純物の濃度ピークよりも上部に位置する。
本実施の形態において、第１の不純物のピーク濃度は、たとえば、１Ｅ１９ａｔｏｍｓ／ｃｍ３以上とすることができ、第２の不純物のピーク濃度は、たとえば、５Ｅ２１ａｔｏｍｓ／ｃｍ３以下とすることができる。
本実施の形態の作用効果について説明する。
（１）ソース・ドレイン領域を第１と第２の不純物を含む複数の不純物の不純物注入で構成し、かつ深い領域へ注入する第１の不純物の質量を重くすることにより、第２の不純物注入時の２次チャネリングの発生量を抑制する。これにより、エクステンション領域へのイオンの侵入を減らしつつ、深いソース・ドレイン領域を得ることができる。これにより、短チャネル効果を抑制することができる。
また、ボロンやリンのような質量が軽い元素に比べると、インジウムやアンチモンなどの質量が重い元素は固溶度が低いという課題があった。しかし、本実施の形態では、高温ミリ秒アニールを用いると固溶度が低い元素であっても高濃度に固溶させることができるため、良好なデバイス特性が得られる。
そして、注入する第１の不純物の注入量を１Ｅ１４ａｔｏｍ／ｃｍ２以下とすることで、高温ミリ秒アニールでも除去可能な程度の結晶欠陥量に留めた。そして、浅い部分には軽い元素を用いることで高温ミリ秒アニール下でも低い接合リークのＭＩＳＦＥＴを得ることができる。
活性化のアニール処理後に行われるソース・ドレイン電極形成おいて、形成されるシリサイドに押し出される形でシリサイド内部の不純物がシリサイドと半導体基板の界面へと偏析する。このときに、質量が重い第１の不純物は偏析する割合が高く、界面部分に高濃度に存在することになる。ところが、第１の不純物は固溶度が本来高くないため、高温ミリ秒アニール適用後に偏析してきた第１の不純物は残留欠陥の元となる。
そこで、本実施の形態では、質量が重い第１の不純物のピークはシリサイドと半導体基板との界面よりも下部に配置している。そのため、高温ミリ秒アニール適用後に偏析してきた第１の不純物が残留欠陥の元になることを回避して、信頼性の高い半導体装置を得ることができる。
また、せり上げ構造１４を採用することにより、半導体基板（シリコン基板２）を上部に持ち上げることで短チャネル効果を一層抑制することができる。
ここで、低リークを実現するために、ソース・ドレイン領域を深く形成したとしても（図３（ａ））、２次チャネリングによってエクステンション領域へと侵入する不純物の位置は、ソース・ドレイン領域部分が持ち上がるほど（図３（ｂ）（ｃ））、エクステンション領域に接近する。すなわち、サイドウォールスペーサ６の端からソース・ドレイン領域１０の端までの距離が小さくなる。このため、せり上げ構造により、短チャネル効果を悪化させることができる。このように、せり上げ構造を有する半導体装置においては、接合リークを低減しつつ、短チャネル効果を抑制することができる。
（２）質量の重い元素は２次チャネリングを比較的起こしにくいが、特許文献６に示すように、縦方向へのチャネリング（スキャッタリングを伴わない縦方向へのチャネリング）が発生する。従来用いられてきたスパイクアニールと異なり、高温ミリ秒アニールにおいては、予想以上に深い位置への不純物注入は欠陥残留の原因となる。
これに対して、本実施の形態においては、ソース・ドレイン領域１０上に絶縁膜９を形成し、絶縁膜９（犠牲膜）で覆われた状態で不純物注入を行うことができる。このように基板（シリコン基板２）上に絶縁膜９を配置することで、チャネリングを軽減して、高温ミリ秒アニールでも回復可能な位置に不純物を安定して配置できる。これにより、接合リークの低減の効果を得ることができる。
（３）図２は、本実施の形態のソース・ドレイン領域における不純物注入分布を示す。図２中（１）は、第１の不純物（インジウム）を示し、（２）は、第１の不純物注入後の第２の不純物（ボロン）を示し、（３）は、第１の不純物注入前の第２の不純物（ボロン）を示す。
本実施の形態では、第１の不純物の注入量を１Ｅ１４ａｔｏｍｓ／ｃｍ２以下としているが、注入による結晶欠陥は生じる。このような欠陥の存在により、後から注入する第２の不純物分布が図２中の（３）に示すように第１の不純物のピーク付近で高濃度になる。また、第１の不純物はシリサイド界面よりも下部に配置しているため、第２の不純物に対してミリ秒アニールを適用前に、第２の不純物をシリサイドの界面付近に高濃度の状態で配置することができる。これにより、シリサイド界面（シリサイドソース・ドレイン電極）の抵抗を低減することができる。このように、第２の不純物を注入する前に、第１の不純物を注入しているので、本実施の形態では、高性能なＭＩＳＦＥＴを得ることができる。
また、高性能なＭＩＳＦＥＴを得るためには、低抵抗な接合であることが望ましい。ＭＩＳＦＥＴのサイズが縮小されることで、ソース・ドレイン間のチャネル抵抗は低減されている。一方で、シリサイド電極やコンタクトの抵抗は縮小に見合った低減をしていない。シリサイド電極と半導体基板（シリコン基板２）との間の抵抗については、その界面に高濃度の不純物を配置することで低減できる。そのため、シリサイドの界面については高濃度の不純物を配置することが高性能なＭＩＳＦＥＴを得る上で好ましい。
（４）集積化の観点からＭＩＳＦＥＴ間の間隔を狭くすることが望ましい。そのためにはサイドウォールスペーサ６の厚みを薄くすることが要求される。ＩＴＲＳ２００７によるとバルク型ＭＩＳＦＥＴのシリサイドの厚みは９ｎｍから１７ｎｍとなっている。また、シリサイド形成時には５ｎｍ程度ソース・ドレイン領域をエッチングすることでシリサイド形成が安定化する。シリサイドとソース・ドレインの接合はある程度の距離が無いと接合リークの増加を招くため、シリサイド形成前のソース・ドレイン領域の深さは少なくとも３０ｎｍ必要である。代表的な軽いＰ型の不純物であるボロンを深さ３０ｎｍとなるように不純物注入を行うと、エクステンション方向に約１５ｎｍ不純物が侵入する。そのため、本実施の形態のサイドウォールスペーサ６の厚みが１５ｎｍ以下では、本発明の効果がより顕著になる。
このように、高温ミリ秒アニールを適用する微細デバイスにおいて、高集積化と短チャネル効果抑制、そして低い接合リークを実現できる。
（５）本発明の半導体装置は、上記本発明の半導体装置の製造方法によって製造でき、ソース・ドレイン領域の第１の不純物の濃度ピークがシリサイドの界面よりも深い位置にあり、かつそのピーク濃度を１Ｅ２０ａｔｏｍｓ／ｃｍ３以下に抑えることで、結晶欠陥が少ないサイドウォールスペーサの厚みが１５ｎｍ以下である、ＭＩＳＦＥＴの形成が可能となる。
（６）また質量の大きい元素には固溶度が低い材料が多いという課題がある。一方、高温ミリ秒アニールには、急激に温度を変えることによる非定常状態が存在するため、固溶度が低い材料であっても、高濃度に結晶中に導入することができる。よって、高温ミリ秒アニールと本明細書で開示している注入条件の組み合わせによって、より高い活性化率を得ることができる顕著な効果が得られる。また、高温ミリ秒アニールは不純物の拡散量が小さいため、単純に従来の接合設計からアニールだけ高温ミリ秒アニールに変えるだけでは有効な効果を発揮することが出来ない。本明細書にて開示している条件は、高温ミリ秒アニールを適用する場合における有効な条件ついて、発明者の実験及び計算によって明らかにされたものである。
従来技術と比較しつつ、本実施の形態の効果についてさらに説明する。
図５は、従来例１のｐＭＩＳＦＥＴと本実施の形態のｐＭＩＳＦＥＴとのしきい値電圧（Ｖｔｈ）のロールオフ特性を示す。
従来例１のｐＭＩＳＦＥＴの作製では、サイドウォールを形成後、ソース・ドレイン領域にボロンを深く注入して高温ミリ秒アニールを行った。一方、本実施の形態のｐＭＩＳＦＥＴの作製では、インジウムを深く注入し、ボロンを浅く注入後に高温ミリ秒アニールを行った。従来例１と本実施の形態のソース・ドレイン領域の深さはほぼ同じとなる条件としている。
しかしながら、図５に示すように、本実施の形態は、従来例１に比べて短チャネル効果を抑制できていることが分かる。
図６は、従来例２のｐＭＩＳＦＥＴと本実施の形態のｐＭＩＳＦＥＴとの接合リーク特性を示す。
従来例２のｐＭＩＳＦＥＴの作製では、ゲルマニウムによるソース・ドレイン領域のアモルファス化を行った後にソース・ドレイン領域にボロンを注入して高温ミリ秒アニールを行った。一方、本実施の形態のｐＭＩＳＦＥＴの作製では、インジウムを深く注入し、ボロンを浅く注入後に高温ミリ秒アニールを行った。従来例２と本実施の形態のＶｔｈロールオフ特性はほぼ同じとなる条件で製造している。
しかしながら、図６に示すように、本実施の形態は、従来例２に比べて接合リークが低減されていることが分かる。
以上より、本実施の形態においては、横方向拡散を抑制した、浅い接合と低い寄生抵抗と低い接合リークを両立させたデバイスが得られることが分かった。
また、特許文献７に記載の技術においては、インジウムには固溶度が低いという課題があり、この材料を用いてもインジウムの多くは活性化できずに結晶中に残ることがある。
これに対して、本実施の形態においては、高温ミリ秒アニールを用いてインジウムを活性化させることができる。すなわち、高温ミリ秒アニールは、急激に温度を変えることによる非定常状態が存在するため、固溶度が低い材料であっても、活性化することが出来る。よって、高温ミリ秒アニールとインジウムの組み合わせによって、より高い活性化率を得ることが出来る顕著な効果が得られる。また、高温ミリ秒アニールは不純物の拡散量が小さいため、単純に従来の接合設計からアニールだけ高温ミリ秒アニールに変えるだけでは有効な効果を発揮することが出来ない。
本明細書にて開示している条件は、高温ミリ秒アニールを適用する場合における有効な条件ついて、発明者の実験及び計算によって明らかにされたものである。
また、特許文献６に開示された半導体装置には、生産性が低いことという問題がある。
生産性が低い原因としては、ソース・ドレイン領域を形成する際にカバー酸化膜を形成できない点にある。ソース・ドレイン領域はレジストで当該領域以外を覆い打ち込み不純物注入を行い形成することが一般的である。ここで、不純物注入時に使用したレジストを除去するためには、例えばＳＰＭ（硫酸過水）、ＡＰＭ（アンモニア過水）やＤＨＦ（希弗酸）による薬液、あるいは酸素プラズマによるアッシング、あるいはそれらの組み合わせによって行う。これらの処理は、少なからずシリコン基板表面をエッチングする。例えば、ＡＰＭはシリコン基板表面を直接エッチングする作用を持つ。あるいはＳＰＭやアッシングによって形成された膜密度の低い酸化シリコン膜（ケミカル酸化膜）は、ＤＨＦによって容易にエッチングされる。この繰り返しにより結果としてシリコン基板表面がエッチングされる。このエッチングを防ぐ方法としては、基板面に酸化膜等を形成しておく方法が挙げられる。しかし、特許文献６の製造方法では基板面に酸化膜を形成することが出来ず、塗布・露光・現像の工程を何らかの不具合で剥離して再度実行した際に、半導体基板がレジスト剥離時等にエッチングされる量が大きくなる。そのため、露光再工事に対する許容度が減少する。
また、露出した半導体基板は時間の経過と共に表面に自然酸化膜を形成する。不純物注入工程直前にＤＨＦ等で自然酸化膜を除去すれば問題ないが、ＤＨＦ処理から不純物注入工程までの時間に制限ができるため、製造工程を複雑にする。
これに対して、本実施の形態においては、ソース・ドレイン領域を形成する際にカバー酸化膜（絶縁膜９）を形成できるため、上述の問題を解決することができる。
（第２の実施の形態）
第２の実施の形態は、エクステンション領域５を形成する前に、シリコン基板２上を絶縁膜１２で覆う点が、第１の実施の形態と異なる。
図７は、第２の実施の形態のＭＩＳＦＥＴの製造工程の断面図を示す。
図７（ａ）に示すように、第１の実施の形態と同様にして、シリコン基板２上にゲート絶縁膜３を形成し、ゲート絶縁膜３上ゲート電極４を形成する。続いて、図７（ｂ）に示すように、シリコン基板２（エクステンション形成予定領域）の表面およびゲート電極４の表面を覆うように絶縁膜１２を形成する。
続いて、図７（ｃ）に示すように、ＰＭＩＳＦＥＴ領域にレジストマスクを形成し、ＰＭＩＳＦＥＴ領域にＨａｌｏ及びｐ型の不純物によるソース・ドレインエクステンション注入を行うことで、ｐ型のエクステンション領域５を形成する。そして、硫酸過水洗浄等によりレジストマスクを除去する。続いて、１５ｎｍの酸化シリコン膜を成膜する。そして、図７（ｄ）に示すようにドライエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行い、サイドウォールスペーサ６を形成する。
図７（ｅ）に示すように、選択エピ成長によってシリコンを成長させて基板（シリコン基板２）の表面をせり上げる。これにより、せり上げ構造１６（エクステンション領域５を含む領域）を形成する。
続いて、図７（ｆ）に示すように、せり上げ構造１６上に絶縁膜９を形成する。そして、図７（ｇ）に示すように、ｐ型の第１の不純物をエクステンション領域５を含む領域に注入することで、ソース・ドレイン領域１０を形成する。続いて、図７（ｈ）に示すように、第１の不純物よりも質量が軽いｐ型の第２の不純物をソース・ドレイン領域１０に注入して高濃度不純物領域１１を形成する。
このとき、ソース・ドレイン領域１０の第１の不純物分布のピーク位置は、後に形成するシリサイド電極とソース・ドレイン領域の界面よりも、下部に位置する注入エネルギー・ドーズ量を設定する。また、高濃度不純物領域１１の不純物分布のピーク位置は、ソース・ドレイン領域１０の第１の不純物分布のピーク位置よりも上部に位置する注入エネルギー・ドーズ量を設定する。たとえば、ソース・ドレイン電極として、ニッケルシリサイド（シリサイド領域）の厚みが１５ｎｍの場合に、インジウム１００ＫｅＶ １Ｅ１４ａｔｏｍｓ／ｃｍ２でソース・ドレイン領域１０を形成し、ボロン２ＫｅＶ ３Ｅ１５ ａｔｏｍｓ／ｃｍ２で高濃度不純物領域１１を形成する。
注入された不純物を活性化するために、高温ミリ秒アニールを適用する。アニールの条件は例えば、基板温度６００℃、ピーク温度１３００℃、ピーク加熱時間５ミリ秒である。そして、せり上げ構造１６（ソース・ドレイン領域１０を含む領域）上にニッケルシリサイド電極を形成する。その厚みは例えば１５ｎｍである。
このように、第２の実施の形態の半導体装置が得られる。
第２の実施の形態の半導体装置についても、第１の実施の形態と同様の効果が得られる。
（第３の実施の形態）
図１２は、第３の実施の形態の半導体装置を模式的に示す。
第３の実施の形態は、シリコン基板に代えて、図８（ｅ）に示すＳＯＩ基板を用いる点が第１の実施の形態と異なる。ｐ型のＳＯＩ基板は、シリコン層２２とシリコン層２３との間にシリコン酸化膜層１７を有する基板であってもよい。
第３の実施の形態の半導体装置は、第１の不純物の濃度ピークが、ゲート絶縁膜と基板（ＳＯＩ基板）との界面より深く、第２の不純物の濃度ピークが、ゲート絶縁膜とＳＯＩ基板との界面より浅く、シリサイド領域（ソース・ドレインシリサイド電極）の底部が、ゲート絶縁膜とＳＯＩ基板との界面より浅いものである（図１２）。
本実施の形態では、第１の不純物の濃度ピークが、ゲート絶縁膜３と基板（ＳＯＩ基板）との界面より深くなっているので、この第１の不純物によって形成されるＰＮ接合の境界とシリサイドとの間に十分な距離をとることが出来るため、接合リーク低減の作用効果が得られる。
また、せり上げ構造１４を持つことで十分な厚みのシリサイドを形成しつつシリサイド領域（ソース・ドレインシリサイド電極）の底部が、ゲート絶縁膜３とＳＯＩ基板との界面より浅くなっているので、シリサイドからゲートを伝っていく電流に対する抵抗（寄生抵抗）の低減の作用効果が得られる。
そして、第２の不純物の濃度ピークがゲート絶縁膜３とＳＯＩ基板との界面より浅い、つまりシリサイドとシリコン基板との界面付近に濃度ピークがあることにより、シリサイド界面のショットキー抵抗を低下させることができる。
これらの効果は単独でも得られるものであるが、このような不純物の濃度プロファイルを得ようとすると、短チャネル効果の劣化を招く。せり上げ構造と複数段階の不純物注入との組み合わせによって、短チャネル効果の劣化が少ない３２ｎｍ以下の微細なトランジスタにおいても良好にオン・オフできる低接合リーク・低抵抗なトランジスタが得られる。
また、シリコン酸化膜層１７の上に存在するシリコン層２３は薄いほうがより良い短チャネル効果の制御を実現するが、その場合シリサイドの厚みには制限がかかる。シリサイド形成はシリコン層２３を消費することで行われるが、シリコン層２３が縦方向にすべてシリサイド化し、シリサイドとシリコン酸化膜層１７が接することはデバイス特性に多大な悪影響がある。せり上げ構造１４には、このような極薄のシリコン層２３を有するデバイスにおいて、安定した厚みのシリサイドを得ることによる低抵抗化への格別の作用効果が得られる。
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施の形態において、シリコン基板にシリコン凸部１３が設けられていてもよい（図９（ａ）（ａ'））。図９（ａ'）〜図１０（ｃ'）は上面図を示す。図９（ａ）〜（ｃ）は、線分Ｘでの断面図を示し、図１０（ａ）〜（ｃ）は、線分Ｙでの断面図を示す。
ｎ型導電体である不純物の注入を行いｎウェル領域を形成して、次にｐ型導電体である不純物の注入を行いｐウェル領域を形成する（図示せず）。図９（ｂ）に示すように、ゲート絶縁膜３はシリコン熱酸化膜を形成した後に、プラズマ窒化を行うことで形成する。続いて、図９（ｃ）に示すように、ゲート絶縁膜３の上には５０ｎｍのポリシリコンを形成し、フォトリソグラフィー技術によるパターンニングを行い、ゲート電極４を形成する。
続いて、１５ｎｍの酸化シリコン膜を成膜する。そして、図１０（ａ）に示すように、ドライエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行い、サイドウォールスペーサ６を形成する。ここで、サイドウォールスペーサ６を形成する前に（第１の実施の形態同等にして）、せり上げ構造を形成してもよいし、サイドウォールスペーサ６を形成した後に（第２の実施の形態と同等にして）、せり上げ構造を形成してもよい。このとき、シリコン凸部１３上にせり上げ構造が形成されていればよい（図示せず）。
続いて、図１０（ｂ）に示すように酸化膜９をソース・ドレイン形成予定領域に形成する。そして、図１０(ｃ)に示すように、ｐ型の第１の不純物注入を行いソース・ドレイン領域１０を形成し、第１の不純物よりも質量が軽いｐ型の第２の不純物を注入して高濃度不純物領域１１を形成する。このときに、後に形成するシリサイド電極とソース・ドレイン領域の界面よりも、ソース・ドレイン領域１０の不純物分布のピーク位置が下部に配置される注入エネルギー・ドーズ量を設定する。また、高濃度不純物領域１１の不純物分布のピーク位置は、ソース・ドレイン領域１０の不純物分布のピーク位置よりも上部に配置される注入エネルギー・ドーズ量を設定する。そして、注入された不純物を活性化するために、高温ミリ秒アニールを適用し、ニッケルシリサイド電極を形成する。
上記変形例において、図１１に示すようにシリコン酸化膜層１７を有する基板上にシリコン凸部１９を有する基板を用いてもよい。図１１（ａ'）は上から半導体基板を見た図であり、図１１（ａ）は図１０（ａ'）に描かれた線分Ｘでの断面図を示す。
本実施の形態では、トランジスタのソースドレイン部分にＳｉ結晶を追加成長させソースドレイン表面を高くした構造をせり上げ構造とすることができる。
ここで、ゲート電極４を形成後に、図８（ａ）に示すせり上げ構造１４、図８（ｂ）に示すせり上げ構造１５のように、選択エピ成長によってシリコンを成長させて基板をせり上げてもよい。これにより、短チャネル効果の改善効果を得ることができる。また、サイドウォールスペーサ６を形成後に図８（ｃ）に示すせり上げ構造１６のように、選択エピ成長によってシリコンを成長させて基板をせり上げてもよい。また、図８（ｄ）に示すように複数段階のせり上げを実施して、第１のせり上げ構造２０および第２のせり上げ構造２１を形成してもよい。
せり上げ構造は、半導体基板（特にソース・ドレイン領域）上のすくなくとも一部に設けられていてもよく、半導体基板の全面に設けられていてもよい。また、せり上げ構造は、ゲート電極４の側面に接してもよく、接していなくてもよい。さらに、せり上げ構造の表面の一部に、平坦面が形成されていてもよい。シリコン基板２表面からのせり上げ構造の厚みは、たとえば、ゲート電極４の厚みの半分または１／３程度とすることができる。
本実施の形態において、ｐ型のシリコン基板２は、ゲルマニウム基板を用いてもよい。
本実施の形態において、ゲート絶縁膜３はシリコン酸化膜やＳｉ３Ｎ４でも良く、またはＨｆ、Ａｌ、Ｂａ、Ｔｉ、Ｌａ、Ｔａ、Ｃｅ、Ｓｒ、Ｐｒ、Ｚｒなどと、Ｓｉ、Ｏ、Ｎから構成される材料を用いてもよい。
本実施の形態において、ゲート電極４はポリシリコンの代わりにアモルファスシリコンや金属材料を用いてもよい。またゲートの一部がポリシリコンで一部が金属で構成されている構造でもよい。
本実施の形態において、ゲート電極４を後の工程で除去し、再度電極を形成しなおしてもよい。
また、第１および第２の実施の形態において、ソース・ドレインエクステンション領域５を形成する前に、サイドウォールスペーサ６を形成して、ソース・ドレイン領域１０、高濃度不純物領域１１を形成・活性化後にサイドウォールスペーサ６を除去してソース・ドレインエクステンション領域５を形成し、高温ミリ秒アニールを適用してもよい。
本実施の形態において、酸化膜（絶縁膜９）は、酸窒化膜、窒化膜、自然酸化膜等でもよい。
本実施の形態において、素子分離領域１および高濃度不純物領域１１の形成に用いる材料には、Ｂ、ＩｎのほかにＧａ、Ｂ１０Ｈ１４（デカボラン）、Ｂ１８Ｈ２２（オクタデカボラン）、Ｃ２Ｂ１０Ｈ１２（カーボレン）等が挙げられる。また、ＮＭＩＳＦＥＴの形成に際にしては、Ｐ、Ｐ４、Ａｓ、Ａｓ４、Ｓｂ等が挙げられる。
本実施の形態において、高温ミリ秒アニールは、ミリ秒単位のパルス状に行ってもよい。また、高温ミリ秒アニールにおいては、従来のスパイクアニールよりさらに高温で短時間の熱処理を行う。
本実施の形態に係る高温ミリ秒アニールにおいては、たとえば、基板温度は、３００℃以上８００℃以下とすることができ、ピーク温度は、１２００℃以上、シリコン融点（１４１０℃）以下とすることができ、加熱時間は、１００マイクロ秒以上、１０ミリ秒以下とすることができる。
上記実施の形態において、不純物を活性化するアニールにスパイクアニールと高温ミリ秒アニールの組み合わせや、ＳＰＥと高温ミリ秒アニールの組み合わせ、または高温ミリ秒アニールを複数回実施してもよい。
上記実施の形態において、シリサイド電極はニッケルシリサイドにＰｔ、Ｅｒ、Ｙｂ等を反応させた材料を用いてもよい。また、ニッケルシリサイドの代わりにＰｔＳｉ、ＣｏＳｉ、ＰａＳｉを用いてもよい。
１ 素子分離領域
２ シリコン基板
３ ゲート絶縁膜
４ ゲート電極
５ エクステンション領域
６ サイドウォールスペーサ
７ ソース・ドレイン領域
８ 距離
９ 絶縁膜
１０ ソース・ドレイン領域
１１ 高濃度不純物領域
１２ 絶縁膜
１３ シリコン凸部
１４ せり上げ構造
１５ せり上げ構造
１６ せり上げ構造
１７ シリコン酸化膜層
１９ シリコン凸部
２０ 第１のせり上げ構造
２１ 第２のせり上げ構造
２２ シリコン層
２３ シリコン層

Claims (10)

  1. 基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側面に設けられたサイドウォールスペーサと、前記ゲート電極の両側の前記基板に設けられ、前記ゲート絶縁膜と前記基板との界面よりも上部にせり上げ構造を有する第１の導電型のソース・ドレイン領域を含む領域と、が形成された前記基板を準備し、
    前記ソース・ドレイン領域上にシリサイド領域を形成した際、第１の導電型の第１の不純物の濃度ピークが前記シリサイド領域と前記基板の界面よりも深い位置となる条件で、前記第１の不純物を前記ソース・ドレイン領域を含む領域に１Ｅ１４ａｔｏｍｓ／ｃｍ２以下で注入する第１の工程と、
    前記第１の不純物よりも質量が軽い、第１の導電型の第２の不純物の濃度ピークが前記第１の不純物の濃度ピークの位置よりも浅い位置となる条件で、前記第２の不純物を前記ソース・ドレイン領域を含む領域に注入する第２の工程と、
    第１の工程および第２の工程よりも後に、前記基板を高温ミリ秒アニールする第３の工程と、を含む、半導体装置の製造方法。
  2. 前記第１の工程において、前記第１の不純物の濃度ピークが、前記ゲート絶縁膜と前記基板との界面より深くなるように、前記第１の不純物を前記ソース・ドレイン領域に注入し、
    前記第２の工程において、前記第２の不純物の濃度ピークが、前記ゲート絶縁膜と前記基板との界面より浅くなるように、前記第２の不純物を前記ソース・ドレイン領域に注入し、
    前記シリサイド領域の底面が、前記ゲート絶縁膜と前記基板との界面より浅くなるように、前記シリサイド領域を前記ソース・ドレイン領域に形成する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 前記第１の工程および第２の工程前に、前記ソース・ドレイン領域上に絶縁膜を形成し、前記絶縁膜で覆われた状態で第１の工程および第２の工程を行う、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１の工程および第２の工程において、先に前記第１の工程を行う、請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記サイドウォールスペーサの厚みが１５ｎｍ以下である、請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記基板が、ＳＯＩ基板である、請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 基板と、
    前記基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の側面に形成されたサイドウォールスペーサと、
    前記ゲート電極の両側の前記基板に設けられ、前記ゲート絶縁膜と前記基板との界面よりも上部にせり上げ構造を有する第１の導電型のソース・ドレイン領域と、
    前記ソース・ドレイン領域上に設けられたシリサイド領域と、
    を有するＭＩＳＦＥＴを含み、
    前記ソース・ドレイン領域が第１の導電型の第１の不純物と、前記第１の不純物よりも質量が軽い第１の導電型の第２の不純物とを含み、
    前記第１の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以下であり、
    かつ前記第１の不純物の濃度ピークは、前記シリサイド領域と前記基板との界面よりも下部に位置し、
    前記第２の不純物のピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ３以上であり、
    かつ前記第２の不純物の濃度ピークは前記第１の不純物の濃度ピークよりも上部に位置する、半導体装置。
  8. 前記第１の不純物の濃度ピークが、前記ゲート絶縁膜と前記基板との界面より深く、
    前記第２の不純物の濃度ピークが、前記ゲート絶縁膜と前記基板との界面より浅く、
    前記シリサイド領域の底部が、前記ゲート絶縁膜と前記基板との界面より浅い、請求項７に記載の半導体装置。
  9. 前記サイドウォールスペーサの厚みが１５ｎｍ以下である、請求項７または８に記載の半導体装置。
  10. 前記基板が、ＳＯＩ基板である、請求項７から９のいずれかに記載の半導体装置。
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